DE102021106752B4 - Speichervorichtung, integrierte schaltungsvorrichtung und verfahren - Google Patents

Speichervorichtung, integrierte schaltungsvorrichtung und verfahren Download PDF

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Abstract

Speichervorrichtung aufweisend:eine Bitleitung (BL);eine Sourceleitung (SL);mehrere Wortleitungen (WLn); undeine Speicherzelle (MC),wobei die Speicherzelle (MC) mehrere Speicherstränge aufweist, die parallel zwischen der Bitleitung (BL) und der Sourceleitung (SL) gekoppelt sind,wobei jeder der mehreren Speicherstränge mehrere Speicherelemente (MEq) aufweist, die in Reihe zwischen der Bitleitung (BL) und der Sourceleitung (SL) gekoppelt sind und elektrisch mit den jeweiligen mehreren Wortleitungen (WLn) gekoppelt sind, und wobei jedes Speicherelement (ME) der mehreren Speicherelemente (MEq) von jedem der Speicherstränge so programmierbar ist, dass es verschiedene Widerstandswerte aufweist, undwobei durch die mehreren programmierbaren Speicherelemente die Speicherzelle (MC) programmierbar ist, um verschiedene Gesamtwiderstandswerte aufzuweisen, die den in der Speicherzelle gespeicherten Daten entsprechen.

Description

  • HINTERGRUND
  • Eine integrierte Schaltung (IC) umfasst verschiedene Halbleitervorrichtungen, die in einem IC-Layoutdiagramm dargestellt werden. Ein IC-Layoutdiagramm ist hierarchisch aufgebaut und enthält Module, die übergeordnete Funktionen gemäß den Spezifikationen der Halbleitervorrichtung ausführen. Die Module sind oft aus einer Kombination von Zellen aufgebaut, die jeweils eine oder mehrere Halbleiterstrukturen repräsentieren, welche zur Ausführung einer bestimmten Funktion konfiguriert sind. Zellen mit vorentwickelten Layoutdiagrammen, gegebenenfalls auch als Standardzellen bezeichnet, werden in Standard-Zellenbibliotheken (im Folgenden der Einfachheit halber „Bibliotheken“ oder „Zellbibliotheken“ genannt) gespeichert und sind für verschiedene Tools, wie beispielsweise EDA-Tools (Electronic Design Automation) zugänglich, um Designs für ICs zu erstellen, zu optimieren und zu verifizieren. Beispiele für Halbleitervorrichtungen und Zellen umfassen somit Speichervorrichtungen und Speicherzellen.
  • Die Druckschrift US 2019 / 0 096 479 A1 offenbart eine nichtflüchtige Speichervorrichtung mit mehrstufigen Zellen und ein Erfassungsverfahren der nichtflüchtigen Speichervorrichtung, wobei ein erster Zustand einer ausgewählten Speicherzelle während einer ersten Entwicklungszeit erfasst wird und ein zweiter Zustand der ausgewählten Speicherzelle während einer zweiten Entwicklungszeit erfasst wird, die sich von der ersten Entwicklungszeit unterscheidet. Die Druckschrift US 7 668 019 B2 offenbart eine nichtflüchtige NAND-Flash-Halbleiterspeichervorrichtung und das Löschverfahren, wobei mindestens einer von einem Vorprogrammiervorgang und einem Nachprogrammiervorgang vor bzw. nach einem Löschvorgang durchgeführt wird. Jeder der Vor- und Nachprogrammiervorgänge umfasst das Anlegen einer Programmierspannung an eine Teilmenge mehrerer Wortleitungen, die einen Wortleitungsblock der Speichervorrichtung definieren. Die Druckschrift CN 110 476 209 A offenbart eine dreidimensionale Speichervorrichtung mit einer Datenverarbeitungsschaltung, wobei die Datenverarbeitungsschaltung auf einem 3D-NAND-Speicherarray gekoppelt ist und zum Ausführen der im 3D-NAND-Speicherarray gespeicherten Daten verwendet wird.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den zugehörigen Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein schematisches Blockdiagramm einer Speichervorrichtung gemäß einigen Ausführungsformen.
    • 2 ist ein schematisches Blockdiagramm einer Speicherzelle gemäß einigen Ausführungsformen.
    • 3 ist ein schematisches Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 4A zeigt schematische Schalbilder einer Speicherzelle in verschiedenen programmierten Zuständen gemäß einigen Ausführungsformen.
    • 4B ist ein Diagramm verschiedener Gesamtwiderstandswerte einer Speicherzelle in verschiedenen programmierten Zuständen gemäß einigen Ausführungsformen.
    • 5 ist ein schematisches Schaltbild einer Speichervorrichtung gemäß einigen Ausführungsformen.
    • 6 ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 7 ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 8A ist eine schematische perspektivische Ansicht eines Abschnitts einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 8B ist eine schematische, perspektivische Explosionsansicht eines Abschnitts einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 8C ist eine schematische Querschnittsansicht eines Abschnitts einer Halbleitervorrichtung entlang der Ebene C in 8A gemäß einigen Ausführungsformen.
    • 8D ist eine schematische Querschnittsansicht eines Abschnitts einer Halbleitervorrichtung entlang der Ebene D in 8A gemäß einigen Ausführungsformen.
    • 8E ist eine schematische Querschnittsansicht eines Abschnitts einer Halbleitervorrichtung entlang der Ebene EF in 8A gemäß einigen Ausführungsformen.
    • 8F ist eine schematische Querschnittsansicht eines Abschnitts einer Halbleitervorrichtung entlang der Ebene EF in 8A gemäß einigen Ausführungsformen.
    • 8G ist eine schematische perspektivische Ansicht eines Abschnitts einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 9 ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 10A-10H sind schematische perspektivische Ansichten einer Halbleitervorrichtung in verschiedenen Stadien bei der Herstellung gemäß einigen Ausführungsformen.
    • 11 ist ein schematisches Schaltbild einer Speichervorrichtung gemäß einigen Ausführungsformen.
    • 12A ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 12B ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 13 ist ein Flussdiagramm eines Verfahrens gemäß einigen Ausführungsformen.
    • 14 ist ein Flussdiagramm eines Verfahrens gemäß einigen Ausführungsformen.
    • 15 ist ein Flussdiagramm eines Verfahrens gemäß einigen Ausführungsformen.
    • 16 ist ein Flussdiagramm eines Verfahrens gemäß einigen Ausführungsformen.
    • 17 ist ein Blockdiagramm eines EDA-Systems gemäß einigen Ausführungsformen.
    • 18 ist ein Blockdiagramm eines IC-Fertigungssystems und eines damit verbundenen IC-Fertigungsablaufs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Implementierung verschiedener Merkmale des bereitgestellten Gegenstands. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten, Materialien, Werte, Schritte, Vorgänge, Materialien, Anordnungen oder dergleichen beschrieben. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen sind denkbar. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unten“, „über“, „oberhalb“, „oben“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen neben der in den Zeichnungen dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Eine Speicherzelle umfasst mehrere Speicherstränge, die parallel zwischen einer Bitleitung und einer Sourceleitung gekoppelt sind. Jeder Speicherstrang umfasst mehrere Speicherelemente, die zwischen der Bitleitung und der Sourceleitung in Reihe geschaltet sind und mit mehreren Wortleitungen elektrisch gekoppelt sind. Jedes Speicherelement ist programmierbar, um verschiedene Widerstandswerte aufzuweisen. Ein Widerstandswert jedes Speicherstrangs variiert gemäß den Widerstandswerten der Speicherelemente in dem Speicherstrang. Ein Gesamtwiderstandswert der Speicherzelle variiert in Abhängigkeit von den Widerstandswerten der Speicherstränge. Folglich ist die Speicherzelle programmierbar, um verschiedene Gesamtwiderstandswerte aufzuweisen, entsprechend den in der Speicherzelle gespeicherten Daten. Mit anderen Worten ist die Speicherzelle eine MLC (Multi-Level Cell). In einigen Ausführungsformen ist eine Speichervorrichtung, die mehrere der hierin beschriebenen Speicherzellen umfasst, als ein MLC-Speicher zum Speichern von Daten eingerichtet. In einer oder mehreren Ausführungsformen ist der MLC-Speicher ferner für In-Memory-Computing konfiguriert. In mindestens einer Ausführungsform ist es möglich, einen oder mehrere Vorteile zu erzielen, einschließlich, aber nicht beschränkt auf, eines größeren Speicherfensters, einer besseren Berechnungsleistung oder dergleichen.
  • 1 ist ein schematisches Blockdiagramm einer Speichervorrichtung 100 gemäß einigen Ausführungsformen. Eine Speichervorrichtung ist eine Art einer IC-Vorrichtung. In mindestens einer Ausführungsform ist eine Speichervorrichtung eine einzelne IC-Vorrichtung. In einigen Ausführungsformen ist eine Speichervorrichtung als Teil einer größeren IC-Vorrichtung enthalten, die außer der Speichervorrichtung Schaltungen für andere Funktionalitäten aufweist.
  • Die Speichervorrichtung 100 umfasst mindestens eine Speicherzelle MC und einen Controller (auch als eine Steuerschaltung bezeichnet) 102, der gekoppelt ist, um eine Operation der Speicherzelle MC zu steuern. In der beispielhaften Konfiguration in 1 umfasst die Speichervorrichtung 100 mehrere Speicherzellen MC, die in mehreren Spalten und Reihen in einem Speicherarray 104 angeordnet sind. Jede Speicherzelle MC umfasst mehrere Speicherelemente wie hierin beschrieben.
  • Die Speichervorrichtung 100 umfasst ferner mehrere Wortleitungen und mehrere Sourceleitungen, die sich entlang der Reihen des Speicherarrays 104 erstrecken, und mehrere Bitleitungen und mehrere leitfähige Hilfsleitungen (hierin auch als Hilfsleitungen bezeichnet), die sich entlang der Spalten des Speicherarrays 104 erstrecken. Die Wortleitungen werden hierin typischerweise als WL bezeichnet, die Sourceleitungen werden hierin typischerweise als SL bezeichnet, die Bitleitungen werden hierin typischerweise als BL bezeichnet und die Hilfsleitungen werden hierin typischerweise als NC bezeichnet. Beispielsweise umfasst die Speichervorrichtung 100 m Sourceleitungen, die als SL1, ... SLm-1, SLm bezeichnet werden, k Bitleitungen, die als BL1, BL2 ... BLk bezeichnet werden, m Wortleitungssätze nWL1, ... nWLm-1, nWLm, die jeweils n Wortleitungen umfassen, und k leitfähige Hilfsleitungssätze pNC1, pNC2... pNCk, die jeweils p Hilfsleitungen umfassen. Jedes von k, m, n, p ist eine natürliche Zahl gleich oder größer als 2.
  • Jede der Speicherzellen MC ist über eine jeweilige Sourceleitung, eine jeweilige Bitleitung, einen jeweiligen Wortleitungssatz und einen jeweiligen leitfähigen Hilfsleitungssatz mit dem Controller 102 gekoppelt. Die Wortleitungen WL sind eingerichtet, Adressen von Speicherzellen MC oder von Speicherelementen in den Speicherzellen MC, die auszulesen und/oder zu schreiben sind, zu übertragen, oder dergleichen. Die Wortleitungen WL werden gegebenenfalls auch als Adressleitungen bezeichnet. Die Sourceleitungen SL, die Bitleitungen BL und/oder die Hilfsleitungen NC sind für die Übertragung von Daten konfiguriert, die in die Speicherzellen MC oder in die Speicherelemente in den Speicherzellen MCs, welche durch die Adressen auf den entsprechenden Wortleitungen WL angegeben sind, zu schreiben sind und/oder aus diesen zu lesen sind, oder dergleichen. Die Sourceleitungen SL, die Bitleitungen BL und/oder die Hilfsleitungen NC werden gegebenenfalls auch als Datenleitungen bezeichnet. Verschiedene Anzahlen von Wortleitungen WL und/oder Bitleitungen BL und/oder Sourceleitungen SL und/oder Hilfsleitungen NC in der Speichervorrichtung 100 fallen in den Geltungsbereich verschiedener Ausführungsformen.
  • In der beispielhaften Konfiguration in 1 umfasst der Controller 102 einen Wortleitungstreiber 112, einen Sourceleitungstreiber 114, einen Bitleitungstreiber 116, einen Leseverstärker (Sense Amplifier, SA) 118 und eine CiM-Schaltung (Computing-in-Memory) 120, die eingerichtet sind, mindestens eine Leseoperation oder einen Schreibvorgang durchführen. In mindestens einer Ausführungsform umfasst der Controller 102 ferner einen oder mehrere Taktgeneratoren zur Bereitstellung von Taktsignalen für verschiedene Komponenten der Speichervorrichtung 100, eine oder mehrere Eingang/Ausgangsschaltungen (I/O) für den Datenaustausch mit externen Vorrichtungen und/oder einen oder mehrere Controller zur Steuerung verschiedener Vorgänge in der Speichervorrichtung 100.
  • Der Wortleitungstreiber 112 (auch als WL-Decoder bezeichnet) ist über die Wortleitungen WL mit dem Speicherarray 104 gekoppelt. Der Wortleitungstreiber 112 ist eingerichtet, eine Reihenadresse der Speicherzelle MC oder von Speicherelementen in der Speicherzelle MC zu dekodieren, die für einen Lese- oder Schreibzugriff ausgewählt sind. Der Wortleitungstreiber 112 ist eingerichtet, einen Satz von Spannungen an die ausgewählten Wortleitungen WL zu liefern, die der dekodierten Reihenadresse entsprechen, und einen anderen Satz von Spannungen an die anderen, nicht-ausgewählten Wortleitungen WL zu liefern. Der Sourceleitungstreiber 114 (auch als SL-Decoder bezeichnet) ist über die Sourceleitungen SL mit dem Speicherarray 104 gekoppelt. Der Bitleitungstreiber 116 (auch als BL-Decoder bezeichnet) ist über die Bitleitungen BL mit dem Speicherarray 104 gekoppelt.
  • In mindestens einer Ausführungsform ist der Bitleitungstreiber 116 ferner über die Hilfsleitungen NC mit dem Speicherarray 104 gekoppelt. In einigen Ausführungsformen umfasst der Controller 102 einen separaten NC-Treiber oder Decoder (nicht dargestellt), der über die Hilfsleitungen NC mit dem Speicherarray 104 gekoppelt ist. Der Sourceleitungstreiber 114 und/oder der Bitleitungstreiber 116 und/oder der NC-Treiber ist eingerichtet, eine Spaltenadresse der Speicherzelle MC oder Speicherelemente in der Speicherzelle MC zu dekodieren, die für den Zugriff in einer Leseoperation oder einer Schreiboperation ausgewählt sind. Der Sourceleitungstreiber 114 und/oder der Bitleitungstreiber 116 und/oder der NC-Treiber ist/sind eingerichtet, einen Satz von Spannungen an die ausgewählte Sourceleitung SL, die ausgewählte Bitleitung BL und/oder die ausgewählte(n) Hilfsleitung(en) NC zu liefern, die der ausgewählten Speicherzelle MC oder ausgewählten Speicherelementen in der Speicherzelle MC entsprechen, und einen anderen Satz von Spannungen an die anderen, nicht-ausgewählten Sourceleitungen SL, nicht-ausgewählten Bitleitungen BL und nicht-ausgewählten Hilfsleitungen NC zu liefern. Der Sourceleitungstreiber 114 und/oder der Bitleitungstreiber 116 und/oder der NC-Treiber ist bei einem Schreibvorgang (auch als Programmiervorgang bezeichnet) beispielsweise eingerichtet, eine Schreibspannung (auch als Programmierspannung bezeichnet) über ein zum Schreiben ausgewähltes Speicherelement anzulegen, um das ausgewählte Speicherelement zu programmieren. In einigen Ausführungsformen ist der SA 118 über die Bitleitungen BL mit dem Speicherarray 104 gekoppelt. Der Sourceleitungstreiber 114 ist bei einer Leseoperation eingerichtet, eine Lesespannung der ausgewählten Sourceleitung SL zuzuführen, und der SA 118 ist eingerichtet, Daten zu erfassen, die aus der Speicherzelle MC, auf welche zugegriffen wird, gelesen und über die zugehörige ausgewählte Bitleitung BL abgerufen werden. In einigen Ausführungsformen ist der SA 118 über die Sourceleitungen SL mit dem Speicherarray 104 gekoppelt. Der Controller 102 ist bei einer Leseoperation eingerichtet, eine Lesespannung an die ausgewählte Bitleitung BL anzulegen, und der SA 118 ist eingerichtet, Daten zu erfassen, die aus der zugegriffenen Speicherzelle MC gelesen und über die zugehörige ausgewählte Sourceleitung SL abgerufen werden.
  • In mindestens einer Ausführungsform ist die CiM-Schaltung 120 mit dem SA 118 gekoppelt, um die aus einer oder mehreren Speicherzellen MCs des Speicherarrays 104 gelesenen Daten zu empfangen. Die CiM-Schaltung 120 ist eingerichtet, eine oder mehrere mathematische und/oder logische Operationen auf der Grundlage der Daten, die aus der einen oder den mehreren Speicherzellen MCs gelesen sind, und auch auf der Grundlage eines oder mehrerer Steuersignale durchzuführen. Das eine oder die mehreren Steuersignale werden von anderen internen Steuerschaltungen (nicht dargestellt) in dem Controller 102 und/oder von externen Steuerschaltungen empfangen. In einigen Ausführungsformen ist der Controller 102 eingerichtet, eine oder mehrere mathematische und/oder logische Operationen, die von der CiM-Schaltung 120 durchgeführt werden, mit einer oder mehreren Leseoperationen und/oder einer oder mehreren Schreiboperationen wie hierin beschrieben zu koordinieren, um eine oder mehrere CiM-Operationen (Computing-in-Memory) durchzuführen. In mindestens einer Ausführungsform sind CiM-Operationen vorteilhaft gegenüber anderen Ansätzen, bei denen Daten zwischen dem Speicher und einem Prozessor hin- und herbewegt werden, da ein solcher Hin- und Hertransfer von Daten vermieden wird, die einen Engpass sowohl für die Leistung als auch für die Energieeffizienz darstellt. Beispiele für CiM-Anwendungen sind unter anderem künstliche Intelligenz, Bilderkennung, neuronale Netze für maschinelles Lernen oder dergleichen. In einigen Ausführungsformen entfällt die CiM-Schaltung 120 und die Speichervorrichtung 100 ist für die Datenspeicherung konfiguriert. Die beschriebene Speichervorrichtungskonfiguration ist ein Beispiel und andere Speichervorrichtungskonfigurationen fallen in den Geltungsbereich der verschiedenen Ausführungsformen.
  • 2 ist ein schematisches Blockdiagramm einer Speicherzelle 200 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Speicherzelle 200 einer der Speicherzellen MC in der Speichervorrichtung 100.
  • In 2 ist die Speicherzelle 200 mit einer Sourceleitung SL, einer Bitleitung BL, einem Wortleitungssatz von n Wortleitungen WL1 bis WLn und einem leitfähigen Hilfsleitungssatz von p Hilfsleitungen NC1-NCp gekoppelt. In mindestens einer Ausführungsform entspricht die Sourceleitung SL einer der Sourceleitungen SL1, ... SLm-1, SLm, die Bitleitung BL entspricht einer der Bitleitungen BL1, BL2 ... BLk, der Wortleitungssatz WL1 bis WLn entspricht einem der Wortleitungssätze nWL1, ... nWLm-1, nWLm, und der leitfähige Hilfsleitungssatz NC1-NCp entspricht einem der leitfähigen Hilfsleitungssätze pNC1, pNC2 ... pNCk in der Speichervorrichtung 100.
  • Die Speicherzelle 200 umfasst mehrere Speicherstränge, die parallel zwischen der Bitleitung BL und der Sourceleitung SL geschaltet sind. In der beispielhaften Konfiguration in 2 umfasst die Speicherzelle 200 q Speicherstränge, von denen zwei mit 201, 20q bezeichnet sind, wobei q eine natürliche Zahl gleich oder größer als 2 ist. Jeder der mehreren Speicherstränge umfasst mehrere Speicherelemente, die zwischen der Bitleitung BL und der Sourceleitung SL in Reihe geschaltet und mit den jeweiligen der mehreren Wortleitungen elektrisch verbunden sind. Beispielsweise umfasst der Speicherstrang 201 mehrere Speicherelemente ME11 bis MEn1, die in Reihe zwischen der Bitleitung BL und der Sourceleitung SL gekoppelt sind. Die Speicherelemente ME11 bis ME1n sind mit den jeweiligen Wortleitungen WL1 bis WLn gekoppelt. In einem weiteren Beispiel umfasst der Speicherstrang 20q mehrere Speicherelemente ME1q bis MEnq, die in Reihe zwischen der Bitleitung BL und der Sourceleitung SL gekoppelt sind. Die Speicherelemente ME1q bis MEnq sind mit den jeweiligen Wortleitungen WL1 bis WLn gekoppelt. In einigen Ausführungsformen ist die Reihenfolge der Speicherelemente ME11 bis ME1n in dem Speicherstrang 201 und/oder die Reihenfolge der Speicherelemente ME1q bis MEnq in dem Speicherstrang 20q nicht notwendigerweise so wie in der beispielhaften Konfiguration in 2 dargestellt.
  • Jedes Speicherelement in der Speicherzelle 200 ist so programmierbar, dass es verschiedene Widerstandswerte aufweist. Ein Widerstandswert jedes Speicherstrangs variiert in Abhängigkeit von den Widerstandswerten der Speicherelemente in dem Speicherstrang. Beispielsweise weist der Speicherstrang 201 einen Widerstandswert auf, der einer Summe der Widerstandswerte der Speicherelemente ME11 bis MEn1 in dem Speicherstrang 201 entspricht. Bei verschiedenen Widerstandswerten der Speicherelemente ME11 bis MEn1 weist der Speicherstrang 201 entsprechend verschiedene Widerstandswerte auf. Als ein weiteres Beispiel weist der Speicherstrang 20q bei verschiedenen Widerstandswerten der Speicherelemente ME1q bis MEnq entsprechende verschiedene Widerstandswerte auf. Die verschiedenen Widerstandswerte der Speicherstränge 201 bis 20q, die parallel zwischen der Bitleitung BL und der Sourceleitung SL gekoppelt sind, ergeben verschiedene Gesamtwiderstandswerte der Speicherzelle 200. Dadurch ist die Speicherzelle 200 so programmierbar, dass sie verschiedene Gesamtwiderstandswerte aufweist, entsprechend den verschiedenen Daten, die in der Speicherzelle 200 gespeichert sind.
  • Beispiele für Speicherelemente, die so programmiert werden können, dass sie verschiedene Widerstandswerte aufweisen, sind unter anderem resistiver Direktzugriffsspeicher (ReRAM oder RRAM), magnetischer Direktzugriffsspeicher (MRAM), Phasenänderungsspeicher (PCM), Flash-Speicher mit Ladungsspeichermaterial oder Floating-Gate und dergleichen. Einzelheiten zu RRAM finden sich beispielsweise in dem am 9. Juni 2015 erteilten US-Patent US 9 053 781 B2 . Sowohl NOR- als auch NAND-Gate-Flash-Speicher sind anwendbar, um Speicherelemente der Speicherzelle 200 in einer oder mehreren Ausführungsformen zu implementieren. Ein RRAM-, MRAM- oder PCM-Speicherelement umfasst einen Zugriffstransistor, der mit einer Speicherschicht elektrisch in Reihe gekoppelt ist. Die Speicherschicht ist so programmierbar, dass sie zwei oder mehr Zustände aufweist, die zwei oder mehr Widerstandswerten des Speicherelements entsprechen. Das Gate des Zugriffstransistors des RRAM-, MRAM- oder PCM-Speicherelements entspricht einem Steueranschluss des Speicherelements und ist elektrisch mit einer zugehörigen Wortleitung von den Wortleitungen WL1 bis WLn gekoppelt. Ein Flash-Speicherelement umfasst einen Transistor mit einem schwebenden Gate oder einer Ladungsspeicherschicht. Das schwebende Gate oder die Ladungsspeicherschicht ist programmierbar, um zwei oder mehr Ladungsniveaus zu speichern, die zwei oder mehr Widerstandswerten des Speicherelements entsprechen. Das Gate des Transistors des Flash-Speicherelements entspricht einem Steueranschluss des Speicherelements und ist elektrisch mit einer zugehörigen Wortleitung von den Wortleitungen WL1 bis WLn gekoppelt. Andere Arten oder Konfigurationen von Speicherelementen fallen in den Geltungsbereich der verschiedenen Ausführungsformen.
  • In einigen Ausführungsformen ist jedes der Speicherelemente in der Speicherzelle 200 einzeln und unabhängig von anderen Speicherelementen in der Speicherzelle 200 programmierbar. Bei einem Programmiervorgang eines ausgewählten Speicherelements wird eine Einschaltspannung, beispielsweise durch einen Controller, der dem Controller 102 entspricht, über die zugehörige Wortleitung an den Steueranschluss des ausgewählten Speicherelements angelegt. Beispielsweise wird eine Einschaltspannung an die Wortleitung WL1 angelegt und schaltet das Speicherelement ME11, das das ausgewählte Speicherelement ist, und das/die andere(n) nicht-ausgewählte(n) Speicherelement(e) wie beispielsweise ME1q ein, die mit der Wortleitung WL1 gekoppelt sind. Eine Schreibspannung wird, beispielsweise durch den Controller, an das ausgewählte Speicherelement angelegt, ohne die programmierten Zustände der anderen nicht-ausgewählten Speicherelemente in der Speicherzelle 200 zu löschen oder zu stören, insbesondere der nicht-ausgewählten Speicherelemente, die elektrisch mit der Wortleitung verbunden sind, welche die Einschaltspannung aufweist. Je nachdem, wo das ausgewählte Speicherelement in dem jeweiligen Speicherstrang angeordnet ist, wird die Schreibspannung von der Bitleitung BL und einer der Hilfsleitungen NC1-NCp, oder von der Sourceleitung SL und einer der Hilfsleitungen NC1-NCp, oder von zwei der Hilfsleitungen NC1-NCp über das ausgewählte Speicherelement angelegt. Die Anzahl und/oder die elektrischen Anschlüsse der Hilfsleitungen NC1-NCp hängen von der Anzahl n der Speicherelemente in jedem Speicherstrang und von der Anzahl q der Speicherstränge in der Speicherzelle 200 ab. In mindestens einer Ausführungsform ist eine der Hilfsleitungen NC1-NCp zum Programmieren von mehr als einem Speicherelement in der Speicherzelle 200 gekoppelt.
  • Die Hilfsleitungen NC1-NCp werden bei einer Leseoperation schwebend gehalten, eine Einschaltspannung wird von dem Controller an die Wortleitungen WL1 bis WLn angelegt, um alle Speicherelemente der Speicherzelle 200 einzuschalten, eine Lesespannung wird von dem Controller über die Bitleitung BL und die Sourceleitung SL angelegt, um zu bewirken, dass ein Lesestrom durch die parallel geschalteten Speicherstränge 201 bis 20q der Speicherzelle 200 fließt. Der Controller ist eingerichtet, den Lesestrom zu erfassen, beispielsweise durch einen Leseverstärker, der dem SA 118 entspricht, und einen Gesamtwiderstandswert der Speicherzelle 200 auf der Grundlage des Lesestroms und der Lesespannung zu bestimmen. Der Controller ist ferner eingerichtet, die in der Speicherzelle 200 gespeicherten Daten auf der Grundlage des ermittelten Gesamtwiderstandswertes der Speicherzelle 200 zu bestimmen.
  • 3 ist ein schematisches Schaltbild einer Speicherzelle 300 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Speicherzelle 300 einer Konfiguration der Speicherzelle 200 mit n = p = q = 2.
  • In 3 umfasst die Speicherzelle 300 Speicherelemente T11, T12, T21, T22, die in Speichersträngen 301, 302 angeordnet sind, die parallel zwischen der Sourceleitung SL und der Bitleitung BL gekoppelt sind. Jedes der Speicherelemente T11, T12, T21, T22 ist so programmierbar, dass es verschiedene Widerstandswerte aufweist. In der beispielhaften Konfiguration in 3 ist jedes der Speicherelemente T11, T12, T21, T22 ein Transistor mit einem Ladungsspeichermaterial. Wie hierin beschrieben, fallen allerdings auch andere Arten von Speicherelementen einschließlich, aber nicht beschränkt auf, RRAM, MRAM, PCM, Flash-Speicher mit Floating-Gate oder dergleichen, in den Geltungsbereich der verschiedenen Ausführungsformen. Beispiele für die Transistoren T11, T12, T21, T22 umfassen, ohne jedoch darauf beschränkt zu sein, Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxid-Halbleiter-Transistoren (CMOS), P-Kanal-Metalloxid-Halbleiter (PMOS), N-Kanal-Metalloxid-Halbleiter (NMOS), Bipolarübergangstransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, P- und/oder N-Feldeffekttransistoren (PFETs/NFETs), FinFETs, planare MOS-Transistoren mit erhabenen Source/Drains, Nanosheet-FETs, Nanodraht-FETs oder dergleichen. In der beispielhaften Konfiguration, wie mit Bezug auf 3 beschrieben, sind die T11, T12, T21, T22 NMOS-Transistoren. Andere Konfigurationen mit PMOS-Transistoren anstelle von NMOS-Transistoren fallen in den Geltungsbereich verschiedener Ausführungsformen.
  • Die Transistoren T11, T21 sind zwischen der Sourceleitung SL und der Bitleitung BL elektrisch in Reihe gekoppelt und bilden den Speicherstrang 301. Beispielsweise ist ein erster Source/Drain des Transistors T11 elektrisch mit der Bitleitung BL gekoppelt, ein zweiter Source/Drain des Transistors T11 ist elektrisch mit einem Zwischenknoten 303 gekoppelt, ein erster Source/Drain des Transistors T21 ist elektrisch mit dem Zwischenknoten 303 gekoppelt und ein zweiter Source/Drain des Transistors T21 ist elektrisch mit der Sourceleitung SL gekoppelt. Die Transistoren T12, T22 sind elektrisch in Reihe zwischen der Sourceleitung SL und der Bitleitung BL gekoppelt und bilden den Speicherstrang 302. Beispielsweise ist ein erster Source/Drain des Transistors T22 elektrisch mit der Bitleitung BL gekoppelt, ein zweiter Source/Drain des Transistors T22 ist elektrisch mit einem Zwischenknoten 304 gekoppelt, ein erster Source/Drain des Transistors T12 ist elektrisch mit dem Zwischenknoten 304 gekoppelt und ein zweiter Source/Drain des Transistors T12 ist elektrisch mit der Sourceleitung SL gekoppelt. Die Gates G11, G12 der Transistoren T11, T12 sind elektrisch mit einer Wortleitung WL1 gekoppelt. Die Gates G21, G22 der Transistoren T21, T22 sind elektrisch mit einer Wortleitung WL2 gekoppelt. Somit sind die Hilfsleitungen NC1, NC2 elektrisch mit den Zwischenknoten 303, 304 gekoppelt. Die Transistoren T11, T12, T21, T22 entsprechen den Speicherelementen der Speicherzelle 200, die Speicherstränge 301, 302 entsprechen den Speichersträngen 201 bis 20q der Speicherzelle 200, die Wortleitungen WL1, WL2 entsprechen den Wortleitungen WL1 bis WLn der Speicherzelle 200 und die Hilfsleitungen NC1, NC2 entsprechen den Hilfsleitungen NC1-NCp der Speicherzelle 200.
  • Bei einem Programmiervorgang ist jeder der Transistoren T11, T12, T21, T22 individuell programmierbar, unabhängig von anderen Speicherelementen in der Speicherzelle 300. Beispielsweise wird bei einem Programmiervorgang des Transistors T11 eine Einschaltspannung, beispielsweise durch einen Controller, der dem Controller 102 entspricht, an die Wortleitung WL1 angelegt und schaltet den ausgewählten Transistor T11 sowie den nicht-ausgewählten Transistor T12 ein. Die anderen nicht-ausgewählten Transistoren T21, T22 bleiben ausgeschaltet. Während der ausgewählte Transistor T11 eingeschaltet wird, wird von dem Controller eine Schreibspannung von der Bitleitung BL und der Hilfsleitung NC1 über den Transistor T11 angelegt. Eine Polarität und/oder ein Spannungspegel der Schreibspannung bestimmen einen Zustand oder einen Widerstandswert, der auf dem Transistor T11 zu programmieren ist. Beispielsweise führt ein höherer Spannungspegel der Schreibspannung zu einem ersten programmierten Zustand, der einem niedrigen Widerstandswert, beispielsweise R, des Transistors T11 entspricht, während ein niedrigerer Spannungspegel der Schreibspannung zu einem zweiten programmierten Zustand führt, der einem hohen Widerstandswert, beispielsweise 2R, des Transistors T11 entspricht. In mindestens einer Ausführungsform ist es durch unterschiedliche Spannungspegel und/oder Polarität der Schreibspannung möglich, den Transistor T11 von dem ersten programmierten Zustand in den zweiten programmierten Zustand zu schalten und umgekehrt. Obwohl der nicht-ausgewählte Transistor T12 während des Programmiervorgangs des Transistors T11 ebenfalls eingeschaltet wird, ist der Controller so eingerichtet, dass eine Spannung von der Sourceleitung SL und der Hilfsleitung NC2 über den Transistor T12 nicht ausreicht, um einen bereits in dem Transistor T12 programmierten Zustand zu ändern oder zu stören. Beispielsweise sind die Sourceleitung SL und die Hilfsleitung NC2 während des Programmiervorgangs des Transistors T11 geerdet und/oder werden schwebend gehalten. Jeder der Transistoren T12, T21, T22 ist einzeln und unabhängig von anderen Speicherelementen in der Speicherzelle 300 in ähnlicher Weise programmierbar, wie oben mit Bezug auf den Transistor T11 beschrieben. Um beispielsweise den Transistor T12 zu programmieren, ist der Controller eingerichtet, eine Schreibspannung von der Sourceleitung SL und der Hilfsleitung NC2 über den Transistor T12 anlegt, während die Bitleitung BL und die Hilfsleitung NC1 geerdet sind und/oder schwebend gehalten werden. Um den Transistor T21 zu programmieren, ist der Controller eingerichtet, eine Schreibspannung von der Sourceleitung SL und der Hilfsleitung NC1 über den Transistor T21 anzulegen, während die Bitleitung BL und die Hilfsleitung NC2 geerdet sind und/oder schwebend gehalten werden. Für das Programmieren des Transistors T22 ist der Controller eingerichtet, eine Schreibspannung von der Bitleitung BL und der Hilfsleitung NC2 an den Transistor T22 anzulegen, während die Sourceleitung SL und die Hilfsleitung NC1 geerdet sind und/oder schwebend gehalten werden. Die hierin beschriebenen Widerstandswerte von R und 2R und/oder die Anzahl der programmierten Zustände, die jeder der Transistoren T11, T12, T21, T22 haben kann, sind beispielhaft. Andere Konfigurationen fallen in den Geltungsbereich der verschiedenen Ausführungsformen. Beispielsweise ist jeder der Transistoren T11, T12, T21, T22 in mindestens einer Ausführungsform so programmierbar, dass er mehr als zwei programmierte Zustände aufweist, die mehr als zwei Widerstandswerten entsprechen. In einer oder mehreren Ausführungsformen sind die Widerstandswerte, für die jeder der Transistoren T11, T12, T21, T22 programmierbar ist, von R und/oder 2R verschieden.
  • Bei einer Leseoperation wird eine Einschaltspannung von dem Controller an die Wortleitungen WL1, WL2 angelegt, um alle Transistoren T11, T12, T21, T22 der Speicherzelle 300 einzuschalten. Während die Transistoren T11, T12, T21, T22 eingeschaltet werden, wird von eine Lesespannung dem Controller über die Bitleitung BL und die Sourceleitung SL angelegt, damit ein Lesestrom durch die parallel geschalteten Speicherstränge 301, 302 der Speicherzelle 300 fließt. Die Lesespannung wird beispielsweise von dem Controller an die Bitleitung BL angelegt, während die Sourceleitung SL geerdet bleibt. Die Hilfsleitungen NC1-NCp werden während der Leseoperation schwebend gehalten. Der Controller ist eingerichtet, den Lesestrom zu erfassen, beispielsweise durch einen Leseverstärker, der dem SA 118 entspricht, und einen Gesamtwiderstandswert der Speicherzelle 300 auf der Grundlage des Lesestroms und der Lesespannung zu bestimmen. Der Controller ist ferner eingerichtet, die in der Speicherzelle 300 gespeicherten Daten auf der Grundlage des ermittelten Gesamtwiderstandswertes der Speicherzelle 300 zu bestimmen, wie mit Bezug auf 4A-4B beschrieben.
  • 4A umfasst schematische Schaltbilder der Speicherzelle 300 in verschiedenen programmierten Zuständen gemäß einigen Ausführungsformen. In der beispielhaften Konfiguration in 4A ist jeder der Transistoren T11, T12, T21, T22 programmierbar, um entweder einen Widerstandswert R oder einen Widerstandswert 2R aufzuweisen. Andere Konfigurationen fallen in den Geltungsbereich der verschiedenen Ausführungsformen.
  • In einem programmierten Zustand 1 ist jeder der Transistoren T11, T12, T21, T22 so programmiert, dass er einen Widerstandswert R aufweist. Jeder der Speicherstränge 301, 302 weist einen Widerstandswert von 2R auf, der der Summe der Widerstandswerte der Transistoren in jedem Speicherstrang entspricht. Der Gesamtwiderstandswert der Speicherzelle 300 ist der äquivalente Widerstandswert von zwei parallel geschalteten Widerstandswerten von 2R. Mit anderen Worten beträgt der Gesamtwiderstandswert der Speicherzelle 300 R.
  • In einem programmierten Zustand 2 ist einer der Transistoren, beispielsweise T12, so programmiert, dass er einen Widerstandswert 2R aufweist, während die anderen Transistoren so programmiert sind, dass sie den Widerstandswert R aufweisen. Einer der Speicherstränge 301, 302 weist einen Widerstandswert von 2R auf, während der andere Speicherstrang einen Widerstandswert von 3R aufweist. Der Gesamtwiderstandswert der Speicherzelle 300 ist äquivalent zu einem Widerstandswert von 2R, der mit einem Widerstandswert von 3R parallel geschaltet ist. Mit anderen Worten ist der Gesamtwiderstandswert der Speicherzelle 300 1,2 R. Dieser Gesamtwiderstandswert bleibt unverändert, wenn ein anderer Transistor von den Transistoren T11, T21, T22 anstelle des Transistors T12 so programmiert wird, dass er einen Widerstandswert 2R aufweist.
  • In einem programmierten Zustand 3 sind die Transistoren in einem Speicherstrang, beispielsweise 301, so programmiert, dass sie einen Widerstandswert 2R aufweisen, während die Transistoren in dem anderen Speicherstrang, beispielsweise 302, so programmiert sind, dass sie den Widerstandswert R aufweisen. Der Gesamtwiderstandswert der Speicherzelle 300 ist äquivalent zu einem Widerstandswert von 2R, der mit einem Widerstandswert von 4R parallel geschaltet ist. Mit anderen Worten ist der Gesamtwiderstandswert der Speicherzelle 300 1,33 R. Dieser Gesamtwiderstandswert bleibt unverändert, wenn die Transistoren in dem Speicherstrang 302 so programmiert sind, dass sie einen Widerstandswert 2R aufweisen, und die Transistoren in dem Speicherstrang 301 so programmiert sind, dass sie den Widerstandswert R aufweisen.
  • In einem programmierten Zustand 4 ist ein Transistor, beispielsweise T21, T12, in jedem der Speicherstränge 301, 302 so programmiert, dass er einen Widerstandswert 2R aufweist, während der andere Transistor, beispielsweise T11, T22, so programmiert ist, dass er den Widerstandswert R aufweist. Der Gesamtwiderstandswert der Speicherzelle 300 ist äquivalent zu zwei parallel geschalteten Widerstandswerten von 3R. Mit anderen Worten ist der Gesamtwiderstandswert der Speicherzelle 300 1,5 R. Dieser Gesamtwiderstandswert bleibt unverändert, wenn der Transistor T11 anstelle des Transistors T21 und/oder der Transistor T22 anstelle des Transistors T12 mit dem Widerstandswert 2R programmiert wird.
  • In einem programmierten Zustand 5 ist einer der Transistoren, beispielsweise T11, so programmiert, dass er einen Widerstandswert R aufweist, während die anderen Transistoren so programmiert sind, dass sie den Widerstandswert 2R aufweisen. Einer der Speicherstränge 301, 302 weist einen Widerstandswert von 3R auf, während der andere Speicherstrang einen Widerstandswert von 4R aufweist. Der Gesamtwiderstandswert der Speicherzelle 300 ist äquivalent zu einem Widerstandswert von 3R, der mit einem Widerstandswert von 4R parallel geschaltet ist. Mit anderen Worten ist der Gesamtwiderstandswert der Speicherzelle 300 1,7 R. Dieser Gesamtwiderstandswert bleibt unverändert, wenn ein anderer Transistor von den Transistoren T12, T21, T22 anstelle des Transistors T11 mit einem Widerstandswert R programmiert wird.
  • In einem programmierten Zustand 6 ist jeder der Transistoren T11, T12, T21, T22 so programmiert, dass er einen Widerstandswert von 2R aufweist. Jeder der Speicherstränge 301, 302 weist einen Widerstandswert von 4R auf. Der Gesamtwiderstandswert der Speicherzelle 300 ist äquivalent zu zwei parallel geschalteten Widerstandswerten von 4R. Mit anderen Worten ist der Gesamtwiderstandswert der Speicherzelle 300 2R.
  • 4B ist ein Diagramm, das verschiedene Gesamtwiderstandswerte der Speicherzelle 300 in verschiedenen programmierten Zuständen 1-6 gemäß einigen Ausführungsformen zeigt, die mit Bezug auf 4A beschrieben sind.
  • Die programmierten Zustände 1-6 wie hierin beschriebenen entsprechen sechs verschiedenen Daten- oder Logikzuständen, die in der Speicherzelle 300 gespeichert sind, und entsprechen ferner sechs verschiedenen Gesamtwiderstandswerten R, 1,2 R, 1,33 R, 1,5 R, 1,7 R, 2R. Die sechs verschiedenen Gesamtwiderstandswerte entsprechen verschiedenen Werten eines Lesestroms, der durch die Speicherzelle 300 unter der Lesespannung fließt, welche an die Bitleitung BL und die Sourceleitung SL angelegt wird. Auf der Grundlage des Wertes des Lesestroms, der beispielsweise von einem Leseverstärker erfasst wird, welcher dem SA 118 entspricht, ist der Controller eingerichtet, den Gesamtwiderstandswert der Speicherzelle 300 und die entsprechenden Daten oder die entsprechenden logischen Zustände zu bestimmen, die in der Speicherzelle 300 gespeichert sind.
  • In 4B zeigt das Diagramm, dass der Gesamtwiderstandswert der Speicherzelle 300 linear ansteigt, wenn die Speicherzelle 300 von einem zum nächsten programmierten Zustand in der Reihenfolge von dem programmierten Zustand 1 zu dem programmierten Zustand 6 wechselt. In mindestens einer Ausführungsform versetzt diese lineare Charakteristik den Controller in die Lage, jeden der programmierten Zustände 1-6 zuverlässig von benachbarten programmierten Zuständen zu unterscheiden. In mindestens einer Ausführungsform ermöglicht dieses Merkmal die Erzielung eines oder mehrerer Vorteile, einschließlich eine größeren Speicherfensters, einer besseren Rechenleistung oder dergleichen, ohne jedoch darauf eingeschränkt zu sein.
  • 5 ist ein schematisches Schaltbild einer Speichervorrichtung 500 gemäß einigen Ausführungsformen. In einigen Ausführungsformen entspricht die Speichervorrichtung 500 der Speichervorrichtung 100.
  • Die Speichervorrichtung 500 umfasst mehrere Speicherzellen MC11, MC12, MC21, MC22, die in einem Array angeordnet sind, welches Reihen, die sich entlang einer ersten Achse, beispielsweise einer X-Achse, erstrecken, und Spalten aufweist, die sich entlang einer zweiten Achse, beispielsweise einer Y-Achse, erstrecken. Die Y-Achse verläuft quer zu der X-Achse. In mindestens einer Ausführungsform steht die Y-Achse senkrecht zu der X-Achse. Die Speichervorrichtung 500 umfasst ferner Sourceleitungen SL1, SL2, SL3 und Wortleitungen WL1, WL2, WL3, WL4, die sich entlang der X-Achse erstrecken, und Bitleitungen BL1, BL2 und Hilfsleitungen NC11, NC12, NC21, NC22, die sich entlang der Y-Achse erstrecken.
  • Jede der Speicherzellen MC11, MC12, MC21, MC22 entspricht der Speicherzelle 300. Wie in 5 dargestellt, umfasst die Speicherzelle MC11 beispielsweise Transistoren T11, T12, T21, T22, die elektrisch mit der Bitleitung BL1, der Sourceleitung SL1, den Hilfsleitungen NC11, NC12 und den Wortleitungen WL, WL2 gekoppelt sind, und zwar in einer ähnlichen Weise, wie die Transistoren T11, T12, T21, T22 elektrisch mit der Bitleitung BL, der Sourceleitung SL, den Hilfsleitungen NC1, NC2 und den Wortleitungen WL, WL2 gekoppelt sind, wie mit Bezug auf die Speicherzelle 300 beschrieben.
  • In der Speicherzelle MC11 spiegelt die Anordnung des Transistors T11 zwischen der Bitleitung BL1 und der Hilfsleitung NC11 entlang der X-Achse eine physikalische Anordnung des Transistors T11 zwischen der Bitleitung BL1 und der Hilfsleitung NC11 in einer tatsächlichen Halbleitervorrichtung oder IC-Vorrichtung wider, die der Speichervorrichtung 500 entspricht. Die Anordnung des Transistors T22 zwischen der Bitleitung BL1 und der Hilfsleitung NC12 entlang der X-Achse spiegelt eine physikalische Anordnung des Transistors T22 zwischen der Bitleitung BL1 und der Hilfsleitung NC12 in der tatsächlichen Halbleitervorrichtung wider. Die Anordnung des Transistors T21 zwischen der Hilfsleitung NC11 und einem Leiter S11 entlang der X-Achse spiegelt eine physikalische Anordnung des Transistors T21 zwischen der Hilfsleitung NC11 und dem Leiter S11 in der tatsächlichen Halbleitervorrichtung wider. Der Leiter S11 ist elektrisch mit der Sourceleitung SL1 gekoppelt. Die Anordnung des Transistors T12 zwischen der Hilfsleitung NC12 und einem Leiter S12 entlang der X-Achse spiegelt eine physikalische Anordnung des Transistors T12 zwischen der Hilfsleitung NC12 und dem Leiter S12 in der tatsächlichen Halbleitereinrichtung wider. Der Leiter S12 ist elektrisch mit der Sourceleitung SL1 gekoppelt. Die Anordnung des Leiters S11, der Hilfsleitung NC11, der Bitleitung BL1, der Hilfsleitung NC12 und des Leiters S12 in der genannten Reihenfolge entlang der X-Achse spiegelt eine physikalische Anordnung des Leiters S11, der Hilfsleitung NC11, der Bitleitung BL1, der Hilfsleitung NC12 und des Leiters S12 in der tatsächlichen Halbleitervorrichtung wider. Die Anordnung der Transistoren T11, T12 in einer Reihe und der Transistoren T21, T22 in einer anderen Reihe entlang der Y-Achse, wobei beide Reihen und der jeweiligen Wortleitungen WL1, WL2, zwischen den Sourceleitungen SL1, SL2 angeordnet sind, spiegelt eine physikalische Anordnung der Transistoren T11, T12, T21, T22 und der Wortleitungen WL1, WL2 zwischen den Sourceleitungen SL1, SL2 in der tatsächlichen Halbleitereinrichtung wider.
  • Die Speicherzelle MC12 ist ähnlich konfiguriert wie die Speicherzelle MC11. Die Speicherzelle MC12 ist mit dem Leiter S12, der Hilfsleitung NC21, der Bitleitung BL2, der Hilfsleitung NC22 und dem Leiter S13 in ähnlicher Weise gekoppelt und angeordnet, wie die Speicherzelle MC11 mit dem Leiter S11, der Hilfsleitung NC11, der Bitleitung BL1, der Hilfsleitung NC12 und dem Leiter S12 gekoppelt und angeordnet ist. Der Leiter S13 ist elektrisch mit der Sourceleitung SL1 gekoppelt. Ferner ist die Speicherzelle MC12 mit den Wortleitungen WL1, WL2 gekoppelt und relativ zu diesen angeordnet, in ähnlicher Weise wie die Speicherzelle MC11 mit den Wortleitungen WL1, WL2 gekoppelt und relativ zu diesen angeordnet ist.
  • Die Speicherzelle MC21 ist ähnlich konfiguriert wie die Speicherzelle MC11. Die Speicherzelle MC21 ist mit dem Leiter S21, der Hilfsleitung NC11, der Bitleitung BL1, der Hilfsleitung NC12 und dem Leiter S22 in ähnlicher Weise gekoppelt und angeordnet, wie die Speicherzelle MC11 mit dem Leiter S11, der Hilfsleitung NC11, der Bitleitung BL1, der Hilfsleitung NC12 und dem Leiter S12 gekoppelt und relativ zu diesen angeordnet ist. Die Leiter S21, S22 sind elektrisch mit der Sourceleitung SL2 gekoppelt. Ferner ist die Speicherzelle MC21 mit den Wortleitungen WL3, WL4 in ähnlicher Weise gekoppelt und relativ zu diesen angeordnet, wie die Speicherzelle MC11 mit den Wortleitungen WL1, WL2 gekoppelt und relativ zu diesen angeordnet ist.
  • Die Speicherzelle MC22 ist ähnlich konfiguriert wie die Speicherzelle MC21. Die Speicherzelle MC22 ist mit dem Leiter S22, der Hilfsleitung NC21, der Bitleitung BL2, der Hilfsleitung NC22 und dem Leiter S23 gekoppelt und relativ zu diesen angeordnet, in ähnlicher Weise wie die Speicherzelle MC21 mit dem Leiter S21, der Hilfsleitung NC11, der Bitleitung BL1, der Hilfsleitung NC12 und dem Leiter S22 gekoppelt und relativ zu diesen angeordnet ist. Der Leiter S23 ist elektrisch mit der Sourceleitung SL2 gekoppelt. Ferner ist die Speicherzelle MC22 mit den Wortleitungen WL3, WL4 gekoppelt und relativ zu diesen angeordnet, in ähnlicher Weise wie die Speicherzelle MC21 mit den Wortleitungen WL3, WL4 gekoppelt und relativ zu diesen angeordnet ist.
  • Jede der Bitleitungen BL1, BL2 und die Hilfsleitungen NC11, NC12, NC21, NC22 erstrecken sich durchgehend entlang der Y-Achse über mehrere Speicherzellen und sind mit diesen elektrisch gekoppelt. Die Leiter S11, S21 sind entlang der Y-Achse ausgerichtet, aber nicht miteinander verbunden. Die Leiter S12, S22 sind entlang der Y-Achse ausgerichtet, aber nicht miteinander verbunden. Die Leiter S13, S23 sind entlang der Y-Achse ausgerichtet, aber nicht miteinander verbunden. Jede der Sourceleitungen SL1, SL2, SL3 und die Wortleitungen WL1, WL2, WL3, WL4 erstrecken sich durchgehend entlang der X-Achse über mehrere Speicherzellen und sind mit diesen elektrisch gekoppelt. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in der Speichervorrichtung 500 realisierbar.
  • 6 ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung oder einer IC-Vorrichtung 600 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Halbleitervorrichtung 600 einem Teil der Speichervorrichtung 500 in 5. Übereinstimmende Elemente in 5 und 6 sind mit gleichen Bezugszeichen versehen.
  • Die Halbleitervorrichtung 600 umfasst ein Substrat (nicht gezeigt) unter der in 6 gezeigten Struktur. In einigen Ausführungsformen entspricht das Substrat der Halbleitervorrichtung 600 einem Substrat wie mit Bezug auf eine oder mehrere von 8A-8G beschrieben.
  • Die Halbleitervorrichtung 600 umfasst ferner eine Speicherarrayschicht 610 über dem Substrat entlang einer dritten Achse, beispielsweise einer Z-Achse, die quer zu der X-Achse und der Y-Achse verläuft. In mindestens einer Ausführungsform ist die Z-Achse senkrecht zu der X-Achse und der Y-Achse. Die Speicherarrayschicht 610 umfasst verschiedene Speicherelemente oder Transistoren, die in einem Array mit Reihen entlang der X-Achse und Spalten entlang der Y-Achse angeordnet sind, wie mit Bezug auf mindestens eine von 1 und 5 beschrieben. In der beispielhaften Konfiguration in 6 umfasst die Speicherarrayschicht 610 eine Isolationsschicht 611 über dem Substrat, eine Aktivbereichschicht 612 über der Isolationsschicht 611 und eine Source/Drain-Kontaktschicht 613 über der Aktivbereichschicht 612. Die Isolationsschicht 611 ist eingerichtet, die Aktivbereichschicht 612 von dem Substrat zu isolieren. In einigen Ausführungsformen entfällt die Isolationsschicht 611, wenn beispielsweise das Substrat ein dielektrisches Substrat ist.
  • Die Aktivbereichschicht 612 umfasst Source/Drains und Kanäle der Transistoren in den Speicherelementen. Mehrere Source/Drains sind in 6 sichtbar und allgemein mit Bezugszeichen 612 versehen. Die Kanäle der Transistoren sind in 6 nicht sichtbar, liegen zwischen den Source/Drains und verbinden diese entlang der X-Achse miteinander. In mindestens einer Ausführungsform sind die Source/Drains und Kanäle in mehreren aktiven Bereichen (nicht dargestellt) gebildet, die sich entlang der X-Achse erstrecken und entlang der Y-Achse voneinander beabstandet sind. Beispielhafte Konfigurationen der Source/Drains und Kanäle von Transistoren in der Aktivbereichschicht 612 werden mit Bezug auf eine oder mehrere von 8A-8G beschrieben.
  • Die Speicherarrayschicht 610 umfasst ferner Gateelektroden (nicht dargestellt) über den Kanälen und zwischen benachbarten Source/Drains. Die Gatekontakte 643 liegen über den darunter liegenden Gateelektroden und sind mit diesen elektrisch gekoppelt. Die Gatekontakte 643 sind in Spalten, oder Gatebereichen, entlang der Y-Achse angeordnet. Benachbarte Gatekontakte 643 und die entsprechenden darunter liegenden Gateelektroden in der gleichen Spalte sind durch Isolationsstrukturen 619, die in Abständen entlang der Y-Achse angeordnet sind, elektrisch voneinander isoliert. Entlang der X-Achse sind die Gatekontakte 643 einer Spalte durch Isolationsstrukturen in einer Isolationsschicht 637 über der Speicherarrayschicht 610 von den Gatekontakten 643 einer benachbarten Spalte getrennt. Auf gegenüberliegenden Seiten der Gatekontakte 643 ist entlang der X-Achse jeweils eine Speicherschicht 642 angeordnet. Die Speicherschicht 642 ist ferner zwischen den Gateelektroden und den entsprechenden Kanälen angeordnet. Beispielhafte Konfigurationen der Gateelektroden und der Speicherschicht in der Speicherarrayschicht 610 werden mit Bezug auf eine oder mehrere von 8A-8G beschrieben.
  • Die Source/Drain-Kontaktschicht 613 umfasst mehrere Source/Drain-Kontakte, die über den darunter liegenden Source/Drains in der Aktivbereichschicht 612 liegen und mit diesen elektrisch gekoppelt sind. Einige der Source/Drain-Kontakte erstrecken sich durchgehend entlang der Y-Achse und entsprechen verschiedenen Bitleitungen und Hilfsleitungen wie hierin beschrieben. Beispielsweise umfasst die Source/Drain-Kontaktschicht 613 eine Bitleitung BL1 und Hilfsleitungen NC11, NC12, die der Bitleitung BL1 und den Hilfsleitungen NC11, NC12 in 5 entsprechen. Weitere Source/Drain-Kontakte sind in Spalten entlang der Y-Achse angeordnet, aber nicht miteinander verbunden. Beispielsweise umfasst eine Spalte, die in 6 mit S11 bezeichnet ist, Source/Drain-Kontakte, die den Leitungen S11, S21 entsprechen, die wie mit Bezug auf 5 beschrieben entlang der Y-Achse ausgerichtet, aber nicht miteinander verbunden sind. Als ein weiteres Beispiel umfasst eine Spalte, die in 6 mit S12 bezeichnet ist, Source/Drain-Kontakte, die den Leitern S12, S22 entsprechen, die wie mit Bezug auf 5 beschrieben entlang der Y-Achse ausgerichtet, aber nicht miteinander verbunden sind. Entlang der X-Achse ist jeder der Source/Drain-Kontakte durch Isolationsstrukturen 618, die entlang der Y-Achse langgestreckt sind, von benachbarten Gatekontakten 643 und der entsprechenden Speicherschicht 642 elektrisch isoliert. Beispielhafte Isolationsstrukturen 618 sind auf gegenüberliegenden Seiten der Hilfslinie NC11 angezeigt. Beispielhafte Konfigurationen der Source/Drain-Kontakte werden mit Bezug auf eine oder mehrere von 8A-8G beschrieben.
  • Die Halbleitervorrichtung 600 umfasst ferner Sourceleitungen SL1, SL2, SL3 und Wortleitungen WL0, WL1, WL2, WL3, WL4, WL5 über der Speicherarrayschicht 610. Die Halbleitervorrichtung 600 umfasst verschiedene Isolationsschichten (nicht dargestellt) zwischen der Speicherarrayschicht 610, den Sourceleitungen SL1, SL2, SL3 und den Wortleitungen WL0, WL1, WL2, WL3, WL4, WL5. Die Wortleitung WL0 in 6 entspricht einer Wortleitung, die elektrisch mit Speicherzellen gekoppelt ist, welche zu den Speicherzellen MC11, MC12 in 5 benachbart sind, aber auf der den Speicherzellen MC21, MC22 gegenüberliegenden Seite liegen. Die Wortleitung WL5 in 6 entspricht einer Wortleitung, die elektrisch mit Speicherzellen gekoppelt ist, die in 5 zu den Speicherzellen MC21, MC22 benachbart sind, aber auf der den Speicherzellen MC11, MC12 gegenüberliegenden Seite liegen. Die Wortleitungen WL1, WL2 sind entlang der Y-Achse zwischen den Sourceleitungen SL1, SL2 angeordnet. Die Wortleitungen WL3, WL4 sind entlang der Y-Achse zwischen den Sourceleitungen SL2, SL3 angeordnet. Die Sourceleitung SL1 ist entlang der Y-Achse zwischen den Wortzeilen WL0, WL1 angeordnet. Die Sourceleitung SL3 ist entlang der Y-Achse zwischen den Wortzeilen WL4, WL5 angeordnet.
  • Die Sourceleitung SL1 ist über die Durchkontaktierungsstrukturen 601, 602 elektrisch mit den Source/Drain-Kontakten über den entsprechenden Source/Drains der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt. Die Durchkontaktierungsstruktur 601 entspricht der elektrischen Verbindung zwischen der Sourceleitung SL1 und dem Leiter S11 in 5. Die Durchkontaktierungsstruktur 602 entspricht der elektrischen Verbindung zwischen der Sourceleitung SL1 und dem Leiter S12 in 5. Die Sourceleitung SL2 ist über die Durchkontaktierungsstrukturen 603, 604 elektrisch mit den Source/Drain-Kontakten über den entsprechenden Source/Drains der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt. Die Durchkontaktierungsstruktur 603 entspricht der elektrischen Verbindung zwischen der Sourceleitung SL2 und dem Leiter S21 in 5. Die Durchkontaktierungsstruktur 604 entspricht der elektrischen Verbindung zwischen der Sourceleitung SL2 und dem Leiter S22 in 5. Die Sourceleitung SL3 ist über die Durchkontaktierungsstrukturen 605, 606 elektrisch mit den Source/Drain-Kontakten über den entsprechenden Source/Drains der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt.
  • Die Wortleitung WL0 ist durch Durchkontaktierungsstrukturen elektrisch mit den Gatekontakten über den entsprechenden Gateelektroden der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt, die allgemein mit 622 bezeichnet sind. Die Wortleitung WL1 ist über die Durchkontaktierungsstrukturen 623, 624 elektrisch mit den Gatekontakten über den entsprechenden Gateelektroden der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt. Die Durchkontaktierungsstruktur 623 entspricht der elektrischen Verbindung zwischen der Wortleitung WL1 und dem Gate des Transistors T11 in 5. Die Durchkontaktierungsstruktur 624 entspricht der elektrischen Verbindung zwischen der Wortleitung WL1 und dem Gate des Transistors T12 in 5. Die Wortleitung WL2 ist über die Durchkontaktierungsstrukturen 625, 626 elektrisch mit den Gatekontakten über den entsprechenden Gateelektroden der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt. Die Durchkontaktierungsstruktur 625 entspricht der elektrischen Verbindung zwischen der Wortleitung WL2 und dem Gate des Transistors T21 in 5. Die Durchkontaktierungsstruktur 626 entspricht der elektrischen Verbindung zwischen der Wortleitung WL2 und dem Gate des Transistors T22 in 5. Die Wortleitung WL3 ist über die Durchkontaktierungsstrukturen, die allgemein mit 627 bezeichnet sind, elektrisch mit den Gatekontakten über den entsprechenden Gateelektroden der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt. Die Wortleitung WL4 ist über Durchkontaktierungsstrukturen, die allgemein mit 628 bezeichnet sind, elektrisch mit den Gatekontakten über den entsprechenden Gateelektroden der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt. Die Wortleitung WL5 ist über Durchkontaktierungsstrukturen, die allgemein mit 629 bezeichnet sind, elektrisch mit den Gatekontakten über den entsprechenden Gateelektroden der zugehörigen Transistoren in der Speicherarrayschicht 610 gekoppelt. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in der Halbleitervorrichtung 600 realisierbar.
  • 7 ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung 700 gemäß einigen Ausführungsformen. Übereinstimmende Elemente in 5, 6 und 7 sind mit gleichen Bezugszeichen bezeichnet.
  • Die Halbleitervorrichtung 700 ist der Halbleitervorrichtung 600 ähnlich, aber die Halbleitervorrichtung 700 umfasst anstelle einer Speicherarrayschicht wie in der Halbleitervorrichtung 600 mehrere Speicherarrayschichten, die entlang der Z-Achse übereinander gestapelt sind. In der beispielhaften Konfiguration in 7 umfasst die Halbleitervorrichtung 700 drei Speicherarrayschichten 710, 720, 730, die in der genannten Reihenfolge über einem Substrat (nicht gezeigt) übereinander gestapelt sind. Die Speicherarrayschicht 710 entspricht der Speicherarrayschicht 610 in der Halbleitervorrichtung 600. Die Speicherarrayschichten 720, 730 haben jeweils eine ähnliche Konfiguration wie die Speicherarrayschicht 710. Eine Isolationsschicht 737 liegt über der Speicherarrayschicht 730 und entspricht der Isolationsschicht 637 der Halbleitervorrichtung 600. Die Anordnung der Sourceleitungen SL1, SL2, SL3, der Wortleitungen WL0, WL1, WL2, WL3, WL4, WL5 und der zugehörigen Durchkontaktierungsstrukturen in der Halbleitervorrichtung 700 ist ähnlich wie bei der Halbleitervorrichtung 600.
  • In der Halbleitervorrichtung 700 sind in den Speicherarrayschichten 710, 720, 730 jeweils drei Transistoren entlang der Z-Achse übereinander gestapelt und weisen eine gemeinsame Gateelektrode auf. Die gemeinsame Gateelektrode ist über eine gemeinsame Durchkontaktierungsstruktur elektrisch mit der zugehörigen Wortleitung gekoppelt. Beispielsweise koppelt jede der Durchkontaktierungsstrukturen 622, 624, 626, 628 die jeweilige Wortleitung WL0, WL1, WL2, WL4 elektrisch mit der zugehörigen gemeinsamen Gateelektrode von drei Transistoren in der jeweiligen Speicherarrayschicht 710, 720, 730.
  • In jeder der Speicherarrayschichten 710, 720, 730 umfassen die Source/Drain-Kontakte der Halbleitervorrichtung 700 aufeinander ausgerichtete, aber nicht miteinander verbundene Source/Drain-Kontakte, die in Abständen entlang der Spalten angeordnet sind, welche mit S11, S12 bezeichnet sind. Die Source/Drain-Kontakte von drei Transistoren in den jeweiligen Speicherarrayschichten 710, 720, 730 sind entlang der Z-Achse übereinander gestapelt und zusammen elektrisch mit der jeweiligen Sourceleitung gekoppelt. Beispielsweise koppelt die Durchkontaktierungsstruktur 601 die zugehörige Sourceleitung SL1 elektrisch mit den jeweiligen Source/Drain-Kontakten von drei Transistoren in den jeweiligen Speicherarrayschichten 710, 720, 730.
  • In jeder der Speicherarrayschichten 710, 720, 730 umfassen die Source/Drain-Kontakte der Halbleitervorrichtung 700 ferner durchgehend verlaufende Hilfsleitungen NC11, NC12 und Bitleitung BL1. Beispielsweise sind drei durchgehende Hilfsleitungen 707, 708, 709 in den jeweiligen Speicherarrayschichten 710, 720, 730 angeordnet. Jede der Hilfsleitungen 707, 708, 709 entspricht der Hilfsleitung NC11 in der Speichervorrichtung 500. Die Hilfsleitungen 707, 708, 709 sind separat voneinander elektrisch mit anderen Schaltungen in der Halbleitervorrichtung 700 gekoppelt, indem Stufen in Endabschnitten der Hilfsleitungen 707, 708, 709 konfiguriert werden, um eine Stufenstruktur zu bilden, und indem die Endabschnitte der Hilfsleitungen 707, 708, 709 in der Stufenstruktur mit jeweiligen Durchkontaktierungsstrukturen mit unterschiedlichen Höhen elektrisch gekoppelt werden. Beispielhafte Konfigurationen der Stufenstruktur und der zugehörigen Durchkontaktierungsstrukturen werden mit Bezug auf 9 beschrieben.
  • Die hierin beschriebene Konfiguration der Halbleitervorrichtung 700 mit drei Speicherarrayschichten ist ein Beispiel. Andere Konfigurationen, in denen die Halbleitervorrichtung 700 zwei oder mehr als drei Speicherarrayschichten umfasst, fallen in den Geltungsbereich verschiedener Ausführungsformen. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in der Halbleitervorrichtung 700 realisierbar. Ferner wird die Speicherdichte in mindestens einer Ausführungsform aufgrund der Anordnung mehrerer Speicherarrayschichten in der Halbleitervorrichtung 700 vorteilhaft erhöht.
  • 8A-8G sind verschiedene Ansichten eines Abschnitts 800 einer Halbleitervorrichtung gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht der Halbleitervorrichtungsabschnitt 800 einem Bereich 780 der Halbleitervorrichtung 700 in 7. Sofern nicht anders beschrieben, werden Komponenten in 8A-8G, die übereinstimmende Komponenten in 7 haben, mit den gleichen Bezugszeichen wie in 7 versehen oder mit Bezugszeichen versehen, die gegenüber denen in 7 um 100 erhöht sind. Sofern nicht anders beschrieben, sind die Komponenten in 8A-8G mit den übereinstimmenden Komponenten in 6 mit den gleichen Bezugszeichen wie in 6 versehen oder mit Bezugszeichen versehen, die gegenüber denen in 6 um 200 erhöht sind.
  • 8A ist eine schematische perspektivische Ansicht des Halbleitervorrichtungsabschnitts 800 gemäß einigen Ausführungsformen.
  • Der Halbleitervorrichtungsabschnitt 800 wird über einem Substrat 807 gebildet, das in einer oder mehreren Ausführungsformen dem Substrat der Halbleitervorrichtung 700 entspricht. In einigen Ausführungsformen umfasst das Substrat 807 ein dielektrisches Substrat, einen Halbleiterwafer, einen SOI-Wafer (Semiconductor-On-Insulator) oder einen Epitaxiewafer. Der Halbleiterwafer, der SOI-Wafer oder der Epitaxiewafer enthält in einer oder mehreren Ausführungsformen ein elementares Halbleitermaterial oder ein Verbindungshalbleitermaterial. Beispiele für den elementaren Halbleiter umfassen Si oder Ge, sind aber nicht beschränkt darauf. Beispiele für den Verbindungshalbleiter umfassen SiGe, SiC, SiGeC, einen III-V-Halbleiter oder einen II-VI-Halbleiter, sind aber nicht beschränkt darauf.
  • Die Speicherarrayschichten 810, 820, 830, die den Speicherarrayschichten 710, 720, 730 entsprechen, werden nacheinander über dem Substrat 807 gebildet. Jede der Speicherarrayschichten 810, 820, 830 umfasst eine Isolationsschicht 811, 821, 831, eine Aktivbereichschicht 812, 822, 832 über der jeweiligen Isolationsschicht 811, 821, 831 und eine Source/Drain-Kontaktschicht 813, 823, 833 über der jeweiligen Aktivbereichschicht 812, 822, 832. Eine Isolationsschicht 837 liegt über der Speicherarrayschicht 830. Die Isolationsschichten 811, 821, 831, 837 sind in den Zeichnungen schematisch als „Isolation 1“ bezeichnet. In einigen Ausführungsformen entfällt die Isolationsschicht 811, wenn beispielsweise das Substrat 807 ein dielektrisches Substrat ist.
  • Jede der Aktivbereichschichten 812, 822, 832 umfasst Source/Drains und Kanäle von Transistoren von Speicherelementen in der zugehörigen Speicherarrayschicht 810, 820, 830. Beispielsweise umfasst die Aktivbereichschicht 812 Source/Drains 814, 815 auf gegenüberliegenden Seiten eines Kanals. Der Kanal ist in 8A nicht dargestellt und wird mit Bezug auf 8B beschrieben. Die Aktivbereichschichten 812, 822, 832 und die zugehörigen Source/Drains sind in den Zeichnungen schematisch als „Aktiver Bereich“ bezeichnet.
  • Jede der Source/Drain-Kontaktschichten 813, 823, 833 umfasst Source/Drain-Kontakte über den jeweiligen Source/Drains in der darunter liegenden Aktivbereichschicht 812, 822, 832. Beispielsweise umfasst die Source/Drain-Kontaktschicht 813 Source/Drain-Kontakte 816, 817 über den jeweiligen Source/Drains 814, 815. Die Source/Drain-Kontakte 816, 817 sind durch Isolationsstrukturen 818 auf gegenüberliegenden Seiten der Gateelektrode elektrisch von einer zugehörigen Gateelektrode isoliert. Die Isolationsstrukturen 818 sind in den Zeichnungen schematisch als „Isolation 2“ bezeichnet.
  • Die Gateelektrode ist eine gemeinsame Gateelektrode für alle drei Transistoren, die entlang der Z-Achse übereinander gestapelt sind und in den jeweiligen Speicherarrayschichten 810, 820, 830 angeordnet sind. Zwei weitere, ähnliche gemeinsame Gateelektroden sind in dem Halbleitervorrichtungsabschnitt 800 enthalten. Die drei gemeinsamen Gateelektroden sind in 8A nicht dargestellt und werden mit Bezug auf 8E-8F beschrieben. Die Gatekontakte 834, 835, 836, die den Gatekontakten 643 der Halbleitervorrichtung 600 entsprechen, liegen über und in elektrischem Kontakt mit den jeweiligen gemeinsamen Gateelektroden. Jeder der Gatekontakte 834, 835, 836 und die zugehörige darunterliegende gemeinsame Gateelektrode wird gegebenenfalls als ein Gatestapel bezeichnet. Die Gatekontakte 834, 835, 836 und die Source/Drain-Kontakte sind in den Zeichnungen schematisch als „Leiter“ bezeichnet. Die hierin beschriebene Anordnung mit drei Gatestapeln ist beispielhaft. Andere Konfigurationen, bei denen mehr als drei Gatestapel in einer Spalte entlang der Y-Achse angeordnet sind, fallen in den Geltungsbereich der verschiedenen Ausführungsformen. In einigen Ausführungsformen sind die Gatekontakte 834, 835, 836 keine separat gebildeten Elemente, sondern sind obere Abschnitte der darunter liegenden gemeinsamen Gateelektroden.
  • Die Gatestapel, die den Kontakten 834, 835, 836 entsprechen, sind durch Isolationsstrukturen 819A-819D, die den Isolationsstrukturen 619 der Halbleitervorrichtung 600 entsprechen, elektrisch voneinander und von anderen Schaltungen in einer Halbleitervorrichtung einschließlich des Halbleitervorrichtungsabschnitts 800 isoliert. Die Isolationsstrukturen 819A-819D sind in den Zeichnungen schematisch als „Isolation 3“ bezeichnet. In einigen Ausführungsformen enthalten zwei oder mehr von „Isolation 1“, „Isolation 2“ und „Isolation 3“ voneinander verschiedene Materialien. In einigen Ausführungsformen enthalten zwei oder mehr von „Isolation 1“, „Isolation 2“ und „Isolation 3“ die gleichen Materialien.
  • Eine Speicherschicht 842 umgibt die hierin beschriebenen Kanäle und ist entlang der X-Achse zwischen der Isolationsschicht 837 und den Gatekontakten 834, 835, 836 angeordnet. Die Speicherschicht 842 ist in den Zeichnungen schematisch als „Speicherfilm“ bezeichnet.
  • Der Source/Drain-Kontakt 816 in der Speicherarrayschicht 810 und die darüber liegenden Source/Drain-Kontakte 826, 828 in den Speicherarrayschichten 820, 830 entsprechen drei durchgehend verlaufenden Bitleitungen BL1 in den jeweiligen Speicherarrayschichten 710, 720, 730 in der Halbleitervorrichtung 700. Der Source/Drain-Kontakt 817 in der Speicherarrayschicht 810 und die darüber liegenden Source/Drain-Kontakte 827, 829 in den Speicherarrayschichten 820, 830 entsprechen drei durchgehend verlaufenden Hilfsleitungen NC12 in den jeweiligen Speicherarrayschichten 710, 720, 730 in der Halbleitervorrichtung 700. Der Halbleitervorrichtungsabschnitt 800 umfasst eine Stufenstruktur 840, wie in 8A schematisch dargestellt, zum Koppeln der durchgehend verlaufenden Bitleitungen BL1 und der Hilfsleitungen NC12, die den Source/Drain-Kontakten 816-817, 826-829 entsprechen, elektrisch mit anderen Schaltungen der Halbleitervorrichtung, einschließlich des Halbleitervorrichtungsabschnitts 800. Beispielhafte Konfigurationen der Stufenstruktur 840 werden mit Bezug auf 8G beschrieben.
  • 8B ist eine schematische, perspektivische Explosionsansicht eines Transistors 800B im Halbleitervorrichtungsabschnitt 800 gemäß einigen Ausführungsformen. Der Transistor 800B entspricht dem Transistor mit den Source/Drains 814, 815 und den zugehörigen Source/Drain-Kontakten 816, 817 wie mit Bezug auf 8A beschrieben. Der Einfachheit halber entfallen die Isolationsstrukturen 818 in 8B. Andere Transistoren in dem Halbleitervorrichtungsabschnitt 800 oder in einer Halbleitervorrichtung, die den Halbleitervorrichtungsabschnitt 800 enthält, sind ähnlich wie der Transistor 800B konfiguriert.
  • Der Transistor 800B umfasst einen Kanal 847, der sich entlang der X-Achse zwischen den Source/Drains 814, 815 erstreckt und die Source/Drains 814, 815 verbindet. Die Speicherschicht 842 erstreckt sich um den Kanal 847. Eine Gateelektrode 844 erstreckt sich um die Speicherschicht 842 und den Kanal 847. Diese Anordnung wird gegebenenfalls auch als eine GAA-Struktur (Gate-All-Around) bezeichnet. Obwohl in 8B nicht dargestellt, ist die Gateelektrode 844 eine gemeinsame Gateelektrode, die sich weiter nach oben entlang der Z-Achse und um die Kanäle und die Speicherschicht 842 der beiden anderen Transistoren über dem Transistor 800B erstreckt. Die Gateelektrode 844 ist in den Zeichnungen schematisch als „Gate“ bezeichnet.
  • In der beispielhaften Konfiguration in 8B enthält die Speicherschicht 842 ein Ladungsspeichermaterial. Beim Anlegen einer vorbestimmten Schreibspannung über die Source/Drains 814, 815 und einer vorbestimmten Einschaltspannung an die Gateelektrode 844 werden positive oder negative Ladungen in der Speicherschicht 842 gespeichert oder eingefangen und ändern eine Schwellenspannung des Transistors 800B. Die Schwellenspannung des Transistors 800B entspricht dem Widerstandswert des Transistors 800B. Als Reaktion auf unterschiedliche Schreibspannungen werden unterschiedliche Niveaus, Mengen oder Polaritäten von Ladungen in der Speicherschicht gespeichert oder eingefangen, was zu unterschiedlichen Widerstandswerten oder unterschiedlichen programmierten Zuständen des Transistors 800B führt. Wie hierin beschrieben, fallen andere Techniken, Materialien oder Prinzipien wie RRAM, MRAM oder dergleichen zum Programmieren und Ändern des Widerstandswerts des Transistors 800B in den Geltungsbereich der verschiedenen Ausführungsformen. Beispielhafte Materialien der Speicherschicht 842 umfassen eine ONO-Mehrschichtstruktur (Oxid/Nitrid/Oxid) mit einer Siliziumnitridschicht zwischen zwei Siliziumoxidschichten, eine NON-Mehrschichtstruktur (Nitrid/Oxid/Nitrid), eine Mehrschichtstruktur mit mehr als drei Schichten von abwechselndem Oxid und Nitrid, SiN, ferromagnetischen Materialien oder dergleichen, sind aber nicht beschränkt darauf.
  • 8C ist eine schematische Querschnittsansicht des Halbleitervorrichtungsabschnitts 800 durch die Aktivbereichschicht 812 entlang der Ebene C in 8A und von oben erblickt, gemäß einigen Ausführungsformen.
  • In 8C umfasst die Aktivbereichschicht 812 weitere Kanäle 848, 849, die den beiden anderen Gatestapeln entsprechen, nebst dem Kanal 847 wie in 8B beschrieben. Der Einfachheit halber entfallen in 8C die Source/Drains, die den Kanälen 848, 849 entsprechen und mit ihnen verbunden sind. Die Speicherschicht 842 erstreckt sich um jeden der Kanäle 847, 848, 849. Jede der Gateelektroden 848, 845, 846 erstreckt sich um die Speicherschicht 842, die den jeweiligen Kanal 847, 848, 849 umgibt. Die Gateelektroden 844, 845 sind durch die Isolationsstruktur 819B voneinander elektrisch isoliert. Die Gateelektroden 845, 846 sind durch die Isolationsstruktur 819C voneinander elektrisch isoliert. Die Gateelektroden 844, 846 sind durch die Isolationsstrukturen 819A, 819D von anderen Schaltungen elektrisch isoliert.
  • 8D ist eine schematische Querschnittsansicht des Halbleitervorrichtungsabschnitts 800 durch die Source/Drain-Kontaktschicht 813 entlang der Ebene D in 8A und von oben gesehen, gemäß einigen Ausführungsformen.
  • In 8D erstreckt sich der Source/Drain-Kontakt 816 durchgehend entlang der Y-Achse und entspricht der Bitleitung BL1 in der Speicherarrayschicht 810. Der Source/Drain-Kontakt 816 erstreckt sich über und in elektrischem Kontakt mit den darunter liegenden Source/Drains der drei Transistoren mit den jeweiligen Kanälen 847, 848, 849. Der Source/Drain-Kontakt 817 erstreckt sich durchgehend entlang der Y-Achse und entspricht der Hilfsleitung NC12 in der Speicherarrayschicht 810. Der Source/Drain-Kontakt 817 erstreckt sich über und in elektrischem Kontakt mit den anderen, darunter liegenden Source/Drains der drei Transistoren mit den jeweiligen Kanälen 847, 848, 849. Die Source/Drain-Kontakte 816, 817 sind durch die Isolationsstrukturen 818 elektrisch von den Gateelektroden 844, 845, 846 isoliert.
  • 8E ist eine schematische Querschnittsansicht des Halbleitervorrichtungsabschnitts 800 durch die Gatestapel, die den Gatekontakten 834, 835, 836 entlang der Ebene EF in 8A entsprechen, gemäß einigen Ausführungsformen.
  • In 8E umfasst die Aktivbereichschicht 822 die Kanäle 851, 852, 853, und die Aktivbereichschicht 832 umfasst die Kanäle 854, 855, 856 über den jeweiligen Kanälen 847, 848, 849 in der Speicherarrayschicht 810. Die Speicherschicht 842 erstreckt sich um jeden der in 8E gezeigten neun Kanäle. Die Gateelektrode 844 ist eine gemeinsame Gateelektrode, die sich um die Speicherschicht 842 erstreckt und die gestapelten Kanäle 847, 851, 854 umgibt. Der Gatekontakt 834 liegt über und in elektrischem Kontakt mit der Gateelektrode 844, um einen ersten Gatestapel zu bilden. Die Gateelektrode 845 ist eine gemeinsame Gateelektrode, die sich um die Speicherschicht 842 erstreckt, die die gestapelten Kanäle 848, 852, 855 umgibt. Der Gatekontakt 835 liegt über und in elektrischem Kontakt mit der Gateelektrode 845, um einen zweiten Gatestapel zu bilden. Die Gateelektrode 846 ist eine gemeinsame Gateelektrode, die sich um die Speicherschicht 842 erstreckt, die die gestapelten Kanäle 849, 853, 856 umgibt. Der Gatekontakt 836 liegt über und in elektrischem Kontakt mit der Gateelektrode 846, um einen dritten Gatestapel zu bilden. Die Gatestapel sind durch die Isolationsstrukturen 819A-819D elektrisch voneinander und von anderen Schaltungen isoliert.
  • Die Gatekontakte 834, 835, 836 sind eingerichtet, dass sie über entsprechende Durchkontaktierungsstrukturen, beispielsweise Durchkontaktierungsstrukturen 622, 626, 628 in 7, mit entsprechenden Wortleitungen, beispielsweise Wortleitungen WL0, WL2, WL4 in 7, elektrisch gekoppelt sind. In dieser Anordnung liegen die Wortleitungen über den Gatestapeln.
  • 8F ist eine schematische Querschnittsansicht ähnlich wie 8E gemäß einigen Ausführungsformen.
  • Die Konfiguration eines Halbleitervorrichtungsabschnitts 800F in 8F ist eine Alternative zu der Konfiguration des Halbleitervorrichtungsabschnitts 800 in 8E. Wie hierin beschrieben, liegen die Wortleitungen in der Konfiguration in 8E über den Gatestapeln. In der Konfiguration in 8F liegen die Wortleitungen unter den Gatestapeln. Ansonsten ist der Halbleitervorrichtungsabschnitt 800F ähnlich wie der Halbleitervorrichtungsabschnitt 800. Insbesondere umfasst der Halbleitervorrichtungsabschnitt 800F Wortleitungen 857, 858, 859, die sich entlang der X-Achse erstrecken und unter und in elektrischem Kontakt mit den jeweiligen Gateelektroden 844, 845, 846 liegen. Die Wortleitungen 857, 858, 859 werden gegebenenfalls als „untere Wortleitungen“ bezeichnet. In einem Fertigungsverfahren zur Herstellung des Halbleitervorrichtungsabschnitts 800F wird eine leitfähige Schicht über dem Substrat 807 abgeschieden und dann strukturiert, um die unteren Wortleitungen 844, 845, 846 zu bilden. Die Speicherarrayschichten 810, 820, 830 werden als nächstes nacheinander über den unteren Wortleitungen 844, 845, 846 abgeschieden und weitere Herstellungsprozesse werden wie hierin beschrieben durchgeführt, um die Gatestapel über und in elektrischem Kontakt mit den unteren Wortleitungen 844, 845, 846 zu bilden, die bereits über dem Substrat 807 gebildet sind. In einigen Ausführungsformen wird die leitfähige Schicht zur Bildung der unteren Wortleitungen 844, 845, 846 durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Plattieren oder Kombinationen davon abgeschieden. Beispielhafte Materialien für die leitfähige Schicht zur Bildung der unteren Wortleitungen 844, 845, 846 umfassen Polysilizium, Al, Cu oder dergleichen, sind aber nicht beschränkt darauf.
  • Während der Halbleitervorrichtungsabschnitt 800 in 8E Wortleitungen über den Gatestapeln aufweist und der Halbleitervorrichtungsabschnitt 800F in 8F Wortleitungen unter den Gatestapeln aufweist, fallen andere Konfigurationen in den Geltungsbereich verschiedener Ausführungsformen. Wie hierin mit Bezug auf 12B beschrieben, umfasst beispielsweise eine Halbleitervorrichtung, die der Speichervorrichtung 100 oder 500 entspricht, in einer oder mehreren Ausführungsformen eine gemischte Konfiguration mit sowohl Wortleitungen über den Gatestapeln als auch Wortleitungen unter den Gatestapeln.
  • 8G ist eine schematische perspektivische Ansicht des Halbleitervorrichtungsabschnitts 800 gemäß einigen Ausführungsformen. In der Ansicht in 8G wird in einer Richtung entlang der Y-Achse betrachtet, die zu derjenigen in 8A entgegengesetzt ist. Der Einfachheit halber entfallen die Isolationsstrukturen 818 in 8G.
  • In 8G ist die Stufenstruktur 840 ausführlich dargestellt. Die Stufenstruktur 840 umfasst mehrere Stufen, die den durchgehend verlaufenden Bitleitungen BL1 und Hilfsleitungen NC12 in den Speicherarrayschichten 810, 820, 830 entsprechen. Eine erste und untere Stufe entspricht beispielsweise der durchgehend verlaufenden Bitleitung BL1 oder dem Source/Drain-Kontakt 816 und den Hilfsleitungen NC12 oder dem Source/Drain-Kontakt 817 in der Speicherarrayschicht 810. Ein zweiter und mittlerer Schritt entspricht der durchgehend verlaufenden Bitleitung BL1 oder dem Source/Drain-Kontakt 826 und den Hilfsleitungen NC12 oder dem Source/Drain-Kontakt 827 in der Speicherarrayschicht 820. Ein dritter und oberer Schritt entspricht der durchgehend verlaufenden Bitleitung BL1 oder dem Source/Drain-Kontakt 828 und den Hilfsleitungen NC12 oder dem Source/Drain-Kontakt 829 in der Speicherarrayschicht 830. Die Source/Drain-Kontakte 828, 829 in der obersten Stufe weisen eine kleinste Abmessung entlang der Y-Achse auf und sind mit jeweiligen Durchkontaktierungsstrukturen 866, 867 gekoppelt. Die Source/Drain-Kontakte 826, 827 in der mittleren Stufe weisen eine mittlere Abmessung entlang der Y-Achse auf, stehen aus der oberen Stufe hervor und sind mit jeweiligen Durchkontaktierungsstrukturen 864, 865 gekoppelt. Die Source/Drain-Kontakte 816, 817 in der unteren Stufe weisen eine längste Abmessung entlang der Y-Achse auf, stehen aus der mittleren Stufe hervor und sind mit jeweiligen Durchkontaktierungsstrukturen 862, 863 gekoppelt.
  • Die Durchkontaktierungsstrukturen 862, 864, 866 weisen unterschiedliche Höhen entlang der Z-Achse auf. Beispielsweise weist die Durchkontaktierungsstruktur 862, die mit dem Source/Drain-Kontakt 816 an der unteren Stufe gekoppelt ist, eine größere Höhe auf als die Durchkontaktierungsstruktur 864, die mit dem Source/Drain-Kontakt 826 an der mittleren Stufe gekoppelt ist, und die Durchkontaktierungsstruktur 864 weist eine größere Höhe auf als die Durchkontaktierungsstruktur 866, die mit dem Source/Drain-Kontakt 828 an der oberen Stufe gekoppelt ist. Die oberen Oberflächen der Durchkontaktierungsstrukturen 862, 864, 866 sind in einer oder mehreren Ausführungsformen koplanar. Dadurch ist es möglich, leitfähige Leitungen in der gleichen Metallschicht zu bilden und mit den jeweiligen Durchkontaktierungsstrukturen 862, 864, 866 zu koppeln, um die Bitleitungen BL1 in den verschiedenen Speicherarrayschichten 810, 820, 830 separat mit anderen Schaltungen zu koppeln.
  • Die Durchkontaktierungsstrukturen 863, 865, 867 weisen unterschiedliche Höhen entlang der Z-Achse auf. Beispielsweise weist die Durchkontaktierungsstruktur 866, die mit dem Source/Drain-Kontakt 817 an der unteren Stufe gekoppelt ist, eine größere Höhe auf als die Durchkontaktierungsstruktur 865, die mit dem Source/Drain-Kontakt 827 an der mittleren Stufe gekoppelt ist, und die Durchkontaktierungsstruktur 865 weist eine größere Höhe auf als die Durchkontaktierungsstruktur 867, die mit dem Source/Drain-Kontakt 829 an der oberen Stufe gekoppelt ist. Die oberen Oberflächen der Durchkontaktierungsstrukturen 863, 865, 867 sind in einer oder mehreren Ausführungsformen koplanar. Dadurch ist es möglich, leitfähige Leitungen in der gleichen Metallschicht zu bilden und mit den jeweiligen Durchkontaktierungsstrukturen 863, 865, 867 zu koppeln, um die Hilfsleitung NC12 in den verschiedenen Speicherarrayschichten 810, 820, 830 separat mit anderen Schaltungen zu koppeln. In einigen Ausführungsformen sind die oberen Oberflächen der Durchkontaktierungsstrukturen 862, 864, 866 und die oberen Oberflächen der Durchkontaktierungsstrukturen 863, 865, 867 koplanar und die leitfähigen Leitungen, die mit den Bitleitungen BL1 und den Hilfsleitungen NC12 gekoppelt sind, sind allesamt in der gleichen Metallschicht angeordnet. In einer oder mehreren Ausführungsformen sind die oberen Oberflächen der Durchkontaktierungsstrukturen 862, 864, 866 in einer Ebene angeordnet, die von einer Ebene verschieden ist, welche die oberen Oberflächen der Durchkontaktierungsstrukturen 863, 865, 867 enthält. Folglich sind die leitfähigen Leitungen, die mit den Bitleitungen BL1 gekoppelt sind, in einer Metallschicht angeordnet und die leitfähigen Leitungen, die mit den Hilfsleitungen NC12 gekoppelt sind, sind in einer anderen Metallschicht angeordnet. In mindestens einer Ausführungsform lassen sich ein oder mehrere hierin beschriebene Vorteile in dem Halbleitervorrichtungsabschnitt 800, dem Halbleitervorrichtungsabschnitt 800F oder einer Halbleitervorrichtung realisieren, die den Halbleitervorrichtungsabschnitt 800 oder 800F enthält.
  • 9 ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung 900 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform umfasst die Halbleitervorrichtung 900 verschiedene Merkmale, die einem oder mehreren der Speichervorrichtung 500, der Halbleitervorrichtung 700, dem Halbleitereinrichtungsabschnitt 800 und dem Halbleitereinrichtungsabschnitt 800F entsprechen. Komponenten in 9, die übereinstimmende Komponenten in 7 aufweisen, sind mit den gleichen Bezugszeichen wie in 7 versehen. Komponenten in 9, die übereinstimmende Komponenten in 8A-8G aufweisen, sind mit den gleichen Bezugszeichen wie in 8A-8G versehen.
  • Das Halbleitervorrichtung 900 umfasst Speicherarrayschichten 810, 820, 830, die übereinander auf einem Substrat (nicht dargestellt) gestapelt sind. In mindestens einer Ausführungsform entspricht das Substrat dem Substrat 807. Die Halbleitervorrichtung 900 umfasst ferner mehrere untere Wortleitungen 950, die unter den Speicherarrayschichten 810, 820, 830, aber über dem Substrat angeordnet sind, in ähnlicher Weise wie bei dem Halbleitervorrichtungsabschnitt 800F wie mit Bezug auf 8F beschrieben. Die unteren Wortleitungen 950 sind elektrisch mit den gemeinsamen Gateelektroden verschiedener Gatestapel in den Speicheranordnungsschichten 810, 820, 830 gekoppelt und sind elektrisch ebenso mit einer peripheren Schaltung 951 gekoppelt, um Adressensignale der Speicherelemente und/oder Speicherzellen in den Speicheranordnungsschichten 810, 820, 830 zu empfangen, auf die zugegriffen wird.
  • In einigen Ausführungsformen sind mehrere Sourceleitungen (nicht dargestellt) über den Speicherarrayschichten 810, 820, 830 angeordnet und über Durchkontaktierungsstrukturen elektrisch mit den Speicherelementen oder Transistoren in den Speicherarrayschichten 810, 820, 830 gekoppelt, wie mit Bezug auf 7 beschrieben.
  • Die Halbleitervorrichtung 900 umfasst ferner eine Stufenstruktur 940, die der Stufenstruktur 840 entspricht und eingerichtet ist, verschiedene Bitleitungen BL und Hilfsleitungen NC mit anderen Schaltungen zu koppeln. Die Bitleitungen BL und Hilfsleitungen NC auf den Stufen 1-3 der Stufenstruktur 940 sind mit jeweiligen Durchkontaktierungsstrukturen und leitfähigen Leitungen auf einer oder mehreren Metallschichten über der Stufenstruktur 940 elektrisch gekoppelt. Beispielsweise sind die Hilfsleitungen NC auf den Stufen der Stufenstruktur 940 elektrisch mit Durchkontaktierungsstrukturen gekoppelt, die beispielhaft bei 972, 974 angegeben sind, und dann mit leitfähigen Leitungen 981, 982, 983 in einer ersten Metallschicht über der Stufenstruktur 940. Die Bitleitungen BL auf den Stufen der Stufenstruktur 940 sind elektrisch mit Durchkontaktierungsstrukturen, die beispielhaft als 971, 973, 975-979 bezeichnet sind, und dann mit leitfähigen Leitungen 984-989 in einer zweiten Metallschicht über der Stufenstruktur 940 gekoppelt. In der beispielhaften Konfiguration in 9 unterscheidet sich die erste Metallschicht zur Führung (Routing) der Hilfsleitungen NC von der zweiten Metallschicht zur Führung (Routing) der Bitleitungen BL. Beispielsweise liegt die erste Metallschicht zur Führung (Routing) der Hilfsleitungen NC unter der zweiten Metallschicht zur Führung (Routing) der Bitleitungen BL.
  • In einigen Ausführungsformen sind die leitfähigen Leitungen auf den Stufen der Stufenstruktur 940 entlang der mit S11, S12 bezeichneten Spalten über die Speicherarrayschichten 810, 820, 830 bereits elektrisch mit jeweiligen Sourceleitungen (nicht dargestellt) gekoppelt. Daher entfallen die zugehörigen Durchkontaktierungsstrukturen 971, 975-979 und die leitfähigen Leitungen 987-989.
  • In mindestens einer Ausführungsform sind einer oder mehrere der hierin beschriebenen Vorteile in der Halbleitervorrichtung 900 realisierbar.
  • 10A-10H sind schematische perspektivische Ansichten einer Halbleitervorrichtung 1000 in verschiedenen Stadien während der Herstellung gemäß einigen Ausführungsformen. In einigen Ausführungsformen entspricht die Halbleitervorrichtung 1000 dem Halbleitervorrichtungsabschnitt 800. Sofern nicht anders beschrieben, werden die Komponenten in 10A-10H, die übereinstimmende Komponenten in 8A-8G aufweisen, mit Bezugszeichen bezeichnet, die gegenüber denjenigen in 8A-8G um 200 erhöht sind.
  • In Verfahrensstudium wie in 10A gezeigt werden mehrere Speicherarrayschichten 1010, 1020, 1030 nacheinander auf einem Substrat (nicht dargestellt) abgeschieden. In einigen Ausführungsformen entspricht das Substrat dem Substrat 807 und umfasst ein dielektrisches Substrat, einen Halbleiterwafer, einen SOI-Wafer oder einen Epitaxiewafer. Der Halbleiterwafer, der SOI-Wafer oder der Epitaxiewafer enthält in einer oder mehreren Ausführungsformen ein elementares Halbleitermaterial oder ein Verbindungshalbleitermaterial. Beispiele für den elementaren Halbleiter umfassen Si oder Ge, sind aber nicht beschränkt darauf. Beispiele für den Verbindungshalbleiter umfassen SiGe, SiC, SiGeC, einen III-V-Halbleiter oder einen II-VI-Halbleiter, sind aber nicht beschränkt darauf.
  • Eine Isolationsschicht 1011 der Speicherarrayschicht 1010 wird durch thermisches Wachsen, CVD, Spin-Coating oder dergleichen auf dem Substrat abgeschieden. Beispielhafte Materialien der Isolationsschicht 1011 umfassen unter anderem Siliziumoxid, Siliziumnitrid, Polymer oder Kombinationen davon. In einigen Ausführungsformen ist die Isolationsschicht 1011 eine einzelne Schicht. In einer oder mehreren Ausführungsformen umfasst die Isolationsschicht 1011 eine Mehrschichtstruktur.
  • Eine Aktivbereichschicht 1012 der Speicherarrayschicht 1010 wird durch CVD, epitaktisches Wachsen oder dergleichen über der Isolationsschicht 1011 abgeschieden. Beispielhafte Materialien der Aktivbereichschicht 1012 umfassen unter anderem dotiertes oder intrinsisches Halbleitermaterial wie Polysilizium, SiGe, SiC oder dergleichen.
  • Eine Source/Drain-Kontaktschicht 1013 der Speicherarrayschicht 1010 wird durch CVD, PVD, Sputtern, Elektroplattieren, elektroloses Plattieren oder dergleichen über der Aktivbereichschicht 1012 abgeschieden. Beispielhafte Materialien für die Source/Drain-Kontaktschicht 1013 sind unter anderem Polysilizium, Metall wie Al, Cu oder dergleichen.
  • Der Prozess wird dann wiederholt, um eine Isolationsschicht 1021, eine Aktivbereichschicht 1022 und eine Source/Drain-Kontaktschicht 1023 der Speicherarrayschicht 1020, und dann eine Isolationsschicht 1031, eine Aktivbereichschicht 1032 und eine Source/Drain-Kontaktschicht 1033 der Speicherarrayschicht 1030 nacheinander über der Source/Drain-Kontaktschicht 1013 abzuscheiden. Als nächstes wird eine Isolationsschicht 1037 über der Source/Drain-Kontaktschicht 1033 der Speicherarrayschicht 1030 abgeschieden, um eine Struktur 1000A zu erhalten.
  • In Verfahrensstadium wie in 10B gezeigt wird die Struktur 1000A geätzt, um Löcher oder Öffnungen 1001 zu bilden, die sich durch eine gesamte Dicke der Struktur 1000A erstrecken. Beispielhafte Ätzprozesse umfassen anisotropes Ätzen, isotropes Ätzen, Nassätzen, Trockenätzen oder dergleichen, sind aber nicht beschränkt darauf. In einigen Ausführungsformen wird ein einziger Ätzprozess durchgeführt. In einer oder mehreren Ausführungsformen werden mehrere Ätzprozesse durchgeführt, um jeweils einen Teil der Struktur 1000A zu entfernen. Als Ergebnis erhält man eine Struktur 1000B mit den Löchern oder Öffnungen 1001.
  • In Verfahrensstudium wie in 10C gezeigt wird die Struktur 1000B selektiv geätzt, um Teile der Isolationsschichten 1011, 1021, 1031, 1037 und Source/Drain-Kontaktschichten 1013, 1023, 1033 zu entfernen, die durch die Löcher oder Öffnungen 1001 freigelegt sind. Die Ätzselektivität wird so gewählt, dass die durch die Löcher oder Öffnungen 1001 freigelegten Schichten des aktiven Bereichs 1012, 1022, 1032 durch den selektiven Ätzprozess nicht oder im Wesentlichen nicht entfernt werden. Beispielhafte Ätzprozesse umfassen anisotropes Ätzen, isotropes Ätzen, Nassätzen, Trockenätzen oder dergleichen, sind aber nicht beschränkt darauf. In einigen Ausführungsformen wird ein einziger Ätzprozess durchgeführt. In einer oder mehreren Ausführungsformen werden mehrere Ätzprozesse durchgeführt. Als Ergebnis erhält man eine Struktur 1000C. In der Struktur 1000C sind die Löcher oder Öffnungen 1001 der Struktur 1000B miteinander verbunden und werden zu einem Loch oder einer Öffnung 1002. Ferner werden verschiedene Kanäle in allen Speicherarrayschichten 1010, 1020, 1030 freigelegt, wie beispielsweise durch 1054, 1055, 1056 gezeigt.
  • In Verfahrensstadium wie in 10D gezeigt wird eine Speicherschicht 1042 auf den freigelegten Wänden des Lochs oder der Öffnung 1002 und auch um die freigelegten Kanäle in der Struktur 1000C herum abgeschieden. Beispielhafte Materialien der Speicherschicht 1042 umfassen ONO, NON, eine Mehrschichtstruktur mit mehr als drei Schichten von abwechselndem Oxid und Nitrid, SiN, ferromagnetische Materialien oder dergleichen, sind aber nicht beschränkt darauf. Beispielhafte Abscheidungsprozesse umfassen Atomlagenabscheidung (ALD), CVD oder Kombinationen davon, sind aber nicht beschränkt darauf. Als Ergebnis erhält man eine Struktur 1000D. Das Loch oder die Öffnung 1002 verbleibt im Wesentlichen in der Struktur 1000D.
  • In Verfahrensstadium wie in 10E gezeigt wird ein leitfähiges Material 1040 für Gateelektroden abgeschieden, um das Loch oder die Öffnung 1002 in der Struktur 1000D zu füllen, und zwar durch CVD, PVD, Sputtern, ALD oder dergleichen. Beispielhafte leitfähige Materialien für Gateelektroden sind unter anderem Metalle wie Al, W oder dergleichen oder Kombinationen davon. Das leitfähige Material 1040 erstreckt sich um die Speicherschicht 1042, die die Kanäle umgibt. Als Ergebnis erhält man eine Struktur 1000E. In einigen Ausführungsformen wird das folgende Verfahren durchgeführt, um die Struktur 1000E aus der Struktur 1000C zu fertigen, ohne die Zwischenstruktur 1000D durchzulaufen. Beispielsweise wird die Speicherschicht 1042 auf den freigelegten Wänden des Lochs oder der Öffnung 1002, um die freigelegten Kanäle und über der oberen Oberfläche der Struktur 1000C abgeschieden. Dann wird das leitfähige Material 1040 für die Gateelektroden abgeschieden, um das Loch oder die Öffnung 1002 zu überfüllen, und auch über der Speicherschicht 1042 an der oberen Oberfläche der Struktur. Ein anschließender Planarisierungsprozess, beispielsweise ein chemisch-mechanischer Polierprozess (CMP), wird durchgeführt, um überschüssige Teile des leitfähigen Materials 1040 und der Speicherschicht 1042 von der oberen Oberfläche der Struktur zu entfernen, wodurch die Struktur 1000E erhalten wird.
  • In Verfahrensstadium wie in 10F gezeigt werden Teile des leitfähigen Materials 1040 beispielsweise durch Ätzen entfernt, um Löcher oder Öffnungen 1003 zu bilden. Die verbleibenden Teile des leitfähigen Materials 1040 bilden Gateelektroden 1044, 1045, 1046, die eine jeweilige gemeinsame Gateelektrode für drei gestapelte Transistoren in den jeweiligen Speicherarrayschichten 1010, 1020, 1030 sind. Als Ergebnis erhält man eine Struktur 1000F.
  • In Verfahrensstadium wie in 10G wird ein isolierendes Material abgeschieden, um die Löcher oder Öffnungen 1003 in der Struktur 1000F zu füllen, wodurch Isolationsstrukturen 1019A-1019D gebildet werden. Ein beispielhafter Abscheidungsprozess umfasst CVD, ist aber nicht beschränkt darauf. Beispielhafte Isoliermaterialien umfassen Siliziumoxid, Siliziumnitrid oder dergleichen oder Kombinationen davon, sind aber nicht beschränkt darauf. Als Ergebnis erhält man eine Struktur 1000G.
  • In Verfahrensstadium wie in 10H gezeigt wird eine Stufenstruktur 1040 in einem Randbereich außerhalb der Speicherarrays in den Speicherarrayschichten 1010, 1020, 1030 gebildet. Der Einfachheit halber ist der Randbereich in den 10A-10G nicht gezeigt. Beispielsweise werden Teile der Isolationsschicht 1037 und der Speicherarrayschichten 1020, 1030 in dem Randbereich strukturiert, beispielsweise durch Ätzen, um Source/Drain-Kontakte 1016, 1017 in der Speicherarrayschicht 1010 freizulegen, wodurch eine erste, untere Stufe der Stufenstruktur 1040 gebildet wird. Als nächstes werden Abschnitte der Isolationsschicht 1037 und der Speicherarrayschicht 1030 in dem Randbereich weiter strukturiert, beispielsweise durch Ätzen, um Source/Drain-Kontakte 1026, 1027 in der Speicherarrayschicht 1020 freizulegen, wodurch eine zweite, mittlere Stufe der Stufenstruktur 1040 gebildet wird. Als nächstes werden Teile der Isolationsschicht 1037 in dem Randbereich weiter strukturiert, beispielsweise durch Ätzen, um Source/Drain-Kontakte 1028, 1029 in der Speicherarrayschicht 1030 freizulegen, wodurch eine dritte, obere Stufe der schrittweisen Struktur 1040 gebildet wird. Als nächstes werden Durchkontaktierungsstrukturen 1062-1067 über und in elektrischem Kontakt mit den jeweiligen Source/Drain-Kontakten 1016, 1017, 1026-1029 gebildet. Beispielsweise wird eine dielektrische Schicht über der Stufenstruktur 1040 abgeschieden und Durchkontaktierungsöffnungen mit verschiedenen Höhen, die den Durchkontaktierungsstrukturen 1062-1067 entsprechen, werden in mehreren Ätzvorgängen gebildet und dann mit einem leitfähigen Material wie beispielsweise einem Metall gefüllt, um die Durchkontaktierungsstrukturen 1062-1067 zu bilden. In mindestens einer Ausführungsform werden die Durchkontaktierungsöffnungen mit verschiedenen Höhen, die den Durchkontaktierungsstrukturen 1062-1067 entsprechen, gleichzeitig in einem Ätzvorgang gebildet. Beispielsweise ist eine Ätzselektivität zwischen dem dielektrischen Material der dielektrischen Schicht und einem leitfähigen Material der Source/Drain-Kontakte 1016, 1017, 1026-1029 hoch, wodurch es möglich ist, die Durchkontaktierungsöffnungen durch einen hochselektiven Ätzprozess auszubilden, mit dem das hochselektive Ätzen zuverlässig an den Source/Drain-Kontakten 1016, 1017, 1026-1029 gestoppt wird. Man erhält die Halbleitervorrichtung 1000 wie in 10H gezeigt. In einer oder mehreren Ausführungsformen werden weitere Prozesse durchgeführt, beispielsweise zur Bildung von leitfähigen Leitungen, die mit den Durchkontaktierungsstrukturen 1062-1067 gekoppelt sind, Bildung von Durchkontaktierungsstrukturen zur Kopplung der Speicherelemente in dem Speicherarray mit Sourceleitungen und Wortleitungen oder dergleichen. In mindestens einer Ausführungsform sind ein oder mehrere hierin beschriebene Vorteile in der Halbleitervorrichtung 1000 realisierbar.
  • 11 ist ein schematisches Schaltbild einer Speichervorrichtung 1100 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Speichervorrichtung 500 einem Teil der Speichervorrichtung 1100. Übereinstimmende Elemente in 5 und 11 sind mit den gleichen Bezugszeichen versehen. Der Einfachheit halber entfallen die Sourceleitungen SL1, SL2, SL3 in 11.
  • Die Speichervorrichtung 1100 umfasst die Speicherzellen MC11, MC12, MC21, MC22 der Speichervorrichtung 500. Die Speichervorrichtung 1100 umfasst ferner die Speicherzellen MC13, MC23. Die elektrischen Schaltungen innerhalb der und zwischen den Speicherzellen MC11, MC12, MC21, MC22 sind in 5 und 11 identisch. Die Speicherzelle MC13 ist ähnlich konfiguriert wie die Speicherzelle MC11. Die Speicherzelle MC13 ist mit dem Leiter S13, der Hilfsleitung NC31, der Bitleitung BL3, der Hilfsleitung NC32 und dem Leiter S14 gekoppelt und relativ zu diesen angeordnet, in ähnlicher Weise wie die Speicherzelle MC11 mit dem Leiter S11, der Hilfsleitung NC11, der Bitleitung BL1, der Hilfsleitung NC12 und dem Leiter S12 gekoppelt und relativ zu diesen angeordnet ist. Der Leiter S14 ist elektrisch mit der Sourceleitung SL1 gekoppelt. Die Speicherzelle MC13 ist ferner mit den Wortleitungen WL1, WL2 gekoppelt und relativ zu diesen angeordnet, in ähnlicher Weise wie die Speicherzelle MC11 mit den Wortleitungen WL1, WL2 gekoppelt und relativ zu diesen angeordnet ist. Die Speicherzelle MC23 ist ähnlich konfiguriert wie die Speicherzelle MC21. Die Speicherzelle MC23 ist mit dem Leiter S23, der Hilfsleitung NC31, der Bitleitung BL3, der Hilfsleitung NC32 und dem Leiter S24 gekoppelt und relativ zu diesen angeordnet, in ähnlicher Weise wie die Speicherzelle MC21 mit dem Leiter S21, der Hilfsleitung NC11, der Bitleitung BL1, der Hilfsleitung NC12 und dem Leiter S22 gekoppelt und relativ zu diesen angeordnet ist. Der Leiter S24 ist elektrisch mit der Sourceleitung SL2 gekoppelt. Ferner ist die Speicherzelle MC23 mit den Wortleitungen WL3, WL4 gekoppelt und relativ zu diesen angeordnet, in ähnlicher Weise wie die Speicherzelle MC21 mit den Wortleitungen WL3, WL4 gekoppelt und relativ zu diesen angeordnet ist.
  • Obwohl ein oder mehrere der hierin beschriebenen Vorteile in der Speichervorrichtung 1100 gemäß einer oder mehreren Ausführungsformen erreichbar sind, stellt der Kriechstrom während einer Leseoperation in einigen Situationen ein potenzielles Problem dar. Beispielsweise wird bei einer Leseoperation der Speicherzelle MC11 eine Einschaltspannung an die Wortleitungen WL1, WL2 angelegt, die nicht nur die Transistoren der ausgewählten Speicherzelle MC11, sondern auch die entsprechenden Transistoren der nicht-ausgewählten Speicherzellen MC12, MC13 einschalten. Eine Lesespannung wird über die Sourceleitung SL1 (die elektrisch mit den Leitern S11, S12, S13, S14 gekoppelt ist) und die Bitleitung BL1 der ausgewählten Speicherzelle MC11 angelegt. Die anderen Bitleitungen BL2, BL3, die anderen Sourceleitungen SL2, SL3 sind geerdet oder werden schwebend gehalten. Alle Hilfsleitungen NC werden schwebend gehalten. Die Lesespannung bewirkt, dass ein Lesestrom (in 11 durch durchgezogene Pfeile dargestellt) beispielsweise von der Bitleitung BL1 über die eingeschalteten Transistoren T11, T21 in einem Speicherstrang und auch über die eingeschalteten Transistoren T12, T22 in dem anderen Speicherstrang über die Leiter S11, S12 zu der Sourceleitung SL1 fließt. Der Lesestrom wird von einem Controller erfasst, um den Gesamtwiderstandswert oder den programmierten Zustand der Speicherzelle MC11 zu erkennen, wie hierin beschrieben.
  • In manchen Situationen fließt jedoch ein Teil des Lesestroms nicht direkt von dem Leiter S12 zu der Sourceleitung SL1, sondern fließt als Kriechstrom (Sneak Current) (in 11 durch gestrichelte Pfeile dargestellt) entlang des Leiters S12 durch die eingeschalteten Transistoren T21', T11' der Speicherzelle MC12 zu der Bitleitung BL2. In Situationen, in denen die Bitleitung BL2 als eine nicht-ausgewählte Bitleitung während der Leseoperation der Speicherzelle MC11 geerdet ist, sinkt der Kriechstrom an der Bitleitung BL2. In Situationen, in denen die Bitleitung BL2 als eine nicht-ausgewählte Bitleitung während des Lesebetriebs der Speicherzelle MC11 schwebend gehalten wird, fließt der Kriechstrom weiter durch die eingeschalteten Transistoren T22', T12' der Speicherzelle MC12 zu dem Leiter S13. Der Kriechstrom reduziert den Lesestrom und kann in manchen Situationen zu einer fehlerhaften Erfassung des programmierten Zustands der Speicherzelle MC11 führen. Dies ist ein Aspekt, der in einer oder mehreren Ausführungsformen durch die in den 12A-12B beschriebenen Konfigurationen berücksichtigt wird.
  • 12A ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung 1200A gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Halbleitervorrichtung 1200A einem Teil der Speichervorrichtung 1100. Übereinstimmende Elemente in 11 und 12A sind mit den gleichen Bezugszeichen versehen.
  • In der Halbleitervorrichtung 1200A in 12A sind Abschnitte, die den Speicherzellen MC11, MC12, MC21, MC22 entsprechen, mit MC11, MC12, MC21, MC22 bezeichnet. Die Wortleitung WL1 ist über Durchkontaktierungsstrukturen 1211, 1212, 1215, 1216 elektrisch mit den Gates der zugehörigen Transistoren T11, T12 in der Speicherzelle MC11 und Transistoren T11', T12' in der Speicherzelle MC12 gekoppelt. Die Wortleitung WL2 ist über die Durchkontaktierungsstrukturen 1213, 1214, 1217, 1218 elektrisch mit den Gates der zugehörigen Transistoren T21, T22 in der Speicherzelle MC11 und Transistoren T21', T22' in der Speicherzelle MC12 gekoppelt. Die Wortleitung WL3 ist über die Durchkontaktierungsstrukturen 1221, 1222, 1225, 1226 elektrisch mit den Gates der zugehörigen Transistoren in den Speicherzellen MC21, MC22 gekoppelt. Die Wortleitung WL4 ist über die Durchkontaktierungsstrukturen 1223, 1224, 1227, 1228 elektrisch mit den Gates der zugehörigen Transistoren in den Speicherzellen MC21, MC22 gekoppelt.
  • In der Halbleitervorrichtung 1200A sind die Speicherzellen MC11, MC12 entlang der X-Achse durch eine Isolationsstruktur 1202 voneinander getrennt. Die Isolationsstruktur 1202 trennt ferner die Speicherzellen MC21, MC22 entlang der X-Achse voneinander. Der Teil der Halbleitervorrichtung 1200A auf der linken Seite der Isolationsstruktur 1202 enthält die Speicherzellen MC11, MC21 und entspricht der Halbleitervorrichtung 700. Der Teil der Halbleitervorrichtung 1200A auf der rechten Seite der Isolationsstruktur 1202 enthält die Speicherzellen MC12, MC22 und entspricht ebenso der Halbleitervorrichtung 700.
  • Ein Unterschied zwischen der Speichervorrichtung 1100 und der Halbleitervorrichtung 1200A ist wie folgt. In der Speichervorrichtung 1100 nutzen die Speicherzelle MC11 und die Speicherzelle MC12 den Leiter S12 gemeinsam, was in einigen Situationen einen Pfad für den Kriechstrom schafft, wie mit Bezug auf 11 beschrieben. In der Halbleitervorrichtung 1200A nutzen die Speicherzelle MC11 und die Speicherzelle MC12 nicht den gleichen Leiter S12. Stattdessen weist die Speicherzelle MC12 einen separaten Leiter S12' auf, der mit der Sourceleitung SL1 elektrisch gekoppelt ist und die gleichen Funktionen für die Speicherzelle MC12 ausführt, wie sie der Leiter S11 für die Speicherzelle MC11 ausführt. Da die Speicherzellen MC11, MC12 in der Halbleitervorrichtung 1200A nicht den gleichen Leiter S12 gemeinsam nutzen, wird ein Pfad für den Kriechstrom eliminiert und die Problematik um den Kriechstrom wird in einer oder mehreren Ausführungsformen berücksichtigt. In ähnlicher Weise nutzen die Speicherzellen MC21, MC22 in der Halbleitervorrichtung 1200A aufgrund der Isolationsstruktur 1202 nicht den gleichen Leiter S22, wodurch ein Pfad für Kriechstrom eliminiert wird. In mindestens einer Ausführungsform sind ein oder mehrere andere der hierin beschriebenen Vorteile in der Halbleitervorrichtung 1200A realisierbar.
  • 12B ist eine schematische perspektivische Ansicht einer Halbleitervorrichtung 1200B gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform entspricht die Halbleitervorrichtung 1200B einem Teil der Speichervorrichtung 1100. Übereinstimmende Elemente in 11, 12A und 12B sind mit den gleichen Bezugszeichen versehen.
  • In der Halbleitervorrichtung 1200B nutzen, ähnlich wie bei der Speichervorrichtung 1100, die Speicherzellen MC11, MC12 gemeinsam den gleichen Leiter S12 und die Speicherzellen MC21, MC22 nutzen gemeinsam den gleichen Leiter S22. Mit anderen Worten ist die Isolationsstruktur 1202 in der Halbleitervorrichtung 1200B nicht zwischen benachbarten Speicherzellen entlang der X-Achse enthalten.
  • Die Halbleitervorrichtung 1200B umfasst einen separaten Satz von unteren Wortleitungen BWL1, BWL2, die elektrisch mit den zugehörigen Transistoren in der Speicherzelle MC12 gekoppelt sind. In mindestens einer Ausführungsform liegt die Anordnung der unteren Wortleitungen BWL1, BWL2 unter den jeweiligen Gatestapeln in der Speicherzelle MC12, wie mit Bezug auf 8F beschrieben. Die unteren Wortleitungen BWL1, BWL2 sind nicht elektrisch mit den Transistoren der Speicherzelle MC11 gekoppelt, sondern mit den Transistoren einer Speicherzelle (nicht gezeigt) auf der anderen Seite der Speicherzelle MC11. Die Wortleitungen WL1, WL2 sind elektrisch mit den Transistoren der Speicherzelle MC11 gekoppelt, wie mit Bezug auf 12A beschrieben, aber nicht elektrisch mit den Transistoren der Speicherzelle MC12. Die Wortleitungen WL1, WL2 sind elektrisch mit den Transistoren der Speicherzelle MC13 gekoppelt (wie in 11 dargestellt). Mit anderen Worten sind der Satz von Wortleitungen WL1, WL2 und der Satz von unteren Wortleitungen BWL1, BWL2 abwechselnd mit den Transistoren der Speicherzellen, die entlang der X-Achse benachbart sind, elektrisch gekoppelt. Der Satz von Wortleitungen WL1, WL2 und der Satz von unteren Wortleitungen BWL1, BWL2 werden separat adressiert, d.h. eine an den Satz von Wortleitungen WL1, WL2 angelegte Einschaltspannung wird nicht gleichzeitig an den Satz von unteren Wortleitungen BWL1, BWL2 angelegt und umgekehrt. Folglich werden die Transistoren in der Speicherzelle MC12 während einer Leseoperation der Speicherzelle MC11 nicht eingeschaltet, wodurch ein Pfad für den Kriechstrom durch die Speicherzelle MC12 eliminiert wird und die Problematik um den Kriechstrom in einer oder mehreren Ausführungsformen bewältigt werden. In ähnlicher Weise sind die Speicherzellen MC21, MC22 mit separaten Sätzen von Wortleitungen gekoppelt. In der beispielhaften Konfiguration in 12B sind die Transistoren der Speicherzelle MC22 mit den Wortleitungen WL3, WL4 gekoppelt, wie mit Bezug auf 12A beschrieben. Die Wortleitungen WL3, WL4 sind nicht elektrisch mit den Transistoren der Speicherzelle MC21 gekoppelt. Stattdessen sind die Transistoren der Speicherzelle MC21 elektrisch mit einem separaten Satz von unteren Wortleitungen (nicht dargestellt) gekoppelt, wodurch ein Pfad für den Kriechstrom eliminiert wird. In mindestens einer Ausführungsform sind ein oder mehrere andere der hierin beschriebene Vorteile in der Halbleitervorrichtung 1200B realisierbar.
  • 13 ist ein Flussdiagramm eines Verfahrens 1300 gemäß einigen Ausführungsformen. Es ist zu verstehen, dass zusätzliche Operationen vor, während und/oder nach dem in 13 dargestellten Verfahren 1300 durchgeführt werden können und dass einige andere Operationen hierin nur kurz umrissen sind. In einigen Ausführungsformen ist das Verfahren 1300 verwendbar, um integrierte Schaltungsvorrichtungen zu bilden, wie eine oder mehrere der Speichervorrichtungen 100, 500, 1100 und Halbleitervorrichtungen 600, 700, 800, 800F, 900, 1000, 1200A, 1200B.
  • Bei Operation 1305 wird ein Layoutdesign (hier auch als ein Layoutdiagramm bezeichnet) einer integrierten Schaltung erzeugt. Die Operation 1305 wird von einer Prozessorvorrichtung (beispielsweise einem Prozessor wie hierin beschrieben) durchgeführt, die eingerichtet ist, Anweisungen zum Erstellen eines Layoutdesigns auszuführen. In einigen Ausführungsformen umfasst der Layoutdesign eine oder mehrere Strukturen, die den Merkmalen einer oder mehrerer der Speicherzellen 200, 300, der Speichervorrichtungen 100, 500, 1100 und der Halbleitereinrichtungen 600, 700, 800, 800F, 900, 1000, 1200A, 1200B entsprechen. In einigen Ausführungsformen liegt der Layoutdesign in einem GDSII-Dateiformat (Graphic Database System) vor.
  • Bei Operation 1310 wird eine integrierte Schaltungsvorrichtung auf der Grundlage des Layoutdesigns gefertigt. In einigen Ausführungsformen umfasst die Operation 1310 die Fertigung mindestens einer Maske auf der Grundlage des Layoutdesigns und die Fertigung der integrierten Schaltungsvorrichtung auf der Grundlage der mindestens einen Maske. In mindestens einer Ausführungsform sind ein oder mehrere der hierin beschriebenen Vorteile in einer IC-Vorrichtung erreichbar, die durch das Verfahren 1300 hergestellt wird.
  • 14 ist ein Flussdiagramm eines Verfahrens 1400 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform dient das Verfahren 1400 zum Erstellen eines Layoutdiagramms für eine Speicherzelle einer Speichervorrichtung. In einigen Ausführungsformen ist das Verfahren 1400 eine Ausführungsform der Operation 1305 des Verfahrens 1300. In einigen Ausführungsformen werden eine oder mehrere Operationen des Verfahrens 1400 als Teil eines Verfahrens zur Bildung einer oder mehrerer hierin beschriebenen Speichervorrichtungen und/oder IC-Vorrichtungen durchgeführt. In einigen Ausführungsformen werden eine oder mehrere Operationen des Verfahrens 1400 durch ein APR-System wie hierin beschrieben durchgeführt. In einigen Ausführungsformen werden eine oder mehrere Operationen des Verfahrens 1400 als Teil eines Designverfahrens durchgeführt, das in einem Designhaus wie hierin beschrieben durchgeführt wird. In einigen Ausführungsformen werden eine oder mehrere Operationen des Verfahrens 1400 von einem Prozessor ausgeführt, wie beispielsweise einem Prozessor eines hierin beschriebenen EDA-Systems. In einigen Ausführungsformen entfallen eine oder mehrere Operationen des hierin beschriebenen Verfahrens 1400.
  • In einer oder mehreren Ausführungsformen geht Speicherelement 1400 von einem Layoutdiagramm aus, in dem mindestens das erste bis das vierte Speicherelement in einem Speicherarray angeordnet sind, dessen Reihen sich entlang einer ersten Achse, beispielsweise der X-Achse, und dessen Spalten sich entlang einer zweiten Achse, beispielsweise der Y-Achse, erstrecken. Ein beispielhaftes Speicherarray ist mit Bezug auf die 5-6 beschrieben und umfasst Transistoren T11, T12, T21, T22.
  • Bei Operation 1405 wird ein Satz von einer ersten Wortleitung und einer zweiten Wortleitung, die sich entlang der X-Achse erstrecken, so angeordnet, dass die erste Wortleitung mit Steueranschlüssen des ersten Speicherelements und des zweiten Speicherelements gekoppelt wird, und dass die zweite Wortleitung mit Steueranschlüssen des dritten Speicherelements und des vierten Speicherelements elektrisch gekoppelt wird. Beispielsweise, wie in den 5-6 beschrieben, werden die Gates der Transistoren T11, T12 so angeordnet, dass sie elektrisch mit der Wortleitung WL1 gekoppelt sind, und die Gates der Transistoren T21, T22 werden so angeordnet, dass sie elektrisch mit der Wortleitung WL2 gekoppelt sind. In einigen Ausführungsformen umfasst das Anordnen von Wortleitungen das Anordnen der Wortleitungen über den Speicherelementen und das Erzeugen von Durchkontaktierungsstrukturen für elektrische Verbindungen zu den Speicherelementen, wie mit Bezug auf 6 beschrieben. In einigen Ausführungsformen umfasst das Anordnen von Wortleitungen das Anordnen der Wortleitungen unter den Speicherelementen, wie mit Bezug auf 8F und 9 beschrieben. In einigen Ausführungsformen umfasst das Anordnen von Wortleitungen das Anordnen einiger Wortleitungen unter und anderer Wortleitungen über den Speicherelementen, wie mit Bezug auf 12B beschrieben.
  • Bei Operation 1410 werden eine Bitleitung und ein Satz von einer ersten Hilfsleitung und einer zweiten Hilfsleitung, die sich alle entlang der Y-Achse erstrecken, so angeordnet, dass sie elektrisch mit dem ersten Speicherelement bis dem vierten Speicherelement gekoppelt sind. Beispielsweise, wie mit Bezug auf 5-6 beschrieben, wird der Transistor T11 so angeordnet, dass er elektrisch zwischen der Bitleitung BL1 und der Hilfsleitung NC11 gekoppelt wird, der Transistor T12 wird so angeordnet, dass er eine Source/Drain aufweist, die elektrisch mit der Hilfsleitung NC12 gekoppelt ist, der Transistor T21 wird so angeordnet, dass er eine Source/Drain aufweist, die elektrisch mit der Hilfsleitung NC11 gekoppelt ist, und der Transistor T22 wird so angeordnet, dass er elektrisch zwischen der Bitleitung BL1 und der Hilfsleitung NC12 gekoppelt wird. In einigen Ausführungsformen umfasst das Anordnen einer Bitleitung und von Hilfsleitungen das Erweitern bestimmter Source/Drains bestimmter Transistoren durchgehend entlang der Y-Achse, wie mit Bezug auf 5-6 beschrieben.
  • Bei Operation 1415 wird eine Sourceleitung, die sich entlang der X-Achse erstreckt, so angeordnet, dass sie elektrisch mit dem zweiten Speicherelement und dem dritten Speicherelement gekoppelt ist. Wie beispielsweise mit Bezug auf 5-6 beschrieben, wird die Sourceleitung SL1 so angeordnet, dass sie elektrisch mit den anderen Source/Drain jedes der Transistoren T12, T21 gekoppelt wird. Folglich wird der Transistor T12 so angeordnet, dass er elektrisch zwischen der Sourceleitung SL1 und der Hilfsleitung NC12 gekoppelt ist, und der Transistor T21 wird so angeordnet, dass er elektrisch zwischen der Sourceleitung SL1 und der Hilfsleitung NC11 gekoppelt wird. In einigen Ausführungsformen umfasst das Anordnen einer Sourceleitung das Anordnen der Sourceleitung über den Speicherelementen und das Erzeugen von Durchkontaktierungsstrukturen für elektrische Verbindungen zu den Speicherelementen, wie mit Bezug auf die 5-6 beschrieben. Als Ergebnis erhält man ein Layoutdiagramm einer Speicherzelle.
  • Bei Operation 1420 wird das erzeugte Layoutdiagramm der Speicherzelle in einer Standardzellenbibliothek auf einem nicht-transitorischen computerlesbaren Medium gespeichert.
  • Bei Operation 1425 wird das erzeugte Layoutdiagramm der Speicherzelle aus der Standardzellenbibliothek gelesen und wiederholt aufgelegt, um ein Layoutdiagramm einer Speichervorrichtung zu erzeugen. Mindestens eine Halbleitermaske oder eine Komponente in einer Schicht einer Speichervorrichtung wird auf der Grundlange des generierten Layoutdiagramms hergestellt, beispielsweise wie mit Bezug auf 15 beschrieben. In mindestens einer Ausführungsform entfällt die Operation 1425. In mindestens einer Ausführungsform sind ein oder mehrere der hierin beschriebenen Vorteile in einer IC-Vorrichtung realisierbar, die auf der Grundlage des Layoutdiagramms hergestellt wird, welches durch das Verfahren 1400 erzeugt wird.
  • In mindestens einer Ausführungsform werden eine oder mehrere oder alle Operationen des Verfahrens 1400 automatisch, beispielsweise durch einen Prozessor wie hierin beschrieben, ohne Benutzereingabe oder Eingriff durchgeführt.
  • 15 ist ein Flussdiagramm eines Verfahrens 1500 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform dient das Verfahren 1500 zur Herstellung einer Halbleitervorrichtung, wie beispielsweise einer Speichervorrichtung. In einigen Ausführungsformen ist das Verfahren 1500 eine Ausführungsform der Operation 1310 des Verfahrens 1300. In einigen Ausführungsformen werden ein oder mehrere Vorgänge des Verfahrens 1500 als Teil eines Verfahrens zur Herstellung eines oder mehrerer der hierin beschriebenen Speichervorrichtungen und/oder IC-Vorrichtungen durchgeführt. In einigen Ausführungsformen entfallen ein oder mehrere Vorgänge des hierin beschriebenen Verfahrens 1500.
  • Bei Operation 1505 wird ein Speicherarray mit mindestens einem ersten bis einem vierten Speicherelement gebildet, wie beispielsweise mit Bezug auf 10A-10G beschrieben. Ein beispielhaftes Speicherarray ist mit Bezug auf die 5-6 beschrieben und umfasst Transistoren T11, T12, T21, T22.
  • Bei Operation 1510 wird ein Satz von einer ersten Wortleitung und einer zweiten Wortleitung gebildet, die sich entlang der X-Achse erstrecken. Die erste Wortleitung ist elektrisch mit Steueranschlüssen des ersten Speicherelements und des zweiten Speicherelements gekoppelt und die zweite Wortleitung ist elektrisch mit Steueranschlüssen des dritten Speicherelements und des vierten Speicherelements gekoppelt. Beispielsweise, wie mit Bezug auf 5-6 beschrieben, sind die Gates der Transistoren T11, T12 elektrisch mit der Wortleitung WL1 gekoppelt und die Gates der Transistoren T21, T22 sind elektrisch mit der Wortleitung WL2 gekoppelt. In einigen Ausführungsformen werden die Wortleitungen über den Speicherelementen gebildet und über Durchkontaktierungsstrukturen elektrisch mit den Speicherelementen gekoppelt, wie mit Bezug auf 6 beschrieben. In diesem Aspekt werden die Wortleitungen nach der Bildung des Speicherarrays gebildet. In einigen Ausführungsformen werden die Wortleitungen unter den Speicherelementen gebildet, wie mit Bezug auf 8F und 9 beschrieben. In diesem Aspekt werden die Wortleitungen als untere Wortleitungen vor der Bildung des Speicherarrays gebildet. In einigen Ausführungsformen werden einige Wortleitungen unter den Speicherelementen gebildet und andere Wortleitungen werden über den Speicherelementen gebildet, wie mit Bezug auf 12A beschrieben. In diesem Aspekt werden die Wortleitungen sowohl vor als auch nach der Bildung des Speicherarrays gebildet.
  • Bei Operation 1515 werden eine Bitleitung und ein Satz von einer ersten Hilfsleitung und einer zweiten Hilfsleitung, die sich allesamt entlang der Y-Achse erstrecken, gebildet und elektrisch mit dem ersten bis dem vierten Speicherelement gekoppelt. Wie mit Bezug auf 5-6 beschrieben, ist der Transistor T11 beispielsweise elektrisch zwischen der Bitleitung BL1 und der Hilfsleitung NC11 gekoppelt, der Transistor T12 weist einen Source/Drain auf, die elektrisch mit der Hilfsleitung NC12 gekoppelt ist, der Transistor T21 weist einen Source/Drain auf, die elektrisch mit der Hilfsleitung NC11 gekoppelt ist, und der Transistor T22 ist elektrisch zwischen der Bitleitung BL1 und der Hilfsleitung NC12 gekoppelt. In einigen Ausführungsformen werden die Bitleitung und die Hilfsleitungen während der Bildung des Speicherarrays gebildet, indem bestimmte Source/Drains bestimmter Transistoren durchgehend entlang der Y-Achse erweitert werden, wie mit Bezug auf 5-6 beschrieben.
  • Bei Operation 1520 wird eine Sourceleitung, die sich entlang der X-Achse erstreckt, gebildet und elektrisch mit dem zweiten Speicherelement und dem dritten Speicherelement gekoppelt. Beispielsweise, wie mit Bezug auf 5-6 beschrieben, wird die Sourceleitung SL1 gebildet und elektrisch mit dem anderen Source/Drain jedes der Transistoren T12, T21 gekoppelt. Folglich wird der Transistor T12 elektrisch zwischen der Sourceleitung SL1 und der Hilfsleitung NC12 gekoppelt und der Transistor T21 wird elektrisch zwischen der Sourceleitung SL1 und der Hilfsleitung NC11 gekoppelt. In einigen Ausführungsformen wird die Sourceleitung nach der Bildung des Speicherarrays gebildet, indem die Sourceleitung über den Speicherelementen gebildet wird und Durchkontaktierungsstrukturen für elektrische Verbindungen zu den Speicherelementen gebildet werden, wie mit Bezug auf 5-6 beschrieben.
  • In einigen Ausführungsformen umfasst das Verfahren 1500 ferner eines oder mehrere von Folgenden: Bilden einer Stufenstruktur zur elektrischen Kopplung der Bitleitungen und Hilfsleitungen mit anderen Schaltungen, wie mit Bezug auf 10H beschrieben, oder Bilden einer Isolationsstruktur, die entlang der X-Achse benachbarte Speicherzellen voneinander trennt, wie mit Bezug auf 11A beschrieben. In mindestens einer Ausführungsform sind ein oder mehrere andere der hierin beschriebenen Vorteile in einer IC-Vorrichtung erreichbar, die durch das Verfahren 1500 hergestellt wird.
  • In einigen Ausführungsformen sind eine oder mehrere der beschriebenen Zellen, IC-Vorrichtungen und Verfahren auf verschiedene Arten von Transistor- oder Vorrichtungstechnologien anwendbar, einschließlich Planartransistortechnologie, FINFET-Technologie, Nanosheet-FET-Technologie, Nanodraht-FET-Technologie oder dergleichen, sind aber nicht beschränkt darauf.
  • 16 ist ein Flussdiagramm eines Verfahrens 1600 gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform ist das Verfahren 1600 ein Verfahren zum Betreiben einer Speicherzelle. Beispielhafte Speicherzellen sind mit Bezug auf die 2-3 beschrieben.
  • Das Verfahren 1600 umfasst eine Programmieroperation 1610, die Operation 1615 und Operation 1617 umfasst.
  • Bei Operation 1615 wird ein ausgewähltes Speicherelement in der Speicherzelle eingeschaltet. Beispielsweise wird eine Einschaltspannung an eine Wortleitung angelegt, die mit dem ausgewählten Speicherelement gekoppelt ist, um das ausgewählte Speicherelement einzuschalten, wie mit Bezug auf eine oder mehrere von 2 und 3 beschrieben.
  • Bei Operation 1617 wird eine Programmierspannung an das ausgewählte Speicherelement angelegt, das eingeschaltet wird, um das ausgewählte Speicherelement individuell so zu programmieren, dass es einen von mehreren verschiedenen Widerstandswerten aufweist. Beispielsweise wird eine Programmierspannung an ein Paar von einer Bitleitung und einer Hilfsleitung oder an ein Paar von einer Sourceleitung und einer Hilfsleitung oder an ein Paar von zwei Hilfsleitungen angelegt, die elektrisch mit dem ausgewählten Speicherelement verbunden sind. Dadurch ist es möglich, das Speicherelement individuell zu programmieren, ohne dabei andere nicht-ausgewählte Speicherelemente in der Speicherzelle zu stören. Beispielhafte Programmiervorgänge sind mit Bezug auf eine oder mehrere von 2 und 3 beschrieben. Das programmierte Speicherelement weist einen von mehreren verschiedenen Widerstandswerten auf und es ist möglich, die Speicherzelle so zu programmieren, dass sie verschiedene Gesamtwiderstandswerte in Abhängigkeit von den Widerstandswerten der Speicherelemente in der Speicherzelle MC aufweist, wie beispielsweise mit Bezug auf 4A-4B beschrieben. Die verschiedenen Gesamtwiderstandswerte entsprechen den verschiedenen Daten, die in der Speicherzelle gespeichert sind.
  • Das Verfahren 1600 umfasst ferner eine Leseoperation 1620, die Operationen 1625 und 1627 umfasst.
  • Bei Operation 1625 werden die Speicherelemente in der Speicherzelle MC eingeschaltet. Beispielsweise wird eine Einschaltspannung an die Wortleitungen angelegt, die mit den Gates oder Steueranschlüssen der Speicherelemente in der Speicherzelle MC verbunden sind.
  • Bei Operation 1627 wird ein Gesamtwiderstandswert der Speicherzelle erfasst, um dadurch die in der Speicherzelle gespeicherten Daten zu erfassen. Beispielsweise wird eine Lesespannung über die Bitleitung und die Sourceleitung angelegt, mit denen die Speicherzelle elektrisch gekoppelt ist. Die Lesespannung bewirkt, dass ein Lesestrom auftritt, der dem Gesamtwiderstandswert der Speicherzelle entspricht. Ein Controller erfasst den Lesestrom und ermittelt den Gesamtwiderstandswert der Speicherzelle sowie die darin gespeicherten Daten. Beispielhafte Lesevorgänge sind mit Bezug auf 2, 3 und 11 beschrieben.
  • In einigen Ausführungsformen umfasst das Verfahren 1600 ferner das Durchführen von In-Memory-Berechnungen, wie beispielsweise mit Bezug auf 1 beschrieben. In mindestens einer Ausführungsform wird die Leseoperation 1620 durchgeführt, ohne einen Kriechstrom in einer benachbarten Speicherzelle, oder durch eine solche, zu verursachen, wie mit Bezug auf eine oder mehrere von 12A und 12B beschrieben.
  • 17 ist ein Blockdiagramm eines EDA-Systems (Electronic Design Automation) 1700 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen umfasst das EDA-System 1700 ein APR-System. Die hierin beschriebenen Verfahren zum Erstellen von Layoutdiagrammen, die Drahtführungsanordnungen gemäß einer oder mehreren Ausführungsformen darstellen, sind gemäß einigen Ausführungsformen beispielsweise unter Verwendung des EDA-Systems 1700 implementierbar.
  • In einigen Ausführungsformen ist das EDA-System 1700 eine allgemeine Computereinrichtung mit einem Hardware-Prozessor 1702 und einem nicht-transitorischen, computerlesbaren Speichermedium 1704. Das Speichermedium 1704 ist unter anderem mit einem Computerprogrammcode 1706, d.h. einem Satz ausführbarer Anweisungen, kodiert, d.h. es speichert diesen. Die Ausführung der Anweisungen 1706 durch den Hardware-Prozessor 1702 stellt (zumindest teilweise) ein EDA-Tool dar, das einen Teil oder alle der hierin beschriebenen Verfahren gemäß einer oder mehrerer Ausführungsformen (im Folgenden bezeichnet als die genannten Prozesse und/oder Verfahren) implementiert.
  • Der Prozessor 1702 ist über einen Bus 1708 elektrisch mit einem computerlesbaren Speichermedium 1704 gekoppelt. Der Prozessor 1702 ist ebenfalls über einen Bus 1708 elektrisch mit einer I/O-Schnittstelle 1710 gekoppelt. Eine Netzwerkschnittstelle 1712 ist ebenfalls über den Bus 1708 elektrisch mit dem Prozessor 1702 verbunden. Die Netzwerkschnittstelle 1712 ist mit einem Netzwerk 1714 verbunden, so dass der Prozessor 1702 und das computerlesbare Speichermedium 1704 in der Lage sind, über das Netzwerk 1714 mit externen Elementen zu verbinden. Der Prozessor 1702 ist eingerichtet, den Computerprogrammcode 1706 auszuführen, der in dem computerlesbaren Speichermedium 1704 kodiert ist, um zu bewirken, dass das System 1700 zur Durchführung eines Teils oder der Gesamtheit der erwähnten Prozesse und/oder Verfahren verwendbar ist. In einer oder mehreren Ausführungsformen ist der Prozessor 1702 eine zentrale Prozessoreinheit (CPU), ein Multiprozessor, ein verteiltes Prozessorsystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Prozessoreinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 1704 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder -apparat oder -vorrichtung). Beispielsweise umfasst das computerlesbare Speichermedium 1704 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine austauschbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Festwertspeicher (ROM), eine starre Magnetplatte und/oder eine optische Platte. In einer oder mehreren Ausführungsformen, die optische Platten verwenden, umfasst das computerlesbare Speichermedium 1704 einen CD-ROM, eine CD-R/W und/oder eine DVD.
  • In einer oder mehreren Ausführungsformen speichert das Speichermedium 1704 den Computerprogrammcode 1706, der eingerichtet ist, zu bewirken, dass das System 1700 (wobei eine solche Ausführung (zumindest teilweise) das EDA-Tool darstellt) für die Durchführung eines Teils oder der Gesamtheit der genannten Prozesse und/oder Verfahren verwendbar ist. In einer oder mehreren Ausführungsformen speichert das Speichermedium 1704 ferner Informationen, die die Ausführung eines Teils oder der Gesamtheit der genannten Prozesse und/oder Verfahren erleichtern. In einer oder mehreren Ausführungsformen speichert das Speichermedium 1704 eine Bibliothek 1707 von Standardzellen, einschließlich solcher Standardzellen wie hierin offenbart.
  • Das EDA-System 1700 umfasst eine I/O-Schnittstelle 1710. Die I/O-Schnittstelle 1710 ist mit externen Schaltungen gekoppelt. In einer oder mehreren Ausführungsformen umfasst die I/O-Schnittstelle 1710 eine Tastatur, ein Keypad, eine Maus, einen Trackball, ein Trackpad, einen Touchscreen und/oder Cursor-Richtungstasten zur Übermittlung von Informationen und Befehlen an den Prozessor 1702.
  • Das EDA-System 1700 umfasst ferner eine Netzwerkschnittstelle 1712, die mit dem Prozessor 1702 verbunden ist. Die Netzwerkschnittstelle 1712 ermöglicht es dem System 1700, mit dem Netzwerk 1714 zu kommunizieren, an das ein oder mehrere andere Computersysteme angeschlossen sind. Die Netzwerkschnittstelle 1712 umfasst drahtlose Netzwerkschnittstellen wie Bluetooth, Wifi, WIMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerkschnittstellen wie Ethernet, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen wird ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren in zwei oder mehreren Systemen 1700 implementiert.
  • Das System 1700 ist eingerichtet, Informationen über die I/O-Schnittstelle 1710 zu empfangen. Die über die I/O-Schnittstelle 1710 empfangenen Informationen enthalten eine oder mehrere Anweisungen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter für die Verarbeitung durch den Prozessor 1702. Die Informationen werden über den Bus 1708 an den Prozessor 1702 übertragen. Das EDA-System 1700 ist eingerichtet, Informationen bezüglich einer Benutzeroberfläche über die I/O-Schnittstelle 1710 zu empfangen. Die Informationen werden in dem computerlesbaren Medium 1704 als eine Benutzeroberfläche (UI) 1742 gespeichert.
  • In einigen Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren als eine eigenständige Softwareanwendung zur Ausführung durch einen Prozessor implementiert. In einigen Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die Teil einer zusätzlichen Softwareanwendung ist. In einigen Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren als ein Plug-in für eine Softwareanwendung implementiert. In einigen Ausführungsformen ist mindestens einer der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die Teil eines EDA-Tools ist. In einigen Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die von dem EDA-System 1700 verwendet wird. In einigen Ausführungsformen wird ein Layoutdiagramm, das Standardzellen enthält, unter Verwendung eines Tools wie VIRTUOSO® von Cadence Design Systems, Inc. oder eines anderen geeigneten Layout-Generierungstools erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nicht-flüchtigen, computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele eines nicht-flüchtigen, computerlesbaren Aufzeichnungsmediums sind unter anderem externe/entfernbare und/oder interne/eingebaute Speicher- oder Speichereinheiten, beispielsweise eine oder mehrere optische Platten wie eine DVD, eine magnetische Platte wie eine Festplatte, ein Halbleiterspeicher wie ein ROM, ein RAM, eine Speicherkarte und dergleichen.
  • 18 ist ein Blockdiagramm eines Fertigungssystems 1800 für integrierte Schaltungen (IC) und eines damit verbundenen IC-Fertigungsablaufs gemäß einigen Ausführungsformen. In einigen Ausführungsformen wird mindestens eine von (A) einer oder mehreren Halbleitermasken oder (B) mindestens einer Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Fertigungssystems 1800 auf der Grundlage eines Layoutdiagramms hergestellt.
  • In 18 umfasst das IC-Fertigungssystem 1800 Einheiten, wie beispielsweise ein Designhaus 1820, ein Maskenhaus 1830 und einen IC-Hersteller/Fabrik („Fab“) 1850, die in den Design-, Entwicklungs- und Fertigungszyklen und/oder Dienstleistungen in Zusammenhang mit der Herstellung einer IC-Vorrichtung 1860 miteinander interagieren. Die Einheiten in dem System 1800 sind durch ein Kommunikationsnetzwerk miteinander verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk mehrere verschiedene Netzwerke, wie beispielsweise ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Einheit interagiert mit einer oder mehreren der anderen Einheiten und stellt Dienste für eine oder mehrere der anderen Einheiten bereit und/oder empfängt Dienste von ihnen. In einigen Ausführungsformen gehören zwei oder mehr von dem Designhaus 1820, dem Maskenhaus 1830 und der IC-Fab 1850 einem einzigen größeren Unternehmen. In einigen Ausführungsformen sind zwei oder mehr der Komponenten von dem Designhaus 1820, dem Maskenhaus 1830 und der IC-Fan 1850 in einer gemeinsamen Einrichtung vorhanden und nutzen gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 1820 erzeugt ein IC-Design-Layoutdiagramm 1822. Das IC-Design-Layoutdiagramm 1822 enthält verschiedene geometrische Strukturen, die für eine IC-Vorrichtung 1860 entworfen sind. Die geometrischen Strukturen entsprechen den Strukturen der Metall-, Oxid- oder Halbleiterschichten, aus denen die verschiedenen Komponenten der zu fertigenden IC-Vorrichtung 1860 aufgebaut sind. Die verschiedenen Schichten kombinieren zu verschiedenen IC-Merkmalen. Beispielsweise enthält ein Teil des IC-Design-Layoutdiagramms 1822 verschiedene IC-Merkmale, wie beispielsweise einen aktiven Bereich, eine Gateelektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen (Vias) einer Zwischenschichtverbindung und Öffnungen für Bonding-Pads, die in einem Halbleitersubstrat (beispielsweise einem Siliziumwafer) und verschiedenen Materialschichten, die auf dem Halbleitersubstrat angeordnet sind, zu bilden sind. Das Designhaus 1820 implementiert eine geeignete Design-Prozedur, um ein IC-Design-Layoutdiagramm 1822 zu erstellen. Das Designverfahren umfasst eines oder mehrere der Verfahren für Logikdesign, physisches Design oder Place-and-Route. Das IC-Design-Layoutdiagramm 1822 wird in einer oder mehreren Dateien mit Informationen über die geometrischen Strukturen dargestellt. Das IC-Design-Layoutdiagramm 1822 kann beispielsweise in einem GDSII-Dateiformat oder DFII-Dateiformat dargestellt werden.
  • Das Maskenhaus 1830 umfasst die Datenvorbereitung 1832 und die Maskenfertigung 1844. Das Maskenhaus 1830 verwendet das IC-Design-Layoutdiagramm 1822 zur Herstellung einer oder mehrerer Masken 1845, die zur Herstellung der verschiedenen Schichten der IC-Vorrichtung 1860 gemäß dem IC-Design-Layoutdiagramm 1822 verwendet werden. Das Maskenhaus 1830 führt eine Maskendatenvorbereitung 1832 durch, bei der das IC-Design-Layoutdiagramm 1822 in eine RDF (Representative Data File) übersetzt wird. Die Maskenvorbereitung 1832 stellt die RDF an der Maskenfertigung 1844 bereit. Die Maskenfertigung 1844 umfasst einen Maskenschreiber. Der Maskenschreiber wandelt die RDF in ein Abbild auf einem Substrat um, beispielsweise eine Maske (ein Retikel) 1845 oder einen Halbleiterwafer 1853. Das Design-Layoutdiagramm 1822 wird durch die Maskendatenvorbereitung 1832 manipuliert, um bestimmte Eigenschaften des Maskenschreibers und/oder Anforderungen der IC-Fertigung 1850 zu erfüllen. In 18 sind die Maskendatenvorbereitung 1832 und die Maskenfertigung 1844 als separate Elemente dargestellt. In einigen Ausführungsformen können die Maskendatenvorbereitung 1832 und die Maskenfertigung 1844 gemeinsam als eine Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1832 eine OPC (Optical Proximity Correction), die lithografische Verbesserungstechniken verwendet, um Abbildungsfehler zu kompensieren, die beispielsweise durch Beugung, Interferenz, andere Prozesseffekte und dergleichen entstehen können. Die OPC passt das IC-Design-Layoutdiagramm 1822 an. In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1832 ferner RET (Resolution Enhancement Techniques), wie beispielsweise außeraxiale Belichtung, Subauflösung-Hilfsmerkmale, phasenverschobene Masken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird ferner die inverse Lithografietechnik (ILT) verwendet, die die OPC als ein inverses Abbildungsproblem behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1832 einen MRC (Mask Rule Checker), der das IC-Design-Layoutdiagramm 1822, das Prozesse in der OPC durchlaufen hat, mit einem Satz von Maskenerstellungsregeln prüft, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichende Spielräume zu gewährleisten, um die Variabilität in Halbleiterfertigungsprozessen zu berücksichtigen, und dergleichen. In einigen Ausführungsformen modifiziert der MRC das IC-Design-Layoutdiagramm 1822, um Einschränkungen bei der Maskenherstellung 1844 zu kompensieren, wodurch ein Teil der von der OPC durchgeführten Modifikationen rückgängig gemacht werden kann, um die Maskenerstellungsregeln zu erfüllen.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1832 eine LPC (Lithography Process Checking), die die Verarbeitung simuliert, die von der IC-Fab 1850 zur Herstellung der IC-Vorrichtung 1860 durchgeführt wird. Die LPC simuliert diese Verarbeitung auf der Grundlage des IC-Design-Layoutdiagramms 1822, um eine simulierte hergestellte Vorrichtung, wie beispielsweise die IC-Vorrichtung 1860, zu erzeugen. Die Verarbeitungsparameter in der LPC-Simulation können Parameter umfassen, die mit verschiedenen Prozessen des IC-Fertigungszyklus, Parametern, die mit den für die Herstellung des ICs verwendeten Tools verbunden sind, und/oder anderen Aspekten des Fertigungsprozesses zusammenhängen. Die LPC berücksichtigt verschiedene Faktoren wie beispielsweise Luftbildkontrast, Tiefenschärfe (DOF), Maskenfehlerverbesserungsfaktor (MEEF), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden die OPC und/oder der MRC wiederholt, nachdem eine simulierte hergestellte Vorrichtung durch die LPC erstellt worden ist, um das IC-Design-Layoutdiagramm 1822 weiter zu verfeinern, wenn die simulierte Vorrichtung nicht nahe genug an den Designregeln liegt.
  • Es ist zu beachten, dass die obige Beschreibung der Maskendatenvorbereitung 1832 der Übersichtlichkeit halber vereinfacht ist. In einigen Ausführungsformen umfasst die Datenvorbereitung 1832 zusätzliche Funktionen, wie beispielsweise eine logische Operation (LOP), um das IC-Design-Layoutdiagramm 1822 gemäß den Fertigungsregeln zu modifizieren. Ferner können die Prozesse, die während der Datenvorbereitung 1832 auf das IC-Design-Layoutdiagramm 1822 angewendet werden, in verschiedenen anderen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 1832 und während der Maskenfertigung 1844 wird eine Maske 1845 oder eine Gruppe von Masken 1845 auf der Grundlage des modifizierten IC-Design-Layoutdiagramms 1822 hergestellt. In einigen Ausführungsformen umfasst die Maskenfertigung 1844 die Durchführung einer oder mehrerer lithografischer Belichtungen auf der Grundlage des IC-Design-Layoutdiagramms 1822. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Beam) oder ein Mechanismus mit mehreren E-Beams verwendet, um eine Struktur auf einer Maske (Fotomaske oder einem Retikel) 1845 auf der Grundlage des modifizierten IC-Design-Layoutdiagramms 1822 zu bilden. Die Maske 1845 kann mittels verschiedener Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 1845 unter Verwendung der Binärtechnologie gebildet. In einigen Ausführungsformen umfasst eine Maskenstruktur opake Bereiche und transparente Bereiche. Ein Strahlenbündel, wie beispielsweise ein ultravioletter (UV) Strahl, der zur Belichtung der auf einem Wafer aufgebrachten bildsensitiven Materialschicht (beispielsweise eines Photoresists) verwendet wird, wird durch den opaken Bereich blockiert und durchdringt die transparenten Bereiche. In einem Beispiel umfasst eine binäre Maskenversion der Maske 1845 ein transparentes Substrat (beispielsweise geschmolzenen Quarz) und ein opakes Material (beispielsweise Chrom), mit dem in den opaken Bereichen der binären Maske beschichtet ist. In einem anderen Beispiel wird die Maske 1845 unter Verwendung einer Phasenverschiebungstechnologie gebildet. In einer PSM-Version (Phase Shift Mask) der Maske 1845 sind verschiedene Merkmale in der auf der Phasenverschiebungsmaske gebildeten Struktur eingerichtet, eine geeignete Phasendifferenz aufzuweisen, um die Auflösung und Abbildungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine abgeschwächte PSM oder eine alternierende PSM sein. Die durch die Maskenfertigung 1844 erzeugte(n) Maske(n) wird/werden in mehreren Prozessen verwendet. Beispielsweise wird eine solche Maske(n) in einem Ionenimplantationsprozess verwendet, um verschiedene dotierte Bereiche in dem Halbleiterwafer 1853 zu bilden, in einem Ätzprozess, um verschiedene Ätzbereiche in dem Halbleiterwafer 1853 zu bilden, und/oder in anderen geeigneten Prozessen.
  • Die IC-Fab 1850 ist ein IC-Fertigungsbetrieb, der eine oder mehrere Fertigungseinrichtungen für die Herstellung mehrerer verschiedener IC-Produkte umfasst. In einigen Ausführungsformen ist die IC-Fab 1850 eine Halbleiter-Gießerei (Foundry). Beispielsweise kann eine Fertigungseinrichtung für die Front-End-Fertigung mehrerer IC-Produkte (FEOL-Fertigung (Front-End-of-Line)) vorhanden sein, wobei eine zweite Fertigungseinrichtung die Back-End-Fertigung für die Verbindung und Verpackung von IC-Produkten (BEOL-Fertigung (Back-End-of-Line)) bereitstellt und eine dritte Fertigungseinrichtung andere Dienstleistungen für den Foundry-Betrieb erbringt.
  • Die IC-Fab 1850 umfasst Fertigungstools 1852, die eingerichtet sind, verschiedene Fertigungsoperationen auf dem Halbleiterwafer 1853 auszuführen, so dass die IC-Vorrichtung 1860 gemäß der/den Maske(n), beispielsweise der Maske 1845, hergestellt wird. In verschiedenen Ausführungsformen umfassen die Fertigungstools 1852 einen oder mehrere Wafer-Stepper, einen Ionen-Implanter, einen Photoresist-Beschichter, eine Prozesskammer, beispielsweise eine CVD-Kammer oder einen LPCVD-Ofen, ein CMP-System, ein Plasmaätzsystem, ein Wafer-Reinigungssystem oder eine andere Fertigungsausrüstung, die in der Lage ist, einen oder mehrere geeignete Fertigungsprozesse wie hierin beschrieben durchzuführen.
  • Die IC-Fab 1850 verwendet die von dem Maskenhaus 1830 hergestellte(n) Maske(n) 1845 zur Herstellung der IC-Vorrichtung 1860. Somit verwendet die IC-Fab 1850 zumindest indirekt das IC-Design-Layoutdiagramm 1822 zur Herstellung der IC-Vorrichtung 1860. In einigen Ausführungsformen wird der Halbleiterwafer 1853 von der IC-Fab 1850 unter Verwendung der Maske(n) 1845 hergestellt, um die IC-Vorrichtung 1860 zu bilden. In einigen Ausführungsformen umfasst die IC-Fertigung die Durchführung einer oder mehrerer lithografischer Belichtungen basierend zumindest indirekt auf dem IC-Design-Layoutdiagramm 1822. Der Halbleiterwafer 1853 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat mit darauf gebildeten Materialschichten. Der Halbleiterwafer 1853 enthält außerdem einen oder mehrere verschiedene dotierte Bereiche, dielektrische Merkmale, Multilevel-Verbindungen und dergleichen (die in nachfolgenden Fertigungsschritten gebildet werden).
  • Details zu einem Fertigungssystem für integrierte Schaltungen (IC) (beispielsweise dem System 1800 in 18) und einem damit verbundenen IC-Fertigungsablauf finden sich beispielsweise in dem US-Patent US 9 256 709 B2 erteilt am 9. Februar 2016, der US-Offenlegungs- schrift US 2015 / 0 278 429 A1 veröffentlicht am 1. Oktober 2015, der US-Offenlegungsschrift US 2014 / 0 040 838 A1 veröffentlicht am 6. Februar 2014, und dem US-Patent US 7 260 442 B2 erteilt am 21. Au- gust 2007, die durch Bezugnahme hiermit vollumfänglich hierin aufgenommen sind
  • In einigen Ausführungsformen umfasst eine Speichervorrichtung: eine Bitleitung, eine Sourceleitung, mehrere Wortleitungen und eine Speicherzelle. Die Speicherzelle umfasst mehrere Speicherstränge, die parallel zwischen der Bitleitung und der Sourceleitung gekoppelt sind. Jeder der mehreren Speicherstränge umfasst mehrere Speicherelemente, die zwischen der Bitleitung und der Sourceleitung in Reihe geschaltet sind und elektrisch mit den jeweiligen mehreren Wortleitungen verbunden sind, wobei jedes Speicherelement der mehreren Speicherelemente von jedem der Speicherstränge so programmierbar ist, dass es verschiedene Widerstandswerte aufweist, und wobei durch die mehreren programmierbaren Speicherelemente die Speicherzelle programmierbar ist, um verschiedene Gesamtwiderstandswerte aufzuweisen, die den in der Speicherzelle gespeicherten Daten entsprechen.
  • In einigen Ausführungsformen umfasst eine integrierte Schaltung (IC) mehrere Sourceleitungen, mehrere Sätze von Wortleitungen (Wortleitungssätze), die jeweils eine erste Wortleitung und eine zweite Wortleitung umfassen, mehrere Bitleitungen, mehrere Sätze von leitfähigen Hilfsleitungen (leitfähige Hilfsleitungssätze), die jeweils eine erste leitfähige Hilfsleitung und eine zweite leitfähige Hilfsleitung umfassen, und mehrere Speicherzellen. Jede Speicherzelle ist elektrisch mit einer entsprechenden Sourceleitung der mehreren Sourceleitungen, der ersten Wortleitung und der zweiten Wortleitung in einem entsprechenden Wortleitungssatz der mehreren Sätze von Wortleitungen, einer entsprechenden Bitleitung der mehreren Bitleitungen und der ersten leitfähigen Hilfsleitung und der zweiten leitfähigen Hilfsleitung in einem entsprechenden Satz von leitfähigen Hilfsleitungen der mehreren Sätze von leitfähigen Hilfsleitungen verbunden. Jede der mehreren Speicherzellen umfasst ein erstes bis viertes Speicherelement. Das erste Speicherelement ist elektrisch zwischen der jeweiligen Bitleitung und der jeweiligen ersten leitfähigen Hilfsleitung gekoppelt und weist einen Steueranschluss auf, der elektrisch mit der zugehörigen ersten Wortleitung gekoppelt ist. Das zweite Speicherelement ist elektrisch zwischen der jeweiligen Sourceleitung und der jeweiligen zweiten leitfähigen Hilfsleitung gekoppelt und umfasst einen Steueranschluss, der elektrisch mit der zugehörigen ersten Wortleitung gekoppelt ist. Das dritte Speicherelement ist elektrisch zwischen der jeweiligen Sourceleitung und der jeweiligen ersten leitfähigen Hilfsleitung gekoppelt und umfasst einen Steueranschluss, der elektrisch mit der zugehörigen zweiten Wortleitung gekoppelt ist. Das vierte Speicherelement ist elektrisch zwischen der jeweiligen Bitleitung und der jeweiligen zweiten leitfähigen Hilfsleitung gekoppelt und umfasst einen Steueranschluss, der elektrisch mit der zugehörigen zweiten Wortleitung gekoppelt ist.
  • In einigen Ausführungsformen umfasst ein Verfahren in einer Leseoperation einer Speicherzelle mit mehreren Speichersträngen, die parallel zwischen einer Bitleitung und einer Sourceleitung gekoppelt sind, wobei jeder der mehreren Speicherstränge mehrere Speicherelementen aufweist, die in Reihe zwischen der Bitleitung und der Sourceleitung gekoppelt sind, und wobei jedes Speicherelement der mehreren Speicherelementen jedes der Speicherstränge so programmierbar ist, dass es verschiedene Widerstandswerte aufweist: Einschalten jedes der Speicherelemente jedes der Speicherstränge der Speicherzelle und Erfassen eines Gesamtwiderstandswertes der Speicherzelle, um in der Speicherzelle gespeicherte Daten zu erfassen.

Claims (20)

  1. Speichervorrichtung aufweisend: eine Bitleitung (BL); eine Sourceleitung (SL); mehrere Wortleitungen (WLn); und eine Speicherzelle (MC), wobei die Speicherzelle (MC) mehrere Speicherstränge aufweist, die parallel zwischen der Bitleitung (BL) und der Sourceleitung (SL) gekoppelt sind, wobei jeder der mehreren Speicherstränge mehrere Speicherelemente (MEq) aufweist, die in Reihe zwischen der Bitleitung (BL) und der Sourceleitung (SL) gekoppelt sind und elektrisch mit den jeweiligen mehreren Wortleitungen (WLn) gekoppelt sind, und wobei jedes Speicherelement (ME) der mehreren Speicherelemente (MEq) von jedem der Speicherstränge so programmierbar ist, dass es verschiedene Widerstandswerte aufweist, und wobei durch die mehreren programmierbaren Speicherelemente die Speicherzelle (MC) programmierbar ist, um verschiedene Gesamtwiderstandswerte aufzuweisen, die den in der Speicherzelle gespeicherten Daten entsprechen.
  2. Speichervorrichtung nach Anspruch 1, wobei ein Widerstandswert jedes Speicherstrangs gemäß den Widerstandswerten der Speicherelemente (MEq) in jedem Speicherstrang variiert und ein Gesamtwiderstandswert der Speicherzelle (MC) in Abhängigkeit von den Widerstandswerten der mehreren Speicherstränge variiert.
  3. Speichervorrichtung nach Anspruch 1 oder 2, wobei jedes Speicherelement (ME) der mehreren Speicherelemente (MEq) von jedem der Speicherstränge individuell und unabhängig von anderen Speicherelementen (MEq) in der Speicherzelle (MC) programmierbar ist.
  4. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die mehreren Wortleitungen (WLn) eine erste Wortleitung (WL1) und eine zweite Wortleitung (WL2) aufweisen, wobei die Speicherzelle (MC) einen ersten Speicherstrang (201) und einen zweiten Speicherstrang (20q) aufweist, wobei jeder von dem ersten Speicherstrang (201) und dem zweiten Speicherstrang (20q) ein erstes Speicherelement (ME11, ME1q) und ein zweites Speicherelement (ME21, ME1q) aufweist, die in Reihe zwischen der Bitleitung (BL) und der Sourceleitung (SL) gekoppelt sind, wobei die ersten Speicherelemente (ME11, ME1q) des ersten Speicherstrangs (201) und des zweiten Speicherstrangs (20q) elektrisch mit der ersten Wortleitung (WL1) gekoppelt sind, und die zweiten Speicherelemente (ME21, ME2q) des ersten Speicherstrangs (201) und des zweiten Speicherstrangs 20q elektrisch mit der zweiten Wortleitung (WL2) gekoppelt sind.
  5. Speichervorrichtung nach Anspruch 4, wobei jedes von dem ersten Speicherelement (ME11, ME1q) und dem zweiten Speicherelement (ME21, ME2q) jedes von dem ersten Speicherstrang (201) und dem zweiten Speicherstrang (20q) individuell programmierbar ist, um erste verschiedene Widerstandswerte und zweite verschiedene Widerstandswerte aufzuweisen, und wobei die Speicherzelle (MC) so programmierbar ist, dass sie sechs verschiedene Gesamtwiderstandswerte aufweist.
  6. Speichervorrichtung nach Anspruch 4 oder 5, wobei das erste Speicherelement (ME11) des ersten Speicherstrangs (201) elektrisch zwischen der Bitleitung (BL) und einem ersten Knotenpunkt gekoppelt ist, wobei das zweite Speicherelement (ME21) des ersten Speicherstrangs (201) elektrisch zwischen dem ersten Knotenpunkt und der Sourceleitung (SL) gekoppelt ist, wobei das erste Speicherelement (ME1q) des zweiten Speicherstrangs (20q) elektrisch zwischen der Sourceleitung (SL) und einem zweiten Knotenpunkt gekoppelt ist, und wobei das zweite Speicherelement (ME2q) des zweiten Speicherstrangs (20q) elektrisch zwischen dem zweiten Knotenpunkt und der Bitleitung (BL) gekoppelt ist.
  7. Speichervorrichtung nach einem der Ansprüche 4 bis 6, ferner aufweisend: eine weitere Speicherzelle (MC); und eine weitere Sourceleitung (SL), wobei die mehreren Wortleitungen (WLn) eine erste weitere Wortleitung und eine zweite weitere Wortleitung aufweisen, wobei die weitere Speicherzelle (MC) einen ersten weiteren Speicherstrang und einen zweiten weiteren Speicherstrang aufweist, wobei jeder von dem ersten weiteren Speicherstrang und dem zweiten weiteren Speicherstrang ein erstes weiteres Speicherelement (ME) und ein zweites weiteres Speicherelement (ME) aufweist, die in Reihe zwischen der Bitleitung (BL) und der weiteren Sourceleitung (SL) gekoppelt sind, wobei die ersten weiteren Speicherelemente (ME) des ersten weiteren Speicherstrangs und des zweiten weiteren Speicherstrangs elektrisch mit der ersten weiteren Wortleitung (WLn) gekoppelt sind, und die zweiten weiteren Speicherelemente (ME) des ersten weiteren Speicherstrangs und des zweiten weiteren Speicherstrangs elektrisch mit der zweiten weiteren Wortleitung (WLn) gekoppelt sind.
  8. Speichervorrichtung nach Anspruch 7, wobei das erste weitere Speicherelement (ME) des ersten weiteren Speicherstrangs elektrisch zwischen der Bitleitung (BL) und einem ersten weiteren Knotenpunkt gekoppelt ist, wobei das zweite weitere Speicherelement (ME) des ersten weiteren Speicherstrangs elektrisch zwischen dem ersten weiteren Knotenpunkt und der weiteren Sourceleitung (SL) gekoppelt ist, wobei das erste weitere Speicherelement (ME) des zweiten weiteren Speicherstrangs elektrisch zwischen der weiteren Sourceleitung (SL) und einem zweiten weiteren Knotenpunkt gekoppelt ist, wobei das zweite weitere Speicherelement (ME) des zweiten weiteren Speicherstrangs elektrisch zwischen dem zweiten weiteren Knotenpunkt und der Bitleitung (BL) gekoppelt ist.
  9. Speichervorrichtung nach Anspruch 8, ferner aufweisend: eine erste leitfähige Hilfsleitung (NC), die elektrisch gekoppelt ist mit: - dem ersten Knotenpunkt zwischen dem ersten Speicherelement (ME) und dem zweiten Speicherelement (ME) in dem ersten Speicherstrang, und - dem ersten weiteren Knotenpunkt zwischen dem ersten weiteren Speicherelement (ME) und dem zweiten weiteren Speicherelement (ME) in dem ersten weiteren Speicherstrang; und eine zweite leitfähige Hilfsleitung (NC), die elektrisch gekoppelt ist mit: - dem zweiten Knotenpunkt zwischen dem ersten Speicherelement (ME) und dem zweiten Speicherelement (ME) in dem zweiten Speicherstrang, und - dem zweiten weiteren Knotenpunkt zwischen dem ersten weiteren Speicherelement (ME) und dem zweiten weiteren Speicherelement (ME) in dem zweiten weiteren Speicherstrang.
  10. Speichervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen Controller (102), der mit der Speicherzelle (MC) gekoppelt ist, wobei der Controller (102) eine Computing-in-Memory-Schaltung aufweist, die eingerichtet ist, mindestens eine mathematische Operation oder eine logische Operation auf der Grundlage von Daten auszuführen, die aus der Speicherzelle (MC) gelesen werden.
  11. IC-Vorrichtung aufweisend: mehrere Sourceleitungen (SLm); mehrere Wortleitungssätze (nWLm), die jeweils eine erste Wortleitung und eine zweite Wortleitung aufweisen; mehrere Bitleitungen (BLk); mehrere leitfähige Hilfsleitungssätze (NCp), die jeweils eine erste leitfähige Hilfsleitung und eine zweite leitfähige Hilfsleitung aufweisen; und mehrere Speicherzellen (MC), die jeweils elektrisch gekoppelt sind mit: - einer zugehörigen Sourceleitung (SL) aus den mehreren Sourceleitungen (SLm), - der ersten Wortleitung und der zweiten Wortleitung in einem zugehörigen Wortleitungssatz aus den mehreren Wortleitungssätzen (nWLm), - einer zugehörigen Bitleitung (BL) aus den mehreren Bitleitungen (BLk), und - der ersten leitfähigen Hilfsleitung und der zweiten leitfähigen Hilfsleitung in einem zugehörigen Hilfsleitungssatz (pNCk) aus den mehreren Hilfsleitungssätzen (pNCk), wobei jede der mehreren Speicherzellen (MC) aufweist: - ein erstes Speicherelement (ME), das elektrisch zwischen der jeweiligen Bitleitung (BL) und der jeweiligen ersten leitfähigen Hilfsleitung (NC) gekoppelt ist und einen Steueranschluss aufweist, der elektrisch mit der jeweiligen ersten Wortleitung (WL) gekoppelt ist; - ein zweites Speicherelement (ME), das elektrisch zwischen der jeweiligen Sourceleitung (SL) und der jeweiligen zweiten leitfähigen Hilfsleitung (NC) gekoppelt ist und einen Steueranschluss aufweist, der elektrisch mit der jeweiligen ersten Wortleitung (WL) gekoppelt ist, - ein drittes Speicherelement (ME), das elektrisch zwischen der jeweiligen Sourceleitung (SL) und der jeweiligen ersten leitfähigen Hilfsleitung (NC) gekoppelt ist und einen Steueranschluss aufweist, der elektrisch mit der jeweiligen zweiten Wortleitung (WL) gekoppelt ist, und - ein viertes Speicherelement (ME), das elektrisch zwischen der jeweiligen Bitleitung (BL) und der jeweiligen zweiten leitfähigen Hilfsleitung (NC) gekoppelt ist und einen Steueranschluss aufweist, der elektrisch mit der jeweiligen zweiten Wortleitung (WL) gekoppelt ist.
  12. IC-Vorrichtung nach Anspruch 11, wobei in jeder der mehreren Speicherzellen (MC), jedes von dem ersten bis vierten Speicherelement (ME) individuell programmierbar ist, um verschiedene Widerstandswerte aufzuweisen.
  13. IC-Vorrichtung nach Anspruch 11 oder 12, wobei die mehreren Sourceleitungen (SLm) und die erste Wortleitung (WL) und die zweite Wortleitung (WL) in jedem der mehreren Wortleitungssätze (nWLm) entlang einer ersten Achse langgestreckt sind, wobei die mehreren Bitleitungen (BLk) und die erste leitfähige Hilfsleitung (NC) und die zweite leitfähige Hilfsleitung (NC) in jedem der mehreren leitfähigen Hilfsleitungssätze (pNCk) entlang einer zweiten Achse quer zu der ersten Achse langgestreckt sind.
  14. IC-Vorrichtung nach Anspruch 13, wobei in jeder der mehreren Speicherzellen (MC) und entlang der ersten Achse, die jeweilige Bitleitung (BL) zwischen der jeweiligen ersten leitfähigen Hilfsleitung (NC) und der zweiten leitfähigen Hilfsleitung (NC) angeordnet ist, das erste Speicherelement (MC) zwischen dem dritten Speicherelement (MC) und dem vierten Speicherelement (MC) angeordnet ist, das vierte Speicherelement (MC) zwischen dem ersten Speicherelement (MC) und dem zweiten Speicherelement (MC) angeordnet ist, und die jeweilige Bitleitung (BL) und die jeweilige erste leitfähige Hilfsleitung (NC) und die jeweilige zweite leitfähige Hilfsleitung (NC) zwischen der ersten Durchkontaktierungsstruktur und der zweiten Durchkontaktierungsstruktur angeordnet sind, an denen die jeweilige Sourceleitung (SL) elektrisch mit dem jeweiligen zweiten Speicherelement (ME) und dem jeweiligen dritten Speicherelement (ME) gekoppelt ist.
  15. IC-Vorrichtung nach Anspruch 13 oder 14, wobei die mehreren Speicherzellen (MC) eine erste Speicherzelle und eine zweite Speicherzelle aufweisen, die entlang der ersten Achse zueinander benachbart sind, wobei die IC-Vorrichtung eine Isolationsstruktur zwischen der ersten Speicherzelle und der zweiten Speicherzelle aufweist.
  16. IC-Vorrichtung nach Anspruch 13 oder 14, wobei die mehreren Speicherzellen (MC) eine erste Speicherzelle und eine zweite Speicherzelle aufweisen, die entlang der ersten Achse zueinander benachbart sind, wobei die jeweilige erste Wortleitung (WL) und die jeweilige zweite Wortleitung (WL), die elektrisch mit der ersten Speicherzelle gekoppelt sind, über der ersten Speicherzelle und der zweiten Speicherzelle angeordnet sind, und wobei die jeweilige erste Wortleitung (WL) und die jeweilige zweite Wortleitung (WL), die elektrisch mit der zweiten Speicherzelle gekoppelt sind, unter der ersten Speicherzelle und der zweiten Speicherzelle angeordnet sind.
  17. IC-Vorrichtung nach einem der Ansprüche 11 bis 16, wobei die mehreren Speicherzellen (MC) in mehreren übereinander gestapelten Speicherschichten angeordnet sind.
  18. IC-Vorrichtung nach Anspruch 17, wobei die mehreren Speicherschichten mehrere übereinander angeordnete Stapel von Speicherelementen (ME) aufweisen, wobei, in jedem Stapel von den mehreren Stapeln, - jedes der Speicherelemente (ME) eine Kanalstruktur und einen Speicherfilm aufweist, der sich um die Kanalstruktur herum erstreckt, und - eine gemeinsame Gatestruktur sich um die Speicherfilme und die Kanalstrukturen aller Speicherelemente in diesem Stapel erstreckt.
  19. IC-Vorrichtung nach Anspruch 17 oder 18, wobei die mehreren Bitleitungen (BL) und die mehreren leitfähigen Hilfsleitungssätze (NC) in einer Stufenstruktur mit mehreren Stufen angeordnet sind, die den mehreren Speicherschichten entsprechen.
  20. Verfahren in einer Leseoperation (1620) einer Speicherzelle (MC) mit mehreren Speichersträngen, die parallel zwischen einer Bitleitung (BL) und einer Sourceleitung (SL) gekoppelt sind, wobei jeder der mehreren Speicherstränge mehrere Speicherelemente (Me) aufweist, die in Reihe zwischen der Bitleitung (BL) und der Sourceleitung (SL) gekoppelt sind, und wobei jedes Speicherelement (ME) der mehreren Speicherelemente von jedem der Speicherstränge so programmierbar ist, dass es verschiedene Widerstandswerte aufweist, umfassend: Einschalten (1625) jedes der Speicherelemente (ME) von jedem der Speicherstränge der Speicherzelle (MC); und Erfassen (1627) eines Gesamtwiderstandswertes der Speicherzelle (MC), um in der Speicherzelle gespeicherte Daten zu erfassen.
DE102021106752.9A 2020-05-29 2021-03-19 Speichervorichtung, integrierte schaltungsvorrichtung und verfahren Active DE102021106752B4 (de)

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US17/198,675 2021-03-11
US17/198,675 US11450362B2 (en) 2020-05-29 2021-03-11 Memory device, integrated circuit device and method

Publications (2)

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DE (1) DE102021106752B4 (de)
TW (1) TWI758183B (de)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7668019B2 (en) 2006-11-28 2010-02-23 Samsung Electronics Co., Ltd. Non-volatile memory device and erasing method thereof
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US20190096479A1 (en) 2017-09-25 2019-03-28 Samsung Electronics Co., Ltd. Nonvolatile method device and sensing method of the same
CN110476209A (zh) 2019-06-28 2019-11-19 长江存储科技有限责任公司 三维存储器件中的存储器内计算

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7457156B2 (en) 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
US7170784B2 (en) * 2005-04-01 2007-01-30 Sandisk Corporation Non-volatile memory and method with control gate compensation for source line bias errors
TWI333207B (en) 2007-05-30 2010-11-11 Ind Tech Res Inst Magnetic memory cell with multiple-bit in stacked structure and magnetic memory device
KR101258268B1 (ko) * 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
JP2010033642A (ja) 2008-07-28 2010-02-12 Toshiba Corp 半導体記憶装置
US7830693B2 (en) * 2008-11-12 2010-11-09 Seagate Technology Llc NAND based resistive sense memory cell architecture
KR101328261B1 (ko) * 2012-01-20 2013-11-14 세종대학교산학협력단 3차원 저항 변화 메모리 및 그 구동방법
KR101965686B1 (ko) 2012-02-27 2019-04-04 삼성전자주식회사 수직형 저항 메모리 장치의 읽기 방법
KR20130127180A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 저항성 랜덤 액세스 메모리의 소거 방법
US8982647B2 (en) * 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9601194B2 (en) * 2014-02-28 2017-03-21 Crossbar, Inc. NAND array comprising parallel transistor and two-terminal switching device
US9425237B2 (en) * 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9305648B2 (en) * 2014-08-20 2016-04-05 SanDisk Technologies, Inc. Techniques for programming of select gates in NAND memory
US9691478B1 (en) * 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
US10559344B2 (en) * 2016-09-16 2020-02-11 Aspiring Sky Co. Limited Hybrid non-volatile memory devices with static random access memory (SRAM) array and non-volatile memory (NVM) array
US9997253B1 (en) * 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
KR102400098B1 (ko) * 2017-01-25 2022-05-23 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법
JP2019053804A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体記憶装置
KR102505929B1 (ko) * 2018-04-25 2023-03-06 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102575476B1 (ko) * 2018-07-11 2023-09-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법, 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
DE102019120605B4 (de) * 2018-08-20 2022-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Speicherschaltung und verfahren zu deren herstellung
KR102564566B1 (ko) * 2018-11-02 2023-08-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7668019B2 (en) 2006-11-28 2010-02-23 Samsung Electronics Co., Ltd. Non-volatile memory device and erasing method thereof
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US20140040838A1 (en) 2012-08-01 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods For Making A Mask For An Integrated Circuit Design
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US20150278429A1 (en) 2014-04-01 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Integrated Circuit Manufacturing
US20190096479A1 (en) 2017-09-25 2019-03-28 Samsung Electronics Co., Ltd. Nonvolatile method device and sensing method of the same
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