TWI758183B - 記憶體裝置、積體電路裝置及記憶體裝置的操作方法 - Google Patents

記憶體裝置、積體電路裝置及記憶體裝置的操作方法 Download PDF

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TWI758183B
TWI758183B TW110116984A TW110116984A TWI758183B TW I758183 B TWI758183 B TW I758183B TW 110116984 A TW110116984 A TW 110116984A TW 110116984 A TW110116984 A TW 110116984A TW I758183 B TWI758183 B TW I758183B
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Abstract

一種記憶體裝置包括位元線、源極線、多個字元線及記憶體胞元。記憶體胞元包括並聯耦合於位元線與源極線之間的多個記憶串。所述多個記憶串中的每一者包括串聯耦合於位元線與源極線之間且對應地電性耦合至所述多個字元線的多個記憶元件。

Description

記憶體裝置、積體電路裝置及記憶體裝置的操作方法
在本揭露的實施例中闡述的技術大體來說涉及一種裝置、電路裝置及方法，更具體來說，涉及一種記憶體裝置、積體電路裝置及記憶體裝置的操作方法。
積體電路(integrated circuit，IC)裝置包括以IC佈局圖表示的若干個半導體裝置。IC佈局圖是階層式的，且包括根據半導體裝置設計規範施行更高階功能的模組。模組通常是由胞元的組合構建而成，所述胞元中的每一者表示被配置成執行特定功能的一或多個半導體結構。具有預先設計的佈局圖的胞元(有時被稱為標準胞元)被儲存在標準胞元庫(為簡單起見，在後文中稱為「庫」或「胞元庫」)中且可由各種工具(例如電子設計自動化(electronic design automation，EDA)工具)存取，以產生、最佳化及驗證IC的設計。半導體裝置及胞元的例子對應地包括記憶體裝置及記憶體胞元。
本揭露提供一種記憶體裝置，其包括位元線、源極線、字元線以及記憶體胞元。記憶體胞元包括並聯耦合於位元線與源極線之間的記憶串。記憶串中的每一者包括記憶元件，記憶元件串聯耦合於位元線與源極線之間且對應地電性耦合至多個字元線。
本揭露提供一種積體電路裝置，其包括源極線、字元線組、位元線、輔助導電線組以及記憶體胞元。字元線組各自包括第一字元線及第二字元線。輔助導電線組各自包括第一輔助導電線及第二輔助導電線。記憶體胞元各自電性耦合至：源極線當中的對應的源極線、字元線組當中的對應的字元線組中的第一字元線及第二字元線、位元線當中的對應的位元線，以及輔助導電線組當中的對應的輔助導電線組中的第一輔助導電線及第二輔助導電線。記憶體胞元中的每一者包括第一記憶元件、第二記憶元件、第三記憶元件以及第四記憶元件。第一記憶元件電性耦合於對應的位元線與對應的第一輔助導電線之間，且具有電性耦合至對應的第一字元線的控制端子。第二記憶元件電性耦合於對應的源極線與對應的第二輔助導電線之間，且具有電性耦合至對應的第一字元線的控制端子。第三記憶元件電性耦合於對應的源極線與對應的第一輔助導電線之間，且具有電性耦合至對應的第二字元線的控制端子。第四記憶元件電性耦合於對應的位元線與對應的第二輔助導電線之間，且具有電性耦合至對應的第二字元線的 控制端子。
本揭露提供一種記憶體裝置的操作方法，包括：在具有記憶串的記憶體胞元的讀取操作中，記憶串並聯耦合於位元線與源極線之間，其中記憶串中的每一者包括串聯耦合於位元線與源極線之間的記憶元件，且其中記憶串中的每一者的記憶元件中的每一記憶元件可被程式化成具有不同的電阻值，導通記憶體胞元的記憶串中的每一者的記憶元件中的每一者，以及偵測記憶體胞元的總電阻值以偵測記憶體胞元中所儲存的資料。
100、500、1100:記憶體裝置
102:控制器
104:記憶陣列
112:字元線驅動器
114:源極線驅動器
116:位元線驅動器
118:感測放大器(SA)
120:記憶體內計算(CiM)電路
200、300、MC、MC11、MC12、MC13、MC21、MC22、MC23:記憶體胞元
201、20q、301、302:記憶串
303、304:中間節點
600:IC裝置/半導體裝置
601、602、603、604、605、606、622、623、624、625、626、627、628、629、862、863、864、865、866、971、972、973、974、975、976、977、979、1062、1063、1064、1065、1066、1067、1211、1212、1213、1214、1215、1216、1217、1218、1221、1222、1223、1224、1225、1226、1227、1228:通孔結構
610、710、720、730、810、820、830、1010、1020、1030:記憶陣列層
611、637、737、811、821、831、837、1011、1021、1031、1037:隔離層
612、812、822、832、1012、1022、1032:有效區層
613、813、823、833、1013、1023、1033:源極/汲極接觸層
618、619、818、819A、819B、819C、819D、1019A、1019B、1019C、1019D、1202:隔離結構
642、842、1042:記憶體層
643:閘極接觸件
700、1000、1200A、1200B:半導體裝置
707、708、709、NC1、NC2、NC11、NC12、NC21、NC22、NC31、NC32:輔助線
780:區
800:部分/半導體裝置部分/半導體裝置
800B:電晶體
800F:半導體裝置部分/半導體裝置
807:基板
814:源極/汲極
815:源極/汲極
816、817、826、827、828、829、1016、1017、1026、1027、1028、1029:源極/汲極接觸件
834、835、836:閘極接觸件/接觸件
840、940:階梯形結構
844、845、846、1044、1045、1046:閘極電極
847、848、849、851、852、853、854、855、856:通道/堆疊通道
857、858、859:字元線
950、BWL1、BWL2:底部字元線
951:周邊電路
981、982、983、984、985、986、987、988、989:導電線
1000A:、1000B、1000C、1000D、1000E、1000F、1000G:結構
1001、1002、1003:孔或開口
1040:導電材料/階梯形結構
1054、1055、1056:通道
1300、1400、1500、1600:方法
1305、1310、1405、1410、1415、1420、1425、1505、1510、1515、1520、1615、1617、1625、1627:操作
1610:程式化操作
1620:讀取操作
1700:電子設計自動化(EDA)系統/系統
1702:硬體處理器/處理器
1704:非暫時性電腦可讀取儲存媒體/儲存媒體/電腦可讀取儲存媒體
1706:電腦程式碼/指令
1707:標準胞元庫
1708:匯流排
1710:I/O介面
1712:網路介面
1714:網路/系統網路
1742:使用者介面(UI)
1800:積體電路(IC)製造系統/系統
1820:設計廠
1822:IC設計佈局圖/設計佈局圖
1830:光罩廠
1832:資料準備/光罩資料準備
1844:光罩製作
1845:光罩
1850:IC製造商/製作商
1852:製作工具
1853:半導體晶圓
1860:IC裝置
BL、BL1、BL2、BL3、BLk:位元線
C、D、EF:平面
G11、G12、G21、G22:閘極
ME11、ME1q、MEn1、MEnq、T11:記憶元件
NCp:輔助線/輔助導電線
nWL1、nWLm-1、nWLm:字元線組
pNC1、pNC2、pNCk:輔助導電線組
R、2R:電阻值
S11、S12、S12’、S13、S14、S21、S22、S23、S24:導體
SL、SL1、SL2、SL3、SLm-1、SLm:源極線
T11’、T12’、T21’、T22’:已導通電晶體/電晶體
T12、T21、T22:記憶元件/電晶體
WL0、WL1、WL2、WL3、WL4、WL5、WLn:字元線
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本領域中的標準慣例，各種特徵未必按比例繪製。事實上，為清晰論述起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的記憶體裝置的示意性方塊圖。
圖2是根據一些實施例的記憶體胞元的示意性方塊圖。
圖3是根據一些實施例的記憶體胞元的示意性電路圖。
圖4A包括根據一些實施例的處於各種經程式化狀態中的記憶體胞元的示意性電路圖。
圖4B是示出根據一些實施例的處於各種經程式化狀態中的記憶體胞元的不同總電阻值的圖。
圖5是根據一些實施例的記憶體裝置的示意性電路圖。
圖6是根據一些實施例的半導體裝置的示意性立體圖。
圖7是根據一些實施例的半導體裝置的示意性立體圖。
圖8A是根據一些實施例的半導體裝置的一部分的示意性立體圖。
圖8B是根據一些實施例的半導體裝置的一部分的示意性分解立體圖。
圖8C是根據一些實施例的半導體裝置的一部分的沿著圖8A中的平面C截取的示意性剖視圖。
圖8D是根據一些實施例的半導體裝置的一部分的沿著圖8A中的平面D截取的示意性剖視圖。
圖8E是根據一些實施例的半導體裝置的一部分的沿著圖8A中的平面EF截取的示意性剖視圖。
圖8F是根據一些實施例的半導體裝置的一部分的沿著圖8A中的平面EF截取的示意性剖視圖。
圖8G是根據一些實施例的半導體裝置的一部分的示意性立體圖。
圖9是根據一些實施例的半導體裝置的示意性立體圖。
圖10A至圖10H是根據一些實施例的在製造期間的各個階段的半導體裝置的示意性立體圖。
圖11是根據一些實施例的記憶體裝置的示意性電路圖。
圖12A是根據一些實施例的半導體裝置的示意性立體 圖。
圖12B是根據一些實施例的半導體裝置的示意性立體圖。
圖13是根據一些實施例的方法的流程圖。
圖14是根據一些實施例的方法的流程圖。
圖15是根據一些實施例的方法的流程圖。
圖16是根據一些實施例的方法的流程圖。
圖17是根據一些實施例的EDA系統的方塊圖。
圖18是根據一些實施例的IC製造系統及與IC製造系統相關聯的IC製造流程的方塊圖。
以下揭露內容提供用於實施所提供標的的不同特徵的諸多不同的實施例或例子。以下闡述組件、材料、值、步驟、操作、排列等的具體例子以簡化本揭露。當然，該些僅為實例而非旨在進行限制。亦可涵蓋其他組件、值、操作、材料、排列等。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。此外，本揭露可能在各種例子中重複使用參考編號及/或字母。此種重複使用 是出於簡潔及清晰的目的，而非自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「位於...下」、「位於...下方」、「下部的」、「位於...上方」、「上部的」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一(其他)元件或特徵的關係。除圖中所繪示的取向外，所述空間相對性用語亦旨在囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文所使用的空間相對性描述語可同樣相應地進行解釋。
記憶體胞元包括並聯耦合於位元線與源極線之間的多個記憶串。每一記憶串包括多個記憶元件，所述多個記憶元件串聯耦合於位元線與源極線之間且對應地電性耦合至多個字元線。每一記憶元件可被程式化成具有不同的電阻值。每一記憶串的電阻值根據記憶串中的記憶元件的電阻值而變化。記憶體胞元的總電阻值根據記憶串的電阻值而變化。因此，記憶體胞元可被程式化成具有不同的總電阻值，不同的總電阻值對應於記憶體胞元中所儲存的不同資料。換言之，記憶體胞元是多位準胞元(multi-level cell，MLC)。在一些實施例中，包括多個所述記憶體胞元的記憶體裝置被配置成MLC記憶體以儲存資料。在一或多個實施例中，MLC記憶體更被配置成進行記憶體內計算(computing in-memory，CiM)。在至少一個實施例中，可達成包括但不限於更大的記憶體窗口、更好的計算效能等一或多個優點。
圖1是根據一些實施例的記憶體裝置100的示意性方塊圖。記憶體裝置是一種類型的IC裝置。在至少一個實施例中，記憶體裝置是個別IC裝置。在一些實施例中，記憶體裝置包括為更大IC裝置的一部分，所述更大IC裝置包括除記憶體裝置之外的用於其他功能的電路系統。
記憶體裝置100包括至少一個記憶體胞元MC及控制器(亦被稱為「控制電路」)102，所述控制器被耦合成控制記憶體胞元MC的操作。在圖1中的示例性配置中，記憶體裝置100包括以多個行及多個列而排列成記憶陣列104的多個記憶體胞元MC。每一記憶體胞元MC包括多個記憶元件，如本文中所述。
記憶體裝置100更包括：多個字元線及多個源極線，沿著記憶陣列104的列延伸；以及多個位元線及多個輔助導電線(在本文中亦被稱為「輔助線」)，沿著記憶陣列104的行延伸。字元線在本文中被通稱為WL，源極線在本文中被通稱為SL，位元線在本文中被通稱為BL，且輔助線在本文中被通稱為NC。舉例而言，記憶體裝置100包括：m個源極線，被標記為SL1、...SLm-1、SLm；k個位元線，被標記為BL1、BL2...BLk；m個字元線組nWL1、...nWLm-1、nWLm，各自包括n個字元線；及k個輔助導電線組pNC1、pNC2...pNCk，各自包括p個輔助線。k、m、n、p中的每一者是等於或大於2的自然數。
記憶體胞元MC中的每一者藉由對應的源極線、對應的 位元線、對應的字元線組及對應的輔助導電線組耦合至控制器102。字元線WL被配置成傳輸記憶體胞元MC的位址或記憶體胞元MC中的記憶元件的位址以供讀取及/或寫入等。字元線WL有時被稱為「位址線」。源極線SL、位元線BL及/或輔助線NC被配置成傳輸將寫入至記憶體胞元MC或記憶體胞元MC中的記憶元件及/或自記憶體胞元MC或記憶體胞元MC中的記憶元件讀取的資料，所述記憶體胞元MC或記憶體胞元MC中的記憶元件是由對應的字元線WL上的位址等指示。源極線SL、位元線BL及/或輔助線NC有時被稱為「資料線」。記憶體裝置100中的字元線WL及/或位元線BL及/或源極線SL及/或輔助線NC的各種數目處於各種實施例的範圍內。
在圖1中的示例性配置中，控制器102包括字元線驅動器112、源極線驅動器114、位元線驅動器116、感測放大器(sense amplifier，SA)118及記憶體內計算(CiM)電路120，上述組件被配置成執行讀取操作或寫入操作中的至少一者。在至少一個實施例中，控制器102更包括：一或多個時脈產生器，用於為記憶體裝置100的各種組件提供時脈訊號；一或多個輸入/輸出(input/output，I/O)電路，用於與外部裝置交換資料；及/或一或多個控制器，用於控制記憶體裝置100中的各種操作。
字元線驅動器112(亦被稱為「WL解碼器」)經由字元線WL耦合至記憶陣列104。字元線驅動器112被配置成對被選擇以在讀取操作或寫入操作中存取的記憶體胞元MC或記憶體胞 元MC中的記憶元件的列位址進行解碼。字元線驅動器112被配置成向與經解碼列位址對應的被選擇字元線WL供應一組電壓，且向其他的(未被選擇字元線WL)供應一組不同的電壓。源極線驅動器114(亦被稱為「SL解碼器」)經由源極線SL耦合至記憶陣列104。位元線驅動器116(亦被稱為「BL解碼器」)經由位元線BL耦合至記憶陣列104。
在至少一個實施例中，位元線驅動器116更經由輔助線NC耦合至記憶陣列104。在一些實施例中，控制器102包括經由輔助線NC耦合至記憶陣列104的單獨的NC驅動器或解碼器(未示出)。源極線驅動器114及/或位元線驅動器116及/或NC驅動器被配置成對被選擇以在讀取操作或寫入操作中存取的記憶體胞元MC或記憶體胞元MC中的記憶元件的行位址進行解碼。源極線驅動器114及/或位元線驅動器116及/或NC驅動器被配置成向與被選定記憶體胞元MC或記憶體胞元MC中的被選定記憶元件對應的被選定源極線SL、被選定位元線BL及/或被選定輔助線NC供應一組電壓，且向另一者(未被選定源極線SL、未被選定位元線BL及未被選定輔助線NC)供應一組不同的電壓。舉例而言，在寫入操作(亦被稱為「程式化操作」)中，源極線驅動器114及/或位元線驅動器116及/或NC驅動器被配置成跨越記憶元件供應寫入電壓(亦被稱為「程式化電壓」)，所述記憶元件被選定以對被選定記憶元件進行寫入以程式化。在一些實施例中，SA 118經由位元線BL耦合至記憶陣列104。在讀取操作 中，源極線驅動器114被配置成向被選定源極線SL供應讀取電壓，且SA 118被配置成感測自所存取的記憶體胞元MC讀取且經由被選定對應位元線BL檢索的資料。在一些實施例中，SA 118經由源極線SL耦合至記憶陣列104。在讀取操作中，控制器102被配置成對被選定位元線BL施加讀取電壓，且SA 118被配置成感測自所存取的記憶體胞元MC讀取且經由被選定對應源極線SL檢索的資料。
在至少一個實施例中，CiM電路120耦合至SA 118以接收自記憶陣列104的一或多個記憶體胞元MC讀取的資料。CiM電路120被配置成基於自所述一或多個記憶體胞元MC讀取的資料且亦基於一或多個控制訊號執行一或多個數學運算及/或邏輯運算。所述一或多個控制訊號是自控制器102中的其他內部控制電路系統(未示出)及/或自外部控制電路系統接收。在一些實施例中，控制器102被配置成將由CiM電路120執行的一或多個數學運算及/或邏輯運算與本文中所述的一或多個讀取操作及/或一或多個寫入操作協調，以執行一或多個記憶體內計算(CiM)操作。在至少一個實施例中，由於可避免已成為效能及能量效率兩者的瓶頸的記憶體與處理器之間的來回資料移動，因此CiM操作優於此種來回移動資料的其他方式。示例性CiM應用包括但不限於人工智慧、影像辨識、用於機器學習的神經網路等。在一些實施例中，省略CiM電路120且記憶體裝置100被配置成儲存資料。所述記憶體裝置配置是例子，且其他記憶體裝置配置處於各 種實施例的範圍內。
圖2是根據一些實施例的記憶體胞元200的示意性方塊圖。在至少一個實施例中，記憶體胞元200對應於記憶體裝置100中的記憶體胞元MC中的一者。
在圖2中，記憶體胞元200耦合至源極線SL、位元線BL、包括n個字元線WL1至WLn的字元線組以及包括p個輔助線NC1至NCp的輔助導電線組。在至少一個實施例中，源極線SL對應於記憶體裝置100中的源極線SL1、...SLm-1、SLm中的一者，位元線BL對應於記憶體裝置100中的位元線BL1、BL2...BLk中的一者，字元線組WL1至WLn對應於記憶體裝置100中的字元線組nWL1、...nWLm-1、nWLm中的一者，且輔助導電線組NC1至NCp對應於記憶體裝置100中的輔助導電線組pNC1、pNC2...pNCk中的一者。
記憶體胞元200包括並聯耦合於位元線BL與源極線SL之間的多個記憶串。在圖2中的示例性配置中，記憶體胞元200包括q個記憶串，所述q個記憶串中的兩者由201、20q指示，其中q是等於或大於2的自然數。所述多個記憶串中的每一者包括多個記憶元件，所述多個記憶元件串聯耦合於位元線BL與源極線SL之間且對應地電性耦合至所述多個字元線。舉例而言，記憶串201包括串聯耦合於位元線BL與源極線SL之間的多個記憶元件ME11至MEn1。記憶元件ME11至ME1n對應地耦合至字元線WL1至WLn。在另一例子中，記憶串20q包括串聯耦 合於位元線BL與源極線SL之間的多個記憶元件ME1q至MEnq。記憶元件ME1q至MEnq對應地耦合至字元線WL1至WLn。在一些實施例中，記憶串201中的記憶元件ME11至ME1n的次序及/或記憶串20q中的記憶元件ME1q至MEnq的次序不一定是如圖2中的示例性配置中所展示。
記憶體胞元200中的每一記憶元件可被程式化成具有不同的電阻值。每一記憶串的電阻值根據記憶串中的記憶元件的電阻值而變化。舉例而言，記憶串201具有與記憶串201中的記憶元件ME11至MEn1的電阻值之和對應的電阻值。在記憶元件ME11至MEn1的各種電阻值下，記憶串201具有對應的各種電阻值。舉另一例子，在記憶元件ME1q至MEnq的各種電阻值下，記憶串20q具有對應的各種電阻值。並聯耦合於位元線BL與源極線SL之間的記憶串201至20q的各種電阻值帶來記憶體胞元200的各種總電阻值。因此，記憶體胞元200可被程式化成具有與記憶體胞元200中所儲存的不同資料對應的不同的總電阻值。
可被程式化成具有不同的電阻值的記憶元件的例子包括但不限於包括電荷儲存材料或浮置閘極的電阻式隨機存取記憶體(resistive random access memory，ReRAM或RRAM)、磁性RAM(magnetic RAM，MRAM)、相變記憶體(phase change memory，PCM)、快閃記憶體等。例如2015年6月9日授權的美國專利第9,053,781號中能找到關於RRAM的細節，所述美國專 利的全部內容特此併入供參考。在一或多個實施例中，反或(NOR)閘及反及(NAND)閘快閃記憶體兩者皆適用於實施記憶體胞元200的記憶元件。RRAM、MRAM或PCM記憶元件包括與記憶體層電性串聯耦合的存取電晶體。記憶體層可被程式化成具有與記憶元件的兩個或更多個電阻值對應的兩個或更多個狀態。RRAM、MRAM或PCM記憶元件的存取電晶體的閘極對應於記憶元件的控制端子，且電性耦合至字元線WL1至WLn當中的對應的字元線。快閃記憶元件包括具有浮置閘極或電荷儲存層的電晶體。浮置閘極或電荷儲存層可被程式化成儲存與記憶元件的兩個或更多個電阻值對應的兩個或更多個電荷位準。快閃記憶元件的電晶體的閘極對應於記憶元件的控制端子，且電性耦合至字元線WL1至WLn當中的對應的字元線。記憶元件的其他類型或配置處於各種實施例的範圍內。
在一些實施例中，記憶體胞元200中的記憶元件中的每一者獨立於記憶體胞元200中的其他記憶元件而個別地可被程式化。在被選定記憶元件的被程式化操作中，例如藉由與控制器102對應的控制器經由對應的字元線對被選定記憶元件的控制端子施加導通電壓。舉例而言，對字元線WL1施加導通電壓並導通耦合至字元線WL1的記憶元件ME11，記憶元件ME11是被選定記憶元件及其他未被選定記憶元件，例如ME1q。例如藉由控制器跨越被選定記憶元件施加寫入電壓，但不抹除或擾動記憶體胞元200中的其他未被選定記憶元件(尤其是電性耦合至具有所 述導通電壓的字元線的未被選定記憶元件)的經程式化狀態。根據被選定記憶元件在對應記憶串中的排列之處，跨越被選定記憶元件自位元線BL、及輔助線NC1至NCp中的一者或自源極線SL、及輔助線NC1至NCp中的一者或自輔助線NC1至NCp中的兩者施加寫入電壓。輔助線NC1至NCp的數目及/或電性連接是根據每一記憶串中的記憶元件的數目n以及記憶體胞元200中的記憶串的數目q而定。在至少一個實施例中，輔助線NC1至NCp中的一者被耦合成將記憶體胞元200中的一個以上記憶元件程式化。
在讀取操作中，使輔助線NC1至NCp浮置，藉由控制器對字元線WL1至WLn施加導通電壓以導通記憶體胞元200的所有記憶元件，藉由控制器跨越位元線BL及源極線SL施加讀取電壓以使讀取電流流過記憶體胞元200的並聯耦合的記憶串201至20q。控制器被配置成例如藉由與SA 118對應的感測放大器偵測讀取電流，且基於所述讀取電流及讀取電壓確定記憶體胞元200的總電阻值。控制器更被配置成基於記憶體胞元200的所確定的總電阻值確定記憶體胞元200中所儲存的資料。
圖3是根據一些實施例的記憶體胞元300的示意性電路圖。在至少一個實施例中，記憶體胞元300對應於記憶體胞元200的n=p=q=2的配置。
在圖3中，記憶體胞元300包括排列於並聯耦合於源極線SL與位元線BL之間的記憶串301、302中的記憶元件T11、 T12、T21、T22。記憶元件T11、T12、T21、T22中的每一者可被程式化成具有不同的電阻值。在圖3中的示例性配置中，記憶元件T11、T12、T21、T22中的每一者是具有電荷儲存材料的電晶體。然而，如本文中所述，包括但不限於具有浮置閘極的RRAM、MRAM、PCM、快閃記憶體等其他類型的記憶元件處於各種實施例的範圍內。電晶體T11、T12、T21、T22的例子包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、P通道金屬氧化物半導體(P-channel metal-oxide semiconductor，PMOS)、N通道金屬氧化物半導體(N-channel metal-oxide semiconductor，NMOS)、雙極性接面電晶體(bipolar junction transistor，BJT)、高電壓電晶體、高頻率電晶體、P通道場效電晶體及/或N通道場效電晶體(P-channel/N-channel field effect transistor，PFET/NFET)、鰭型FET(FinFET)、具有隆起的源極/汲極的平面MOS電晶體、奈米片FET、奈米導線FET等。在關於圖3所述的示例性配置中，T11、T12、T21、T22是NMOS電晶體。包括PMOS電晶體而非NMOS電晶體的其他配置處於各種實施例的範圍內。
電晶體T11、T21電性串聯耦合於源極線SL與位元線BL之間且形成記憶串301。舉例而言，電晶體T11的第一源極/汲極電性耦合至位元線BL，電晶體T11的第二源極/汲極電性耦 合至中間節點303，電晶體T21的第一源極/汲極電性耦合至中間節點303，且電晶體T21的第二源極/汲極電性耦合至源極線SL。電晶體T12、T22電性串聯耦合於源極線SL與位元線BL之間且形成記憶串302。舉例而言，電晶體T22的第一源極/汲極電性耦合至位元線BL，電晶體T22的第二源極/汲極電性耦合至中間節點304，電晶體T12的第一源極/汲極電性耦合至中間節點304，且電晶體T12的第二源極/汲極電性耦合至源極線SL。電晶體T11、T12的閘極G11、G12電性耦合至字元線WL1。電晶體T21、T22的閘極G21、G22電性耦合至字元線WL2。輔助線NC1、NC2對應地電性耦合至中間節點303、304。電晶體T11、T12、T21、T22對應於記憶體胞元200的記憶元件，記憶串301、302對應於記憶體胞元200的記憶串201至20q，字元線WL1、WL2對應於記憶體胞元200的字元線WL1至WLn，且輔助線NC1、NC2對應於記憶體胞元200的輔助線NC1至NCp。
在被程式化操作中，電晶體T11、T12、T21、T22中的每一者獨立於記憶體胞元300中的其他記憶元件而個別地可被程式化。舉例而言，在電晶體T11的被程式化操作中，例如藉由與控制器102對應的控制器對字元線WL1施加導通電壓，並導通被選定電晶體T11以及未被選定電晶體T12。其他未被選定電晶體T21、T22保持關斷。當被選定電晶體T11導通時，藉由控制器跨越電晶體T11自位元線BL及輔助線NC1施加寫入電壓。寫入電壓的極性及/或電壓位準確定將被程式化至電晶體T11的狀 態或電阻值。在例子中，寫入電壓的較高電壓位準帶來與電晶體T11的低電阻值(例如R)對應的第一經程式化狀態，而寫入電壓的較低電壓位準帶來與電晶體T11的高電阻值(例如2R)對應的第二經程式化狀態。在至少一個實施例中，寫入電壓的各種電壓位準及/或極性使得可將電晶體T11自第一經程式化狀態切換至第二經程式化狀態，且反之亦然。儘管未被選定電晶體T12在電晶體T11的程式化操作期間亦被導通，但控制器被配置成使跨越電晶體T12的來自源極線SL及輔助線NC2的電壓不足以更改或擾動已被程式化於電晶體T12中的經程式化狀態。舉例而言，在電晶體T11的被程式化操作期間使源極線SL及輔助線NC2接地及/或浮置。可以與關於電晶體T11所述的方式類似的方式獨立於記憶體胞元300中的其他記憶元件將電晶體T12，T21、T22中的每一者個別地程式化。舉例而言，為將電晶體T12程式化，控制器被配置成跨越電晶體T12自源極線SL及輔助線NC2施加寫入電壓，而使位元線BL及輔助線NC1接地及/或浮置。為將電晶體T21程式化，控制器被配置成跨越電晶體T21自源極線SL及輔助線NC1施加寫入電壓，而使位元線BL及輔助線NC2接地及/或浮置。為將電晶體T22程式化，控制器被配置成跨越電晶體T22自位元線BL及輔助線NC2施加寫入電壓，而使源極線SL及輔助線NC1接地及/或浮置。所述電阻值R及2R及/或電晶體T11、T12、T21、T22中的每一者可被程式化從而所具有的經程式化狀態的數目是例子。其他配置處於各種實施例的 範圍內。舉例而言，在至少一個實施例中，電晶體T11、T12、T21、T22中的每一者可被程式化成具有與兩個以上電阻值對應的兩個以上經程式化狀態。在一或多個實施例中，電晶體T11、T12、T21、T22中的每一者可被程式化從而所具有的電阻值不同於R及/或2R。
在讀取操作中，藉由控制器對字元線WL1、WL2施加導通電壓以導通記憶體胞元300的所有電晶體T11、T12、T21、T22。當電晶體T11、T12、T21、T22被導通時，藉由控制器跨越位元線BL及源極線SL施加讀取電壓以使讀取電流流過記憶體胞元300的並聯耦合的記憶串301、302。舉例而言，藉由控制器對位元線BL施加讀取電壓，同時將源極線SL接地。在讀取操作期間使輔助線NC1至NCp浮置。控制器被配置成例如藉由與SA 118對應的感測放大器偵測讀取電流，並基於所述讀取電流及讀取電壓確定記憶體胞元300的總電阻值。控制器更被配置成基於記憶體胞元300的所確定的總電阻值確定記憶體胞元300中所儲存的資料，如關於圖4A至圖4B所述。
圖4A包括根據一些實施例的處於各種經程式化狀態中的記憶體胞元300的示意性電路圖。在圖4A中的示例性配置中，電晶體T11、T12、T21、T22中的每一者可被程式化成具有電阻值R或電阻值2R。其他配置處於各種實施例的範圍內。
在經程式化狀態1中，電晶體T11、T12、T21、T22中的每一者被程式化成具有電阻值R。記憶串301、302中的每一 者具有與每一記憶串中的電晶體的電阻值之和對應的電阻值2R。記憶體胞元300的總電阻值是並聯耦合的兩個電阻值2R的等效電阻值。換言之，記憶體胞元300的總電阻值是R。
在經程式化狀態2中，電晶體中的一者(例如，T12)被程式化成具有電阻值2R，而其他電晶體被程式化成具有電阻值R。記憶串301、302中的一者具有電阻值2R，而另一記憶串具有電阻值3R。記憶體胞元300的總電阻值是與電阻值3R並聯耦合的電阻值2R的等效電阻值。換言之，記憶體胞元300的總電阻值是1.2R。若不是電晶體T12而是電晶體T11、T21、T22當中的另一電晶體被程式化成具有電阻值2R，則此總電阻值保持不變。
在經程式化狀態3中，一個記憶串中的電晶體(例如，301)被程式化成具有電阻值2R，而其他記憶串中的電晶體(例如，302)被程式化成具有電阻值R。記憶串301具有電阻值4R，而記憶串302具有電阻值2R。記憶體胞元300的總電阻值是與電阻值4R並聯耦合的電阻值2R的等效電阻值。換言之，記憶體胞元300的總電阻值是1.33R。若記憶串302中的電晶體被程式化成具有電阻值2R，且記憶串301中的電晶體被程式化成具有電阻值R，則此總電阻值保持不變。
在經程式化狀態4中，在記憶串301、302中的每一者中，一個電晶體(例如T21、T12)被程式化成具有電阻值2R，而另一電晶體(例如T11、T22)被程式化成具有電阻值R。每一 記憶串301、302具有電阻值3R。記憶體胞元300的總電阻值是並聯耦合的兩個電阻值3R的等效電阻值。換言之，記憶體胞元300的總電阻值是1.5R。若電晶體T11而不是電晶體T21被程式化成具有電阻值2R，及/或電晶體T22而不是電晶體T12被程式化成具有電阻值2R，則此總電阻值保持不變。
在經程式化狀態5中，電晶體中的一者(例如T11)被程式化成具有電阻值R，而另一電晶體被程式化成具有電阻值2R。記憶串301、302中的一者具有電阻值3R，而另一記憶串具有電阻值4R。記憶體胞元300的總電阻值是與電阻值4R並聯耦合的電阻值3R的等效電阻值。換言之，記憶體胞元300的總電阻值是1.7R。若不是電晶體T11而是電晶體T12、T21、T22當中的另一電晶體被程式化成具有電阻值R，則此總電阻值保持不變。
在經程式化狀態6中，電晶體T11、T12、T21、T22中的每一者被程式化成具有電阻值2R。記憶串301、302中的每一者具有電阻值4R。記憶體胞元300的總電阻值是並聯耦合的兩個電阻值4R的等效電阻值。換言之，記憶體胞元300的總電阻值是2R。
圖4B是示出根據一些實施例的處於關於圖4A所述的各種經程式化狀態1至6中的記憶體胞元300的不同總電阻值的圖。
所述經程式化狀態1至6對應於記憶體胞元300中所儲 存的六個不同資料或邏輯狀態，且亦對應於六個不同的總電阻值R、1.2R、1.33R、1.5R、1.7R、2R。所述六個不同的總電阻值對應於在跨越位元線BL及源極線SL施加的讀取電壓下流過記憶體胞元300的讀取電流的不同值。基於藉由例如與SA 118對應的感測放大器偵測到的讀取電流的值，控制器被配置成確定記憶體胞元300的總電阻值及記憶體胞元300中所儲存的對應的資料或邏輯狀態。
在圖4B中，所述圖示出當記憶體胞元300按照自經程式化狀態1至經程式化狀態6的次序而自一個經程式化狀態切換至下一經程式化狀態時，記憶體胞元300的總電阻值線性地增大。在至少一個實施例中，此線性特性使得控制器能夠將經程式化狀態1至6中的每一者與相鄰的經程式化狀態可靠地區分開。在至少一個實施例中，此特徵使得可達成一或多個優點，所述一或多個優點包括但不限於更大的記憶體窗口、更好的計算效能。
圖5是根據一些實施例的記憶體裝置500的示意性電路圖。在一些實施例中，記憶體裝置500對應於記憶體裝置100。
記憶體裝置500包括排列成陣列的多個記憶體胞元MC11、MC12、MC21、MC22，所述陣列具有沿著第一軸(例如X軸)伸展的列及沿著第二軸(例如Y軸)伸展的行。Y軸橫向於X軸。在至少一個實施例中，Y軸垂直於X軸。記憶體裝置500更包括沿著X軸伸展的源極線SL1、SL2、SL3及字元線WL1、WL2、WL3、WL4以及沿著Y軸伸展的位元線BL1、BL2 及輔助線NC11、NC12、NC21、NC22。
記憶體胞元MC11、MC12、MC21、MC22中的每一者對應於記憶體胞元300。舉例而言，如圖5中所說明，記憶體胞元MC11包括電性耦合至位元線BL1、源極線SL1、輔助線NC11、NC12及字元線WL、WL2的電晶體T11、T12、T21、T22，耦合方式類似於關於記憶體胞元300所述的電晶體T11、T12、T21、T22電性耦合至位元線BL、源極線SL、輔助線NC1、NC2及字元線WL、WL2的方式。
在記憶體胞元MC11中，沿著X軸，電晶體T11在位元線BL1與輔助線NC11之間的排列反映出在與記憶體裝置500對應的實際半導體裝置或IC裝置中電晶體T11在位元線BL1與輔助線NC11之間的實體排列。沿著X軸，電晶體T22在位元線BL1與輔助線NC12之間的排列反映出在實際半導體裝置中電晶體T22在位元線BL1與輔助線NC12之間的實體排列。沿著X軸，電晶體T21在輔助線NC11與導體S11之間的排列反映出在實際半導體裝置中電晶體T21在輔助線NC11與導體S11之間的實體排列。導體S11電性耦合至源極線SL1。沿著X軸，電晶體T12在輔助線NC12與導體S12之間的排列反映出在實際的半導體裝置中電晶體T12在輔助線NC12與導體S12之間的實體排列。導體S12電性耦合至源極線SL1。沿著X軸，導體S11、輔助線NC11、位元線BL1、輔助線NC12及導體S12按照所列示次序的排列反映出在實際半導體裝置中導體S11、輔助線NC11、 位元線BL1、輔助線NC12及導體S12的實體排列。沿著Y軸，排列於源極線SL1與源極線SL2之間的一列中的電晶體T11、T12及另一列中的電晶體T21、T22、兩個列以及對應的字元線WL1、WL2的排列反映出在實際半導體裝置中電晶體T11、T12、T21、T22及字元線WL1、WL2在源極線SL1與源極線SL2之間的實體排列。
記憶體胞元MC12被配置成類似於記憶體胞元MC11。記憶體胞元MC12耦合至導體S12、輔助線NC21、位元線BL2、輔助線NC22及導體S13且相對於導體S12、輔助線NC21、位元線BL2、輔助線NC22及導體S13排列，耦合及排列的方式類似於記憶體胞元MC11耦合至導體S11、輔助線NC11、位元線BL1、輔助線NC12及導體S12且相對於導體S11、輔助線NC11、位元線BL1、輔助線NC12及導體S12排列的方式。導體S13電性耦合至源極線SL1。此外，記憶體胞元MC12耦合至字元線WL1、WL2且相對於字元線WL1、WL2排列，耦合及排列的方式類似於記憶體胞元MC11耦合至字元線WL1、WL2且相對於字元線WL1、WL2排列的方式。
記憶體胞元MC21被配置成類似於記憶體胞元MC11。記憶體胞元MC21耦合至導體S21、輔助線NC11、位元線BL1、輔助線NC12及導體S22且相對於導體S21、輔助線NC11、位元線BL1、輔助線NC12及導體S22排列，耦合及排列的方式類似於記憶體胞元MC11耦合至導體S11、輔助線NC11、位元線 BL1、輔助線NC12及導體S12且相對於導體S11、輔助線NC11、位元線BL1、輔助線NC12及導體S12排列的方式。導體S21、S22電性耦合至源極線SL2。此外，記憶體胞元MC21耦合至字元線WL3、WL4且相對於字元線WL3、WL4排列，耦合及排列的方式類似於記憶體胞元MC11耦合至字元線WL1、WL2且相對於字元線WL1、WL2排列的方式。
記憶體胞元MC22被配置成類似於記憶體胞元MC21。記憶體胞元MC22耦合至導體S22、輔助線NC2、位元線BL2、輔助線NC22及導體S23且相對於導體S22、輔助線NC2、位元線BL2、輔助線NC22及導體S23排列，耦合及排列的方式類似於記憶體胞元MC21耦合至導體S21、輔助線NC11、位元線BL1、輔助線NC12及導體S22且相對於導體S21、輔助線NC11、位元線BL1、輔助線NC12及導體S22排列的方式。導體S23電性耦合至源極線SL2。此外，記憶體胞元MC22耦合至字元線WL3、WL4且相對於字元線WL3、WL4排列，耦合及排列的方式類似於記憶體胞元MC21耦合至字元線WL3、WL4且相對於字元線WL3、WL4排列的方式。
位元線BL1、BL2及輔助線NC11、NC12、NC21、NC22中的每一者沿著Y軸跨越多個記憶體胞元連續地延伸，且電性耦合至多個記憶體胞元。導體S11、S21沿著Y軸對齊但彼此不連接。導體S12、S22沿著Y軸對齊但彼此不連接。導體S13、S23沿著Y軸對齊但彼此不連接。源極線SL1、SL2、SL3 及字元線WL1、WL2、WL3、WL4中的每一者沿著X軸跨越多個記憶體胞元連續地延伸，且電性耦合至多個記憶體胞元。在至少一個實施例中，本文中所述的一或多個優點可在記憶體裝置500中達成。
圖6是根據一些實施例的半導體裝置或IC裝置600的示意性立體圖。在至少一個實施例中，半導體裝置600對應於圖5中的記憶體裝置500的一部分。圖5及圖6中的對應元件由相同的參考編號指定。
半導體裝置600包括位於圖6中所示的結構之下的基板(未示出)。在一些實施例中，半導體裝置600的基板對應於關於圖8A至圖8G中的一或多者所述的基板。
半導體裝置600更包括沿著第三軸(例如Z軸)位於基板之上的記憶陣列層610，所述第三軸橫向於X軸及Y軸。在至少一個實施例中，Z軸垂直於X軸及Y軸。記憶陣列層610包括排列成陣列的各種記憶元件或電晶體，所述陣列具有沿著X軸的列及沿著Y軸的行，如圖1、圖5中的至少一者所述。在圖6中的示例性配置中，記憶陣列層610包括位於基板之上的隔離層611、位於隔離層611之上的有效區層612及位於有效區層612之上的源極/汲極接觸層613。隔離層611被配置成將有效區層612與基板隔離。在一些實施例中，例如當基板是介電基板時，省略隔離層611。
有效區層612包括記憶元件中的電晶體的源極/汲極及通 道。可看到數個源極/汲極且所述數個源極/汲極共同由圖6中的參考編號612指定。電晶體的通道在圖6中看不到，且位於沿著X軸彼此相鄰的源極/汲極之間且連接沿著X軸彼此相鄰的源極/汲極。在至少一個實施例中，源極/汲極及通道形成於沿著X軸伸展且沿著Y軸彼此間隔開的多個有效區(未示出)中。關於圖8A至圖8G中的一或多者闡述電晶體的位於有效區層612中的源極/汲極及通道的示例性配置。
記憶陣列層610更包括位於通道之上及相鄰的源極/汲極之間的閘極電極(未示出)。閘極接觸件643位於下伏的閘極電極之上且電性耦合至下伏的閘極電極。閘極接觸件643沿著Y軸排列成行或閘極區。同一行中的相鄰的閘極接觸件643及對應的下伏閘極電極彼此藉由隔離結構619電性隔離，隔離結構619沿著Y軸以一定的間隔排列。沿著X軸，一行中的閘極接觸件643與相鄰行中的閘極接觸件643被記憶陣列層610之上的隔離層637中的隔離結構隔開。記憶體層642沿著X軸排列於閘極接觸件643中的每一者的相對側上。記憶體層642進一步排列於閘極電極與對應通道之間。關於圖8A至圖8G中的一或多者闡述記憶陣列層610中的閘極電極及記憶體層的示例性配置。
源極/汲極接觸層613包括多個源極/汲極接觸件，所述多個源極/汲極接觸件位於有效區層612中的下伏的源極/汲極之上且電性耦合至有效區層612中的下伏的源極/汲極。源極/汲極接觸件中的數者沿著Y軸連續地延伸，且對應於本文中所述的各 種位元線及輔助線。舉例而言，源極/汲極接觸層613包括與圖5中的位元線BL1及輔助線NC11、NC12對應的位元線BL1及輔助線NC11、NC12。其他源極/汲極接觸件沿著Y軸排列成行，但彼此不連接。舉例而言，在圖6中被指定為S11的行包括與導體S11、S21對應且(如關於圖5所述)沿著Y軸對齊但彼此不連接的源極/汲極接觸件。舉另一例子，在圖6中被指定為S12的行包括與導體S12、S22對應且(如關於圖5所述)沿著Y軸對齊但彼此不連接的源極/汲極接觸件。沿著X軸，源極/汲極接觸件中的每一者藉由沿著Y軸伸展的隔離結構618與相鄰的閘極接觸件643及對應的記憶體層642電性隔離。示例性隔離結構618被指示為位於輔助線NC11的相對側上。關於圖8A至圖8G中的一或多者闡述源極/汲極接觸件的示例性配置。
半導體裝置600更包括位於記憶陣列層610之上的源極線SL1、SL2、SL3以及字元線WL0、WL1、WL2、WL3、WL4、WL5。半導體裝置600包括位於記憶陣列層610、源極線SL1、SL2、SL3以及字元線WL0、WL1、WL2、WL3、WL4、WL5之間的各種隔離層(未示出)。圖6中的字元線WL0對應於電性耦合至與圖5中的記憶體胞元MC11、MC12相鄰但位於記憶體胞元MC21、MC22的相對側上的記憶體胞元的字元線。圖6中的字元線WL5對應於電性耦合至與圖5中的記憶體胞元MC21、MC22相鄰但位於記憶體胞元MC11、MC12的相對側上的記憶體胞元的字元線。字元線WL1、WL2沿著Y軸排列於源 極線SL1與源極線SL2之間。字元線WL3、WL4沿著Y軸排列於源極線SL2與源極線SL3之間。源極線SL1沿著Y軸排列於字元線WL0與字元線WL1之間。源極線SL3沿著Y軸排列於字元線WL4與字元線WL5之間。
源極線SL1藉由通孔結構601、602電性耦合至位於記憶陣列層610中的對應電晶體的對應源極/汲極之上的源極/汲極接觸件。通孔結構601對應於圖5中的源極線SL1與導體S11之間的電性連接。通孔結構602對應於圖5中的源極線SL1與導體S12之間的電性連接。源極線SL2藉由通孔結構603、604電性耦合至位於記憶陣列層610中的對應電晶體的對應源極/汲極之上的源極/汲極接觸件。通孔結構603對應於圖5中的源極線SL2與導體S21之間的電性連接。通孔結構604對應於圖5中的源極線SL2與導體S22之間的電性連接。源極線SL3藉由通孔結構605、606電性耦合至位於記憶陣列層610中的對應電晶體的對應源極/汲極之上的源極/汲極接觸件。
字元線WL0藉由被共同指定為622的通孔結構電性耦合至位於記憶陣列層610中的對應電晶體的對應閘極電極之上的閘極接觸件。字元線WL1藉由通孔結構623、624電性耦合至位於記憶陣列層610中的對應電晶體的對應閘極電極之上的閘極接觸件。通孔結構623對應於圖5中的字元線WL1與電晶體T11的閘極之間的電性連接。通孔結構624對應於圖5中的字元線WL1與電晶體T12的閘極之間的電性連接。字元線WL2藉由通 孔結構625、626電性耦合至位於記憶陣列層610中的對應電晶體的對應閘極電極之上的閘極接觸件。通孔結構625對應於圖5中的字元線WL2與電晶體T21的閘極之間的電性連接。通孔結構626對應於圖5中的字元線WL2與電晶體T22的閘極之間的電性連接。字元線WL3藉由被共同指定為627的通孔結構電性耦合至位於記憶陣列層610中的對應電晶體的對應閘極電極之上的閘極接觸件。字元線WL4藉由被共同指定為628的通孔結構電性耦合至位於記憶陣列層610中的對應電晶體的對應閘極電極之上的閘極接觸件。字元線WL5藉由被共同指定為629的通孔結構電性耦合至位於記憶陣列層610中的對應電晶體的對應閘極電極之上的閘極接觸件。在至少一個實施例中，本文中所述的一或多個優點可在半導體裝置600中達成。
圖7是根據一些實施例的半導體裝置700的示意性立體圖。圖5、圖6及圖7中的對應元件由相同的參考編號指定。
半導體裝置700類似於半導體裝置600；然而，不像在半導體裝置600中一樣存在一個記憶陣列層，而是半導體裝置700包括沿著Z軸堆疊於彼此上的多個記憶陣列層。在圖7中的示例性配置中，半導體裝置700包括在基板(未示出)之上按照所列示次序堆疊於彼此之上的三個記憶陣列層710、720、730。記憶陣列層710對應於半導體裝置600中的記憶陣列層610。記憶陣列層720、730各自具有與記憶陣列層710類似的配置。與半導體裝置600的隔離層637對應的隔離層737位於記憶陣列層 730之上。半導體裝置700中的源極線SL1、SL2、SL3、字元線WL0、WL1、WL2、WL3、WL4、WL5及對應通孔結構的排列類似於半導體裝置600。
在半導體裝置700中，記憶陣列層710、720、730中對應的三個電晶體沿著Z軸堆疊於彼此上且具有共同的閘極電極。共同的閘極電極藉由共同通孔結構電性耦合至對應的字元線。舉例而言，通孔結構622、624、626、628中的每一者將對應的字元線WL0、WL1、WL2、WL4電性耦合至各自位於記憶陣列層710、720、730中的對應的記憶陣列層中的三個電晶體的對應的共同閘極電極。
在記憶陣列層710、720、730中的每一者中，半導體裝置700的源極/汲極接觸件包括沿著被指定為S11、S12的行以一定間隔排列的對齊但不連接的源極/汲極接觸件。記憶陣列層710、720、730中對應的三個電晶體的源極/汲極接觸件沿著Z軸堆疊於彼此上且共同電性耦合至對應的源極線。舉例而言，通孔結構601將對應的源極線SL1電性耦合至各自位於記憶陣列層710、720、730中的對應的記憶陣列層中的三個電晶體的對應源極/汲極接觸件。
在記憶陣列層710、720、730中的每一者中，半導體裝置700的源極/汲極接觸件更包括連續延伸的輔助線NC11、NC12及位元線BL1。舉例而言，三個連續輔助線707、708、709對應地排列於記憶陣列層710、720、730中。輔助線707、708、709 中的每一者對應於記憶體裝置500中的輔助線NC11。輔助線707、708、709藉由以下方式單獨電性耦合至半導體裝置700中的其他電路系統：在輔助線707、708、709的端部部分中配置階梯以形成階梯形結構且將輔助線707、708、709在階梯形結構中的端部部分電性耦合至具有不同高度的對應通孔結構。關於圖9闡述階梯形結構及對應通孔結構的示例性配置。
半導體裝置700包括三個記憶陣列層的所述配置是例子。半導體裝置700包括兩個或三個以上記憶陣列層的其他配置處於各種實施例的範圍內。在至少一個實施例中，本文中所述的一或多個優點可在半導體裝置700中達成。此外，在至少一個實施例中，半導體裝置700中的多個記憶陣列層的排列有利於增大記憶體密度。
圖8A至圖8G是根據一些實施例的半導體裝置的一部分800的各種圖。在至少一個實施例中，半導體裝置部分800對應於圖7中的半導體裝置700的區780。除非另有闡述，否則在圖7中具有對應組件的圖8A至圖8G中所示組件由圖7的相同的參考編號指定，或者由圖7的參考編號增大100來指定。除非另有闡述，否則在圖6中具有對應組件的圖8A至圖8G中所示組件由圖6的相同的參考編號指定，或者由圖6的參考編號增大200來指定。
圖8A是根據一些實施例的半導體裝置部分800的示意性立體圖。
半導體裝置部分800形成於基板807之上，在一或多個實施例中，基板807對應於半導體裝置700的基板。在一些實施例中，基板807包括介電基板、半導體晶圓、絕緣體上半導體(semiconductor-on-insulator，SOI)晶圓或磊晶晶圓。在一或多個實施例中，半導體晶圓、SOI晶圓或磊晶晶圓包括元素半導體材料或化合物半導體材料。元素半導體的例子包括但不限於Si或Ge。化合物半導體的例子包括但不限於SiGe、SiC、SiGeC、III-V族半導體或II-VI族半導體。
與記憶陣列層710、720、730對應的記憶陣列層810、820、830依序形成於基板807之上。記憶陣列層810、820、830中的每一者包括隔離層811、821、831、位於對應隔離層811、821、831之上的有效區層812、822、832及位於對應的有效區層812、822、832之上的源極/汲極接觸層813、823、833。隔離層837位於記憶陣列層830之上。隔離層811、821、831、837在圖式中被示意性地指定為標簽「隔離1」。在一些實施例中，例如當基板807是介電基板時，省略隔離層811。
有效區層812、822、832中的每一者包括對應的記憶陣列層810、820、830中的記憶元件的電晶體的源極/汲極及通道。舉例而言，有效區層812包括位於通道的相對側上的源極/汲極814、815。通道在圖8A中未示出，且關於圖8B加以闡述。有效區層812、822、832及對應源極/汲極在圖式中被示意性地指定為標簽「有效區」。
源極/汲極接觸層813、823、833中的每一者包括位於下伏的有效區層812、822、832中的對應源極/汲極之上的源極/汲極接觸件。舉例而言，源極/汲極接觸層813包括位於對應源極/汲極814、815之上的源極/汲極接觸件816、817。源極/汲極接觸件816、817藉由閘極電極的相對側上的隔離結構818與對應閘極電極電性隔離。隔離結構818在圖式中被示意性地指定為標簽「隔離2」。
閘極電極是沿著Z軸堆疊於彼此上且對應地排列於記憶陣列層810、820、830中的所有三個電晶體的共同閘極電極。半導體裝置部分800中包括兩個其他的類似的共同閘極電極。三個共同閘極電極在圖8A中未示出，且關於圖8E至圖8F加以闡述。與半導體裝置600的閘極接觸件643對應的閘極接觸件834、835、836位於對應的共同閘極電極之上且與對應的共同閘極電極電性接觸。閘極接觸件834、835、836中的每一者與對應的下伏的共同閘極電極有時被稱為閘極堆疊。閘極接觸件834、835、836及源極/汲極接觸件在圖式中被示意性地指定為標簽「導體」。具有三個閘極堆疊的所述排列是例子。三個以上閘極堆疊沿著Y軸排列成行的其他配置處於各種實施例的範圍內。在一些實施例中，閘極接觸件834、835、836不是單獨形成的元件，而是下伏的共同閘極電極的頂部部分。
與接觸件834、835、836對應的閘極堆疊藉由與半導體裝置600的隔離結構619對應的隔離結構819A至819D彼此電 性隔離且與包括半導體裝置部分800的半導體裝置中的其他電路系統電性隔離。隔離結構819A至819D在圖式中被示意性地指定為標簽「隔離3」。在一些實施例中，「隔離1」、「隔離2」及「隔離3」中的兩者或更多者包含不同的材料。在一些實施例中，「隔離1」、「隔離2」及「隔離3」中的兩者或更多者包含相同的材料。
記憶體層842環繞本文中所述的通道，且沿著X軸排列於隔離層837與閘極接觸件834、835、836之間。記憶體層842在圖式中被示意性地指定為標簽「記憶膜」。
記憶陣列層810中的源極/汲極接觸件816及記憶陣列層820、830中的上覆的源極/汲極接觸件826、828對應於半導體裝置700中的對應的記憶陣列層710、720、730中的三個連續延伸的位元線BL1。記憶陣列層810中的源極/汲極接觸件817及記憶陣列層820、830中的上覆的源極/汲極接觸件827、829對應於半導體裝置700中的對應的記憶陣列層710、720、730中的三個連續延伸的輔助線NC12。半導體裝置部分800包括圖8A中示意性說明的階梯形結構840，階梯形結構840用於對與源極/汲極接觸件816至817、826至829對應的連續延伸的位元線BL1及輔助線NC12與包括半導體裝置部分800的半導體裝置的其他電路系統進行電性耦合。關於圖8G闡述階梯形結構840的示例性配置。
圖8B是根據一些實施例的半導體裝置部分800中的電 晶體800B的示意性分解立體圖。電晶體800B對應於具有關於圖8A所述的源極/汲極814、815及對應源極/汲極接觸件816、817的電晶體。為簡單起見，圖8B中省略隔離結構818。半導體裝置部分800中或包括半導體裝置部分800的半導體裝置中的其他電晶體被配置成類似於電晶體800B。
電晶體800B包括沿著X軸在源極/汲極814、815之間延伸且連接源極/汲極814、815的通道847。記憶體層842在通道847周圍延伸。閘極電極844在記憶體層842及通道847周圍延伸。此排列有時被稱為閘極全包圍(gate-all-around，GAA)結構。儘管圖8B中未示出，但閘極電極844是沿著Z軸進一步向上且在位於電晶體800B之上的另外兩個電晶體的通道及記憶體層842周圍延伸的共同閘極電極。閘極電極844在圖式中被示意性地指定為標簽「閘極」。
在圖8B中的示例性配置中，記憶體層842包含電荷儲存材料。在跨越源極/汲極814、815施加預定寫入電壓且對閘極電極844施加預定導通電壓之後，正電荷或負電荷被儲存或捕獲於記憶體層842中且更改電晶體800B的臨限電壓。電晶體800B的臨限電壓對應於電晶體800B的電阻值。因應於不同的寫入電壓，將電荷的不同位準或量或極性儲存或捕獲於記憶體層中，從而帶來電晶體800B的不同的電阻值或經程式化狀態。如本文中所述，用於程式化及更改電晶體800B的電阻值的其他技術、材料或原理(例如RRAM、MRAM等)處於各種實施例的範圍 內。記憶體層842的示例性材料包括但不限於：氧化物/氮化物/氧化物(nitride/oxide/nitride，ONO)多層結構，包括被夾在兩個氧化矽層之間(sandwiched)的氮化矽層；氮化物/氧化物/氮化物(nitride/oxide/nitride，NON)多層結構；包括三個以上交替的氧化物層與氮化物層的多層結構；SiN；鐵磁材料等。
圖8C是根據一些實施例的半導體裝置部分800的示意性剖視圖，所述示意性剖視圖是沿著圖8A中的平面C穿過有效區層812截取且自上方查看。
在圖8C中，除關於圖8B所述的通道847之外，有效區層812更包括與另外兩個閘極堆疊對應的通道848、849。為簡單起見，圖8C中省略與通道848、849對應且連接的源極/汲極。記憶體層842在通道847、848、849中的每一者周圍延伸。閘極電極844、845、846中的每一者在環繞對應通道847、848、849的記憶體層842周圍延伸。閘極電極844、845彼此藉由隔離結構819B電性隔離。閘極電極845、846彼此藉由隔離結構819C電性隔離。閘極電極844、846藉由隔離結構819A、819D與其他電路系統電性隔離。
圖8D是根據一些實施例的半導體裝置部分800的示意性剖視圖，所述示意性剖視圖是沿著圖8A中的平面D穿過源極/汲極接觸層813截取且自上方查看。
在圖8D中，源極/汲極接觸件816沿著Y軸連續地延伸且對應於記憶陣列層810中的位元線BL1。源極/汲極接觸件816 在具有對應通道847、848、849的三個電晶體的下伏的源極/汲極之上延伸且與具有對應通道847、848、849的三個電晶體的下伏的源極/汲極電性接觸。源極/汲極接觸件817沿著Y軸連續地延伸且對應於記憶陣列層810中的輔助線NC12。源極/汲極接觸件817在具有對應通道847、848、849的三個電晶體的另一下伏的源極/汲極之上延伸且與具有對應通道847、848、849的三個電晶體的另一下伏的源極/汲極電性接觸。源極/汲極接觸件816、817藉由隔離結構818與閘極電極844、845、846電性隔離。
圖8E是根據一些實施例的半導體裝置部分800的示意性剖視圖，所述示意性剖視圖是沿著圖8A中的平面EF穿過與閘極接觸件834、835、836對應的三個閘極堆疊截取。
在圖8E中，有效區層822包括通道851、852、853，且有效區層832包括對應地位於記憶陣列層810中的通道847、848、849之上的通道854、855、856。記憶體層842在圖8E中所示的九個通道中的每一者周圍延伸。閘極電極844是在環繞堆疊通道847、851、854的記憶體層842周圍延伸的共同閘極電極。閘極接觸件834位於閘極電極844之上且與閘極電極844電性接觸以形成第一閘極堆疊。閘極電極845是在環繞堆疊通道848、852、855的記憶體層842周圍延伸的共同閘極電極。閘極接觸件835位於閘極電極845之上且與閘極電極845電性接觸以形成第二閘極堆疊。閘極電極846是在環繞堆疊通道849、853、856的記憶體層842周圍延伸的共同閘極電極。閘極接觸件836位於閘極電極846 之上且與閘極電極846電性接觸以形成第三閘極堆疊。閘極堆疊彼此且與其他電路系統藉由隔離結構819A至819D電性隔離。
閘極接觸件834、835、836被配置成經由對應的通孔結構(例如，圖7中的通孔結構622、626、628)與對應的字元線(例如，圖7中的字元線WL0、WL2、WL4)電性耦合。在此排列中，字元線位於閘極堆疊之上。
圖8F是根據一些實施例的與圖8E類似的示意性剖視圖。
圖8F中的半導體裝置部分800F的配置是圖8E中的半導體裝置部分800的配置的替代形式。如本文中所述，在圖8E中的配置中，字元線位於閘極堆疊之上。在圖8F中的配置中，字元線位於閘極堆疊之下。在其他方面，半導體裝置部分800F類似於半導體裝置部分800。具體而言，半導體裝置部分800F包括字元線857、858、859，所述字元線857、858、859沿著X軸延伸並且位於對應閘極電極844、845、846之下且與對應閘極電極844、845、846電性接觸。字元線857、858、859有時被稱為「底部字元線」。在製作半導體裝置部分800F的製造製程中，在基板807之上沈積導電層，且然後將所述導電層圖案化以形成底部字元線857、858、859。接下來在底部字元線857、858、859之上依序沈積記憶陣列層810、820、830，且如本文中所述地執行進一步的製造製程以在已形成於基板807之上的底部字元線857、858、859之上形成閘極堆疊，且所述閘極堆疊與已形成於基板807之上的底部字 元線857、858、859電性接觸。在一些實施例中，藉由化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、鍍覆或其組合沈積用於形成底部字元線857、858、859的導電層。用於形成底部字元線857、858、859的導電層的示例性材料包括但不限於多晶矽、Al、Cu等。
雖然圖8E中的半導體裝置部分800包括位於閘極堆疊之上的字元線且圖8F中的半導體裝置部分800F包括位於閘極堆疊之下的字元線，但其他配置處於各種實施例的範圍內。舉例而言，如本文中關於圖12B所述，在一或多個實施例中，與記憶體裝置100或500對應的半導體裝置包括在閘極堆疊之上具有兩個字元線且閘極堆疊之下具有字元線的混合配置。
圖8G是根據一些實施例的半導體裝置部分800的示意性立體圖。圖8G中的視圖是沿著Y軸在與圖8A的方向相反的方向上查看。為簡單起見，圖8G中省略隔離結構818。
在圖8G中，詳細地示出階梯形結構840。階梯形結構840包括與記憶陣列層810、820、830中的連續延伸的位元線BL1及輔助線NC12對應的數個階梯。舉例而言，第一底部階梯對應於記憶陣列層810中的連續延伸的位元線BL1或源極/汲極接觸件816以及輔助線NC12或源極/汲極接觸件817。第二中部階梯對應於記憶陣列層820中的連續延伸的位元線BL1或源極/汲極接觸件826以及輔助線NC12或源極/汲極接觸件827。第三頂部階梯對應於記憶陣列層830中的連續延伸的位元線BL1或源極/汲極接觸件 828以及輔助線NC12或源極/汲極接觸件829。頂部階梯中的源極/汲極接觸件828、829具有沿著Y軸的最小尺寸，且對應地耦合至通孔結構866、867。中部階梯中的源極/汲極接觸件826、827具有沿著Y軸的中部尺寸，自頂部階梯突出且對應地耦合至通孔結構864、865。底部階梯中的源極/汲極接觸件816、817具有沿著Y軸的最長尺寸，自中部階梯突出且對應地耦合至通孔結構862、863。
通孔結構862、864、866沿著Z軸具有不同的高度。舉例而言，在底部階梯處耦合至源極/汲極接觸件816的通孔結構862具有較在中部階梯處耦合至源極/汲極接觸件826的通孔結構864大的高度，且通孔結構864具有較在頂部階梯處耦合至源極/汲極接觸件828的通孔結構866大的高度。在一或多個實施例中，通孔結構862、864、866的頂表面共面。因此，可在同一金屬層中形成導電線，且所述導電線對應地耦合至通孔結構862、864、866以單獨地將不同記憶陣列層810、820、830中的位元線BL1耦合至其他電路系統。
通孔結構863、865、867沿著Z軸具有不同的高度。舉例而言，在底部階梯處耦合至源極/汲極接觸件817的通孔結構866具有較在中部階梯處耦合至源極/汲極接觸件827的通孔結構865大的高度，且通孔結構865具有較在頂部階梯處耦合至源極/汲極接觸件829的通孔結構867大的高度。通孔結構863、865、867的頂表面共面，在一或多個實施例中。因此，可在同一金屬層中形成 導電線且所述導電線對應地耦合至通孔結構863、865、867以單獨地將不同記憶陣列層810、820、830中的輔助線NC12耦合至其他電路系統。在一些實施例中，通孔結構862、864、866的頂表面與通孔結構863、865、867的頂表面共面，且耦合至位元線BL1及輔助線NC12的導電線全部排列於同一金屬層中。在一或多個實施例中，通孔結構862、864、866的頂表面排列於與含有通孔結構863、865、867的頂表面的平面不同的平面中。因此，耦合至位元線BL1的導電線排列於金屬層中，且耦合至輔助線NC12的導電線排列於不同的金屬層中。在至少一個實施例中，本文中所述的一或多個優點可在半導體裝置部分800、半導體裝置部分800F或包括半導體裝置部分800或800F的半導體裝置中達成。
圖9是根據一些實施例的半導體裝置900的示意性立體圖。在至少一個實施例中，半導體裝置900包括與記憶體裝置500、半導體裝置700、半導體裝置部分800及半導體裝置部分800F中的一或多者對應的各種特徵。在圖7中具有對應組件的圖9中所示組件由圖7的相同的參考編號指定。在圖8A至圖8G中具有對應組件的圖9中所示組件由圖8A至圖8G的相同的參考編號指定。
半導體裝置900包括在基板(未示出)之上堆疊於彼此上的記憶陣列層810、820、830。在至少一個實施例中，基板對應於基板807。半導體裝置900更包括排列於記憶陣列層810、820、830之下但排列於基板之上的多個底部字元線950，此與關於圖8F 所述的半導體裝置部分800F類似。底部字元線950電性耦合至記憶陣列層810、820、830中的各種閘極堆疊的共同閘極電極，且亦電性耦合至周邊電路951以接收在記憶陣列層810、820、830中將被存取的記憶元件及/或記憶體胞元的位址訊號。
在一些實施例中，多個源極線(未示出)排列於記憶陣列層810、820、830之上且藉由通孔結構電性耦合至記憶陣列層810、820、830中的記憶元件或電晶體，如關於圖7所述。
半導體裝置900更包括階梯形結構940，階梯形結構940與階梯形結構840對應且被配置成將各種位元線BL及輔助線NC耦合至其他電路系統。位於階梯形結構940的階梯1至3上的位元線BL及輔助線NC電性耦合至位於階梯形結構940之上的一或多個金屬層上的對應的通孔結構及導電線。舉例而言，階梯形結構940的階梯上的輔助線NC電性耦合至示例性地指示為972、974的通孔結構，且然後電性耦合至第一金屬層中位於階梯形結構940之上的導電線981、982、983。階梯形結構940的階梯上的位元線BL電性耦合至示例性地指示為971、973、975至979的通孔結構，且然後電性耦合至第二金屬層中位於階梯形結構940之上的導電線984至989。在圖9中的示例性配置中，用於對輔助線NC進行佈線的第一金屬層不同於用於對位元線BL進行佈線的第二金屬層。舉例而言，用於對輔助線NC進行佈線的第一金屬層位於用於對位元線BL進行佈線的第二金屬層下方。
在一些實施例中，沿著被指示為S11、S12的行位於階 梯形結構940的階梯上的導體已電性耦合至記憶陣列層810、820、830之上的對應的源極線(未示出)。因此，省略對應通孔結構971、975至979及導電線987至989。
在至少一個實施例中，本文中所述的一或多個優點可在半導體裝置900中達成。
圖10A至圖10H是根據一些實施例的處於製造期間的各個階段的半導體裝置1000的示意性立體圖。在一些實施例中，半導體裝置1000對應於半導體裝置部分800。除非另有闡述，否則在圖8A至圖8G中具有對應組件的圖10A至10H中所示組件藉由將圖8A至圖8G的參考編號增大200來指定。
在圖10A中的階段處，在基板(未示出)之上依序沈積多個記憶陣列層1010、1020、1030。在一些實施例中，基板對應於基板807，且包括介電基板、半導體晶圓、絕緣體上半導體(SOI)晶圓或磊晶晶圓。在一或多個實施例中，半導體晶圓、SOI晶圓或磊晶晶圓包含元素半導體材料或化合物半導體材料。元素半導體的例子包括但不限於Si或Ge。化合物半導體的例子包括但不限於SiGe、SiC、SiGeC、III-V族半導體或II-VI族半導體。
藉由熱生長、CVD、旋轉塗佈等中的一或多者在基板之上沈積記憶陣列層1010的隔離層1011。隔離層1011的示例性材料包括但不限於氧化矽、氮化矽、聚合物或其組合。在一些實施例中，隔離層1011是單層。在一或多個實施例中，隔離層1011包括多層結構。
藉由CVD、磊晶生長等中的一或多者在隔離層1011之上沈積記憶陣列層1010的有效區層1012。有效區層1012的示例性材料包括但不限於經摻雜半導體材料或固有半導體材料，例如多晶矽、SiGe、SiC等。
藉由CVD、PVD、濺鍍、電鍍覆、無電鍍覆等中的一或多者在有效區層1012之上沈積記憶陣列層1010的源極/汲極接觸層1013。源極/汲極接觸層1013的示例性材料包括但不限於多晶矽、金屬(例如Al、Cu)等。
然後重複進行所述製程以在源極/汲極接觸層1013之上依序沈積記憶陣列層1020的隔離層1021、有效區層1022及源極/汲極接觸層1023，且然後依序沈積記憶陣列層1030的隔離層1031、有效區層1032及源極/汲極接觸層1033。接下來，在記憶陣列層1030的源極/汲極接觸層1033之上沈積隔離層1037以獲得結構1000A。
在圖10B中的階段處，對結構1000A進行蝕刻以形成延伸穿過結構1000A的整個厚度的孔或開口1001。示例性蝕刻製程包括但不限於非等向性蝕刻、等向性蝕刻、濕式蝕刻、乾式蝕刻等。在一些實施例中，執行單個蝕刻製程。在一或多個實施例中，執行多個蝕刻製程以各自移除結構1000A的一部分。因此，獲得具有孔或開口1001的結構1000B。
在圖10C中的階段處，對結構1000B進行選擇性蝕刻以移除隔離層1011、1021、1031、1037及源極/汲極接觸層1013、 1023、1033的由孔或開口1001暴露出的部分。蝕刻選擇性被選為使得選擇性蝕刻製程不移除或實質上不移除由孔或開口1001暴露出的有效區層1012、1022、1032。示例性蝕刻製程包括但不限於非等向性蝕刻、等向性蝕刻、濕式蝕刻、乾式蝕刻等。在一些實施例中，執行單個蝕刻製程。在一或多個實施例中，執行多個蝕刻製程。因此，獲得結構1000C。在結構1000C中，結構1000B的孔或開口1001彼此連接且成為孔或開口1002。此外，暴露出所有記憶陣列層1010、1020、1030中的被示例性地指示為1054、1055、1056的各種通道。
在圖10D中的階段處，在孔或開口1002的暴露壁上且亦在結構1000C中的暴露通道周圍沈積記憶體層1042。記憶體層1042的示例性材料包括但不限於ONO、NON、包括三個以上交替的氧化物層及氮化物層的多層結構、SiN、鐵磁材料等。示例性沈積製程包括但不限於原子層沈積(atomic layer deposition，ALD)、CVD或其組合。因此，獲得結構1000D。孔或開口1002實質上保留於結構1000D中。
在圖10E中的階段處，藉由CVD、PVD、濺鍍、ALD等中的一或多者沈積閘極電極的導電材料1040以填充結構1000D中的孔或開口1002。閘極電極的示例性導電材料包括但不限於金屬(例如Al、W等)或其組合。導電材料1040在環繞通道的記憶體層1042周圍延伸。因此，獲得結構1000E。在一些實施例中，執行以下製程以自不具有中間結構1000D的結構1000C製作結構 1000E。舉例而言，在孔或開口1002的暴露壁上、在暴露通道周圍及在結構1000C的頂部之上沈積記憶體層1042。然後，沈積閘極電極的導電材料1040以過填充孔或開口1002，且亦沈積於結構的頂部處的記憶體層1042之上。執行後續的平坦化製程(例如，化學機械拋光(chemical mechanical polishing，CMP)製程)以自結構的頂部移除導電材料1040的多餘部分及記憶體層1042的多餘部分，藉此獲得結構1000E。
在圖10F中的階段處，例如藉由蝕刻移除導電材料1040的一些部分以形成孔或開口1003。導電材料1040的剩餘部分形成閘極電極1044、1045、1046，閘極電極1044、1045、1046各自是記憶陣列層1010、1020、1030中對應的三個堆疊電晶體的共同閘極電極。因此，獲得結構1000F。
在圖10G中的階段處，沈積絕緣材料以填充於結構1000F中的孔或開口1003中，藉此形成隔離結構1019A至1019D。示例性沈積製程包括但不限於CVD。示例性絕緣材料包括但不限於氧化矽、氮化矽等或其組合。因此，獲得結構1000G。
在圖10H中的階段處，在記憶陣列層1010、1020、1030中的記憶陣列之外的周邊區中形成階梯形結構1040。為簡單起見，圖10A至圖10G中省略周邊區。舉例而言，例如藉由蝕刻將隔離層1037及記憶陣列層1020、1030在周邊區中的部分圖案化以暴露出記憶陣列層1010中的源極/汲極接觸件1016、1017，藉此形成階梯形結構1040的第一底部階梯。接下來，例如藉由蝕刻進一 步將隔離層1037及記憶陣列層1030在周邊區中的部分圖案化以暴露出記憶陣列層1020中的源極/汲極接觸件1026、1027，藉此階梯形結構1040的形成第二中部階梯。接下來，例如藉由蝕刻進一步將隔離層1037在周邊區中的部分圖案化以暴露出記憶陣列層1030中的源極/汲極接觸件1028、1029，藉此形成階梯形結構1040的第三頂部階梯。接下來，在對應的源極/汲極接觸件1016、1017、1026至1029之上形成通孔結構1062至1067，且通孔結構1062至1067與對應的源極/汲極接觸件1016、1017、1026至1029電性接觸。舉例而言，在階梯形結構1040之上沈積介電層，且在多個蝕刻操作中形成具有不同高度且對應於通孔結構1062至1067的介層窗孔，且然後使用導電材料(例如，金屬)填充所述介層窗孔以形成通孔結構1062至1067。在至少一個實施例中，具有不同高度且對應於通孔結構1062至1067的介層窗孔是在進行蝕刻操作的同時形成。舉例而言，介電層的介電材料與源極/汲極接觸件1016、1017、1026至1029的導電材料之間的蝕刻選擇性是高的，使得可藉由高選擇性蝕刻可靠地停止於源極/汲極接觸件1016、1017、1026至1029上的高選擇性蝕刻操作形成介層窗孔。獲得半導體裝置1000，如圖10H中所示。在一或多個實施例中，執行例如用於形成耦合至通孔結構1062至1067的導電線、將記憶陣列中的記憶元件耦合至源極線及字元線的通孔結構等的其他製程。在至少一個實施例中，本文中所述的一或多個優點可在半導體裝置1000中達成。
圖11是根據一些實施例的記憶體裝置1100的示意性電路圖。在至少一個實施例中，記憶體裝置500對應於記憶體裝置1100的一部分。圖5及圖11中的對應元件由相同的參考編號指定。為簡單起見，圖11中省略源極線SL1、SL2、SL3。
記憶體裝置1100包括記憶體裝置500的記憶體胞元MC11、MC12、MC21、MC22。記憶體裝置1100更包括記憶體胞元MC13、MC23。位於記憶體胞元MC11、MC12、MC21、MC22之內及之間的電路在圖5與圖11中是相同的。記憶體胞元MC13被配置成類似於記憶體胞元MC11。記憶體胞元MC13耦合至導體S13、輔助線NC31、位元線BL3、輔助線NC32及導體S14且相對於導體S13、輔助線NC31、位元線BL3、輔助線NC32及導體S14排列，耦合及排列的方式類似於記憶體胞元MC11耦合至導體S11、輔助線NC11、位元線BL1、輔助線NC12及導體S12且相對於導體S11、輔助線NC11、位元線BL1、輔助線NC12及導體S12排列的方式。導體S14電性耦合至源極線SL1。此外，記憶體胞元MC13耦合至字元線WL1、WL2且相對於字元線WL1、WL2排列，耦合及排列的方式類似於記憶體胞元MC11耦合至字元線WL1、WL2且相對於字元線WL1、WL2排列的方式。記憶體胞元MC23被配置成類似於記憶體胞元MC21。記憶體胞元MC23耦合至導體S23、輔助線NC31、位元線BL3、輔助線NC32及導體S24且相對於導體S23、輔助線NC31、位元線BL3、輔助線NC32及導體S24排列，耦合及排列的方式類似於記憶體胞元MC21耦合 至導體S21、輔助線NC11、位元線BL1、輔助線NC12及導體S22且相對於導體S21、輔助線NC11、位元線BL1、輔助線NC12及導體S22排列的方式。導體S24電性耦合至源極線SL2。此外，記憶體胞元MC23耦合至字元線WL3、WL4且相對於字元線WL3、WL4排列，耦合及排列的方式類似於記憶體胞元MC21耦合至字元線WL3、WL4且相對於字元線WL3、WL4排列的方式。
儘管本文中所述的一或多個優點可在根據一或多個實施例的記憶體裝置1100中達成，但讀取操作期間的潛洩電流在一些情況下仍是潛在憂慮。舉例而言，在記憶體胞元MC11的讀取操作期間，對字元線WL1、WL2施加導通電壓，此不僅導通被選定記憶體胞元MC11的電晶體，而且導通未被選定記憶體胞元MC12、MC13的對應電晶體。跨越被選定記憶體胞元MC11的源極線SL1(電性耦合至導體S11、S12、S13、S14)及位元線BL1施加讀取電壓。使其他位元線BL2、BL3、其他源極線SL2、SL3接地及/或浮置。使所有輔助線NC浮置。讀取電壓使得讀取電流(圖11中的實線箭頭所示)例如自位元線BL1經過一個記憶串中的已導通電晶體T11、T21且亦經過另一記憶串中的已導通電晶體T12、T22進而經過導體S11、S12流動至源極線SL1。藉由控制器偵測讀取電流以偵測記憶體胞元MC11的總電阻值或經程式化狀態，如本文中所述。
然而，在一些情況下，讀取電流的一部分不直接自導體S12流動至源極線SL1，而是作為潛洩電流(圖11中的點狀箭頭 所示)沿著導體S12經過記憶體胞元MC12的已導通電晶體T21’、T11’流動至位元線BL2。在其中作為未被選定位元線的位元線BL2在記憶體胞元MC11的讀取操作期間被接地的情況下，潛洩電流在位元線BL2處減小。在其中作為未被選定位元線的位元線BL2在記憶體胞元MC11的讀取操作期間浮置的情況下，潛洩電流進一步經過記憶體胞元MC12的已導通電晶體T22’、T12’流動至導體S13。潛洩電流使讀取電流減小且在一些情況下可能導致不正確偵測記憶體胞元MC11的經程式化狀態。此乃是在一或多個實施例中要藉由關於圖12A至圖12B所述的配置解決的問題。
圖12A是根據一些實施例的半導體裝置1200A的示意性立體圖。在至少一個實施例中，半導體裝置1200A對應於記憶體裝置1100的一部分。圖11及圖12A中的對應元件由相同的參考編號指定。
在圖12A中的半導體裝置1200A中，與記憶體胞元MC11、MC12、MC21、MC22對應的部分由標簽MC11、MC12、MC21、MC22指定。字元線WL1藉由通孔結構1211、1212、1215、1216電性耦合至記憶體胞元MC11中的對應電晶體T11、T12的閘極及記憶體胞元MC12中的電晶體T11’、T12’的閘極。字元線WL2藉由通孔結構1213、1214、1217、1218電性耦合至記憶體胞元MC11中的對應電晶體T21、T22的閘極及記憶體胞元MC12中的電晶體T21’、T22’的閘極。字元線WL3藉由通孔結構1221、1222、1225、1226電性耦合至記憶體胞元MC21、MC22中的對應 電晶體的閘極。字元線WL4藉由通孔結構1223、1224、1227、1228電性耦合至記憶體胞元MC21、MC22中的對應電晶體的閘極。
在半導體裝置1200A中，記憶體胞元MC11、MC12彼此沿著X軸藉由隔離結構1202隔開。隔離結構1202亦沿著X軸將記憶體胞元MC21、MC22彼此隔開。半導體裝置1200A在隔離結構1202的左側上的部分包括記憶體胞元MC11、MC21且對應於半導體裝置700。半導體裝置1200A在隔離結構1202的右側上的部分包括記憶體胞元MC12、MC22且亦對應於半導體裝置700。
記憶體裝置1100與半導體裝置1200A之間的差異如下。在記憶體裝置1100中，記憶體胞元MC11與記憶體胞元MC12共用同一導體S12，導體S12在一些情況下生成潛洩電流的路徑，如關於圖11所述。在半導體裝置1200A中，記憶體胞元MC11與記憶體胞元MC12不共用同一導體S12。而是，記憶體胞元MC12具有單獨的導體S12’，導體S12’電性耦合至源極線SL1且為記憶體胞元MC12執行與導體S11為記憶體胞元MC11所執行的功能相同的功能。由於半導體裝置1200A中的記憶體胞元MC11、MC12不共用同一導體S12，因此潛洩電流的路徑被去除且在一或多個實施例中要解決與潛洩電流相關的憂慮。類似地，半導體裝置1200A中的記憶體胞元MC21、MC22由於存在隔離結構1202而不共用同一導體S22，因此去除潛洩電流的路徑。在至少一個實施例中，本文中所述的一或多個其他優點可在半導體裝置1200A中達成。
圖12B是根據一些實施例的半導體裝置1200B的示意性立體圖。在至少一個實施例中，半導體裝置1200B對應於記憶體裝置1100的一部分。圖11、圖12A及圖12B中的對應元件由相同的參考編號指定。
在半導體裝置1200B中，與記憶體裝置1100類似，記憶體胞元MC11、MC12共用同一導體S12，且記憶體胞元MC21、MC22共用同一導體S22。換言之，在半導體裝置1200B中沿著X軸在相鄰的記憶體胞元之間不包括隔離結構1202。
半導體裝置1200B包括電性耦合至記憶體胞元MC12中的對應電晶體的單獨的一組底部字元線BWL1、BWL2。在至少一個實施例中，關於圖8F闡述位於記憶體胞元MC12中的對應閘極堆疊之下的底部字元線BWL1、BWL2的排列。底部字元線BWL1、BWL2不電性耦合至記憶體胞元MC11的電晶體，而是電性耦合至記憶體胞元MC11的另一側上的記憶體胞元(未示出)的電晶體。如關於圖12A所述，字元線WL1、WL2電性耦合至記憶體胞元MC11的電晶體，但不電性耦合至記憶體胞元MC12的電晶體。字元線WL1、WL2電性耦合至記憶體胞元MC13(圖11中所示)的電晶體。換言之，所述一組字元線WL1、WL2及所述一組底部字元線BWL1、BWL2交替地電性耦合至沿著X軸相鄰的記憶體胞元的電晶體。單獨地對所述一組字元線WL1、WL2及所述一組底部字元線BWL1、BWL2進行定址，即施加至所述一組字元線WL1、WL2的導通電壓不會同時施加至所述一組底部字元線 BWL1、BWL2，且反之亦然。因此，在記憶體胞元MC11的讀取操作期間，不導通記憶體胞元MC12中的電晶體，因此去除了潛洩電流經過記憶體胞元MC12的路徑且在一或多個實施例中要解決與潛洩電流相關的憂慮。類似地，記憶體胞元MC21、MC22耦合至單獨的幾組字元線。在圖12B中的示例性配置中，記憶體胞元MC22的電晶體耦合至字元線WL3、WL4，如關於圖12A所述。字元線WL3、WL4不電性耦合至記憶體胞元MC21的電晶體。而是，記憶體胞元MC21的電晶體電性耦合至單獨的一組底部字元線(未示出)，因此去除了潛洩電流的路徑。在至少一個實施例中，本文中所述的一或多個其他優點可在半導體裝置1200B中達成。
圖13是根據一些實施例的方法1300的流程圖。應理解，可在圖13中所繪示的方法1300之前、期間及/或之後執行附加操作，且可僅簡要闡述一些其他操作在本文中。在一些實施例中，可使用方法1300形成積體電路裝置，例如記憶體裝置100、500、1100以及半導體裝置600、700、800、800F、900、1000、1200A、1200B中的一或多者。
在操作1305處，產生積體電路裝置的佈局設計(在本文中亦被稱為「佈局圖」)。藉由處理裝置(例如，本文中所述的處理器)執行操作1305，所述處理裝置被配置成執行產生佈局設計的指令。在一些實施例中，佈局設計包括與記憶體胞元200、300、記憶體裝置100、500、1100及半導體裝置600、700、800、800F、900、1000、1200A、1200B中的一或多者的特徵對應的一或多個 圖案。在一些實施例中，佈局設計呈圖形資料庫系統(graphic database system，GDSII)檔案格式。
在操作1310處，基於佈局設計製造積體電路裝置。在一些實施例中，操作1310包括基於佈局設計製造至少一個光罩，並基於所述至少一個光罩製造積體電路裝置。在至少一個實施例中，本文中所述的一或多個優點可在藉由方法1300製造的IC裝置中達成。
圖14是根據一些實施例的方法1400的流程圖。在至少一個實施例中，方法1400用於產生記憶體裝置的記憶體胞元的佈局圖。在一些實施例中，方法1400是方法1300的操作1305的實施例。在一些實施例中，方法1400的一或多個操作作為形成本文中所述的一或多個記憶體裝置及/或IC裝置的方法的一部分來執行。在一些實施例中，方法1400的一或多個操作是藉由本文中所述的APR系統來執行。在一些實施例中，方法1400的一或多個操作是作為在本文中所述的設計廠中執行的設計程序的一部分來執行。在一些實施例中，藉由處理器(例如，本文中所述的EDA系統的處理器)執行方法1400的一或多個操作。在一些實施例中，省略本文中所述的方法1400的一或多個操作。
在一或多個實施例中，方法1400開始於佈局圖，所述佈局圖中至少具有排列成記憶陣列的第一記憶元件至第四記憶元件，所述記憶陣列具有沿著第一軸(例如X軸)伸展的列及沿著第二軸(例如Y軸)伸展的行。示例性記憶陣列已關於圖5至圖 6加以闡述，且包括電晶體T11、T12、T21、T22。
在操作1405處，沿著X軸伸展的一組第一字元線及第二字元線被排列成第一字元線電性耦合至第一記憶元件的控制端子及第二記憶元件的控制端子，且第二字元線電性耦合至第三記憶元件的控制端子及第四記憶元件的控制端子。舉例而言，如關於圖5至圖6所述，電晶體T11、T12的閘極被排列成電性耦合至字元線WL1，且電晶體T21、T22的閘極被排列成電性耦合至字元線WL2。在一些實施例中，對字元線進行排列包括將所述字元線排列於記憶元件之上且產生電性連接至記憶元件的通孔結構，如關於圖6所述。在一些實施例中，對字元線進行排列包括將所述字元線排列於記憶元件之下，如關於圖8F、圖9所述。在一些實施例中，對字元線進行排列包括將一些字元線排列於記憶元件之下且將其他字元線排列於記憶元件之上，如關於圖12B所述。
在操作1410處，全部沿著Y軸伸展的位元線以及一組第一輔助線及第二輔助線被排列成電性耦合至第一記憶元件至第四記憶元件。舉例而言，如關於圖5至圖6所述，電晶體T11被排列成電性耦合於位元線BL1與輔助線NC11之間，電晶體T12被排列成將源極/汲極電性耦合至輔助線NC12，電晶體T21被排列成將源極/汲極電性耦合至輔助線NC11，且電晶體T22被排列成電性耦合於位元線BL1與輔助線NC12之間。在一些實施例中，對位元線及輔助線進行排列包括使某些電晶體的某些源極/汲極沿著Y軸連續地延伸，如關於圖5至圖6所述。
在操作1415處，沿著X軸伸展的源極線被排列成電性耦合至第二記憶元件及第三記憶元件。舉例而言，如關於圖5至圖6所述，源極線SL1被排列成電性耦合至電晶體T12、T21中的每一者的另一源極/汲極。因此，電晶體T12被排列成電性耦合於源極線SL1與輔助線NC12之間，且電晶體T21被排列成電性耦合於源極線SL1與輔助線NC11之間。在一些實施例中，對源極線進行排列包括將源極線排列於記憶元件之上且產生電性連接至記憶元件的通孔結構，如關於圖5至圖6所述。因此，獲得記憶體胞元的佈局圖。
在操作1420處，將記憶體胞元的所產生佈局圖儲存於非暫時性電腦可讀取媒體上的標準胞元庫中。
在操作1425處，自標準胞元庫讀取記憶體胞元的所產生佈局圖並鄰接地重複放置所產生佈局圖以產生記憶體裝置的佈局圖。基於所產生佈局圖，製作半導體光罩或記憶體裝置的一層中的組件中的至少一者，例如關於圖15所述。在至少一個實施例中，省略操作1425。在至少一個實施例中，本文中所述的一或多個優點可在基於藉由方法1400產生的佈局圖製造的IC裝置中達成。
在至少一個實施例中，例如藉由本文中所述的處理器自動地執行方法1400中的一或多個操作或者所有操作，而無需使用者輸入或介入。
圖15是根據一些實施例的方法1500的流程圖。在至少一個實施例中，方法1500用於製造半導體裝置，例如記憶體裝置。 在一些實施例中，方法1500是方法1300的操作1310的實施例。在一些實施例中，方法1500的一或多個操作是作為形成本文中所述的一或多個記憶體裝置及/或IC裝置的方法的一部分來執行。在一些實施例中，省略本文中所述的方法1500中的一或多個操作。
在操作1505處，形成至少具有第一記憶元件至第四記憶元件的記憶陣列，例如關於圖10A至圖10G所述。示例性記憶陣列已關於圖5至圖6加以闡述，且包括電晶體T11、T12、T21、T22。
在操作1510處，形成沿著X軸伸展的一組第一字元線及第二字元線。第一字元線電性耦合至第一記憶元件的控制端子及第二記憶元件的控制端子，且第二字元線電性耦合至第三記憶元件的控制端子及第四記憶元件的控制端子。舉例而言，如關於圖5至圖6所述，電晶體T11、T12的閘極電性耦合至字元線WL1，且電晶體T21、T22的閘極電性耦合至字元線WL2。在一些實施例中，字元線形成於記憶元件之上且藉由通孔結構電性耦合至記憶元件，如關於圖6所述。在此態樣中，字元線是在形成記憶陣列之後形成。在一些實施例中，字元線形成於記憶元件之下，如關於圖8F、圖9所述。在此態樣中，字元線是在形成記憶陣列之前形成為底部字元線。在一些實施例中，一些字元線形成於記憶元件之下且其他字元線形成於記憶元件之上，如關於圖12A所述。在此態樣中，在形成記憶陣列之前及之後皆形成字元線。
在操作1515處，形成全部沿著Y軸伸展的位元線以及 一組第一輔助線及第二輔助線，且位元線以及一組第一輔助線及第二輔助線電性耦合至第一記憶元件至第四記憶元件。舉例而言，如關於圖5至圖6所述，電晶體T11電性耦合於位元線BL1與輔助線NC11之間，電晶體T12具有電性耦合至輔助線NC12的源極/汲極，電晶體T21具有電性耦合至輔助線NC11的源極/汲極，且電晶體T22電性耦合於位元線BL1與輔助線NC12之間。在一些實施例中，在形成記憶陣列期間藉由使某些電晶體的某些源極/汲極沿著Y軸連續地延伸來形成位元線及輔助線，如關於圖5至圖6所述。
在操作1520處，形成沿著X軸伸展的源極線，且所述源極線電性耦合至第二記憶元件及第三記憶元件。舉例而言，如關於圖5至圖6所述，形成源極線SL1且源極線SL1電性耦合至電晶體T12、T21中的每一者的另一源極/汲極。因此，電晶體T12電性耦合於源極線SL1與輔助線NC12之間，且電晶體T21電性耦合於源極線SL1與輔助線NC11之間。在一些實施例中，在形成記憶陣列之後藉由在記憶元件之上形成源極線且形成用於電性連接至記憶元件的通孔結構形成源極線，如關於圖5至圖6所述。
在一些實施例中，方法1500更包括以下中的一或多者：形成用於將位元線及輔助線電性耦合至其他電路系統的階梯形結構，如關於圖10H所述；或形成沿著X軸將相鄰的記憶體胞元隔開的隔離結構，如關於圖11A所述。在至少一個實施例中，本文中所述的一或多個其他優點可在藉由方法1500製造的IC裝置中 達成。
在一些實施例中，所述的一或多個胞元、IC裝置及方法可適用於各種類型的電晶體或裝置技術，包括但不限於平面電晶體技術、FINFET技術、奈米片FET技術、奈米導線FET技術等。
圖16是根據一些實施例的方法1600的流程圖。在至少一個實施例中，方法1600是操作記憶體胞元的方法。示例性記憶體胞元已關於圖2至圖3加以闡述。
方法1600包括程式化操作1610，程式化操作1610包括操作1615及操作1617。
在操作1615處，導通記憶體胞元中的被選定記憶元件。舉例而言，對耦合至被選定記憶元件的字元線施加導通電壓以導通被選定記憶元件，如關於圖2、圖3中的一或多者所述。
在操作1617處，跨越已導通的被選定記憶元件施加程式化電壓以個別地將被選定記憶元件程式化成具有多個不同的電阻值中的一者。舉例而言，對電性耦合至被選定記憶元件的一對位元線與輔助線或一對源極線與輔助線或一對兩個輔助線施加程式化電壓。因此，個別地記憶元件可被程式化，而不會擾動記憶體胞元中的其他未被選定記憶元件。示例性程式化操作已關於圖2、圖3中的一或多者加以闡述。經程式化記憶元件具有數個不同的電阻值當中的一者，且可根據記憶體胞元MC中的記憶元件的電阻值將記憶體胞元程式化成具有不同的總電阻值，例如關於圖4A至圖4B所述。不同的總電阻值對應於記憶體胞元中所儲存的不同資料。
方法1600更包括讀取操作1620，讀取操作1620包括操作1625及操作1627。
在操作1625處，導通記憶體胞元MC中的記憶元件。舉例而言，對耦合至記憶體胞元MC中的記憶元件的閘極或控制端子的字元線施加導通電壓。
在操作1627處，偵測記憶體胞元的總電阻值以藉此偵測記憶體胞元中所儲存的資料。舉例而言，跨越與記憶體胞元電性耦合的位元線及源極線施加讀取電壓。讀取電壓使得出現與記憶體胞元的總電阻值對應的讀取電流。控制器偵測讀取電流且確定記憶體胞元的總電阻值以及記憶體胞元中所儲存的資料。示例性讀取操作已關於圖2、圖3、圖11加以闡述。
在一些實施例中，方法1600更包括執行記憶體內計算，例如關於圖1所述。在至少一個實施例中，在不使潛洩電流進入或經過相鄰的記憶體胞元的條件下執行讀取操作1620，如關於圖12A、圖12B中的一或多者所述。
圖17是根據一些實施例的電子設計自動化(EDA)系統1700的方塊圖。
在一些實施例中，EDA系統1700包括APR系統。根據一些實施例，可例如使用EDA系統1700實施根據一或多個實施例的本文中所述的設計表示配線佈線排列的佈局圖的方法。
在一些實施例中，EDA系統1700是包括硬體處理器1702及非暫時性電腦可讀取儲存媒體1704的一般用途計算裝置。 儲存媒體1704被編碼有(即儲存)電腦程式碼1706(即，可執行指令集)等。藉由硬體處理器1702執行指令1706表示(至少部分地)EDA工具實施本文中根據一或多個實施例所述的方法(在後文中，所提出的製程及/或方法)的一部分或全部。
處理器1702經由匯流排1708電性耦合至電腦可讀取儲存媒體1704。處理器1702亦藉由匯流排1708電性耦合至I/O介面1710。網路介面1712亦經由匯流排1708電性連接至處理器1702。網路介面1712連接至網路1714，以使得處理器1702及電腦可讀取儲存媒體1704能夠經由網路1714連接至外部元件。處理器1702被配置成執行編碼於電腦可讀取儲存媒體1704中的電腦程式碼1706以使系統1700可用於執行所提出的製程及/或方法的一部分或全部。在一或多個實施例中，處理器1702是中央處理單元(central processing unit，CPU)、多處理器、分佈式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)及/或適合的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體1704是電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀取儲存媒體1704包括半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、硬磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1704包括壓縮碟唯讀記憶體(compact disk-read only memory，CD-ROM)、 壓縮碟讀取/寫入(compact disk-read/write，CD-R/W)及/或數位視訊碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1704儲存電腦程式碼1706，電腦程式碼1706被配置成使系統1700(其中此執行表示(至少部分地)EDA工具)可用於執行所提出的製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1704亦儲存促進執行所提出的製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1704儲存包括本文中所揭露的此種標準胞元的標準胞元庫1707。
EDA系統1700包括I/O介面1710。I/O介面1710耦合至外部電路系統。在一或多個實施例中，I/O介面1710包括用於將資訊及命令傳達至處理器1702的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控螢幕及/或遊標方向鍵。
EDA系統1700亦包括耦合至處理器1702的網路介面1712。網路介面1712允許系統1700與系統網路1714進行通訊，系統網路1714連接至一或多個其他電腦。網路介面1712包括無線網路介面，例如藍芽(BLUETOOTH)、無線保真(wireless fidelity，WIFI)、全球互通微波存取(Woridwide Interoperability for Microwave Access，WIMAX)、通用封包無線電服務(General Packet Radio Service，GPRS)或寬頻分碼多重接取(wideband code division multiple access，WCDMA)；或有線網路介面，例如乙太網路(ETHERNET)、通用串列匯流排(universal serial bus，USB)或 電機電子工程師學會-1364(Institute of Electrical and Electronic Engineers-1364，IEEE-1364)。在一或多個實施例中，在兩個或更多個系統1700中實施所提出的製程及/或方法的一部分或全部。
系統1700被配置成經由I/O介面1710接收資訊。經由I/O介面1710接收的資訊包括由處理器1702處理的指令、資料、設計規則、標準胞元庫及/或其他參數中的一或多者。經由匯流排1708將資訊傳送至處理器1702。EDA系統1700被配置成經由I/O介面1710接收與使用者介面(user interface，UI)相關的資訊。所述資訊作為使用者介面(UI)1742儲存於電腦可讀取儲存媒體1704中。
在一些實施例中，以由處理器執行的獨立的軟體應用形式來實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以作為附加軟體應用的一部分的軟體應用形式實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以軟體應用的插件形式實施所提出的製程及/或方法的一部分或全部。在一些實施例中，以作為EDA工具的一部分的軟體應用形式來實施所提出的製程及/或方法中的至少一者。在一些實施例中，以由EDA系統1700使用的軟體應用形式來實施所提出的製程及/或方法的一部分或全部。在一些實施例中，使用工具(例如，可自益華電腦股份有限公司(CADENCE DESIGN SYSTEMS)公司購得的VLRTUOSO®或另一適合的佈局產生工具)來產生包括標準胞元的佈局圖。
在一些實施例中，所述製程是以非暫時性電腦可讀取記錄媒體中所儲存的程式的功能形式來實現。非暫時性電腦可讀取記錄媒體的例子包括但不限於外部/可移除及/或內部/內建儲存單元或記憶單元，例如光碟(例如DVD)、磁碟(例如硬碟)、半導體記憶體(例如ROM、RAM)、記憶卡等中的一或多者。
圖18是根據一些實施例的積體電路(IC)製造系統1800及與IC製造系統1800相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1800製作(A)一或多個半導體光罩或(B)半導體積體電路的一層中的至少一個組件中的至少一者。
在圖18中，IC製造系統1800包括例如設計廠(design house)1820、光罩廠1830及IC製造商/製作商(「fabricator，fab」)1850等實體，所述實體在與製造IC裝置1860相關的設計、開發及製造循環及/或服務中彼此互動。系統1800中的實體是經由通訊網路連接。在一些實施例中，通訊網路是單個網路。在一些實施例中，通訊網路是各種不同的網路，例如內部網路及網際網路。通訊網路包括有線通訊通道及/或無線通訊通道。每一實體與其他實體中的一或多者互動，且向其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，單個較大的公司擁有設計廠1820、光罩廠1830及IC fab 1850中的兩者或更多者。在一些實施例中，設計廠1820、光罩廠1830及IC fab 1850中的兩者或更多者共存於共同的設施中且使用共同的資源。
設計廠(或設計團隊)1820產生IC設計佈局圖1822。IC設計佈局圖1822包括為IC裝置1860設計的各種幾何圖案。幾何圖案對應於構成將被製作的IC裝置1860的各種組件的金屬層、氧化物層或半導體層的圖案。各種層進行組合以形成各種IC特徵。舉例而言，IC設計佈局圖1822的一部分包括將形成於半導體基板(例如矽晶圓)中的各種IC特徵(例如有效區、閘極電極、源極及汲極、金屬線或層間內連件的通孔及接合接墊的開口)以及設置於半導體基板上的各種材料層。設計廠1820實施適當設計程序以形成IC設計佈局圖1822。設計程序包括邏輯設計、物理設計或佈局佈線(place and route)操作中的一或多者。IC設計佈局圖1822是以具有幾何圖案的資訊的一或多個資料檔案形式來呈現。舉例而言，可以GDSII檔案格式或DFII檔案格式表達IC設計佈局圖1822。
光罩廠1830包括資料準備1832及光罩製作1844。光罩廠1830使用IC設計佈局圖1822，以根據IC設計佈局圖1822製造一或多個光罩1845以用於製作IC裝置1860的各種層。光罩廠1830執行光罩資料準備1832，在進行所述光罩資料準備1832時將IC設計佈局圖1822轉化為代表性資料檔案(「representative data file，RDF」)。光罩資料準備1832為光罩製作1844提供RDF。光罩製作1844包括光罩繪圖機(writer)。光罩繪圖機將RDF轉換成基板(例如，光罩(光罩)1845或半導體晶圓1853)上的影像。光罩資料準備1832操控設計佈局圖1822以遵循光罩繪圖機的特 定特性及/或IC fab 1850的要求。在圖18中，將光罩資料準備1832及光罩製作1844說明為分離的元件。在一些實施例中，光罩資料準備1832及光罩製作1844可被通稱為光罩資料準備。
在一些實施例中，光罩資料準備1832包括光學鄰近修正(optical proximity correction，OPC)，光學鄰近修正使用微影增強技術來補償影像誤差(例如，可由繞射、干擾、其他製程效應等引起的影像誤差)。OPC調整IC設計佈局圖1822。在一些實施例中，光罩資料準備1832更包括解析度增強技術(resolution enhancement technique，RET)，例如偏軸照明、次級解析輔助特徵、相移光罩、其他適合的技術等或其組合。在一些實施例中，亦使用逆向微影技術(inverse lithography technology，ILT)，其將OPC視為逆演成像問題。
在一些實施例中，光罩資料準備1832包括光罩規則檢查器(mask rule checker，MRC)，所述光罩規則檢查器使用含有某些幾何侷限及/或連接侷限的一組光罩來生成規則對已經受OPC過程的IC設計佈局圖1822進行檢查，以確保有足夠的餘裕來將半導體製造製程的可變性考量在內等。在一些實施例中，MRC修改IC設計佈局圖1822以補償光罩製作1844期間的限制，此可取消為滿足光罩生成規則而藉由OPC執行的修改的一部分。
在一些實施例中，光罩資料準備1832包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查模擬將由IC fab 1850為製作IC裝置1860而實施的處理。LPC基於IC 設計佈局圖1822模擬此處理以生成經模擬的已製成裝置，例如IC裝置1860。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC會考慮到各種因子，例如空中影像對比、焦深(「depth of focus，DOF」)、光罩誤差增強因子(「mask error enhancement factor，MEEF」)、其他適合的因子等或其組合。在一些實施例中，在依據LPC生成所模擬的已製成裝置之後，若模擬裝置的形狀相近度不足以達到設計規則，則重複進行OPC及/或MRC以進一步改進IC設計佈局圖1822。
應理解，對光罩資料準備1832的以上說明已出於清晰目的而加以簡化。在一些實施例中，資料準備1832包括附加特徵，例如根據製造規則修改IC設計佈局圖1822的邏輯運算(logic operation，LOP)。另外，可按照各種不同的次序執行在資料準備1832期間應用於IC設計佈局圖1822的製程。
在光罩資料準備1832之後及在光罩製作1844期間，基於已修改的IC設計佈局圖1822製作一個光罩1845或一群組光罩1845。在一些實施例中，光罩製作1844包括基於IC設計佈局圖622執行一或多次微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束的機構基於已修改的IC設計佈局圖1822在光罩(光遮罩或光罩)1845上形成圖案。可以各種技術形成光罩1845。在一些實施例中，使用二元技術形成光罩1845。在一些實施例中，光罩圖案包括不透明區及透明區。用於對已塗佈於晶圓上的影像 敏感材料層(例如，光阻)進行曝光的輻射束(例如，紫外線(ultraviolet，UV)束)被不透明區阻擋且透射穿過透明區。在一個例子中，光罩1845的二元光罩版本包括透明基板(例如，熔融石英)及塗佈於二元光罩的不透明區中的不透明材料(例如，鉻)。在另一例子中，使用相移技術形成光罩1845。在光罩1845的相移光罩(phase shift mask，PSM)版本中，形成於所述相移光罩上的各種圖案特徵被配置成具有適當相位差以增強解析度及成像品質。在各種例子中，相移光罩可以是衰減的PSM或交替的PSM。由光罩製作1844產生的光罩用於各種製程中。舉例而言，此光罩用於離子植入製程中以在半導體晶圓1853中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓1853中形成各種蝕刻區，及/或用於其他適合的製程中。
IC fab 1850是包括用於製作各種不同的IC產品的一或多個製造設施的IC製作業務。在一些實施例中，IC Fab 1850是半導體鑄造廠。舉例而言，可存在用於多個IC產品的前段製作(前段工藝(front-end-of-line，FEOL)製作)的製造設施，而第二製造設施可提供對IC產品進行內連及封裝的後段製作(後段工藝(back-end-of-line，BEOL)製作)，且第三製造設施可為半導體業務提供其他服務。
IC fab 1850包括製作工具1852，製作工具1852被配置成對半導體晶圓1853執行各種製造操作，以使得根據光罩(例如，光罩1845)製作IC裝置1860。在各種實施例中，製作工具1852 包括以下中的一或多者：晶圓步進機、離子植入器、光阻塗佈器、製程室(例如，化學氣相沈積(CVD)室或低壓CVD(low pressure CVD，LPCVD)爐)、化學機械拋光(CMP)系統、電漿蝕刻系統、晶圓清潔系統或能夠執行本文中所論述的一或多個適合的製造製程的其他製造裝備。
IC fab 1850使用由光罩廠1830製作的光罩1845來製作IC裝置1860。因此，IC fab 1850至少間接使用IC設計佈局圖1822來製作IC裝置1860。在一些實施例中，IC fab 1850使用光罩1845來製作半導體晶圓1853以形成IC裝置1860。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖1822執行一或多次微影曝光。半導體晶圓1853包括矽基板或包括上面形成有材料層的其他適當基板。半導體晶圓1853更包括各種摻雜區、介電特徵、多層級內連件等(在後續的製造步驟處形成)中的一或多者。
例如2016年2月9日授權的美國專利第9,256,709號、2015年10月1日公開的美國核準前公開案第20150278429號、2014年2月6日公開的美國核準前公開案第20140040838號及2007年8月21日授權的美國專利第7,260,442號中有關於積體電路(IC)製造系統(例如，圖18的系統1800)及與IC製造系統相關聯的IC製造流程的細節，上述案件中的每一者特此全文併入供參考。
在一些實施例中，一種記憶體裝置包括位元線、源極線、多個字元線及記憶體胞元。所述記憶體胞元包括並聯耦合於所述 位元線與所述源極線之間的多個記憶串。所述多個記憶串中的每一者包括串聯耦合於所述位元線與所述源極線之間且對應地電性耦合至所述多個字元線的多個記憶元件。
在相關實施例中，所述多個記憶串中的每一者的所述多個記憶元件中的每一記憶元件可被程式化成具有不同的電阻值。
在相關實施例中，所述多個記憶串中的每一者的所述多個記憶元件中的每一記憶元件，獨立於所述記憶體胞元中的其他記憶元件而被個別地可被程式化。
在相關實施例中，所述多個字元線包括第一字元線及第二字元線，所述記憶體胞元包括第一記憶串及第二記憶串，所述第一記憶串及所述第二記憶串中的每一者包括串聯耦合於所述位元線與所述源極線之間的第一記憶元件及第二記憶元件，且所述第一記憶串的所述第一記憶元件及所述第二記憶串的所述第一記憶元件電性耦合至所述第一字元線，且所述第一記憶串的所述第二記憶元件及所述第二記憶串的所述第二記憶元件電性耦合至所述第二字元線。
在相關實施例中，所述第一記憶串及所述第二記憶串各自的所述第一記憶元件及所述第二記憶元件中的每一者個別地可被程式化成具有不同的第一電阻值與第二電阻值，且所述記憶體胞元可被程式化成具有六個不同的總電阻值。
在相關實施例中，所述第一記憶串的所述第一記憶元件電性耦合於所述位元線與第一節點之間，所述第一記憶串的所述 第二記憶元件電性耦合於所述第一節點與所述源極線之間，所述第二記憶串的所述第一記憶元件電性耦合於所述源極線與第二節點之間，且所述第二記憶串的所述第二記憶元件電性耦合於所述第二節點與所述位元線之間。
在相關實施例中，記憶體裝置更包括：額外記憶體胞元；以及額外源極線，其中所述多個字元線包括第一額外字元線及第二額外字元線，所述額外記憶體胞元包括第一額外記憶串及第二額外記憶串，所述第一額外記憶串及所述第二額外記憶串中的每一者包括串聯耦合於所述位元線與所述額外源極線之間的第一額外記憶元件及第二額外記憶元件，且所述第一額外記憶串的所述第一額外記憶元件及所述第二額外記憶串的所述第一額外記憶元件電性耦合至所述第一額外字元線，且所述第一額外記憶串的所述第二額外記憶元件及所述第二額外記憶串的所述第二額外記憶元件電性耦合至所述第二額外字元線。
在相關實施例中，所述第一額外記憶串的所述第一額外記憶元件電性耦合於所述位元線與第一額外節點之間，所述第一額外記憶串的所述第二額外記憶元件電性耦合於所述第一額外節點與所述額外源極線之間，所述第二額外記憶串的所述第一額外記憶元件電性耦合於所述額外源極線與第二額外節點之間，且所述第二額外記憶串的所述第二額外記憶元件電性耦合於所述第二額外節點與所述位元線之間。
在相關實施例中，記憶體裝置更包括：第一輔助導電線 及第二輔助導電線。第一輔助導電線電性耦合至：所述第一記憶串中的所述第一記憶元件與所述第二記憶元件之間的所述第一節點，及所述第一額外記憶串中的所述第一額外記憶元件與所述第二額外記憶元件之間的所述第一額外節點。第二輔助導電線電性耦合至：所述第二記憶串中的所述第一記憶元件與所述第二記憶元件之間的所述第二節點，及所述第二額外記憶串中的所述第一額外記憶元件與所述第二額外記憶元件之間的所述第二額外節點。
在相關實施例中，記憶體裝置更包括控制器，耦合至所述記憶體胞元，所述控制器包括記憶體內計算(computing-in-memory)電路，所述記憶體內計算電路被配置成基於自所述記憶體胞元讀取的資料來執行至少一個數學運算或邏輯運算。
在一些實施例中，一種積體電路(IC)裝置包括：多個源極線；多個字元線組，各自包括第一字元線及第二字元線；多個位元線；多個輔助導電線組，各自包括第一輔助導電線及第二輔助導電線；以及多個記憶體胞元。每一記憶體胞元電性耦合至所述多個源極線當中的對應的源極線、所述多個字元線組當中的對應的字元線組中的所述第一字元線及所述第二字元線、所述多個位元線當中的對應的位元線以及所述多個輔助導電線組當中的對應的輔助導電線組中的所述第一輔助導電線及所述第二輔助導電線。所述多個記憶體胞元中的每一者包括第一記憶元件至第四記憶元件。所述第一記憶元件電性耦合於對應的位元線與對應的第一輔助導電線之間，且具有電性耦合至對應的第一字元線的控制端子。 所述第二記憶元件電性耦合於對應的源極線與對應的第二輔助導電線之間，且具有電性耦合至對應的第一字元線的控制端子。所述第三記憶元件電性耦合於對應的源極線與對應的第一輔助導電線之間，且具有電性耦合至對應第二字元線的控制端子。所述第四記憶元件電性耦合於對應的位元線與對應的第二輔助導電線之間，且具有電性耦合至對應的第二字元線的控制端子。
在相關實施例中，在所述多個記憶體胞元中的每一者中，所述第一記憶元件至所述第四記憶元件中的每一者個別地可被程式化成具有不同的電阻值。
在相關實施例中，所述多個源極線以及所述多個字元線組中的每一者中的所述第一字元線及所述第二字元線沿著第一軸伸展，且所述多個位元線以及所述多個輔助導電線組中的每一者中的所述第一輔助導電線及所述第二輔助導電線沿著第二軸伸展，所述第二軸橫向於所述第一軸。
在相關實施例中，在所述多個記憶體胞元中的每一者中且沿著所述第一軸，所述對應的位元線排列於對應的所述第一輔助導電線與所述第二輔助導電線之間，所述第一記憶元件排列於所述第三記憶元件與所述第四記憶元件之間，所述第四記憶元件排列於所述第一記憶元件與所述第二記憶元件之間，且所述對應的位元線以及對應的所述第一輔助導電線及所述第二輔助導電線排列於第一通孔結構與第二通孔結構之間，在所述第一通孔結構及所述第二通孔結構處所述對應的源極線對應地電性耦合至所述 第二記憶元件及所述第三記憶元件。
在相關實施例中，所述多個記憶體胞元包括沿著所述第一軸彼此相鄰的第一記憶體胞元及第二記憶體胞元，且所述積體電路裝置包括位於所述第一記憶體胞元與所述第二記憶體胞元之間的隔離結構。
在相關實施例中，所述多個記憶體胞元包括沿著所述第一軸彼此相鄰的第一記憶體胞元及第二記憶體胞元，電性耦合至所述第一記憶體胞元的對應的所述第一字元線及所述第二字元線排列於所述第一記憶體胞元及所述第二記憶體胞元之上，且電性耦合至所述第二記憶體胞元的對應的所述第一字元線及所述第二字元線排列於所述第一記憶體胞元及所述第二記憶體胞元之下。
在相關實施例中，所述多個記憶體胞元排列於堆疊於彼此上的多個記憶體層中。
在相關實施例中，所述多個記憶體層包括記憶元件的多個堆疊，所述多個堆疊排列於彼此之上，且在所述多個堆疊當中的每一堆疊中，所述記憶元件中的每一者包括通道結構；及記憶膜，在所述通道結構周圍延伸，以及共同閘極結構，在所述多個堆疊中所有的所述記憶元件的所述記憶膜及所述通道結構周圍延伸。
在相關實施例中，所述多個位元線及所述多個輔助導電線組排列於階梯形結構中，所述階梯形結構具有與所述多個記憶體層對應的多個階梯。
在一些實施例中，一種方法包括：在具有多個記憶串的 記憶體胞元的讀取操作中，導通記憶體胞元的記憶串中的每一者的記憶元件中的每一者，及偵測記憶體胞元的總電阻值以偵測記憶體胞元中所儲存的資料，所述多個記憶串並聯耦合於位元線與源極線之間，其中所述多個記憶串中的每一者包括串聯耦合於所述位元線與所述源極線之間的多個記憶元件，且其中記憶串中的每一者的所述多個記憶元件中的每一記憶元件可程式化成具有不同的電阻值。
上述內容概述了若干實施例的特徵，以使熟悉此項技術者可更好地理解本揭露的各個態樣。熟悉此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎以施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟悉此項技術者亦應意識到該些等效構造並不背離本揭露的精神及範圍，且他們可在不背離本揭露的精神及範圍的情況下在本文中做出各種變化、代替及變動。
100:記憶體裝置 102:控制器 104:記憶陣列 112:字元線驅動器 114:源極線驅動器 116:位元線驅動器 118:感測放大器（SA） 120:記憶體內計算（CiM）電路 BL1、BL2、BLk:位元線 MC:記憶體胞元 nWL1、nWLm-1、nWLm:字元線組 pNC1、pNC2、pNCk:輔助導電線組 SL1、SLm-1、SLm:源極線

Claims (10)

  1. 一種記憶體裝置，包括：位元線；源極線；多個字元線；以及記憶體胞元，其中所述記憶體胞元包括並聯耦合於所述位元線與所述源極線之間的多個記憶串，且所述多個記憶串中的每一者包括多個記憶元件，所述多個記憶元件串聯耦合於所述位元線與所述源極線之間且對應地電性耦合至所述多個字元線。
  2. 如請求項1所述的記憶體裝置，其中所述多個記憶串中的每一者的所述多個記憶元件中的每一記憶元件可被程式化(programmable)成具有不同的電阻值。
  3. 如請求項1所述的記憶體裝置，其中所述多個記憶串中的每一者的所述多個記憶元件中的每一記憶元件，獨立於所述記憶體胞元中的其他記憶元件而被個別地可被程式化。
  4. 如請求項1所述的記憶體裝置，其中所述多個字元線包括第一字元線及第二字元線，所述記憶體胞元包括第一記憶串及第二記憶串， 所述第一記憶串及所述第二記憶串中的每一者包括串聯耦合於所述位元線與所述源極線之間的第一記憶元件及第二記憶元件，且所述第一記憶串的所述第一記憶元件及所述第二記憶串的所述第一記憶元件電性耦合至所述第一字元線，且所述第一記憶串的所述第二記憶元件及所述第二記憶串的所述第二記憶元件電性耦合至所述第二字元線。
  5. 如請求項4所述的記憶體裝置，其中所述第一記憶串的所述第一記憶元件電性耦合於所述位元線與第一節點之間，所述第一記憶串的所述第二記憶元件電性耦合於所述第一節點與所述源極線之間，所述第二記憶串的所述第一記憶元件電性耦合於所述源極線與第二節點之間，且所述第二記憶串的所述第二記憶元件電性耦合於所述第二節點與所述位元線之間。
  6. 如請求項5所述的記憶體裝置，更包括：額外記憶體胞元；以及額外源極線，其中所述多個字元線包括第一額外字元線及第二額外字元線，所述額外記憶體胞元包括第一額外記憶串及第二額外記憶串， 所述第一額外記憶串及所述第二額外記憶串中的每一者包括串聯耦合於所述位元線與所述額外源極線之間的第一額外記憶元件及第二額外記憶元件，且所述第一額外記憶串的所述第一額外記憶元件及所述第二額外記憶串的所述第一額外記憶元件電性耦合至所述第一額外字元線，且所述第一額外記憶串的所述第二額外記憶元件及所述第二額外記憶串的所述第二額外記憶元件電性耦合至所述第二額外字元線。
  7. 如請求項6所述的記憶體裝置，其中所述第一額外記憶串的所述第一額外記憶元件電性耦合於所述位元線與第一額外節點之間，所述第一額外記憶串的所述第二額外記憶元件電性耦合於所述第一額外節點與所述額外源極線之間，所述第二額外記憶串的所述第一額外記憶元件電性耦合於所述額外源極線與第二額外節點之間，且所述第二額外記憶串的所述第二額外記憶元件電性耦合於所述第二額外節點與所述位元線之間。
  8. 如請求項7所述的記憶體裝置，更包括：第一輔助導電線，電性耦合至所述第一記憶串中的所述第一記憶元件與所述第二記憶元件之間的所述第一節點，及所述第一額外記憶串中的所述第一額外記憶元件與所述 第二額外記憶元件之間的所述第一額外節點；以及第二輔助導電線，電性耦合至所述第二記憶串中的所述第一記憶元件與所述第二記憶元件之間的所述第二節點，及所述第二額外記憶串中的所述第一額外記憶元件與所述第二額外記憶元件之間的所述第二額外節點。
  9. 一種積體電路(IC)裝置，包括：多個源極線；多個字元線組，各自包括第一字元線及第二字元線；多個位元線；多個輔助導電線組，各自包括第一輔助導電線及第二輔助導電線；以及多個記憶體胞元，各自電性耦合至所述多個源極線當中的對應的源極線，所述多個字元線組當中的對應的字元線組中的所述第一字元線及所述第二字元線，所述多個位元線當中的對應的位元線，以及所述多個輔助導電線組當中的對應的輔助導電線組中的所述第一輔助導電線及所述第二輔助導電線，其中所述多個記憶體胞元中的每一者包括：第一記憶元件，電性耦合於所述對應的位元線與對應的所述第一輔助導電線之間，且具有電性耦合至對應的所述第一字 元線的控制端子，第二記憶元件，電性耦合於所述對應的源極線與對應的所述第二輔助導電線之間，且具有電性耦合至對應的所述第一字元線的控制端子，第三記憶元件，電性耦合於所述對應的源極線與對應的所述第一輔助導電線之間，且具有電性耦合至對應的所述第二字元線的控制端子，以及第四記憶元件，電性耦合於所述對應的位元線與對應的所述第二輔助導電線之間，且具有電性耦合至對應的所述第二字元線的控制端子。
  10. 一種記憶體裝置的操作方法，包括：在具有多個記憶串的記憶體胞元的讀取操作中，所述多個記憶串並聯耦合於位元線與源極線之間，其中所述多個記憶串中的每一者包括串聯耦合於所述位元線與所述源極線之間的多個記憶元件，且其中所述多個記憶串中的每一者的所述多個記憶元件中的每一記憶元件可被程式化(programmable)成具有不同的電阻值，導通所述記憶體胞元的所述多個記憶串中的每一者的所述多個記憶元件中的每一者，以及偵測所述記憶體胞元的總電阻值以偵測所述記憶體胞元中所儲存的資料。
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