KR102499450B1 - 메모리 디바이스, 집적 회로 디바이스 및 방법 - Google Patents

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Abstract

메모리 디바이스는 비트 라인, 소스 라인, 복수의 워드 라인 및 메모리 셀을 포함한다. 메모리 셀은 비트 라인과 소스 라인 사이에 병렬로 연결된 복수의 메모리 스트링을 포함한다. 복수의 메모리 스트링은 각각 비트 라인과 소스 라인 사이에 직렬로 연결되고 복수의 워드 라인에 대응하여 전기적으로 연결된 복수의 메모리 소자를 포함한다.

Description

메모리 디바이스, 집적 회로 디바이스 및 방법{MEMORY DEVICE, INTEGRATED CIRCUIT DEVICE AND METHOD}
본 출원은 2020년 5월 29일자로 출원된 미국 임시 출원 제63/032,257호의 이익을 주장하며, 그 전체가 여기에 참조로 포함된다.
집적 회로(IC) 디바이스는 IC 레이아웃 다이어그램에 표시되는 다수의 반도체 디바이스를 포함한다. IC 레이아웃 다이어그램은 계층적이며, 반도체 디바이스 디자인 사양에 따라 상위 수준 기능을 수행하는 모듈을 포함한다. 그 모듈은 종종 특정 기능을 수행하도록 구성된 하나 이상의 반도체 구조를 각기 나타내는 셀의 조합으로 구성된다. 표준 셀이라고도 알려져 있는 미리 디자인된 레이아웃 다이어그램을 갖는 셀은 표준 셀 라이브러리(이하, 단순화를 위해 "라이브러리" 또는 "셀 라이브러리"라 함)에 저장되며, IC 디자인의 생성, 최적화 및 검증을 위해서 전자 디자인 자동화(electronic design automation(EDA)) 툴과 같은 다양한 툴로 액세스 가능하다. 반도체 디바이스 및 셀의 예는 대응하는 메모리 디바이스 및 메모리 셀을 포함한다.
본 개시의 양태는 첨부 도면과 함께 읽으면 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처(feature)가 치수대로 도시되지 않음을 유의하라. 실제로, 명확한 논의를 위해 다양한 피처의 크기가 임의로 늘리거나 줄여져 있을 수 있다.
도 1은 일부 실시예에 따른 메모리 디바이스의 개략적인 블록도이다.
도 2는 일부 실시예에 따른 메모리 셀의 개략적인 블록도이다.
도 3은 일부 실시예에 따른 메모리 셀의 개략적인 회로도이다.
도 4a는 일부 실시예에 따른, 다양하게 프로그래밍된 상태의 메모리 셀의 개략적인 회로도이다.
도 4b는 일부 실시예에 따른 다양하게 프로그래밍된 상태의 메모리 셀의 상이한 총 저항 값을 보여주는 그래프이다.
도 5는 일부 실시예에 따른 메모리 디바이스의 개략적인 회로도이다.
도 6은 일부 실시예에 따른 반도체 디바이스의 개략적인 사시도이다.
도 7은 일부 실시예에 따른 반도체 디바이스의 개략적인 사시도이다.
도 8a는 일부 실시예에 따른 반도체 디바이스의 일부의 개략적인 사시도이다.
도 8b는 일부 실시예에 따른 반도체 디바이스의 일부의 개략적인 분해 사시도이다.
도 8c는 일부 실시예에 따른 반도체 디바이스의 일부의, 도 8a의 평면 C를 따라 취한 개략적인 단면도이다.
도 8d는 일부 실시예에 따른 반도체 디바이스의 일부의, 도 8a의 평면 D를 따라 취한 개략적인 단면도이다.
도 8e는 일부 실시예에 따른 반도체 디바이스의 일부의, 도 8a의 평면 EF를 따라 취한 개략적인 단면도이다.
도 8f는 일부 실시예에 따른 반도체 디바이스의 일부의, 도 8a의 평면 EF를 따라 취한 개략적인 단면도이다.
도 8g는 일부 실시예에 따른 반도체 디바이스의 일부의 개략적인 사시도이다.
도 9는 일부 실시예에 따른 반도체 디바이스의 개략적인 사시도이다.
도 10a 내지 도 10h는 일부 실시예에 따른 제조중의 다양한 단계에서의 반도체 디바이스의 개략적인 사시도이다.
도 11은 일부 실시예에 따른 메모리 디바이스의 개략적인 회로도이다.
도 12a는 일부 실시예에 따른 메모리 디바이스의 개략적인 사시도이다.
도 12b는 일부 실시예에 따른 반도체 디바이스의 개략적인 사시도이다.
도 13은 일부 실시예에 따른 방법의 흐름도이다.
도 14는 일부 실시예에 따른 방법의 흐름도이다.
도 15는 일부 실시예에 따른 방법의 흐름도이다.
도 16는 일부 실시예에 따른 방법의 흐름도이다.
도 17은 일부 실시예에 따른 EDA 시스템의 블록도이다.
도 18은 일부 실시예에 따른 IC 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
이하의 설명에는 제공된 주제의 상이한 피처를 구현하기 위한 많은 상이한 실시예 또는 예가 제공된다. 본 설명을 단순화하기 위해서, 구성 요소, 재료, 값, 단계, 동작, 물질, 배열 등의 특정 예를 아래에서 설명한다. 물론 이것들은 단지 예시일 뿐이며, 제한하려는 의도는 없다. 다른 구성 요소, 값, 동작, 재료, 배열 등이 고려된다. 예를 들어, 후술되는 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 추가의 피처가 제1 피처와 제2 피처 사이에 형성되어 제1 피처와 제2 피처가 직접 접촉하지 않는 실시예를 포함할 수 있다. 또한, 본 설명에서는, 다양한 예에서 참조 번호 및/또는 문자가 반복될 수 있다. 이러한 반복은 단순성과 명료성을 위한 것으로, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 또는 작동중인 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
메모리 셀은 비트 라인과 소스 라인 사이에 병렬로 연결된 복수의 메모리 스트링을 포함한다. 각각의 메모리 스트링은 비트 라인과 소스 라인 사이에 직렬로 연결되고 복수의 워드 라인에 대응하여 전기적으로 연결된 복수의 메모리 소자를 포함한다. 각각의 메모리 소자는 서로 다른 저항 값을 갖도록 프로그래밍 할 수 있다. 각 메모리 스트링의 저항 값은 메모리 스트링의 메모리 소자의 저항 값에 따라 달라진다. 메모리 셀의 총 저항 값은 메모리 스트링의 저항 값에 따라 달라진다. 결과적으로, 메모리 셀은 메모리 셀에 저장된 상이한 데이터에 대응하는 상이한 총 저항 값을 갖도록 프로그래밍될 수 있다. 즉, 메모리 셀은 MLC(Multi-Level Cell)이다. 일부 실시예에서는, 복수의 설명된 메모리 셀을 포함하는 메모리 디바이스가 데이터를 저장하기 위한 MLC 메모리로서 구성된다. 하나 이상의 실시예에서, MLC 메모리는 또한 인-메모리 컴퓨팅(in-memory computing)을 위해 구성된다. 적어도 하나의 실시예에서, 더 큰 메모리 창, 더 나은 계산 성능 등을 포함하지만 이것으로 제한되지 않는 하나 이상의 이점을 성취하는 것이 가능하다.
도 1은 일부 실시예에 따른 메모리 디바이스(100)의 개략적인 블록도이다. 메모리 디바이스는 IC 디바이스의 한 유형이다. 적어도 하나의 실시예에서, 메모리 디바이스는 개별적인 IC 디바이스이다. 일부 실시예에서, 메모리 디바이스는 다른 기능을 위한 메모리 디바이스 이외의 회로를 포함하는 더 큰 IC 디바이스의 일부로서 포함된다.
메모리 디바이스(100)는 적어도 하나의 메모리 셀(MC) 및 메모리 셀(MC)의 동작을 제어하도록 연결된 제어기("제어 회로"라고도 함)(102)를 포함한다. 도 1의 예시적인 구성에서, 메모리 디바이스(100)는 메모리 어레이(104)에서 복수의 열 및 행으로 배열된 복수의 메모리 셀(MC)을 포함한다. 각각의 메모리 셀(MC)은 본 명세서에 설명된 바와 같이 복수의 메모리 소자를 포함한다.
메모리 디바이스(100)는 메모리 어레이(104)의 행을 따라 연장되는 복수의 워드 라인 및 복수의 소스 라인, 그리고 메모리 어레이(104)의 열을 따라 연장되는 복수의 비트 라인 및 복수의 보조 전도성 라인(본 명세서에서, "보조 라인"이라고도 함)을 더 포함한다. 여기에서 워드 라인은 공통적으로 WL, 소스 라인은 공통적으로 SL, 비트 라인은 공통적으로 BL, 그리고 보조 라인은 공통적으로 Nc라 한다. 예를 들어, 메모리 디바이스(100)는 SL1, ...Slm-1 및 SLm으로 표시되는 m 개의 소스 라인과 BL1, BL2, ..., 및 BLk 로 표시되는 k개의 비트 라인과, 각각 n 개의 워드 라인을 포함하는 m 개의 워드 라인 세트(nWL1, ..., nWLm-1, nWLm)와, 각각 p 개의 보조 라인을 포함하는 k 개의 보조 전도성 라인 세트(pNC1, pNC2, ..., pNCk)를 포함한다. k, m, n 및 p는 각각 2 이상의 자연수이다.
각각의 메모리 셀(MC)은 대응하는 소스 라인, 대응하는 비트 라인, 대응하는 워드 라인 세트 및 대응하는 보조 전도성 라인 세트에 의해 제어기(102)에 연결된다. 워드 라인(WL)은 판독 및/또는 기입 대상 메모리 셀(MC) 또는 메모리 셀(MC)의 메모리 소자의 어드레스 등을 전송하도록 구성된다. 워드 라인(WL)은 때때로 "어드레스 라인"이라 지칭된다. 소스 라인(SL), 비트 라인(BL) 및/또는 보조 라인(NC)은 대응하는 워드라인(WL) 등 상의 어드레스가 가리키는 메모리 셀(MC) 또는 메모리 셀(MC)의 메모리 소자에 기입되고/되거나 그로부터 판독될 데이터를 전송하도록 구성된다. 소스 라인(SL), 비트 라인(BL) 및/또는 보조 라인(NC)은 때때로 "데이터 라인"이라 지칭된다. 메모리 디바이스(100)의 다양한 수의 워드 라인(WL) 및/또는 비트 라인(BL) 및/또는 소스 라인(SL) 및/또는 보조 라인(NC)은 다양한 실시예의 범위 내에 있다.
도 1의 예시적인 구성에서, 제어기(102)는, 기입 동작 또는 판독 동작 중 적어도 하나를 수행하도록 구성되는 워드 라인 드라이버(112), 소스 라인 드라이버(114), 비트 라인 드라이버(116), 감지 증폭기(SA)(118) 및 컴퓨팅-인-메모리(Computing-in-Memory(CiM)) 회로(120)를 포함한다. 적어도 하나의 실시예에서, 제어기(102)는 메모리 디바이스(100)의 다양한 구성 요소에 클록 신호를 제공하기 위한 하나 이상의 클록 발생기, 외부 장치와의 데이터 교환을 위한 하나 이상의 입력/출력(I/O) 회로, 및/또는 메모리 디바이스(100)의 다양한 동작을 제어하기 위한 하나 이상의 제어기를 더 포함한다.
워드 라인 드라이버(112)("WL 디코더"라고도 함)는 워드 라인(WL)을 통해 메모리 어레이(104)에 연결된다. 워드 라인 드라이버(112)는 판독 동작 또는 기입 동작에서 액세스되도록 선택된 메모리 셀(MC) 또는 메모리 셀 (MC)의 메모리 소자의 행 어드레스를 디코딩하도록 구성된다. 워드 라인 드라이버(112)는 디코딩된 행 어드레스에 대응하는 선택된 워드 라인(WL)에 전압 세트를 공급하고, 다른 선택되지 않은 워드 라인(WL)에 상이한 전압 세트를 공급하도록 구성된다. 소스 라인 드라이버(114)("SL 디코더"라고도 함)는 소스 라인(SL)을 통해 메모리 어레이(104)에 연결된다. 비트 라인 드라이버(116)("BL 디코더"라고도 함)는 비트 라인(BL)을 통해 메모리 어레이(104)에 연결된다.
적어도 하나의 실시예에서, 비트 라인 드라이버(116)는 또한 보조 라인(NC)을 통해 메모리 어레이(104)에도 연결된다. 일부 실시예에서, 제어기(102)는 보조 라인(NC)을 통해 메모리 어레이(104)에 연결된 별도의 NC 드라이버 또는 디코더(도시되지 않음)를 포함한다. 소스 라인 드라이버(114) 및/또는 비트 라인 드라이버(116) 및/또는 NC 드라이버는 판독 동작 또는 기입 동작에서 액세스되도록 선택된 메모리 셀(MC) 또는 메모리 셀(MC)의 메모리 소자의 열 어드레스를 디코딩하도록 구성된다. 소스 라인 드라이버(114) 및/또는 비트 라인 드라이버(116) 및/또는 NC 드라이버는 선택된 메모리 셀(MC) 또는 메모리 셀(MC)의 선택된 메모리 소자에 대응하는 선택된 소스 라인(SL), 선택된 비트 라인(BL) 및/또는 선택된 보조 라인(들)(NC)에 전압 세트를 공급하고, 다른 선택되지 않은 소스 라인(SL), 선택되지 않은 비트 라인(BL) 및 선택되지 않은 보조 라인(NC)에 상이한 전압 세트를 공급하도록 구성된다. 예를 들어, 기입 동작("프로그래밍 동작"이라고도 함)에서, 소스 라인 드라이버(114) 및/또는 비트 라인 드라이버(116) 및/또는 NC 드라이버는 선택된 메모리에 프로그래밍하기 위해서 기입되도록 선택된 메모리 소자에 판독 전압("프로그램 전압"이라고도 함)을 공급하도록 구성된다. 일부 실시예에서, SA(118)는 비트 라인(BL)을 통해 메모리 어레이(104)에 연결된다. 판독 동작에서, 소스 라인 드라이버(114)는 선택된 소스 라인(SL)에 판독 전압을 공급하도록 구성되고, SA(118)는 액세스된 메모리 셀(MC)로부터 판독되고 대응하는 선택된 비트 라인(BL)을 통해 검색된 데이터를 감지하도록 구성된다. 일부 실시예에서, SA(118)는 소스 라인(SL)을 통해 메모리 어레이(104)에 연결된다. 판독 동작에서, 제어기(102)는 선택된 비트 라인(BL)에 판독 전압을 인가하도록 구성되고, SA(118)는 액세스된 메모리 셀(MC)로부터 판독되고 대응하는 선택된 소스 라인(SL)을 통해 검색된 데이터를 감지하도록 구성된다.
적어도 하나의 실시예에서, CiM 회로(120)는 메모리 어레이(104)의 하나 이상의 메모리 셀(MC)로부터 판독된 데이터를 수신하기 위해 SA(118)에 연결된다. CiM 회로(120)는 하나 이상의 메모리 셀(MC)로부터 판독된 데이터에 기초하고 또한 하나 이상의 제어 신호에 기초하여 하나 이상의 수학 및/또는 논리 연산을 수행하도록 구성된다. 하나 이상의 제어 신호는 제어기(102)의 다른 내부 제어 회로(도시되지 않음) 및/또는 외부 제어 회로로부터 수신된다. 일부 실시예에서, 제어기(102)는 하나 이상의 컴퓨팅-인-메모리(CiM) 동작을 수행하기 위해서 CiM 회로(120)에 의해서 행해지는 하나 이상의 수학 및/또는 논리 연산을 본 명세서에서 설명된 하나 이상의 판독 동작 및/또는 하나 이상의 기입 동작과 연계시키도록 구성된다. 적어도 하나의 실시예에서, CiM 동작은 성능과 에너지 효율 모두에 병목이 되는 전후 데이터 이동(back-and-forth data movement)을 피할 수 있기 때문에 데이터가 메모리와 프로세서 사이에서 전후로 이동하는 다른 접근법보다 유리하다. CiM 애플리케이션의 예는 인공 지능, 이미지 인식, 기계 학습을 위한 신경망 등을 포함하지만, 이것으로 제한되지는 않는다. 일부 실시예에서, CiM 회로(120)는 생략되고 메모리 디바이스(100)는 데이터 저장을 위해 구성된다. 설명된 메모리 디바이스의 구성은 예시이며, 다른 메모리 디바이스의 구성이 다양한 실시예의 범위 내에 있다.
도 2는 일부 실시예에 따른 메모리 셀(200)의 개략적인 블록도이다. 적어도 하나의 실시예에서, 메모리 셀(200)은 메모리 디바이스(100)의 메모리 셀(MC) 중 하나에 해당한다.
도 2에서, 메모리 셀(200)은 소스 라인(SL), 비트 라인(BL), n 개의 워드 라인(WL1 내지 WLn)을 포함하는 워드 라인 세트, 및 p 개의 보조 라인(NC1-NCp)을 포함하는 보조 전도성 라인 세트에 연결된다. 적어도 하나의 실시예에서, 소스 라인(SL)은 소스 라인(SL1, ..., SLm-1, Slm) 중 하나에 해당하며, 비트 라인(BL)은 비트 라인(BL1, BL2, ..., Blk) 중 하나에 해당하고, 워드 라인 세트(WL1 내지 WLn)는 워드 라인 세트(nWL1, ... nWLm-1, nWLm) 중 하나에 해당하며, 보조 전도성 라인 세트(NC1-NCp)는 메모리 디바이스의 보조 전도성 라인 세트(pNC1, pNC2, ..., pNCk) 중 하나에 해당한다.
메모리 셀(200)은 비트 라인(BL)과 소스 라인(SL) 사이에서 병렬로 연결된 복수의 메모리 스트링을 포함한다. 도 2의 예시적인 구성에서, 메모리 셀(200)은 q 개의 메모리 스트링을 포함하는 바, 이들 중 2 개는 참조 번호 201 및 20q로 표시되어 있으며, 여기에서 q는 2 이상의 자연수이다. 복수의 메모리 스트링 각각은 비트 라인(BL)과 소스 라인(SL) 사이에 직렬로 연결되고 복수의 워드 라인에 대응하여 전기적으로 연결된 복수의 메모리 소자를 포함한다. 예를 들어, 메모리 스트링(201)은 비트 라인(BL)과 소스 라인(SL) 사이에 직렬로 연결되는 복수의 메모리 소자(ME11 내지 MEn1)를 포함한다. 메모리 소자(ME11 내지 ME1n)는 워드 라인(WL1 내지 WLn)에 대응적으로 연결된다. 다른 예에서, 메모리 스트링(20q)은 비트 라인(BL)과 소스 라인(SL) 사이에 직렬로 연결되는 복수의 메모리 소자(ME1q 내지 MEnq)를 포함한다. 메모리 소자(ME1q 내지 MEnq)는 워드 라인(WL1 내지 WLn)에 대응적으로 연결된다. 일부 실시예에서, 메모리 스트링(201) 내의 메모리 소자(ME11 내지 ME1n)의 순서 및/또는 메모리 스트링(20q)의 메모리 소자(ME1q 내지 MEnq)의 순서는 도 2의 예시적인 구성에 도시된 바와 같을 필요는 없다.
메모리 셀(200)의 각각의 메모리 소자는 서로 다른 저항 값을 갖도록 프로그래밍 가능하다. 각 메모리 스트링의 저항 값은 메모리 스트링의 메모리 소자의 저항 값에 따라 달라진다. 예를 들어, 메모리 스트링(201)은 그 메모리 스트링(201) 내의 메모리 소자(ME11 내지 MEn1)의 저항 값의 합에 대응하는 저항 값을 갖는다. 메모리 소자(ME11 내지 MEn1)의 다양한 저항 값에서, 메모리 스트링(201)은 대응하는 다양한 저항 값을 갖는다. 다른 예로서, 메모리 소자(ME1q 내지 MEnq)의 다양한 저항 값에서, 메모리 스트링(20q)은 대응하는 다양한 저항 값을 갖는다. 비트 라인(BL)과 소스 라인(SL) 사이에 병렬로 연결된 메모리 스트링(201 내지 20q)의 다양한 저항 값은 메모리 셀(200)의 다양한 총 저항 값을 초래한다. 그 결과, 메모리 셀(200)은 메모리 셀(200)에 저장된 상이한 데이터에 대응하는 상이한 총 저항 값을 갖도록 프로그래밍될 수 있다.
다른 저항 값을 갖도록 프로그래밍될 수 있는 메모리 소자의 예로는 저항성 랜덤 액세스 메모리(ReRAM 또는 RRAM), 자기 RAM(MRAM), 상 변화 메모리(PCM), 전하 저장 물질 또는 플로팅 게이트를 포함하는 플래시 메모리 등이 포함되지만, 그것으로 한정되지는 않는다. RRAM에 관한 세부 사항은, 예를 들어 2015년 6월 9일자로 허여되었고 전체 내용이 여기에 참조로 포함된 미국 특허 제9,053,781호에서 찾을 수 있다. NOR 및 NAND 게이트 플래시 메모리 모두는 하나 이상의 실시예에서 메모리 셀(200)의 메모리 소자를 구현하기 위해 적용될 수 있다. RRAM, MRAM 또는 PCM 메모리 소자는 메모리 층과 직렬로 전기적으로 연결된 액세스 트랜지스터를 포함한다. 메모리 층은 메모리 소자의 2 개 이상의 저항 값에 대응하는 2 개 이상의 상태를 갖도록 프로그래밍 가능하다. RRAM, MRAM 또는 PCM 메모리 소자의 액세스 트랜지스터의 게이트는 메모리 소자의 제어 단자에 해당하며, 워드 라인(WL1 내지 WLn) 중 대응하는 워드 라인에 전기적으로 연결된다. 플래시 메모리 소자는 플로팅 게이트 또는 전하 저장 층을 갖는 트랜지스터를 포함한다. 플로팅 게이트 또는 전하 저장 층은 메모리 소자의 2 개 이상의 저항 값에 대응하는 2 개 이상의 레벨의 전하를 저장하도록 프로그래밍 가능하다. 플래시 메모리 소자의 트랜지스터의 게이트는 메모리 소자의 제어 단자에 해당하고, 워드 라인(WL1 내지 WLn) 중 대응하는 워드 라인에 전기적으로 연결된다. 메모리 소자의 다른 유형 또는 구성은 다양한 실시예의 범위 내에 있다.
일부 실시예에서, 메모리 셀(200)의 각각의 메모리 소자는 메모리 셀(200)의 다른 메모리 소자와 독립적으로 개별적으로 프로그래밍 가능하다. 선택된 메모리 소자의 프로그래밍 동작에서, 예를 들어, 제어기(102)에 대응하는 제어기에 의해 턴온 전압이 대응하는 워드 라인을 통해 선택된 메모리 소자의 제어 단자에 인가된다. 예를 들어, 턴온 전압이 워드 라인(WL1)에 인가되어, 선택된 메모리 소자인 메모리 소자(ME11) 및 워드 라인(WL1)에 연결된 다른 선택되지 않은 메모리 소자(들), 예를 들어, ME1q를 턴온시킨다. 메모리 셀(200)의 다른 선택되지 않은 메모리 소자, 특히 턴온 전압을 갖는 워드 라인에 전기적으로 연결된 선택되지 않은 메모리 소자의 프로그래밍된 상태를 지우거나 교란시키지 않고, 예를 들어, 제어기에 의해 선택된 메모리 소자 양단에 기입 전압이 인가된다. 선택된 메모리 소자의 양단에는, 대응하는 메모리 스트링에서 그 선택된 메모리 소자가 배열되는 위치에 따라, 비트 라인(BL)과 보조 라인(NC1-NCp) 중 하나, 소스 라인(SL)과 보조 라인(NC1-NCp) 중 하나, 또는 보조 라인(NC1-NCp) 중 두 개로부터 기입 전압이 인가된다. 보조 라인(NC1-NCp)의 수 및/또는 전기적 연결은 각 메모리 스트링의 메모리 소자의 수 n 및 메모리 셀(200)의 메모리 스트링의 수 q에 종속한다. 적어도 하나의 실시예에서, 보조 라인(NC1-NCp) 중 하나는 메모리 셀(200)의 하나 이상의 메모리 소자를 프로그래밍하도록 연결된다.
판독 동작에서, 보조 라인(NC1-NCp)은 플로팅 상태를 유지하고, 제어기에 의해 턴온 전압이 워드 라인(WL1 내지 Wln)에 인가되어 메모리 셀(200)의 모든 메모리 소자를 턴온시키고, 제어기에 의해 판독 전압이 비트 라인 BL 및 소스 라인 SL에 인가되어 판독 전류가 메모리 셀(200)의 병렬 접속된 메모리 스트링(201 내지 20q)을 통해 흐르도록 한다. 제어기는, 예를 들어, SA(118)에 대응하는 감지 증폭기에 의해 판독 전류를 검출하고, 판독 전류 및 판독 전압을 기초로 메모리 셀(200)의 총 저항 값을 결정하도록 구성된다. 제어기는 또한 메모리 셀(200)의 결정된 총 저항 값을 기초로 메모리 셀(200)에 저장된 데이터를 결정하도록 구성된다.
도 3은 일부 실시예에 따른 메모리 셀(300)의 개략적인 회로도이다. 적어도 하나의 실시예에서, 메모리 셀(300)은 n = p = q = 2 인 메모리 셀(200)의 구성에 대응한다.
도 3에서, 메모리 셀(300)은 소스 라인(SL)과 비트 라인(BL) 사이에 병렬로 연결된 메모리 스트링(301, 302)에 배열된 메모리 소자(T11, T12, T21, T22)를 포함한다. 메모리 소자(T11, T12, T21, T22)는 각각 서로 다른 저항 값을 갖도록 프로그래밍 가능하다. 도 3의 예시적인 구성에서, 각각의 메모리 소자(T11, T12, T21, T22)는 전하 저장 물질을 갖는 트랜지스터이다. 그러나, 본 명세서에 기술된 바와 같이, RRAM, MRAM, PCM, 플로팅 게이트를 갖는 플래시 메모리 등을 포함하지만 이것으로 제한되지 않는 다른 유형의 메모리 소자는 다양한 실시예의 범위 내에 있다. 트랜지스터(T11, T12, T21, T22)의 예는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속 산화물 반도체(CMOS) 트랜지스터, P-채널 금속 산화물 반도체(PMOS), N-채널 금속 산화물 반도체(NMOS), 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파 트랜지스터, P-채널 및/또는 N-채널 전계 효과 트랜지스터(PFET/NFET), FinFET, 상승된 소스/드레인을 갖는 평면 MOS 트랜지스터, 나노 시트 FET, 나노 와이어 FET 등을 포함하지만, 이들로 한정되지는 않는다. 도 3과 관련하여 설명된 예시적인 구성에서, T11, T12, T21, 및 T22는 NMOS 트랜지스터이다. NMOS 트랜지스터 대신 PMOS 트랜지스터를 포함하는 다른 구성은 다양한 실시예의 범위 내에 있다.
트랜지스터(T11, T21)는 소스 라인(SL)과 비트 라인(BL) 사이에 직렬로 전기적으로 연결되어 메모리 스트링(301)을 형성한다. 예를 들어, 트랜지스터(T11)의 제1 소스/드레인은 비트 라인(BL)에 전기적으로 연결되고, 트랜지스터(T11)의 제2 소스/드레인은 중간 노드(303)에 전기적으로 연결되며, 트랜지스터(T21)의 제1 소스/드레인은 전기적으로 중간 노드(303)에 연결되고, 트랜지스터(T21)의 제2 소스/드레인은 소스 라인(SL)에 전기적으로 연결된다. 트랜지스터(T12, T22)는 소스 라인(SL)과 비트 라인(BL) 사이에 직렬로 전기적으로 연결되어 메모리 스트링(302)을 형성한다. 예를 들어, 트랜지스터(T22)의 제1 소스/드레인은 비트 라인(BL)에 전기적으로 연결되고, 트랜지스터(T22)의 제2 소스/드레인은 중간 노드(304)에 전기적으로 연결되며, 트랜지스터(T12)의 제1 소스/드레인은 전기적으로 중간 노드(304)에 연결되고, 트랜지스터(T12)의 제2 소스/드레인은 소스 라인(SL)에 전기적으로 연결된다. 트랜지스터(T11, T12)의 게이트(G11, G12)는 워드 라인(WL1)에 전기적으로 연결된다. 트랜지스터(T21, T22)의 게이트(G21, G22)는 워드 라인(WL2)에 전기적으로 연결된다. 보조 라인(NC1, NC2)은 중간 노드(303, 304)에 대응하여 전기적으로 연결된다. 트랜지스터(T11, T12, T21, T22)는 메모리 셀(200)의 메모리 소자에 대응하고, 메모리 스트링(301, 302)은 메모리 셀(200)의 메모리 스트링(201 내지 20q)에 대응하고, 워드 라인(WL1, WL2)은 메모리 셀(200)의 워드 라인(WL1 내지 Wln)에 대응하며, 보조 라인(NC1, NC2)은 메모리 셀(200)의 보조 라인(NC1-NCp)에 대응한다.
프로그래밍 동작에서, 트랜지스터(T11, T12, T21, T22)는 각각 메모리 셀(300)의 다른 메모리 소자들과 독립적으로 개별적으로 프로그래밍될 수 있다. 예를 들어, 트랜지스터(T11)의 프로그래밍 동작에서, 예를 들어, 제어기(102)에 대응하는 제어기에 의해 턴온 전압이 워드 라인(WL1)에 인가되고 선택된 트랜지스터(T11)뿐만 아니라 선택되지 않은 트랜지스터(T12)를 턴온시킨다. 다른 선택되지 않은 트랜지스터(T21, T22)는 OFF 상태로 유지된다. 선택된 트랜지스터(T11)가 턴온되는 동안, 제어기에 의해 비트 라인(BL) 및 보조 라인(NC1)으로부터 트랜지스터(T11)의 양단에 기입 전압이 인가된다. 기입 전압의 극성 및/또는 전압 레벨은 트랜지스터(T11)에 프로그래밍될 상태 또는 저항 값을 결정한다. 일 예에서, 기입 전압의 더 높은 전압 레벨은 트랜지스터(T11)의 낮은 저항 값, 예를 들어, R에 대응하는 제1의 프로그래밍된 상태를 초래하는 반면, 기입 전압의 더 낮은 전압 레벨은 트랜지스터(T11)의 높은 저항 값, 예를 들어, 2R에 대응하는 제2의 프로그래밍된 상태를 초래한다. 적어도 하나의 실시예에서, 다양한 전압 레벨 및/또는 기입 전압의 극성은 트랜지스터(T11)를 제1의 프로그래밍된 상태에서 제2의 프로그래밍된 상태로 또는 그 반대로 스위칭하는 것을 가능하게 한다. 선택되지 않은 트랜지스터(T12)도 트랜지스터(T11)의 프로그래밍 동작중에 턴온되지만, 제어기는 소스 라인(SL) 및 보조 라인(NC2)에서 트랜지스터(T12) 양단에 걸리는 전압을 트랜지스터(T12)에 이미 프로그래밍되어 있는 프로그래밍된 상태를 변경하거나 교란하기에 불충분하게 유지하도록 구성된다. 예를 들어, 소스 라인(SL) 및 보조 라인(NC2)은 트랜지스터(T11)의 프로그래밍 동작중에 접지되고/되거나 플로팅 상태로 유지된다. 트랜지스터(T12, T21, T22) 각각은 트랜지스터(T11)에 대해서 설명된 것과 유사한 방식으로 메모리 셀(300) 내의 다른 메모리 소자들과 독립적으로 개별적으로 프로그래밍될 수 있다. 예를 들어, 트랜지스터(T12)를 프로그래밍하기 위해서, 제어기는, 비트 라인(BL) 및 보조 라인(NC1)이 접지되고/되거나 부동 상태로 유지되고 있는 동안, 소스 라인(SL) 및 보조 라인(NC2)으로부터 트랜지스터(T12) 양단에 기입 전압을 인가하도록 구성된다. 트랜지스터(T21)를 프로그래밍하기 위해서, 제어기는 비트 라인(BL) 및 보조 라인(NC2)이 접지되고/되거나 또는 부동 상태로 유지되고 있는 동안, 소스 라인(SL) 및 보조 라인(NC1)으로부터 트랜지스터(T21) 양단에 기입 전압을 인가하도록 구성된다. 트랜지스터(T22)를 프로그래밍하기 위해서, 제어기는 소스 라인(SL) 및 보조 라인(NC1)이 접지되고/되거나 부동 상태로 유지되고 있는 동안, 비트 라인(BL) 및 보조 라인(NC2)으로부터 트랜지스터(T22) 양단에 기입 전압을 인가하도록 구성된다. R 및 2R의 상기 저항 값 및/또는 각각의 트랜지스터(T11, T12, T21, T22)가 갖도록 프로그래밍 가능한 상태의 수는 예시이다. 다른 구성이 다양한 실시예의 범위 내에 있다. 예를 들어, 적어도 하나의 실시예에서, 각각의 트랜지스터(T11, T12, T21, T22)는 2 개 이상의 저항 값에 대응하는 2 개 이상의 프로그래밍된 상태를 갖도록 프로그래밍 가능하다. 하나 이상의 실시예에서, 각각의 트랜지스터(T11, T12, T21, T22)의 저항 값은 R 및/또는 2R과 상이하도록 프로그래밍 가능하다.
판독 동작에서, 제어기에 의해 턴온 전압이 워드 라인(WL1, Wl2)에 인가되어 메모리 셀(300)의 모든 트랜지스터(T11, T12, T21, T22)를 턴온시킨다. 트랜지스터(T11, T12, T21, T22)가 턴온되어 있는 동안, 제어기에 의해 비트 라인(BL)과 소스 라인(SL) 양단에 기입 전압이 인가되어 기입 전류가 메모리 셀(300)의 병렬로 연결된 메모리 스트링(301, 302)을 통해 흐르게 한다. 예를 들어, 판독 전압은 제어기에 의해 비트 라인(BL)에 인가되는 반면, 소스 라인(SL)은 접지되어 있다. 보조 라인(NC1-NCp)은 판독 작업중에 부동 상태로 유지된다. 제어기는, 예를 들어 SA(118)에 대응하는 감지 증폭기에 의해 판독 전류를 검출하고, 판독 전류 및 판독 전압을 기초로 메모리 셀(300)의 총 저항 값을 결정하도록 구성된다. 제어기는 또한, 도 4a 및 도 4b와 관련하여 설명된 바와 같이, 메모리 셀(300)의 결정된 총 저항 값을 기초로 메모리 셀(300)에 저장된 데이터를 결정하도록 구성된다.
도 4a는 일부 실시예에 따라 다양하게 프로그래밍된 상태의 메모리 셀(300)의 개략적인 회로도이다. 도 4a의 예시적인 구성에서, 각각의 트랜지스터(T11, T12, T21, T22)는 저항 값 R 또는 저항 값 2R을 갖도록 프로그래밍 가능하다. 다른 구성이 다양한 실시예의 범위 내에 있다.
프로그래밍된 상태 1에서 각각의 트랜지스터(T11, T12, T21, T22)는 저항 값 R을 갖도록 프로그래밍된다. 각 메모리 스트링(301, 302)은 각 메모리 스트링의 트랜지스터의 저항 값의 합에 해당하는 저항 값 2R을 갖는다. 메모리 셀(300)의 총 저항 값은 병렬로 연결된 두 개의 저항 값 2R과 등가 저항 값이다. 다시말해서, 메모리 셀(300)의 총 저항 값은 R이다.
프로그래밍된 상태 2에서 트랜지스터 중 하나(예: T12)는 저항 값 2R을 갖도록 프로그래밍되는 반면, 다른 트랜지스터는 저항 값 R을 갖도록 프로그래밍된다. 메모리 스트링(301, 302) 중 하나는 저항 값 2R을 갖는 반면, 다른 메모리 스트링은 저항 값 3R을 갖는다. 메모리 셀(300)의 총 저항 값은 저항 값 3R과 병렬로 연결된 저항 값 2R의 등가 저항 값이다. 다시 말해서, 메모리 셀(300)의 총 저항 값은 1.2R이다. 트랜지스터(T12) 대신 트랜지스터(T11, T21, T22) 중 다른 하나의 트랜지스터가 저항 값 2R을 갖도록 프로그래밍되는 경우, 이 총 저항 값은 변하지 않는다.
프로그래밍된 상태 3에서 하나의 메모리 스트링(예: 301)의 트랜지스터는 저항 값 2R을 갖도록 프로그래밍되는 반면, 다른 메모리 스트링(예: 302)의 트랜지스터는 저항 값 R을 갖도록 프로그래밍된다. 메모리 스트링(301)은 저항 값 4R을 갖는 반면, 메모리 스트링(302)은 저항 값 2R을 갖는다. 메모리 셀(300)의 총 저항 값은 저항 값 4R과 병렬로 연결된 저항 값 2R의 등가 저항 값이다. 다시 말해서, 메모리 셀(300)의 총 저항 값은 1.33R이다. 이 총 저항 값은 메모리 스트링(302)의 트랜지스터가 저항 값 2R을 갖도록 프로그래밍되고 메모리 스트링(301)의 트랜지스터가 저항 값 R을 갖도록 프로그래밍되는 경우, 이 총 저항 값은 변하지 않는다.
프로그래밍된 상태 4에서, 각각의 메모리 스트링(301, 302)에서, 하나의 트랜지스터(예: T21 또는 T12)는 저항 값 2R을 갖도록 프로그래밍되는 반면, 다른 트랜지스터(예: T11 또는 T22)는 저항 값 R을 갖도록 프로그래밍된다. 각각의 메모리 스트링(301, 302)은 저항 값 3R을 갖는다. 메모리 셀(300)의 총 저항 값은 병렬로 연결된 2 개의 저항 값 3R의 등가 저항 값이다. 다시 말해서, 메모리 셀(300)의 총 저항 값은 1.5R이다. 트랜지스터(T11)가 트랜지스터(T21) 대신 저항 값 2R을 갖도록 프로그래밍되거나/되고 트랜지스터(T22)가 트랜지스터(T12) 대신 저항 값 2R을 갖도록 프로그래밍되는 경우, 이 총 저항 값은 변하지 않는다.
프로그래밍된 상태 5에서, 트랜지스터 중 하나(예: T11)은 저항 값 R을 갖도록 프로그래밍되는 반면, 다른 트랜지스터는 저항 값 2R을 갖도록 프로그래밍된다. 메모리 스트링(301, 302) 중 하나는 저항 값 3R을 갖는 반면, 다른 메모리 스트링은 저항 값 4R을 갖는다. 메모리 셀(300)의 총 저항 값은 저항 값 4R과 병렬로 연결된 저항 값 3R의 등가 저항 값이다. 다시 말해서, 메모리 셀(300)의 총 저항 값은 1.7R이다. 트랜지스터(T11) 대신 트랜지스터(T12, T21, T22) 중 다른 하나의 트랜지스터가 저항 값 R을 갖도록 프로그래밍되면, 이 총 저항 값은 변하지 않는다.
프로그래밍된 상태 6에서, 각각의 트랜지스터(T11, T12, T21, T22)는 저항 값 2R을 갖도록 프로그래밍된다. 각각의 메모리 스트링(301, 302)은 저항 값 4R을 갖는다. 메모리 셀(300)의 총 저항 값은 병렬로 연결된 2 개의 저항 값 4R의 등가 저항 값이다. 다시 말해서, 메모리 셀(300)의 총 저항 값은 2R이다.
도 4b는 일부 실시예에 따라 도 4a와 관련하여 설명된 다양한 프로그래밍된 상태 1 내지 6에서의 메모리 셀(300)의 상이한 총 저항 값을 보여주는 그래프이다.
전술한 프로그래밍된 상태 1 내지 6은 메모리 셀(300)에 저장된 6 개의 상이한 데이터 또는 논리 상태에 대응하고, 또한 6 개의 상이한 총 저항 값 R, 1.2R, 1.33R, 1.5R, 1.7R, 및 2R에 대응한다. 6 개의 상이한 총 저항 값은 비트 라인(BL)과 소스 라인(SL) 양단에 인가되는 기입 전압 하에서 메모리 셀(300)을 통해 흐르는 기입 전류의 상이한 값에 대응한다. 제어기는, 예를 들어, SA(118)에 대응하는 감지 증폭기에 의해 검출된 판독 전류의 값을 기초로, 메모리 셀(300)의 총 저항 값 및 메모리 셀(300)에 저장된 대응 데이터 또는 논리 상태를 결정하도록 구성된다.
도 4b에서, 그래프는 메모리 셀(300)이 프로그래밍된 상태 1에서 프로그래밍된 상태 6으로의 순서로 하나의 프로그래밍된 상태에서 다음 상태로 전환됨에 따라 메모리 셀(300)의 총 저항 값이 선형적으로 증가하는 것을 보여준다. 적어도 하나의 실시예에서, 이러한 선형 특성은 제어기가 각각의 프로그래밍된 상태 1 내지 6을 인접한 프로그래밍된 상태와 확실하게 구별할 수 있게 한다. 적어도 하나의 실시예에서, 이 피처는 더 큰 메모리 창, 더 양호한 계산 성능 등을 포함하지만 이것으로 제한되지 않는 하나 이상의 이점을 성취할 수 있게 한다.
도 5는 일부 실시예에 따른 메모리 디바이스(500)의 개략적인 회로도이다. 일부 실시예에서, 메모리 디바이스(500)는 메모리 디바이스(100)에 대응한다.
메모리 디바이스(500)는 제1 축, 예를 들어, X 축을 따라 연장된 행과 제2 축, 예를 들어, Y 축을 따라 연장된 열을 갖는 어레이로 배열된 복수의 메모리 셀(MC11, MC12, MC21, MC22)을 포함한다. Y 축은 X 축과 교차한다. 적어도 하나의 실시예에서, Y 축은 X 축에 수직이다. 메모리 디바이스(500)는 X 축을 따라 연장된 소스 라인(SL1, SL2, SL3) 및 워드 라인(WL1, WL2, WL3, WL4) 및 Y 축을 따라 연장된 비트 라인(BL1, BL2) 및 보조 라인(NC11, NC12, NC21, NC22)을 더 포함한다.
각각의 메모리 셀(MC11, MC12, MC21, MC22)은 메모리 셀(300)에 해당한다. 예를 들어, 도 5에 도시된 바와 같이, 메모리 셀(MC11)은, 트랜지스터(T11, T12, T21, T22)가 메모리 셀(300)에 대해 전술한 바와 같이 비트 라인(BL), 소스 라인(SL), 보조 라인(NC1, NC2), 및 워드 라인(WL, WL2)에 전기적으로 연결되는 방식과 유사하게, 비트 라인(BL1), 소스 라인(SL1), 보조 라인(NC11, NC12) 및 워드 라인(WL, WL2)에 전기적으로 연결된 트랜지스터(T11, T12, T21, T22)를 포함한다.
메모리 셀(MC11)에서, X 축을 따라 비트 라인(BL1)과 보조 라인(NC11) 사이의 트랜지스터(T11)의 배열은 메모리 디바이스(500)에 대응하는 실제의 반도체 디바이스에서 비트 라인(BL1)과 보조 라인(NC11) 사이의 트랜지스터(T11)의 물리적 배열을 반영한다. X 축을 따라, 비트 라인(BL1)과 보조 라인(NC12) 사이의 트랜지스터(T22)의 배열은 실제의 반도체 디바이스에서 비트 라인(BL1)과 보조 라인(NC12) 사이의 트랜지스터(T22)의 물리적 배열을 반영한다. X 축을 따라, 보조 라인(NC11)과 도체(S11) 사이의 트랜지스터(T21)의 배열은 실제의 반도체 디바이스에서 보조 라인(NC11)과 도체(S11) 사이의 트랜지스터(T21)의 물리적 배열을 반영한다. 도체(S11)는 소스 라인(SL1)에 전기적으로 연결된다. X 축을 따라, 보조 라인(NC12)과 도체(S12) 사이의 트랜지스터(T12)의 배열은 실제의 반도체 디바이스에서 보조 라인(NC12)과 도체(S12) 사이의 트랜지스터(T12)의 물리적 배열을 반영한다. 도체(S12)는 소스 라인(SL1)에 전기적으로 연결된다. X 축을 따라, 도체(S11), 보조 라인(NC11), 비트 라인(BL1), 보조 라인(NC12) 및 도체(S12)의 언급된 순서대로의 배열은 실제의 반도체 디바이스의 도체(S11), 보조 라인(NC11), 비트 라인(BL1), 보조 라인(NC12) 및 도체(S12)의 물리적 배열을 반영한다. Y 축을 따라, 소스 라인(SL1, SL2) 사이에 배열된 한 행의 트랜지스터(T11, T12), 다른 한 행의 트랜지스터(T21, T22), 두 행 및 대응하는 워드 라인(WL1, WL2)의 물리적 배열은 실제의 반도체 디바이스의 소스 라인(SL1, SL2) 사이의 트랜지스터(T11, T12, T21, T22) 및 워드 라인(WL1, Wl2)의 물리적 배열을 반영한다.
메모리 셀(MC12)은 메모리 셀(MC11)과 유사하게 구성된다. 메모리 셀(MC12)은, 메모리 셀(MC11)이 도체(S11), 보조 라인(NC11), 비트 라인(BL1), 보조 라인(NC12) 및 도체(S12)에 대해서 연결 및 배열되는 방식과 유사하게, 도체(S12), 보조 라인(NC21), 비트 라인(BL2), 보조 라인(NC22) 및 도체(S13)에 대해서 연결 및 배열된다. 도체(S13)는 소스 라인(SL1)과 전기적으로 연결된다. 또한, 메모리 셀(MC12)은, 메모리 셀(MC11)이 워드 라인(WL1, WL2)에 대해 연결 및 배열되는 방식과 유사한 방식으로, 워드 라인(WL1, WL2)에 대해서 연결 및 배열된다.
메모리 셀(MC21)은 메모리 셀(MC11)과 유사하게 구성된다. 메모리 셀(MC21)은, 메모리 셀(MC11)이 도체(S11), 보조 라인(NC11), 비트 라인(BL1), 보조 라인(NC12) 및 도체(S12)에 대해서 연결 및 배열되는 방식과 유사한 방식으로, 도체(S21), 보조 라인(NC11), 비트 라인(BL1), 보조 라인(NC12) 및 도체(S22)에 대해서 연결 및 배열된다. 도체(S21, S22)는 소스 라인(SL2)에 전기적으로 연결된다. 또한, 메모리 셀(MC21)은, 메모리 셀(MC11)이 워드 라인(WL1, WL2)에 대해서 연결 및 배열되는 방식과 유사한 방식으로, 워드 라인(WL3, WL4)에 대해서 연결 및 배열된다.
메모리 셀(MC22)은 메모리 셀(MC21)과 유사하게 구성된다. 메모리 셀(MC22)은, 메모리 셀(MC21)이 도체(S21), 보조 라인(NC11), 비트 라인(BL1), 보 조 라인(NC12) 및 도체(S22)에 대해서 연결 및 배열되는 방식과 유사한 방식으로, 도체(S22), 보조 라인(NC21), 비트 라인(BL2), 보조 라인(NC22) 및 도체(S23)에 대해 연결 및 배열된다. 도체(S23)는 소스 라인(SL2)과 전기적으로 연결된다. 또한, 메모리 셀(MC22)은, 메모리 셀(MC21)이 워드 라인(WL3, WL4)에 대해서 연결 및 배열되는 방식과 유사한 방식으로, 워드 라인(WL3, WL4)에 대해서 연결 및 배열된다.
각각의 비트 라인(BL1, BL2) 및 보조 라인(NC11, NC12, NC21, NC22)은 Y 축을 따라 연속적으로 연장되어 복수의 메모리 셀에 전기적으로 연결된다. 도체(S11, S21)는 Y 축을 따라 정렬되지만, 서로 분리되어 있다. 도체(S12, S22)는 Y 축을 따라 정렬되지만, 서로 분리되어 있다. 도체(S13, S23)는 Y 축을 따라 정렬되지만, 서로 분리되어 있다. 소스 라인(SL1, SL2, SL3) 및 워드 라인(WL1, WL2, WL3, WL4) 각각은 X 축을 따라 연속적으로 연장되어 복수의 메모리 셀에 전기적으로 연결된다. 적어도 하나의 실시예에서, 메모리 디바이스(500)에서 본 명세서에서 설명된 하나 이상의 이점을 성취할 수 있다.
도 6은 일부 실시예에 따른 반도체 디바이스 또는 IC 디바이스(600)의 개략적인 사시도이다. 적어도 하나의 실시예에서, 반도체 디바이스(600)는 도 5의 메모리 디바이스(500)의 일부에 해당한다. 도 5 및 도 6에서 대응하는 요소는 동일한 참조 번호로 표시된다.
반도체 디바이스(600)는 도 6에 도시된 구조 아래에 기판(도시되지 않음)을 포함한다. 일부 실시예에서, 반도체 디바이스(600)의 기판은 도 8a 내지 도 8g와 관련하여 설명되는 기판에 해당한다.
반도체 디바이스(600)는 X 축 및 Y 축과 교차하는 제3축(예: Z 축)을 따라 기판 위에 메모리 어레이 층(610)을 더 포함한다. 적어도 하나의 실시예에서, Z 축은 X 축 및 Y 축에 수직이다. 메모리 어레이 층(610)은, 도 1 및 도 5 중 적어도 하나와 관련하여 설명되는 바와 같이, X 축을 따라 행 및 Y 축을 따라 열을 갖는 어레이로 배열된 다양한 메모리 소자 또는 트랜지스터를 포함한다. 도 6의 예시적인 구성에서, 메모리 어레이 층(610)은 기판 위의 분리 층(611), 분리 층(611) 위의 활성 영역 층(612) 및 활성 영역 층(612) 위의 소스/드레인 콘택트 층(613)을 포함한다. 분리 층(611)은 기판으로부터 활성 영역 층(612)을 분리하도록 구성된다. 일부 실시예에서, 절연 층(611)은, 예를 들어, 기판이 유전체 기판인 경우에는 생략된다.
활성 영역 층(612)은 메모리 소자 내의 트랜지스터의 소스/드레인 및 채널을 포함한다. 몇 개의 소스/드레인을 볼 수 있는데, 도 6에서 공통적으로 참조 번호 612로 표시되어 있다. 트랜지스터의 채널은 도 6에서는 볼 수 없으며, X 축을 따라 서로 인접한 소스/드레인 사이에 위치하여 소스/드레인을 연결한다. 적어도 하나의 실시예에서, 소스/드레인 및 채널은 X 축을 따라 연장되고 Y 축을 따라 서로 이격된 복수의 활성 영역(도시되지 않음)에 형성된다. 활성 영역 층(612)의 트랜지스터의 소스/드레인 및 채널의 예시적인 구성을 도 8a 내지 도 8g 중 하나 이상과 관련하여 설명한다.
메모리 어레이 층(610)은 채널 위에 그리고 인접한 소스/드레인 사이에 게이트 전극(도시되지 않음)을 더 포함한다. 게이트 콘택트(643)는 하부 게이트 전극 위에서 하부 게이트 전극에 전기적으로 연결된다. 게이트 콘택트(643)는 Y 축을 따라 열을 이루어 또는 게이트 영역에 배열된다. 인접한 게이트 콘택트(643) 및 동일한 열의 대응하는 하부 게이트 전극은 Y 축을 따라 간격을 두고 배치된 분리 구조(619)에 의해 서로 전기적으로 분리된다. X 축을 따라, 한 열의 게이트 콘택트(643)는 메모리 어레이 층(610) 위의 분리 층(637) 내의 분리 구조에 의해 인접한 열의 게이트 콘택트(643)로부터 분리된다. 메모리 층(642)은 X 축을 따라 각각의 게이트 콘택트(643)의 양측에 배열된다. 메모리 층(642)은 또한 게이트 전극과 대응하는 채널 사이에 배열된다. 메모리 어레이 층(610) 내의 게이트 전극 및 메모리 층의 예시적인 구성을 도 8a 내지 도 8g 중 하나 이상과 관련하여 설명한다.
소스/드레인 콘택트 층(613)은 활성 영역 층(612) 내의 하부 소스/드레인 위에서 하부 소스/드레인에 전기적으로 연결된 복수의 소스/드레인 콘택트를 포함한다. 소스/드레인 콘택트 중 수 개는 Y 축을 따라 연속적으로 연장되며, 본 명세서에서 설명된 다양한 비트 라인 및 보조 라인에 대응한다. 예를 들어, 소스/드레인 콘택트 층(613)은 도 5의 비트 라인(BL1) 및 보조 라인(NC11, Nc12)에 대응하는 비트 라인(BL1) 및 보조 라인(NC11, NC12)을 포함한다. 다른 소스/드레인 콘택트는 Y 축을 따라 열로 배열되지만 서로 분리되어 있다. 예를 들어, 도 6에서 참조 번호 S11로 표시된 열은, 도 5와 관련하여 설명된 바와 같이 Y 축을 따라 정렬되나 서로 분리되어 있는 도체(S11, S21)에 대응하는 소스/드레인 콘택트를 포함한다. 다른 예로서, 도 6에서 참조 번호 S12로 표시된 열은, 도 5와 관련하여 설명된 바와 같이 Y 축을 따라 정렬되나 서로 분리된 도체(S12, S22)에 대응하는 소스/드레인 콘택트를 포함한다. X 축을 따라, 각각의 소스/드레인 콘택트는 Y 축을 따라 연장되는 분리 구조(618)에 의해 인접한 게이트 콘택트(643) 및 대응하는 메모리 층(642)으로부터 전기적으로 분리된다. 예시적인 분리 구조(618)는 보조 라인(NC11)의 양쪽에 표시되어 있다. 소스/드레인 콘택트의 예시적인 구성을 도 8a 내지 도 8b 중 하나 이상과 관련하여 설명된다.
반도체 디바이스(600)는 메모리 어레이 층(610) 위에 소스 라인(SL1, SL2, SL3) 및 워드 라인(WL0, WL1, WL2, WL3, WL4, WL5)을 더 포함한다. 반도체 디바이스(600)는 메모리 어레이 층(610), 소스 라인(SL1, SL2, SL3) 및 워드 라인(WL0, WL1, WL2, WL3, WL4, WL5) 사이에 다양한 분리 층(도시되지 않음)을 포함한다. 도 6의 워드 라인(WL0)은, 도 5의 메모리 셀(MC11, MC12)에 인접하나 메모리 셀(MC21, Mc22)의 대향측에 있는 메모리 셀에 전기적으로 연결된 워드 라인에 해당한다. 도 6의 워드 라인(WL5)은, 도 5의 메모리 셀(MC21, MC22)에 인접하나 메모리 셀(MC11, MC12)의 대향측에 있는 메모리 셀에 전기적으로 연결된 워드 라인에 해당한다. 워드 라인(WL1, WL2)은 소스 라인(SL1, SL2) 사이에서 Y 축을 따라 배열된다. 워드 라인(WL3, WL4)은 소스 라인(SL2, SL3) 사이에서 Y 축을 따라 배열된다. 소스 라인(SL1)은 워드 라인(WL0, WL1) 사이에서 Y 축을 따라 배열된다. 소스 라인(SL3)은 워드 라인(WL4, WL5) 사이에서 Y 축을 따라 배열된다.
소스 라인(SL1)은 비아 구조(601, 602)에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 소스/드레인 위에서 소스/드레인 콘택트에 전기적으로 연결된다. 비아 구조(601)는 도 5의 소스 라인(SL1)과 도체(S11) 사이의 전기적 접속부에 해당한다. 비아 구조(602)는 도 5의 소스 라인(SL1)과 도체(S12) 사이의 전기적 접속부에 해당한다. 소스 라인(SL2)은 비아 구조(603, 604)에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 소스/드레인 위에서 소스/드레인 콘택트에 전기적으로 연결된다. 비아 구조(603)는 도 5의 소스 라인(SL2)과 도체(S21) 사이의 전기적 접속부에 해당한다. 비아 구조(604)는 도 5의 소스 라인(SL2)과 도체(S22) 사이의 전기적 접속부에 해당한다. 소스 라인(SL3)은 비아 구조(605, 606)에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 소스/드레인 위에서 소스/드레인 콘택트에 전기적으로 연결된다.
워드 라인(WL0)은 공통으로 도면 번호 622로 표시된 비아 구조에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 게이트 전극 위의 게이트 콘택트에 전기적으로 연결된다. 워드 라인(WL1)은 비아 구조(623, 624)에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 게이트 전극 위의 게이트 콘택트에 전기적으로 연결된다. 비아 구조(623)는 도 5의 워드 라인(WL1)과 트랜지스터(T11)의 게이트 사이의 전기적 접속부에 해당한다. 비아 구조(624)는 도 5의 워드 라인(WL1)과 트랜지스터(T12)의 게이트 사이의 전기적 접속부에 해당한다. 워드 라인(WL2)은 비아 구조(625, 626)에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 게이트 전극 위의 게이트 콘택트에 전기적으로 연결된다. 비아 구조(625)는 도 5의 워드 라인(WL2)과 트랜지스터(T21)의 게이트 사이의 전기적 접속부에 해당한다. 비아 구조(626)는 도 5의 워드 라인(WL2)과 트랜지스터(T22)의 게이트 사이의 전기적 접속부에 해당한다. 워드 라인(WL3)은 공통으로 도면 번호 627로 표시된 비아 구조에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 게이트 전극 위의 게이트 콘택트에 전기적으로 연결된다. 워드 라인(WL4)은 공통으로 도면 번호 628로 표시된 비아 구조에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 게이트 전극 위의 게이트 콘택트에 전기적으로 연결된다. 워드 라인(WL5)은 공통으로 도면 번호 629로 표시된 비아 구조에 의해 메모리 어레이 층(610)의 대응하는 트랜지스터의 대응하는 게이트 전극 위의 게이트 콘택트에 전기적으로 연결된다. 적어도 하나의 실시예에서는, 반도체 디바이스(600)에서 본 명세서에서 설명된 하나 이상의 이점을 성취할 수 있다.
도 7은 일부 실시예에 따른 반도체 디바이스(700)의 개략적인 사시도이다. 도 5, 도 6 및 도 7에서 대응하는 요소는 동일한 참조 번호로 표시된다.
반도체 디바이스(700)는 반도체 디바이스(600)와 유사하다. 그러나, 반도체 디바이스(600)의 하나의 메모리 어레이 층 대신에, 반도체 디바이스(700)는 Z 축을 따라 적층된 복수의 메모리 어레이 층을 포함한다. 도 7의 예시적인 구성에서, 반도체 디바이스(700)는 기판(도시되지 않음) 위에 3 개의 메모리 어레이 층(710, 720, 730)을 포함하는데, 이들 메모리 어레이 층은 언급된 순서로 적층된다. 메모리 어레이 층(710)은 반도체 디바이스(600)의 메모리 어레이 층(610)에 해당한다. 메모리 어레이 층(720, 730)은 각각 메모리 어레이 층(710)과 유사한 구성을 갖는다. 반도체 디바이스(600)의 분리 층(637)에 해당하는 분리 층(737)이 메모리 어레이 층(730) 위에 있다. 메모리 디바이스(700)의 소스 라인(SL1, SL2, SL3), 워드 라인(WL0, WL1, WL2, WL3, WL4, WL5) 및 대응하는 비아 구조의 배열은 반도체 디바이스(600)와 유사하다.
반도체 디바이스(700)에서, 메모리 어레이 층(710, 720, 730)에서 대응하는 3 개의 트랜지스터가 Z 축을 따라 적층되고 공통 게이트 전극을 갖는다. 공통 게이트 전극은 공통 비아 구조에 의해 대응하는 워드 라인에 전기적으로 연결된다. 예를 들어, 각각의 비아 구조(622, 624, 626, 628)는 대응하는 워드 라인(WL0, WL1, WL2, WL4)을 대응하는 메모리 어레이 층(710, 720, 730) 각각에 하나씩 위치하는 3 개의 트랜지스터의 대응하는 공통 게이트 전극에 전기적으로 연결한다.
각각의 메모리 어레이 층(710, 720, 730)에서, 반도체 디바이스(700)의 소스/드레인 콘택트는 참조 번호 S11 및 S12로 표시된 열을 따라 간격을 두고 배열되어 있는, 정렬되나 분리된 소스/드레인 콘택트를 포함한다. 메모리 어레이 층(710, 720, 730)의 대응하는 3 개의 트랜지스터의 소스/드레인 콘택트는 Z 축을 따라 적층되고 공통적으로 대응하는 소스 라인에 전기적으로 연결된다. 예를 들어, 비아 구조(601)는 대응하는 소스 라인(SL1)을 대응하는 메모리 어레이 층(710, 720, 730) 각각에 하나씩 위치하는 3 개의 트랜지스터의 대응하는 소스/드레인 콘택트에 전기적으로 연결한다.
각각의 메모리 어레이 층(710, 720, 730)에서, 반도체 디바이스(700)의 소스/드레인 콘택트는 연속적으로 연장되는 보조 라인(NC11, NC12) 및 비트 라인(BL1)을 더 포함한다. 예를 들어, 3 개의 연속적인 보조 라인(707, 708, 709)이 메모리 어레이 층(710, 720, 730)에 대응적으로 배열된다. 각각의 보조 라인(707, 708, 709)은 메모리 디바이스(500)의 보조 라인(NC11)에 해당한다. 보조 라인(707, 708, 709)은 보조 라인(707, 708, 709)의 단부 부분에 단차를 구성하여 계단 구조를 형성하고, 그 계단 구조의 보조 라인(707, 708, 709)의 단부를 서로 다른 높이를 갖는 대응하는 비아 구조에 전기적으로 연결함으로써 반도체 디바이스(700)의 다른 회로에 별도로 전기적으로 연결된다. 계단 구조 및 해당 비아 구조의 예시적인 구성은 도 9와 관련하여 설명한다.
3 개의 메모리 어레이 층을 포함하는 것으로서 설명된 반도체 디바이스(700)는 예시이다. 반도체 디바이스(700)가 2 개 또는 3 개 이상의 메모리 어레이 층을 포함하는 다른 구성은 다양한 실시예의 범위 내에 있다. 적어도 하나의 실시예에서는, 반도체 디바이스(700)에서 본 명세서에서 설명된 하나 이상의 이점을 성취할 수 있다. 또한, 반도체 디바이스(700)의 복수의 메모리 어레이 층의 배열은 적어도 하나의 실시예에서 메모리 밀도를 유리하게 증가시킨다.
도 8a 내지 도 8g는 일부 실시예에 따른 반도체 디바이스 부분(800)의 다양한 도면이다. 적어도 하나의 실시예에서, 반도체 디바이스 부분(800)은 도 7의 반도체 디바이스(700)의 영역(780)에 해당한다. 달리 설명하지 않는 한, 도 7의 구성 요소에 대응하는 도 8a 내지 도 8g의 구성 요소는 도 7과 동일한 참조 번호 또는 도 7의 참조 번호에 100씩 증가된 참조 번호로 표시된다. 달리 설명하지 않는 한, 도 6의 구성 요소에 대응하는 도 8a 내지 도 8g의 구성 요소는 도 6과 동일한 참조 번호 또는 도 6의 참조 번호에 200씩 증가된 참조 번호로 표시된다.
도 8a는 일부 실시예에 따른 반도체 디바이스 부분(800)의 개략적인 사시도이다.
반도체 디바이스 부분(800)은 하나 이상의 실시예에서 반도체 디바이스(700)의 기판에 대응하는 기판(807) 위에 형성된다. 일부 실시예에서, 기판(807)은 유전체 기판, 반도체 웨이퍼, SOI(Semiconductor-On-Insulator) 웨이퍼 또는 에피택셜 웨이퍼를 포함한다. 반도체 웨이퍼, SOI 웨이퍼, 또는 에피택셜 웨이퍼는 하나 이상의 실시예에서 원소 반도체 재료 또는 화합물 반도체 재료를 포함한다. 원소 반도체의 예는 Si 또는 Ge를 포함하지만 이것으로 제한되지 않는다. 화합물 반도체의 예는 SiGe, SiC, SiGeC, III-V 반도체 또는 II-VI 반도체를 포함하지만 이것으로 제한되지 않는다.
메모리 어레이 층(710, 720, 730)에 대응하는 메모리 어레이 층(810, 820, 830)은 기판(807) 위에 순차적으로 형성된다. 각각의 메모리 어레이 층(810, 820, 830)은 분리 층(811, 821, 831), 대응하는 분리 층(811, 821, 831) 위의 활성 영역 층(812, 822, 832) 및 대응하는 활성 영역 층(812, 822, 832) 위의 소스/드레인 콘택트 층(813, 823, 833)을 포함한다. 분리 층(837)이 메모리 어레이 층(830) 위에 있다. 분리 층(811, 821, 831, 837)은 도면에서 "분리 1"이라는 표지로 개략적으로 표시되어 있다. 일부 실시예에서, 절연 층(811)은, 예를 들어, 기판(807)이 유전체 기판인 경우에는 생략된다.
각각의 활성 영역 층(812, 822, 832)은 대응하는 메모리 어레이 층(810, 820, 830)에 메모리 소자의 트랜지스터의 소스/드레인 및 채널을 포함한다. 예를 들어, 활성 영역 층(812)은 채널의 양쪽에 소스/드레인(814, 815)을 포함한다. 채널은 도 8a에는 도시되지 않으며, 도 8b와 관련하여 설명된다. 활성 영역 레이어(812, 822, 832) 및 대응하는 소스/드레인은 도면에서 "활성 영역"이라는 표지로 개략적으로 표시되어 있다.
각각의 소스/드레인 콘택트 층(813, 823, 833)은 하부의 활성 영역 층(812, 822, 832)의 대응하는 소스/드레인 위의 소스/드레인 콘택트를 포함한다. 예를 들어, 소스/드레인 콘택트 층(813)은 대응하는 소스/드레인(814, 815) 위에 소스/드레인 콘택트(816, 817)를 포함한다. 소스/드레인 콘택트(816, 817)는 게이트 전극의 양쪽의 분리 구조(818)에 의해 대응하는 게이트 전극으로부터 전기적으로 분리된다. 분리 구조(818)는 도면에 "분리 2"라는 표지로 개략적으로 표시되어 있다.
게이트 전극은 Z 축을 따라 적층되고 메모리 어레이 층(810, 820, 830)에 대응하게 배열된 3 개의 트랜지스터 모두에 대한 공통 게이트 전극이다. 2 개의 다른 유사한 공통 게이트 전극이 반도체 디바이스 부분(800)에 포함된다. 3 개의 공통 게이트 전극은 도 8a에 도시되지 않으며, 도 8e 및 도 8f와 관련하여 설명된다. 반도체 디바이스(600)의 게이트 콘택트(643)에 대응하는 게이트 콘택트(834, 835, 836)는 대응하는 공통 게이트 전극 위에서 그 게이트 콘택트(834, 835, 836)와 전기적으로 접촉한다. 각각의 게이트 콘택트(834, 835, 836) 및 대응하는 하부 공통 게이트 전극은 때때로 "게이트 스택"으로 지칭된다. 게이트 콘택트(834, 835, 836) 및 소스/드레인 콘택트는 도면에서 "도체"라는 표지로 개략적으로 표시된다. 전술한 3 개의 게이트 스택의 배열은 예시이다. 3 개 이상의 게이트 스택이 Y 축을 따라 열로 배열되는 다른 구성은 다양한 실시예의 범위 내에 있다. 일부 실시예에서, 게이트 콘택트(834, 835, 836)는 별도로 형성되는 소자가 아니라, 하부 공통 게이트 전극의 상부 부분이다.
콘택트(834, 835, 836)에 대응하는 게이트 스택은 반도체 디바이스(600)의 분리 구조(619)에 대응하는 분리 구조(819A 내지 819D)에 의해 서로, 그리고 반도체 디바이스 부분(800)을 포함하는 반도체 디바이스의 다른 회로로부터 전기적으로 분리된다. 분리 구조(819A 내지 819D)는 도면에서 "분리 3"이라는 표지로 개략적으로 표시되어 있다. 일부 실시예에서, "분리 1", "분리 2" 및 "분리 3" 중 둘 이상은 상이한 재료를 포함한다. 일부 실시예에서, "분리 1", "분리 2" 및 "분리 3" 중 둘 이상은 동일한 재료를 포함한다.
메모리 층(842)은 본 명세서에 설명된 바와 같이 채널을 둘러싸고, X 축을 따라 분리 층(837)과 게이트 콘택트(834, 835, 836) 사이에 배열된다. 메모리 층(842)은 도면에서 "메모리 필름"이라는 표지로 개략적으로 표시된다.
메모리 어레이 층(810)의 소스/드레인 콘택트(816) 및 메모리 어레이 층(820, 830)의 상부 소스/드레인 콘택트(826, 828)는 반도체 디바이스(700)의 대응하는 메모리 어레이 층(710, 720, 730)에서 연속적으로 연장되는 3 개의 비트 라인(BL1)에 대응한다. 메모리 어레이 층(810)의 소스/드레인 콘택트(817) 및 메모리 어레이 층(820, 830)의 상부 소스/드레인 콘택트(827, 829)는 반도체 디바이스(700)의 대응하는 메모리 어레이 층(710, 720, 730)에서 연속적으로 연장되는 3 개의 보조 라인(NC12)에 대응한다. 반도체 디바이스 부분(800)은 소스/드레인 콘택트(816, 817, 826 내지 829)에 대응하는 연속적으로 연장되는 비트 라인(BL1) 및 보조 라인(NC12)을 그 반도체 디바이스 부분(800)을 포함하는 반도체 디바이스의 다른 회로와 전기적으로 연결하기 위해 도 8a에 개략적으로 도시된 계단 구조(840)를 포함한다. 계단 구조(840)의 예시적인 구성을 도 8g와 관련하여 설명한다.
도 8b는 일부 실시예에 따른 반도체 디바이스 부분(800) 내의 트랜지스터(800B)의 개략적인 분해 사시도이다. 트랜지스터(800B)는 도 8a와 관련하여 설명된 소스/드레인(814, 815) 및 대응하는 소스/드레인 콘택트(816, 817)를 갖는 트랜지스터에 해당한다. 단순화를 위해, 분리 구조(818)를 도 8b에서 생략한다. 반도체 디바이스 부분(800) 또는 그 반도체 디바이스 부분(800)을 포함하는 반도체 디바이스의 다른 트랜지스터는 트랜지스터(800B)와 유사하게 구성된다.
트랜지스터(800B)는 소스/드레인(814, 815) 사이에서 X 축을 따라 연장하고 소스/드레인(814, 815)을 연결하는 채널(847)을 포함한다. 메모리 층(842)은 채널(847) 주위에서 연장된다. 메모리 층(842) 및 채널(847) 주위에서 게이트 전극(844)이 연장된다. 때때로, 이러한 배열을 GAA(Gate-All-Around) 구조라 한다. 도 8b에 도시되어 있지 않지만, 게이트 전극(844)은 Z 축을 따라 더 위쪽으로 그리고 트랜지스터(800B) 위의 다른 2 개의 트랜지스터의 채널 및 메모리 층(842) 주위에서 연장되는 공통 게이트 전극이다. 게이트 전극(844)은 도면에서 "게이트"라는 표지로 개략적으로 표시되어 있다.
도 8b의 예시적인 구성에서, 메모리 층(842)은 전하 저장 물질을 포함한다. 소스/드레인(814, 815)의 양단에 소정의 기입 전압을 인가하고 게이트 전극(844)에 소정의 턴온 전압을 인가하면, 양전하 또는 음전하가 메모리 층(842)에 저장되거나 또는 트랩되어 트랜지스터(800B)의 문턱 전압을 변경한다. 트랜지스터(800B)의 문턱 전압은 트랜지스터(800B)의 저항 값에 대응한다. 상이한 기입 전압에 응답하여, 상이한 레벨, 양 또는 극성의 전하가 메모리 층에 저장되거나 트랩되어 트랜지스터(800B)의 상이한 저항 값 또는 프로그래밍된 상태를 초래한다. 본 명세서에 설명되는 바와 같이, 트랜지스터(800B)의 저항 값을 프로그래밍하고 변경하기 위한 RRAM, MRAM 등과 같은 다른 기술, 재료 또는 원리는 다양한 실시예의 범위 내에 있다. 메모리 층(842)의 예시적인 재료는 두 개의 실리콘 산화물 층 사이에 샌드위치되는 실리콘 질화물 층을 포함하는 산화물/질화물/산화물(ONO) 다층 구조, 질화물/산화물/질화물(NON) 다층 구조, 교번하는 산화물과 질화물, SiN, 강자성 물질 등을 3 층보다 더 많이 포함하는 다층 구조를 포함하지만, 이것으로 제한되지는 않는다.
도 8c는 도 8a의 평면 C를 따라 활성 영역 층(812)을 관통 절단하여 위에서 보고 도시한 일부 실시에 따른 반도체 디바이스 부분(800)의 개략적인 단면도이다.
도 8c에서, 도 8b와 관련하여 설명된 채널(847) 외에, 활성 영역 층(812)은 다른 2 개의 게이트 스택에 대응하는 채널(848, 849)을 더 포함한다. 단순화를 위해, 채널(848, 849)에 대응하고 채널(848, 849)에 연결된 소스/드레인은 도 8c에서 생략되어 있다. 메모리 층(842)은 각각의 채널(847, 848, 849) 주위로 연장된다. 각각의 게이트 전극(848, 845, 846)은 대응하는 채널(847, 848, 849)을 둘러싸는 메모리 층(842) 주위로 연장된다. 게이트 전극(844, 845)은 분리 구조(819B)에 의해 서로 전기적으로 분리된다. 게이트 전극(845, 846)은 분리 구조(819C)에 의해 서로 전기적으로 분리된다. 게이트 전극(844, 846)은 분리 구조(819A, 819D)에 의해 다른 회로로부터 전기적으로 분리된다.
도 8d는 8a의 평면 D를 따라 소스/드레인 콘택트 층(813)을 관통 절단하여 위에서 보고 도시한 일부 실시예에 따른 반도체 디바이스 부분(800)의 개략적인 단면도이다.
도 8d에서, 소스/드레인 콘택트(816)는 Y 축을 따라 연속적으로 연장하며, 메모리 어레이 층(810)의 비트 라인(BL1)에 대응한다. 소스/드레인 콘택트(816)는 대응하는 채널(847, 848, 849)을 갖는 3 개의 트랜지스터의 하부 소스/드레인 위에서 이들 트랜지스터의 하부 소스/드레인과 전기적으로 접촉한 상태로 연장된다. 소스/드레인 콘택트(817)는 Y 축을 따라 연속적으로 연장되고, 메모리 어레이 층(810)의 보조 라인(NC12)에 대응한다. 소스/드레인 콘택트(817)는 대응하는 채널(847, 848, 849)을 갖는 3 개의 트랜지스터의 다른 하부 소스/드레인 위에서 이들 트랜지스터의 하부 소스/드레인과 전기적으로 접촉한 상태로 연장된다. 소스/드레인 콘택트(816, 817)는 분리 구조(818)에 의해 게이트 전극(844, 845, 846)으로부터 전기적으로 분리된다.
도 8e는 도 8a의 평면 EF를 따라 게이트 콘택트(834, 835, 836)에 대응하는 게이트 스택을 관통 절단하여 취한 일부 실시예에 따른 반도체 디바이스 부분(800)의 개략적인 단면도이다.
도 8e에서, 활성 영역 층(822)은 채널(851, 852, 853)을 포함하고, 활성 영역 층(832)은 메모리 어레이 층(810)의 채널(847, 848, 849) 위에 대응하는 채널(854, 855, 856)을 포함한다. 메모리 층(842)은 도 8e에 도시된 9 개의 채널 각각의 주위로 연장된다. 게이트 전극(844)은 적층된 채널(847, 851, 854)을 둘러싸는 메모리 층(842) 주위로 연장되는 공통 게이트 전극이다. 게이트 콘택트(834)는 게이트 전극(844) 위에서 그 게이트 전극과 전기적으로 접촉하여 제1 게이트 스택을 형성한다. 게이트 전극(845)은 적층된 채널(848, 852, 855)을 둘러싸는 메모리 층(842) 주위로 연장되는 공통 게이트 전극이다. 게이트 콘택트(835)는 게이트 전극(845) 위에서 그 게이트 전극과 접촉하여 제2 게이트 스택을 형성한다. 게이트 전극(846)은 적층된 채널(849, 853, 856)을 둘러싸는 메모리 층(842) 주위로 연장되는 공통 게이트 전극이다. 게이트 콘택트(836)는 게이트 전극(846) 위에서 그 게이트 전극과 전기적으로 접촉하는 제3 게이트 스택을 형성한다. 게이트 스택은 분리 구조(819A 내지 819D)에 의해 서로, 그리고 다른 회로로부터 전기적으로 분리된다.
게이트 콘택트(834, 835, 836)는 대응하는 비아 구조(예: 도 7의 비아 구조(622, 626, 628))를 통해 대응하는 워드 라인(예: 도 7의 워드 라인(WL0, WL2, WL4))과 전기적으로 연결되도록 구성된다. 이 배열에서 워드 라인은 게이트 스택 위에 있다.
도 8f는 일부 실시예의, 도 8e와 유사한 개략적인 단면도이다.
도 8f의 반도체 디바이스 부분(800F)의 구성은 도 8e의 반도체 디바이스 부분(800)의 구성에 대한 대안이다. 본 명세서에 설명된 바와 같이, 도 8e의 구성에서, 워드 라인은 게이트 스택 위에 있다. 도 8f의 구성에서, 워드 라인은 게이트 스택 아래에 있다. 그렇지 않으면, 반도체 디바이스 부분(800F)은 반도체 디바이스 부분(800)과 유사하다. 구체적으로, 반도체 디바이스 부분(800F)은 X 축을 따라 연장되고 대응하는 게이트 전극(844, 845, 846) 아래에서 이들 게이트 전극과 전기 접촉하는 워드 라인(857, 858, 859)을 포함한다. 워드 라인(857, 858, 859)은 때때로 "하단 워드 라인(bottom word line)"이라 지칭된다. 반도체 디바이스 부분(800F)을 제조하기 위한 제조 프로세스에서, 전도성 층을 기판(807) 위에 증착한 후 패터닝하여 하단 워드 라인(844, 845, 846)을 형성한다. 다음, 메모리 어레이 층(810, 820, 830)을 하단 워드 라인(844, 845, 846) 위에 순차적으로 증착하고, 본 명세서에 설명되는 바와 같이, 추가의 제조 프로세스를 수행하여, 하단 워드 라인(844, 845, 846) 위에 이들 하단 워드 라인과 전기적으로 접촉하는 게이트 스택을 형성한다. 일부 실시예에서, 하단 워드 라인(844, 845, 846)을 형성하기 위한 전도성 층을 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 도금 또는 이들의 조합에 의해 증착한다. 하단 워드 라인(844, 845, 846)을 형성하기 위한 전도성 층의 예시적인 재료는 폴리실리콘, Al, Cu 등을 포함하지만, 이것으로 제한되지 않는다.
도 8e의 반도체 디바이스 부분(800)은 게이트 스택 위의 워드 라인을 포함하고 8f의 반도체 디바이스 부분(800F)은 게이트 스택 아래의 워드 라인을 포함하지만, 다른 구성은 다양한 실시예의 범위 내에 있다. 예를 들어, 도 12b와 관련하여 본 명세서에서 설명되는 바와 같이, 하나 이상의 실시예에서, 메모리 디바이스(100 또는 500)에 대응하는 반도체 디바이스는 게이트 스택 위의 워드 라인과 게이트 스택 아래의 워드 라인 모두를 갖는 혼합 구성을 포함한다.
도 8g는 일부 실시예에 따른 반도체 디바이스 부분(800)의 개략적인 사시도이다. 도 8g의 도면은 도 8a와 반대 방향으로 Y 축을 따라 보고 도시한 도면이다. 단순화를 위해, 분리 구조(818)는 도 8g에서 생략되어 있다.
도 8g에는, 계단 구조(840)가 상세하게 도시되어 있다. 계단 구조(840)는 메모리 어레이 층(810, 820, 830)에서 연속적으로 연장되는 비트 라인(BL1) 및 보조 라인(NC12)에 대응하는 수 개의 계단을 포함한다. 예를 들어, 제1의 하단 계단은 메모리 어레이 층(810)에서 연속적으로 연장되는 비트 라인(BL1) 또는 소스/드레인 콘택트(816) 및 보조 라인(NC12) 또는 소스/드레인 콘택트(817)에 대응한다. 제2의 중간 계단은 메모리 어레이 층(820)에서 연속적으로 연장되는 비트 라인(BL1) 또는 소스/드레인 콘택트(826) 및 보조 라인(NC12) 또는 소스/드레인 콘택트(827)에 대응한다. 제 3의 상단 계단은 메모리 어레이 층(830)에서 연속적으로 연장되는 비트 라인(BL1) 또는 소스/드레인 콘택트(828) 및 보조 라인(NC12) 또는 소스/드레인 콘택트(829)에 대응한다. 상단 계단의 소스/드레인 콘택트(828, 829)는 Y 축을 따라 가장 작은 치수를 가지며, 비아 구조(866, 867)에 대응적으로 연결된다. 중간 계단의 소스/드레인 콘택트(826, 827)는 Y 축을 따라 중간 치수를 갖고, 상단 계단으로부터 돌출하며, 비아 구조(864, 865)에 대응적으로 연결된다. 하단 계단의 소스/드레인 접점(816, 817)은 Y 축을 따라 가장 긴 치수를 갖고, 중간 계단에서 돌출하며, 비아 구조(862, 863)에 대응적으로 연결된다.
비아 구조(862, 864, 866)는 Z 축을 따라 다른 높이를 갖는다. 예를 들어, 하단 계단에서 소스/드레인 콘택트(816)에 연결된 비아 구조(862)는 중간 계단에서 소스/드레인 콘택트(826)에 연결되는 비아 구조(864)보다 더 큰 높이를 가지며, 비아 구조(864)는 상단 계단에서 소스/드레인 콘택트(828)에 연결되는 비아 구조(866)보다 더 큰 높이를 가진다. 비아 구조(862, 864, 866)의 상면은 하나 이상의 실시예에서 동평면이다. 결과적으로, 상이한 메모리 어레이 층(810, 820, 830)의 비트 라인(BL1)을 서로 다른 메모리 어레이층의 비트 라인(BL)을 다른 회로에 개별적으로 연결하기 위한 비아 구조(862, 864, 866)에 대응적으로 연결되는 전도성 라인을 동일한 금속 층에 형성하는 것이 가능하다.
비아 구조(863, 865, 867)는 Z 축을 따라 길이가 다른 높이를 갖는다. 예를 들어, 하단 계단에서 소스/드레인 콘택트(817)에 연결된 비아 구조(866)는 중간 계단에서 소스/드레인 접점(827)에 연결된 비아 구조(865)보다 더 큰 높이를 가지며, 비아 구조(865)는 상단 계단에서 소스/드레인 콘택트(829)에 연결된 비아 구조(867)보다 더 큰 높이를 갖는다. 비아 구조(863, 865, 867)의 상면은 하나 이상의 실시예에서 동평면이다. 결과적으로, 상이한 메모리 어레이 층(810, 820, 830)의 보조 라인(NC12)을 다른 회로에 개별적으로 연결하기 위한 비아 구조(863, 865, 867)에 대응적으로 연결되는 전도성 라인을 동일한 금속 층에 형성하는 것이 가능하다. 일부 실시예에서, 비아 구조(862, 864, 866)의 상면과 비아 구조(863, 865, 867)의 상면은 동평면이고, 비트 라인(BL1) 및 보조 라인(NC12)에 연결된 전도성 라인은 모두 동일 금속층에 배열되어 있다. 하나 이상의 실시예에서, 비아 구조(862, 864, 866)의 상면은 비아 구조(863, 865, 867)의 상면을 포함하는 평면과 다른 평면에 배열된다. 그 결과, 비트 라인(BL1)에 연결된 전도성 라인은 금속층에 배열되고, 보조 라인(NC12)에 연결된 전도성 라인은 다른 금속층에 배열된다. 적어도 하나의 실시예에서, 반도체 디바이스 부분(800), 반도체 디바이스 부분(800F), 또는 반도체 디바이스 부분(800 또는 800F)을 포함하는 반도체 디바이스에서, 본 명세서에서 설명되는 하나 이상의 이점을 성취할 수 있다.
도 9은 일부 실시예에 따른 반도체 디바이스(900)의 개략적인 사시도이다. 적어도 하나의 실시예에서, 반도체 디바이스(900)는 메모리 디바이스(500), 반도체 디바이스(700), 반도체 디바이스 부분(800) 및 반도체 디바이스 부분(800F) 중 하나 이상에 대응하는 다양한 피처를 포함한다. 도 7의 구성 요소와 대응하는 도 9의 구성 요소는 도 7과 동일한 참조 번호로 표시된다. 도 8a 내지 도 8g의 구성 요소와 대응하는 도 9의 구성 요소는 도 8a 내지 도 8g과 동일한 참조 번호로 표시된다.
반도체 디바이스(900)는 기판(도시되지 않음) 위에 적층된 메모리 어레이 층(810, 820, 830)을 포함한다. 적어도 하나의 실시예에서, 기판은 기판(807)에 대응한다. 반도체 디바이스(900)는 도 8f와 관련하여 설명된 반도체 디바이스 부분(800F)과 유사한 방식으로 메모리 어레이 층(810, 820, 830) 아래에, 그러나 기판 위에 배열된 복수의 하단 워드 라인(950)을 더 포함한다. 하단 워드 라인(950)은 메모리 어레이 층(810, 820, 830)의 다양한 게이트 스택의 공통 게이트 전극에 전기적으로 연결되고, 또한 주변 회로(951)에 전기적으로 연결되어 메모리 어레이 층(810, 820, 830)에서 평가될 메모리 소자 및/또는 메모리의 어드레스 신호를 수신한다.
일부 실시예에서, 복수의 소스 라인(도시되지 않음)이 메모리 어레이 층(810, 820, 830) 위에 배열되고, 도 7과 관련하여 설명된 바와 같이, 비아 구조에 의해 메모리 어레이 층(810, 820, 830)의 메모리 소자 또는 트랜지스터에 전기적으로 연결된다.
반도체 디바이스(900)는 계단 구조(840)에 대응하고 다양한 비트 라인(BL) 및 보조 라인(NC)을 다른 회로에 연결하도록 구성되는 계단 구조(940)를 더 포함한다. 계단 구조(940)의 계단 1 내지 3 상의 비트 라인(BL) 및 보조 라인(NC)은 계단 구조(940) 위의 하나 이상의 금속 층상의 대응하는 비아 구조 및 전도성 라인에 전기적으로 연결된다. 예를 들어, 계단 구조(940)의 계단상의 보조 라인(NC)은 예시적으로 참조 번호 972 및 974로 표시된 비아 구조에 전기적으로 연결되고, 이어서 계단식 구조(940) 위의 제1 금속층의 전도성 라인(981, 982, 983)에 전기적으로 연결된다. 계단 구조(940)의 계단상의 비트 라인(BL)은 예시적으로 참조 번호 971, 973, 975 내지 979로 표시된 비아 구조에 전기적으로 연결되고, 이어서 계단 구조(940) 위의 제2 금속층의 전도성 라인(984 내지 989)에 전기적으로 연결된다. 도 9의 예시적인 구성에서, 보조 라인(NC)을 라우팅하기 위한 제 1 금속층은 비트 라인(BL)을 라우팅하기 위한 제2 금속층과 상이하다. 예를 들어, 보조 라인(NC)을 라우팅하기 위한 제1 금속층은 비트 라인(BL)을 라우팅하기 위한 제2 금속층 아래에 있다.
일부 실시예에서, 참조 번호 S11 및 S12로 표시된 열을 따라 계단 구조(940)의 계단 상의 전도체는 메모리 어레이 층(810, 820, 830) 위의 대응하는 소스 라인(도시되지 않음)에 이미 전기적으로 연결되어 있다. 그 결과, 대응하는 비아 구조(971, 975 내지 979) 및 전도성 라인(987 내지 989)이 생략된다.
적어도 하나의 실시예에서는, 반도체 디바이스(900)에서 본 명세서에서 설명된 하나 이상의 이점을 성취할 수 있다.
도 10a 내지 도 10h는 일부 실시예에 따른 반도체 디바이스(1000)의 제조중의 다양한 단계에서의 개략적인 사시도이다. 일부 실시예에서, 반도체 디바이스(1000)는 반도체 디바이스 부분(800)에 대응한다. 달리 설명하지 않는 한, 도 8a 내지 도 8g의 구성 요소에 대응하는 도 10a 내지 도 10h의 구성 요소는 도 8a 내지 도 8g의 참조 번호에 200씩 증가된 참조 번호로 표시된다.
도 10a의 단계에서, 복수의 메모리 어레이 층(1010, 1020, 1030)이 기판(도시되지 않음) 위에 순차적으로 증착된다. 일부 실시예에서, 기판은 기판(807)에 대응하고, 유전체 기판, 반도체 웨이퍼, SOI 웨이퍼 또는 에피택셜 웨이퍼를 포함한다. 반도체 웨이퍼, SOI 웨이퍼, 또는 에피택셜 웨이퍼는 하나 이상의 실시예에서 원소 반도체 재료 또는 화합물 반도체 재료를 포함한다. 원소 반도체의 예는 Si 또는 Ge를 포함하지만 이것으로 제한되지 않는다. 화합물 반도체의 예는 SiGe, SiC, SiGeC, III-V 반도체 또는 II-VI 반도체를 포함하지만 이것으로 제한되지 않는다.
메모리 어레이 층(1010)의 분리 층(1011)은 열 성장, CVD, 스핀 코팅 중 하나 이상에 의해 기판 위에 증착된다. 분리 층(1011)의 예시적인 재료는 실리콘 산화물, 실리콘 질화물, 중합체 또는 이들의 조합을 포함하지만, 이것으로 제한되지 않는다. 일부 실시예에서, 분리 층(1011)은 단일 층이다. 하나 이상의 실시예에서, 분리 층(1011)은 다층 구조를 포함한다.
메모리 어레이 층(1010)의 활성 영역 층(1012)은 CVD, 에피택셜 성장 등 중 하나 이상에 의해 분리 층(1011) 위에 증착된다. 활성 영역 층(1012)의 예시적인 재료는 폴리 실리콘, SiGe, SiC 등과 같은 도핑된 또는 진성 반도체 재료를 포함하지만 이것으로 제한되지 않는다.
메모리 어레이 층(1010)의 소스/드레인 콘택트 층(1013)은 CVD, PVD, 스퍼터링, 전기 도금, 무전해 도금 등 중 하나 이상에 의해 활성 영역 층(1012) 위에 증착된다. 소스/드레인 콘택트 층(1013)의 예시적인 재료는 폴리 실리콘, Al, Cu와 같은 금속 등을 포함하지만 이것으로 제한되지 않는다.
그 후, 프로세스를 반복하여, 소스/드레인 콘택트 층(1013) 위에, 메모리 어레이 층(1020)의 분리 층(1021), 활성 영역 층(1022), 소스/드레인 콘택트 층(1023)을, 그리고 이어서 메모리 어레이 층(1030)의 분리 층(1031), 활성 영역 층(1032) 및 소스/드레인 콘택트 층(1033)을 순차적으로 증착한다. 다음에, 메모리 어레이 층(1030)의 소스/드레인 콘택트 층(1033) 위에 분리 층(1037)을 증착하여 구조(1000A)를 얻는다.
도 10b의 단계에서, 구조(1000A)를 에칭하여 구조(1000A)의 전체 두께를 관통하여 연장되는 구멍 또는 개구(1001)를 형성한다. 예시적인 에칭 프로세스는 비등방성 에칭, 등방성 에칭, 습식 에칭, 건식 에칭 등을 포함하지만 이것으로 제한되지 않는다. 일부 실시예에서, 단일 에칭 프로세스가 수행된다. 하나 이상의 실시예에서, 복수의 에칭 프로세스를 각각 수행하여 구조(1000A)의 일부를 제거한다. 그 결과, 구멍 또는 개구(1001)를 갖는 구조(1000B)가 얻어진다.
도 10c의 단계에서, 구조(1000B)를 선택적으로 에칭하여 홀 또는 개구(1001)에 의해 노출된 분리 층(1011, 1021, 1031, 1037) 및 소스/드레인 콘택트 층(1013, 1023, 1033)의 일부를 제거한다. 에칭 선택성은 홀 또는 개구(1001)에 의해 노출된 활성 영역 층(1012, 1022, 1032)이 선택적 에칭 프로세스에 의해 제거되지 않거나 실질적으로 제거되지 않도록 선택된다. 예시적인 에칭 프로세스는 비등방성 에칭, 등방성 에칭, 습식 에칭, 건식 에칭 등을 포함하지만 이것으로 제한되지 않는다. 일부 실시예에서, 단일 에칭 프로세스가 수행된다. 하나 이상의 실시예에서, 복수의 에칭 프로세스가 수행된다. 그 결과, 구조(1000C)가 얻어진다. 구조(1000C)에서는, 구조(1000B)의 구멍 또는 개구(1001)가 서로 연결되어 구멍 또는 개구(1002)가 된다. 또한, 모든 메모리 어레이 층(1010, 1020, 1030)의 다양한 채널은 참조 번호 1054, 1055 및 1056로 예시적으로 표시된 바와 같이 노출된다.
도 10d의 단계에서, 메모리 층(1042)을 홀 또는 개구(1002)의 노출된 벽 상에, 그리고 또한 구조(1000C)의 노출된 채널 주위에 증착한다. 메모리 층(1042)의 예시적인 재료는 ONO, NON, 교번하는 산화물 및 질화물, SiN, 강자성 재료 등을 3층 이상 포함하는 다층 구조를 포함하지만, 이것으로 제한되지 않는다. 예시적인 증착 프로세스는 원자 층 증착(ALD), CVD 또는 이들의 조합을 포함하지만, 이것으로 제한되지 않는다. 그 결과, 구조(1000D)가 얻어진다. 구멍 또는 개구(1002)는 실질적으로 구조물(1000D)에 남는다.
도 10e의 단계에서, CVD, PVD, 스퍼터링, ALD 등 중 하나 이상에 의해 게이트 전극용 전도성 재료(1040)를 증착하여 구조(1000D)의 홀 또는 개구(1002)를 메운다. 게이트 전극용의 예시적인 전도성 재료는 Al, W 등과 같은 금속 또는 이들의 조합을 포함하지만, 이것으로 제한되지 않는다. 전도성 재료(1040)는 채널을 둘러싸는 메모리 층(1042) 주위로 연장된다. 그 결과, 구조(1000E)가 얻어진다. 일부 실시예에서, 다음 프로세스를 수행하여 중간 구조(1000D) 없이 구조(1000C)로부터 구조(1000E)를 제조한다. 예를 들어, 메모리 층(1042)이 홀 또는 개구(1002)의 노출된 벽, 노출된 채널 주변 및 구조(1000C)의 상부에 증착된다. 그 후, 게이트 전극용 전도성 재료(1040)를 증착하여 홀 또는 개구(1002)를 과도하게 메우고 구조의 상부에 있는 메모리 층(1042) 위에도 증착한다. 후속 평탄화 프로세스, 예를 들어, 화학적 기계적 연마(CMP) 프로세스를 수행하여 구조의 상부로부터 전도성 재료(1040) 및 메모리 층(1042)의 초과 부분을 제거함으로써 구조(1000E)를 얻는다.
도 10f의 단계에서, 전도성 재료(1040)의 일부를, 예를 들어, 에칭에 의해 제거하여 홀 또는 개구(1003)를 형성한다. 전도성 재료(1040)의 나머지 부분은, 각각 메모리 어레이 층(1010, 1020, 1030)에서 대응하는 3 개의 적층 트랜지스터에 대한 공통 게이트 전극인 게이트 전극(1044, 1045, 1046)을 형성한다. 그 결과, 구조(1000F)가 얻어진다.
도 10g의 단계에서, 절연 재료를 증착하여 구조(1000F)의 홀 또는 개구(1003)를 메우고, 이에 의해 분리 구조(1019A 내지 1019D)를 형성한다. 예시적인 증착 프로세스는 CVD를 포함하지만 이것으로 제한되지 않는다. 예시적인 절연 재료는 실리콘 산화물, 실리콘 질화물 등 또는 이들의 조합을 포함하지만 이것으로 제한되지 않는다. 그 결과, 구조(1000G)가 얻어진다.
도 10h의 단계에서, 메모리 어레이 층(1010, 1020, 1030)의 메모리 어레이 외부의 주변 영역에 계단 구조(1040)가 형성된다. 단순화를 위해, 주변 영역이 도 10a 내지 도 10b에서 생략되어 있다. 예를 들어, 주변 영역의 분리 층(1037) 및 메모리 어레이 층(1020, 1030)의 일부는, 예를 들어, 에칭에 의해 패터닝되어 메모리 어레이 층(1010)의 소스/드레인 콘택트(1016, 1017)를 노출시킴으로써, 계단 구조(1040)의 제1의 하단 구조를 형성한다. 다음, 주변 영역의 분리 층(1037) 및 메모리 어레이 층(1030)의 일부를, 예를 들어, 에칭에 의해 추가로 패터닝하여 메모리 어레이 층(1020)의 소스/드레인 콘택트(1026, 1027)를 노출시킴으로써, 계단 구조(1040)의 제2의 중간 계단을 형성한다. 다음, 주변 영역의 분리 층(1037)의 일부를 에칭에 의해 추가로 패터닝하여 메모리 어레이 층(1030)의 소스/드레인 콘택트(1028, 1029)를 노출시킴으로써, 계단 구조(1040)의 제3의 상단 계단을 형성한다. 다음, 소스/드레인 콘택트(1016, 1017, 1026 내지 1029) 위에 이들 소스/드레인 콘택트와 전기적으로 접촉하도록 비아 구조(1062 내지 1067)를 형성한다. 예를 들어, 유전체 층을 계단 구조(1040) 위에 증착하고, 복수의 에칭 작업으로 서로 다른 높이를 갖고 비아 구조(1062 내지 1067)에 대응하는 비아 홀을 형성하고, 이어서 금속과 같은 전도성 재료, 예를 들어, 금속으로 그 비아 홀을 메워 비아 구조(1062 내지 1067)를 형성한다. 적어도 하나의 실시예에서, 상이한 높이를 갖고 비아 구조(1062 내지 1067)에 대응하는 비아 홀이 에칭 작업에서 동시에 형성된다. 예를 들어, 유전체층의 유전체 재료와 소스/드레인 콘택트(1016, 1017, 1026 내지 1029)의 전도성 재료 사이의 에칭 선택성이 높으며, 이에 따라 높은 선택성의 에칭이 소스/드레인 콘택트(1016, 1017, 1026 내지 1029)에서 확실히 중지되는 높은 선택성의 에칭 작업에 의해 비아 홀을 형성할 수 있다. 도 10h에 도시된 바와 같이, 반도체 디바이스(1000)가 얻어진다. 하나 이상의 실시예에서는, 예를 들어, 비아 구조(1062 내지 1067)에 연결된 전도성 라인, 메모리 어레이의 메모리 소자를 소스 라인 및 워드 라인 등에 연결하기 위한 비아 구조 등을 형성하기 위한 다른 프로세스가 수행된다. 적어도 하나의 실시예에서는, 반도체 디바이스(1000)에서 본 명세서에서 설명된 하나 이상의 이점을 성취할 수 있다.
도 11은 일부 실시예에 따른 메모리 디바이스(1100)의 개략적인 회로도이다. 적어도 하나의 실시예에서, 메모리 디바이스(500)는 메모리 디바이스(1100)의 일부에 해당한다. 도 5 및 도 11의 대응하는 요소는 동일한 참조 번호로 표시된다. 단순화를 위해 소스 라인(SL1, SL2, SL3)은 도 11에서 생략되어 있다.
메모리 디바이스(1100)는 메모리 디바이스(500)의 메모리 셀(MC11, MC12, MC21, MC22)을 포함한다. 메모리 디바이스(1100)는 메모리 셀(MC13, MC23)을 더 포함한다. 메모리 셀(MC11, MC12, MC21, MC22) 내부 및 사이의 전기 회로는 도 5와 도 11에서 동일하다. 메모리 셀(MC13)은 메모리 셀(MC11)과 유사하게 구성된다. 메모리 셀(MC13)은, 메모리 셀(MC11)이 도체(S11), 보조 라인(NC11), 비트 라인(BL1), 보조 라인(NC12) 및 도체(S12)에 대하여 연결 및 정렬되는 것과 유사한 방식으로, 도체(S13), 보조 라인(NC31), 비트 라인(BL3), 보조 라인(NC32) 및 도체(S14)에 대하여 연결 및 정렬된다. 도체(S14)는 소스 라인(SL1)과 전기적으로 연결된다. 또한, 메모리 셀(MC13)은, 메모리 셀(MC11)이 워드 라인(WL1, WL2)에 대해서 연결 및 배열되는 방식과 유사한 방식으로, 워드 라인(WL1, WL2)에 연결 및 배열된다. 메모리 셀(MC23)는 메모리 셀(MC21)과 유사하게 구성된다. 메모리 셀(MC23)은, 메모리 셀(MC21)이 도체(S21), 보조 라인(NC11), 비트 라인(BL1), 보조 라인(NC12) 및 도체(S22)에 대하여 연결 및 정렬되는 방식으로, 도체(S23), 보조 라인(NC31), 비트 라인(BL3), 보조 라인(NC32) 및 도체(S24)에 대해 연결 및 배열된다. 도체(S24)는 소스 라인(SL2)과 전기적으로 연결된다. 또한, 메모리 셀(MC23)은, 메모리 셀(MC21)이 워드 라인(WL3, WL4)에 대해서 연결 및 배열되는 방식과 유사한 방식으로, 워드 라인(WL3, WL4)에 연결 및 배열된다.
하나 이상의 실시예에 따른 메모리 디바이스(1100)에서, 본 명세서에 설명된 하나 이상의 이점을 성취할 수 있지만, 판독 동작중의 스니크 전류는 일부 상황에서 잠재적인 문제가 된다. 예를 들어, 메모리 셀(MC11)의 판독 동작에서 턴온 전압이 워드 라인(WL1, Wl2)에 인가되고, 이는 선택된 메모리 셀(MC11)의 트랜지스터뿐만 아니라 선택되지 않은 메모리 셀(MC12, Mc13)의 대응하는 트랜지스터도 턴온시킨다. 선택된 메모리 셀(MC11)의 소스 라인(SL1)(도체(S11, S12, S13, S14)에 전기적으로 연결됨)과 비트 라인(BL1)에 판독 전압이 인가된다. 다른 비트 라인(BL2, BL3) 및 다른 소스 라인(SL2, SL3)은 접지되고/되거나 플로팅 상태로 유지된다. 모든 보조 라인(NC)은 부동 상태로 유지된다. 판독 전압은 판독 전류(도 11에 실선 화살표로 표시됨)가, 예를 들어, 비트 라인(BL1)으로부터 하나의 메모리 스트링의 턴온된 트랜지스터(T11, T21)을 통해서 그리고 또한 다른 메모리 스트링의 턴온된 트랜지스터(T12, T22)를 통해서 도체(S11, S12)를 거쳐 소스 라인(SL1)으로 흐르게 한다. 판독 전류는, 본 명세서에서 설명된 바와 같이, 메모리 셀(MC11)의 총 저항 값 또는 프로그래밍된 상태를 검출하기 위해 제어기에 의해 검출된다.
그러나, 일부 상황에서는 판독 전류의 일부가 도체(S12)에서 소스 라인(SL1)으로 직접 흐르지 않고, 대신 스니크 전류(도 11에 점선 화살표로 표시됨)로서 도체(S12)를 따라 메모리 셀(MC12)의 턴온된 트랜지스터(T21', T11')를 통해 비트 라인(Bl2)으로 흐른다. 선택되지 않은 비트 라인인 비트 라인(BL2)이 메모리 셀(MC11)의 판독 동작중에 접지되는 상황에서, 스니크 전류는 비트 라인(BL2)에서 싱크된다. 메모리 셀(MC11)의 판독 동작중에 선택되지 않은 비트 라인인 비트 라인(BL2)이 플로팅 상태로 남아 있는 상황에서, 스니크 전류는 또한 메모리 셀(MC12)의 턴온된 트랜지스터(T22', T12')를 통해서 도체(S13)로 흐른다. 스니크 전류는 판독 전류를 감소시키고 잠재적으로는 일부 상황에서 메모리 셀(MC11)의 프로그래밍된 상태의 부정확한 탐지를 초래할 수 있다. 이것은 도 12a 및 도 12b와 관련하여 설명된 구성에 의해 하나 이상의 실시예에서 설명된 고려 사항이다.
도 12a는 일부 실시예에 따른 반도체 디바이스(1200A)의 개략적인 사시도이다. 적어도 하나의 실시예에서, 반도체 디바이스(1200A)는 메모리 디바이스(1100)의 일부에 해당한다. 도 11 및 도 12a에서 대응하는 요소는 동일한 참조 번호로 표시된다.
도 12a의 반도체 디바이스(1200A)에서, 메모리 셀(MC11, MC12, MC21, MC22)에 대응하는 부분은 표지 "MC11", "MC12", "MC21" 및 "MC22"로 표시되어 있다. 워드 라인(WL1)은 비아 구조(1211, 1212, 1215, 1216)에 의해 메모리 셀(MC11)의 대응하는 트랜지스터(T11, T12) 및 메모리 셀(MC12)의 트랜지스터(T11', T12')의 게이트에 전기적으로 연결된다. 워드 라인(WL2)은 비아 구조(1213, 1214, 1217, 1218)에 의해 메모리 셀(MC11)의 대응하는 트랜지스터(T21, T22) 및 메모리 셀(MC12)의 트랜지스터(T21', T22')의 게이트에 전기적으로 연결된다. 워드 라인(WL3)은 비아 구조(1221, 1222, 1225, 1226)에 의해 메모리 셀(MC21, MC22)의 대응하는 트랜지스터의 게이트에 전기적으로 연결된다. 워드 라인(WL4)은 비아 구조(1223, 1224, 1227, 1228)에 의해 메모리 셀(MC21, MC22)의 대응하는 트랜지스터의 게이트에 전기적으로 연결된다.
반도체 디바이스(1200A)에서, 메모리 셀(MC11, MC12)은 분리 구조(1202)에 의해 X 축을 따라 서로 분리된다. 분리 구조(1202)는 또한 X 축을 따라 메모리 셀(MC21, MC22)을 서로 분리시킨다. 분리 구조(1202)의 좌측에 있는 반도체 디바이스(1200A)의 부분은 메모리 셀(MC11, MC21)을 포함하고, 반도체 디바이스(700)에 대응한다. 분리 구조(1202)의 우측에 있는 반도체 디바이스(1200A)의 부분은 메모리 셀(MC12, MC22)을 포함하고, 또한 반도체 디바이스(700)에 대응한다.
메모리 디바이스(1100)와 반도체 디바이스(1200A)의 차이점은 다음과 같다. 메모리 디바이스(1100)에서, 메모리 셀(MC11) 및 메모리 셀(MC12)은, 도 11과 관련하여 설명된 바와 같이, 일부 상황에서 스니크 전류를 위한 경로를 생성하는 동일한 도체(S12)를 공유한다. 반도체 디바이스(1200A)에서, 메모리 셀(MC11)과 메모리 셀(MC12)은 동일한 도체(S12)를 공유하지 않는다. 대신, 메모리 셀(MC12)은 소스 라인(SL1)에 전기적으로 연결되고 메모리 셀(MC11)에 대해 도체(S11)에 의해 수행되는 것과 동일한 기능을 메모리 셀(MC12)에 대해 수행하는 분리된 도체(S12')를 갖는다. 반도체 디바이스(1200A)의 메모리 셀(MC11, MC12)은 동일한 도체(S12)를 공유하지 않기 때문에, 하나 이상의 실시예에서 스니크 전류를 위한 경로가 제거되고 스니크 전류와 관련된 문제가 해결된다. 유사하게, 반도체 디바이스(1200A)의 메모리 셀(MC21, MC22)은 분리 구조(1202)로 인해 동일한 도체(S22)를 공유하지 않으므로, 스니크 전류를 위한 경로가 제거된다. 적어도 하나의 실시예에서는, 반도체 디바이스(1200A)에서 본 명세서에서 설명된 하나 이상의 다른 이점을 성취할 수 있다.
도 12b는 일부 실시예에 따른 반도체 디바이스(1200B)의 개략적인 사시도이다. 적어도 하나의 실시예에서, 반도체 디바이스(1200B)는 메모리 디바이스(1100)의 일부에 해당한다. 도 11, 12A 및 12B의 대응하는 요소는 동일한 참조 번호로 표시된다.
반도체 디바이스(1200B)에서, 메모리 디바이스(1100)와 유사하게, 메모리 셀(MC11, MC12)은 동일한 도체(S12)를 공유하고, 메모리 셀(MC21, MC22)은 동일한 도체(S22)를 공유한다. 즉, 격리 구조(1202)는 X 축을 따라 인접한 메모리 셀 사이의 반도체 디바이스(1200B)에 포함되지 않는다.
반도체 디바이스(1200B)는 메모리 셀(MC12)의 대응하는 트랜지스터에 전기적으로 연결된 별도의 세트의 하부 워드 라인(BWL1, BWL2)을 포함한다. 적어도 하나의 실시예에서, 메모리 셀(MC12)의 대응하는 게이트 스택 아래의 하단 워드 라인(BWL1, BWL2)의 배열은 도 8f와 관련하여 설명된 바와 같다. 하단 워드 라인(BWL1, BWL2)은 메모리 셀(MC11)의 트랜지스터에 전기적으로 연결되지 않고, 메모리 셀(MC11)의 타측에 있는 메모리 셀(도시되지 않음)의 트랜지스터에 전기적으로 연결된다. 워드 라인(WL1, Wl2)은, 도 12a와 관련하여 설명된 바와 같이, 메모리 셀(MC11)의 트랜지스터에 전기적으로 연결되지만, 메모리 셀(MC12)의 트랜지스터에는 전기적으로 연결되지 않는다. 워드 라인(WL1, WL2)은 메모리 셀(MC13)(도 11에 도시 됨)의 트랜지스터에 전기적으로 연결된다. 즉, 워드 라인(WL1, WL2) 세트 및 하단 워드 라인(BWL1, BWL2) 세트는 X 축을 따라 인접한 메모리 셀의 트랜지스터에 교대로 전기적으로 연결된다. 워드 라인(WL1, WL2) 세트 및 하단 워드 라인(BWL1, BWL2)은 별도로 어드레싱된다. 즉, 워드 라인(WL1, WL2) 세트에 인가되는 턴온 전압은 하단 워드 라인(BWL1, BWL2) 세트에 동시에 인가되지 않으며, 그 반대의 경우도 마찬가지이다. 결과적으로, 메모리 셀(MC11)의 판독 동작중에, 메모리 셀(MC12)의 트랜지스터들은 턴온되지 않음으로써, 하나 이상의 실시예에서 메모리 셀(MC12)을 통한 스니크 전류를 위한 경로를 제거하고 스니크 전류와 관련된 문제를 해결한다. 유사하게, 메모리 셀(MC21, MC22)는 별도의 워드 라인 세트에 연결된다. 도 12b의 예시적인 구성에서, 메모리 셀(MC22)의 트랜지스터는, 도 12a와 관련하여 설명된 바와 같이, 워드 라인(WL3, WL4)에 연결된다. 워드 라인(WL3, WL4)은 메모리 셀(MC21)의 트랜지스터에 전기적으로 연결되지 않는다. 대신, 메모리 셀(MC21)의 트랜지스터는 별도의 하단 워드 라인 세트(도시되지 않음)에 전기적으로 연결됨으로써 스니크 전류 경로를 제거한다. 적어도 하나의 실시예에서, 반도체 디바이스(1200B)에서 본 명세서에서 설명된 하나 이상의 다른 이점을 성취할 수 있다.
도 13은 일부 실시예에 따른 방법(1300)의 흐름도이다. 도 13에 도시된 방법(1300) 이전, 도중 및/또는 이후에 추가적인 동작이 수행될 수 있으며, 일부 다른 동작은 여기서만 간략하게 설명될 수 있음이 이해된다. 일부 실시예에서, 방법(1300)은 메모리 디바이스(100, 500, 1100) 및 반도체 디바이스(600, 700, 800, 800F, 900, 1000, 1200A, 1200B) 중 하나 이상과 같은 집적 회로 디바이스를 형성하는 데 사용할 수 있다.
동작(1305)에서, 집적 회로 디바이스의 레이아웃 디자인(본 명세서에서는 "레이아웃 다이어그램"이라고도 함)이 생성된다. 동작(1305)은 레이아웃 디자인을 생성하기 위한 명령어를 실행하도록 구성된 처리 디바이스(예: 본 명세서에 설명된 프로세서)에 의해 수행된다. 일부 실시예에서, 레이아웃 디자인은 메모리 셀(200, 300), 메모리 디바이스(100, 500, 1100) 및 반도체 디바이스(600, 700, 800, 800F, 900, 1000, 1200A, 1200B) 중 하나 이상의 피처에 대응하는 하나 이상의 패턴을 포함한다. 일부 실시예에서, 레이아웃 디자인은 그래픽 데이터베이스 시스템(GDSII) 파일 형식이다.
동작(1310)에서, 집적 회로 디바이스가 레이아웃 디자인을 기초로 제조된다. 일부 실시예에서, 동작(1310)은 레이아웃 디자인을 기초로 적어도 하나의 마스크를 제조하고, 적어도 하나의 마스크를 기초로 집적 회로 디바이스를 제조하는 것을 포함한다. 적어도 하나의 실시예에서는, 방법(1300)에 의해 제조된 IC 디바이스에서 본 명세서에 설명된 하나 이상의 이점을 성취할 수 있다.
도 14은 일부 실시예에 따른 방법(1400)의 흐름도이다. 적어도 하나의 실시예에서, 방법(1400)은 메모리 셀인 메모리 디바이스에 대한 레이아웃 다이어그램을 생성하기 위한 것이다. 일부 실시예에서, 방법(1400)은 방법(1300)의 동작(1305)의 실시예이다. 일부 실시예에서, 방법(1400)의 하나 이상의 동작은 본 명세서에 설명된 하나 이상의 메모리 디바이스 및/또는 IC 디바이스를 형성하는 방법의 일부로서 수행된다. 일부 실시예에서, 방법(1400)의 하나 이상의 동작은 본 명세서에 설명된 바와 같이 APR 시스템에 의해 수행된다. 일부 실시예에서, 방법(1400)의 하나 이상의 동작은 본 명세서에서 설명되는 바와 같이 디자인 하우스에서 수행되는 디자인 절차의 일부로서 수행된다. 일부 실시예에서, 방법(1400)의 하나 이상의 동작은 본 명세서에서 설명된 EDA 시스템의 프로세서와 같은 프로세서에 의해 실행된다. 일부 실시예에서, 본 명세서에서 설명된 방법(1400)의 하나 이상의 동작이 생략된다.
하나 이상의 실시예에서, 상기 방법(1400)은 제1 축(예: X 축)을 따라 연장되는 행 및 제2 축(예: Y 축)을 따라 연장된 열을 갖는 메모리 어레이에 배열된 적어도 제1 내지 제 4 메모리 소자를 갖는 레이아웃 다이어그램으로부터 시작한다. 도 1 내지 도 6과 관련하여 설명된 예시적인 메모리 어레이는 트랜지스터(T11, T12, T21, T22)를 포함한다.
동작(1405)에서, X 축을 따라 연장된 제1 및 제2 워드 라인 세트는 제1 워드 라인을 제1 및 제2 메모리 소자의 제어 단자에 전기적으로 연결하고, 제2 워드 라인을 제3 및 제4 메모리 소자의 제어 단자에 전기적으로 연결하도록 배열된다. 예를 들어, 도 5 내지 도 6와 관련하여 설명된 바와 같이, 트랜지스터(T11, T12)의 게이트는 워드 라인(WL1)에 전기적으로 연결되도록 배열되고, 트랜지스터(T21, T22)의 게이트는 워드 라인(WL2)에 전기적으로 연결되도록 배열된다. 일부 실시예에서, 워드 라인을 배열하는 것은, 도 6과 관련하여 설명된 바와 같이, 메모리 소자 위에 워드 라인을 배열하고, 메모리 소자에 대한 전기적 연결을 위한 비아 구조를 생성하는 것을 포함한다. 일부 실시예에서, 워드 라인을 배열하는 것은, 도 8f 및 도 9와 관련하여 설명된 바와 같이, 메모리 소자 아래에 워드 라인을 배열하는 것을 포함한다. 일부 실시예에서, 워드 라인을 배열하는 것은, 도 12b와 관련하여 설명된 바와 같이, 메모리 소자 아래에 일부 워드 라인을 배열하고 다른 워드 라인을 메모리 소자 위에 배열하는 것을 포함한다.
동작(1410)에서, 모두 Y 축을 따라 연장되는 비트 라인과 한 세트의 제1 및 제2 보조 라인은 제1 내지 제4 메모리 소자에 전기적으로 연결되도록 배열된다. 예를 들어, 도 5 내지 도 6와 관련하여 설명된 바와 같이, 트랜지스터(T11)는 비트 라인(BL1)과 보조 라인(NC11) 사이에 전기적으로 연결되도록 배열되고, 트랜지스터(T12)는 보조 라인(NC12)에 전기적으로 연결된 소스/드레인을 갖도록 배열되며, 트랜지스터(T21)는 보조 라인(NC11)에 전기적으로 연결된 소스/드레인을 갖도록 배열되고, 트랜지스터(T22)는 비트 라인(BL1)과 보조 라인(NC12) 사이에 전기적으로 연결되도록 배열된다. 일부 실시예에서, 비트 라인 및 보조 라인을 배열하는 것은, 도 5 및 도 6와 관련하여 설명된 바와 같이, 특정 트랜지스터의 특정 소스/드레인을 Y 축을 따라 연속적으로 연장시키는 것을 포함한다.
동작(1415)에서, X 축을 따라 연장된 소스 라인이 제2 및 제3 메모리 소자에 전기적으로 연결되도록 배열된다. 예를 들어, 도 5 내지 도 6과 관련하여 설명된 바와 같이, 소스 라인(SL1)은 트랜지스터(T12, T21) 각각의 다른 소스/드레인에 전기적으로 연결되도록 배열된다. 그 결과, 트랜지스터(T12)는 소스 라인(SL1)과 보조 라인(NC12) 사이에 전기적으로 연결되도록 배열되고, 트랜지스터(T21)는 소스 라인(SL1)과 보조 라인(NC11) 사이에 전기적으로 연결되도록 배열된다. 일부 실시예에서, 소스 라인을 배열하는 것은, 도 1 및 도 2와 관련하여 설명된 바와 같이, 메모리 소자 위에 소스 라인을 배열하고 메모리 소자에 대한 전기적 연결을 위한 비아 구조를 생성하는 것을 포함한다. 그 결과, 메모리 셀의 레이아웃 다이어그램이 얻어진다.
동작(1420)에서, 생성된 메모리 셀의 레이아웃 다이어그램은 비일시적인 컴퓨터 판독이 가능한 매체의 표준 셀 라이브러리에 저장된다.
동작(1425)에서, 표준 셀 라이브러리로부터 생성된 메모리 셀의 레이아웃 다이어그램을 판독하고 반복적으로 어버트먼트(abutment)에 배치하여 메모리 디바이스의 레이아웃 다이어그램을 생성한다. 생성된 레이아웃 다이어그램을 기초로, 예를 들어, 도 15와 관련하여 설명된 바와 같이, 메모리 디바이스의 층에 있는 구성 요소 또는 반도체 마스크 중 적어도 하나를 제조한다. 적어도 하나의 실시예에서, 동작(1425)은 생략된다. 적어도 하나의 실시예에서, 방법(1400)에 의해 생성된 레이아웃 다이어그램을 기초로 제조된 IC 디바이스에서 본 명세서에서 설명된 하나 이상의 이점은 성취할 수 있다.
적어도 하나의 실시예에서, 방법(1400)의 하나 이상의 또는 모든 동작은, 예를 들어, 사용자 입력이나 개입없이, 본 명세서에서 설명된 프로세서에 의해 자동으로 수행된다.
도 15는 일부 실시예에 따른 방법(1500)의 흐름도이다. 적어도 하나의 실시예에서, 방법(1500)은 메모리 디바이스와 같은 반도체 디바이스를 제조하기 위한 것이다. 일부 실시예에서, 방법(1500)은 방법(1300)의 동작(1310)의 실시예이다. 일부 실시예에서, 방법(1500)의 하나 이상의 동작은 본 명세서에 설명된 하나 이상의 메모리 디바이스 및/또는 IC 디바이스를 형성하는 방법의 일부로서 수행된다. 일부 실시예에서, 본 명세서에서 설명된 방법(1500)의 하나 이상의 동작이 생략된다.
동작(1505)에서, 적어도 제1 내지 제4 메모리 소자를 갖는 메모리 어레이가, 예를 들어, 도 10a 내지 도 10g와 관련하여 설명된 바와 같이, 형성된다. 도 1 내지 도 6과 관련하여 설명된 예시적인 메모리 어레이는 트랜지스터(T11, T12, T21, T22)를 포함한다.
동작(1510)에서, X 축을 따라 연장된 한 세트의 제1 및 제2 워드 라인이 형성된다. 제1 워드 라인은 제1 및 제2 메모리 소자의 제어 단자에 전기적으로 연결되고, 제2 워드 라인은 제3 및 제4 메모리 소자의 제어 단자에 전기적으로 연결된다. 예를 들어, 도 5 내지 도 6와 관련하여 설명된 바와 같이, 트랜지스터(T11, T12)의 게이트는 워드 라인(WL1)에 전기적으로 연결되고, 트랜지스터(T21, T22)의 게이트는 워드 라인(WL2)에 전기적으로 연결된다. 일부 실시예에서, 도 6과 관련하여 설명된 바와 같이, 워드 라인은 메모리 소자 위에 형성되고 비아 구조에 의해 메모리 소자에 전기적으로 연결된다. 이 양태에 있어서, 워드 라인은 메모리 어레이의 형성 후에 형성된다. 일부 실시예에서, 워드 라인은, 도 8f 및 도 9와 관련하여 설명된 바와 같이, 메모리 소자 아래에 형성된다. 이 양태에 있어서, 워드 라인은 메모리 어레이의 형성 전에 하단 워드 라인으로서 형성된다. 일부 실시예에서, 도 12a와 관련하여 설명된 바와 같이, 일부 워드 라인은 메모리 소자 아래에 형성되고 다른 워드 라인은 메모리 소자 위에 형성된다. 이 양태에 있어서, 워드 라인은 메모리 어레이의 형성 전후 모두에 형성된다.
동작(1515)에서, 모두 Y 축을 따라 연장되는 비트 라인과 한 세트의 제1 및 제2 보조 라인이 형성되어 제1 내지 제4 메모리 소자에 전기적으로 연결된다. 예를 들어, 도 5 및 도 6과 관련하여 설명된 바와 같이, 트랜지스터(T11)은 비트 라인(BL1)과 보조 라인(NC11) 사이에 전기적으로 연결되고, 트랜지스터(T12)는 보조 라인(NC12)에 전기적으로 연결된 소스/드레인을 가지며, 트랜지스터(T21)은 보조 라인(NC11)에 전기적으로 연결된 소스/드레인을 가지고, 트랜지스터(T22)는 비트 라인(BL1)과 보조 라인(NC12) 사이에 전기적으로 연결된다. 일부 실시예에서, 도 5 및 도 6과 관련하여 설명된 바와 같이, 비트 라인 및 보조 라인은 Y 축을 따라 특정 트랜지스터의 특정 소스/드레인을 연속적으로 연장시킴으로써 메모리 어레이의 형성중에 형성된다.
동작(1520)에서, X 축을 따라 연장된 소스 라인이 형성되어 제2 및 제3 메모리 소자에 전기적으로 연결된다. 예를 들어, 도 5 및 도 6과 관련하여 설명된 바와 같이, 소스 라인(SL1)이 형성되어 각각의 트랜지스터(T12, T21)의 다른 소스/드레인에 전기적으로 연결된다. 그 결과, 트랜지스터(T12)는 소스 라인(SL1)과 보조 라인(NC12) 사이에 전기적으로 연결되고, 트랜지스터(T21)는 소스 라인(SL1)과 보조 라인(NC11) 사이에 전기적으로 연결된다. 일부 실시예에서, 도 5 및 도 6과 관련하여 설명된 바와 같이, 소스 라인은 메모리 소자 위에 소스 라인을 형성하고 메모리 소자에 대한 전기적 연결을 위한 비아 구조를 형성함으로써 메모리 어레이의 형성 후에 형성된다.
일부 실시예에서, 방법(1500)은, 도 10h와 관련하여 설명된 바와 같이, 비트 라인 및 보조 라인을 다른 회로에 전기적으로 연결하기 위한 계단 구조를 형성하는 것, 또는, 도 11a와 관련하여 설명된 바와 같이, X 축을 따라 인접한 메모리 셀을 분리시키는 분리 구조를 형성하는 것 중 하나 이상을 더 포함한다. 적어도 하나의 실시예에서, 방법(1500)에 의해 제조된 IC 디바이스에서 본 명세서에서 설명된 하나 이상의 다른 이점을 성취할 수 있다.
일부 실시예에서, 설명된 하나 이상의 셀, IC 디바이스 및 방법은 평면 트랜지스터 기술, FINFET 기술, 나노 시트 FET 기술, 나노 와이어 FET 기술 등을 포함하지만 이것으로 제한되지 않는 다양한 유형의 트랜지스터 또는 디바이스 기술에 적용 가능하다.
도 16은 일부 실시예에 따른 방법(1600)의 흐름도이다. 적어도 하나의 실시예에서, 방법(1600)은 메모리 셀을 동작시키는 방법이다. 예시적인 메모리 셀은 도 2 및 도 3와 관련하여 설명되어 있다.
방법(1600)은 동작(1615) 및 동작(1617)을 포함하는 프로그래밍 동작(1610)을 포함한다.
동작(1615)에서, 메모리 셀 내의 선택된 메모리 소자가 턴온된다. 예를 들어, 도 2 및 도 3 중 하나 이상과 관련하여 설명된 바와 같이, 턴온 전압이 선택된 메모리 소자에 연결된 워드 라인에 인가되어 선택된 메모리 소자를 턴온시킨다.
동작(1617)에서, 프로그래밍 전압이 턴온된 선택된 메모리 소자의 양단에 인가되어 복수의 상이한 저항 값 중 하나를 갖도록 선택된 메모리 소자를 개별적으로 프로그래밍한다. 예를 들어, 비트 라인과 보조 라인 쌍, 또는 소스 라인과 보조 라인 쌍, 또는 선택된 메모리 소자에 전기적으로 연결된 한 쌍의 두 개의 보조 라인에 프로그램 전압이 인가된다. 그 결과, 메모리 셀의 다른 선택되지 않은 메모리 소자를 교란시키지 않고 메모리 소자를 개별적으로 프로그래밍할 수 있다. 예시적인 프로그래밍 동작은, 도 2 및 도 3 중 하나 이상과 관련하여 설명되어 있다. 프로그래밍된 메모리 소자는 여러 다른 저항 값 중 하나를 가지며, 예를 들어, 도 4a 및 도 4b와 관련하여 설명된 바와 같이, 메모리 셀(MC)의 메모리 소자의 저항 값에 따라 상이한 총 저항 값을 갖도록 메모리 셀을 프로그래밍할 수 있다. 서로 다른 총 저항 값은 메모리 셀에 저장된 서로 다른 데이터에 대응한다.
방법(1600)은 동작(1625) 및 동작(1627)을 포함하는 판독 동작(1620)을 더 포함한다.
동작(1625)에서, 메모리 셀(MC)의 메모리 소자가 턴온된다. 예를 들어, 턴온 전압이 메모리 셀(MC)의 메모리 소자의 게이트 또는 제어 단자에 연결된 워드 라인에 인가된다.
동작(1627)에서, 메모리 셀의 총 저항 값을 검출하여 메모리 셀에 저장된 데이터를 검출한다. 예를 들어, 판독 전압이 메모리 셀이 전기적으로 연결되는 비트 라인과 소스 라인 양단에 인가된다. 판독 전압은 메모리 셀의 총 저항 값에 대응하는 판독 전류를 발생시킨다. 제어기는 판독 전류를 검출하고 메모리 셀의 총 저항 값과 그 메모리 셀에 저장된 데이터를 결정한다. 예시적인 판독 동작은 도 2, 도 3 및 도 11과 관련하여 설명되어 있다.
일부 실시예에서, 방법(1600)은, 예를 들어, 도 1과 관련하여 설명된 바와 같이, 인-메모리 계산(in-memory computation)을 수행하는 단계를 더 포함한다. 적어도 하나의 실시예에서, 판독 동작(1620)은, 도 12a 및 12b 중 하나 이상과 관련하여 설명된 바와 같이, 인접 메모리 셀 내에서 또는 인접 메모리 셀을 통해 스니크 전류를 발생시키지 않고 수행된다.
도 17은 일부 실시예에 따른 전자 디자인 자동화(EDA) 시스템(1700)의 블록도이다.
일부 실시예에서, EDA 시스템(1700)은 APR 시스템을 포함한다. 레이아웃 다이어그램을 디자인하는 본 명세서에 설명된 방법은 하나 이상의 실시예에 따른 와이어 라우팅 배열을 나타내며, 예를 들어 일부 실시예에 따라 EDA 시스템(1700)을 사용하여 구현 가능하다.
일부 실시예에서, EDA 시스템(1700)은 하드웨어 프로세서(1702) 및 비일시적인 컴퓨터 판독이 가능한 저장 매체(1704)를 포함하는 범용 컴퓨팅 장치이다. 특히, 저장 매체(1704)는 컴퓨터 프로그램 코드(1706), 즉 실행 가능한 명령어 세트로 인코딩된다. 하드웨어 프로세서(1702)에 의한 명령어(1706)의 실행은 (적어도 부분적으로) 하나 이상의 실시예에 따른 본 명세서에서 설명된 방법의 일부 또는 전부(이하, 언급된 프로세스 및/또는 방법)를 구현하는 EDA 툴을 나타낸다.
프로세서(1702)는 버스(1708)를 통해 컴퓨터 판독이 가능한 저장 매체(1704)에 전기적으로 연결된다. 프로세서(1702)는 또한 버스(1708)에 의해 I/O 인터페이스(1710)에 전기적으로 연결된다. 네트워크 인터페이스(1712)는 또한 버스(1708)를 통해 프로세서(1702)에 전기적으로 연결된다. 네트워크 인터페이스(1712)는 네트워크(1714)에 연결되어, 프로세서(1702) 및 컴퓨터 판독이 가능한 저장 매체(1704)는 네트워크(1714)를 통해 외부 소자에 연결될 수 있다. 프로세서(1702)는 시스템(1700)이 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하기 위해 사용 가능하게 하기 위해 컴퓨터 판독이 가능한 저장 매체(1704)에 인코딩된 컴퓨터 프로그램 코드(1706)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1702)는 중앙 처리 장치(CPU), 다중 프로세서, 분산 처리 시스템, 특정 용도 집적 회로(ASIC) 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독이 가능한 저장 매체(1704)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독이 가능한 저장 매체(1704)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 탈착식 컴퓨터 디스켓, RAM(Random Access Memory), ROM(Read-Only Memory), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광학 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독이 가능한 저장 매체(1704)는 컴팩트 디스크 판독 전용 메모리(CD-ROM), 판독/기록 컴팩트 디스크(CD-R/W) 및/또는 디지털 비디오(DVD)를 포함한다.
하나 이상의 실시예에서, 저장 매체(1704)는 시스템(1700)(그 실행은 (적어도 부분적으로) EDA 툴을 나타냄)이 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 데 사용 가능하게 하도록 구성된 컴퓨터 프로그램 코드(1706)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1704)는 또한 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(1704)는 본 명세서에 개시된 표준 셀을 포함하는 표준 셀 라이브러리(1707)를 저장한다.
EDA 시스템(1700)은 I/O 인터페이스(1710)를 포함한다. I/O 인터페이스(1710)는 외부 회로에 연결된다. 하나 이상의 실시예에서, I/O 인터페이스(1710)는 정보 및 명령어를 프로세서(1702)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린 및/또는 커서 방향 키를 포함한다.
EDA 시스템(1700)은 또한 프로세서(1702)에 연결된 네트워크 인터페이스(1712)를 포함한다. 네트워크 인터페이스(1712)는 시스템(1700)이 하나 이상의 다른 컴퓨터 시스템이 연결되는 네트워크(1714)와 통신할 수 있게 한다. 네트워크 인터페이스(1712)는 블루투스(BLUETOOTH), 와이파이(WIFI), WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스, 또는 이더넷(ETHERNET), USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 둘 이상의 시스템(1700)에서 구현된다.
시스템(1700)은 I/O 인터페이스(1710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1710)를 통해 수신된 정보는 프로세서(1702)에 의한 처리를 위한 명령어, 데이터, 디자인 규칙, 표준 셀의 라이브러리 및/또는 기타 매개 변수 중 하나 이상을 포함한다. 정보는 버스(1708)를 통해 프로세서(1702)로 전송된다. EDA 시스템(1700)은 I/O 인터페이스(1710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 그 정보는 사용자 인터페이스(UI)(1742)로서 컴퓨터 판독이 가능한 매체(1704)에 저장된다.
일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 추가의 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로 구현된다. 일부 실시 예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인(plug-in)으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로 구현된다. 일부 실시 예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 EDA 시스템(1700)에 의해 사용되는 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 표준 셀을 포함하는 레이아웃 다이어그램은 카덴스 디자인 시스템스사(CADENCE DESIGN SYSTEMS, Inc.)로부터 입수 가능한 VIRTUOSO(등록상표)와 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예에서, 상기 프로세스는 비일시적인 컴퓨터 판독이 가능한 기록 매체에 저장된 프로그램의 기능으로 구현된다. 비일시적인 컴퓨터 판독이 가능한 기록 매체의 예로는, 예를 들면, 외장형/탈착식 및/또는 내장형/빌트인 저장 장치 또는 메모리 유닛, 예를 들어, DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 등이 있지만, 이들로 제한되지 않는다.
도 18은 일부 실시예에 따른 집적 회로(IC) 제조 시스템(1800) 및 이와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예에서, 레이아웃 다이어그램을 기초로, (A) 하나 이상의 반도체 마스크와 (B) 반도체 집적 회로의 층의 적어도 하나의 구성 요소 중 적어도 하나를 제조 시스템(1800)을 사용하여 제조한다.
도 18에서, IC 제조 시스템(1800)은 디자인, 개발 및 제조 사이클 및/또는 IC 디바이스(1860)의 제조와 관련된 서비스에서 상호 작용하는 디자인 하우스(1820), 마스크 하우스(1830) 및 IC 제조업체/생산업체("팹(Fab)")(1850)와 같은 엔티티를 포함한다. 시스템(1800)의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 여러가지 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스를 제공하고/하거나 서비스를 받는다. 일부 실시예에서, 디자인 하우스(1820), 마스크 하우스(1830) 및 IC 팹(1850) 중 둘 이상은 하나의 대기업이 소유한다. 일부 실시예에서, 디자인 하우스(1820), 마스크 하우스(1830) 및 IC 팹(1850) 중 둘 이상은 공통 설비에 공존하고 공통 자원을 사용한다.
디자인 하우스(또는 디자인 팀)(1820)는 IC 디자인 레이아웃 다이어그램(1822)을 생성한다. IC 디자인 레이아웃 다이어그램(1822)은 IC 디바이스(1860)를 위해 디자인된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(1860)의 다양한 구성 요소를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 조합되어 다양한 IC 기능을 형성한다. 예를 들어, IC 디자인 레이아웃 다이어그램(1822)의 일부는 반도체 기판(예: 실리콘 웨이퍼)에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 연결용 금속 라인 또는 비아, 본딩 패드용 개구와 같은 다양한 IC 피처 및 반도체 기판 상에 배치되는 다양한 재료 층을 포함한다. 디자인 하우스(1820)는 IC 디자인 레이아웃 다이어그램(1822)을 형성하기 위해 적절한 디자인 절차를 구현한다. 디자인 절차에는 논리적인 디자인, 물리적인 디자인 또는 배치 및 배선 동작(place-and-route operation) 중 하나 이상이 포함된다. IC 디자인 레이아웃 다이어그램(1822)은 기하학적 패턴의 정보를 갖는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 디자인 레이아웃 다이어그램(1822)은 GDSII 파일 형식 또는 DFII 파일 형식으로 표현될 수 있다.
마스크 하우스(1830)는 데이터 준비(1832) 및 마스크 제조(1844)를 수행한다. 마스크 하우스(1830)는 IC 디자인 레이아웃 다이어그램(1822)에 따라 IC 디바이스(1860)의 다양한 층을 제조하는 데 사용될 하나 이상의 마스크(1845)를 제조하기 위해 IC 디자인 레이아웃 다이어그램(1822)을 사용한다. 마스크 하우스(1830)는 마스크 데이터 준비(1832)를 수행하며, 여기에서 IC 디자인 레이아웃 다이어그램(1822)은 대표 데이터 파일("RDF")로 변환된다. 마스크 데이터 준비(1832)에서는 마스크 제조(1844)에 RDF를 제공한다. 마스크 제조(1844)에는 마스크 라이터가 포함된다. 마스크 라이터는 RDF를 마스크(레티클)(1845) 또는 반도체 웨이퍼(1853)와 같은 기판상의 이미지로 변환한다. 디자인 레이아웃 다이어그램(1822)은 마스크 기록기의 특정 특성 및/또는 IC 팹(1850)의 요구 사항을 따르기 위해 마스크 데이터 준비(1832)에 의해 조작된다. 도 18에서, 마스크 데이터 준비(1832) 및 마스크 제조(1844)가 별개의 요소로서 예시되어 있다. 일부 실시예에서, 마스크 데이터 준비(1832) 및 마스크 제조(1844)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(1832)는 회절, 간섭, 기타 프로세스 효과 등에 의해 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(OPC(Optical Proximity Correction))을 포함한다. OPC에서는, IC 디자인 레이아웃 다이어그램(1822)을 조정한다. 일부 실시 예에서, 마스크 데이터 준비(1832)는 축외 조명, 서브 해상도 보조 피처(sub-resolution assist feature), 위상 시프팅 마스크, 기타의 적절한 기술 등 또는 이들의 조합과 같은 추가의 해상도 향상 기술(RET(Resolution Enhancement Technique))을 포함한다. 일부 실시예에서, 역 리소그래피 기술(ILT(Inverse Lithography Technology))이 또한 사용되는데, 여기에서는 OPC를 역 이미징(inverse imaging) 문제로 취급한다.
일부 실시예에서, 마스크 데이터 준비(1832)에는, 충분한 마진의 보장, 반도체 제조 프로세스에 있어서의 변동성의 처리 등을 위해서, 특정의 기하학적 및/또는 접속성 제한을 포함하는 마스크 생성 규칙 세트로 OPC에서의 프로세스를 거친 IC 디자인 레이아웃 다이어그램(1822)을 검사하는 마스크 규칙 검사기(MRC(Mask Rule Checker))를 포함한다. 일부 실시예에서, MRC는 마스크 생성 규칙을 충족시키기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있는 마스크 제조(1844) 중의 제한을 보상하기 위해 IC 디자인 레이아웃 다이어그램(1822)을 수정한다.
일부 실시예에서, 마스크 데이터 준비(1832)에는, IC 디바이스(1860)를 제조하기 위해서 IC 팹(1850)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 프로세스 검사(Lithography Process Checking: LPC)가 포함된다. LPC에서는, IC 디자인 레이아웃 다이어그램(1822)을 기초로 이 처리를 시뮬레이션하여, IC 디바이스(1860)와 같은 시뮬레이션된 제조 대상 디바이스를 생성한다. LPC 시뮬레이션에 있어서의 처리 파라메터는 IC 제조 사이클의 다양한 프로세스와 관련된 파라메터, IC를 제조하는 데 사용되는 툴과 관련된 파라메터 및/또는 제조 프로세스의 다른 양태를 포함할 수 있다. LPC에서는, 에어리얼 이미지 콘트라스트, 초점 심도(DOF(Depth Of Focus), 마스크 오류 억제 인자(MEEF(Mask Error Enhancement Factor)), 기타 적절한 인자 등과 같은 다양한 인자 또는 이들의 조합을 고려한다. 일부 실시예에서, 시뮬레이션된 제조 대상 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 형상에 있어서 디자인 규칙을 만족시킬 수 있을 만큼 충분히 근사하지 않으면, OPC 및/또는 MRC가 반복되어 IC 디자인 레이아웃 다이어그램(1822)을 더 개선한다.
마스크 데이터 준비(1832)에 대한 상기 설명은 명확성을 위해 단순화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(1832)에는 제조 규칙에 따라 IC 디자인 레이아웃 다이어그램(1822)을 수정하기 위한 논리 연산(Logic Operation: LOP)과 같은 추가적인 피처가 포함된다. 또한, 데이터 준비(1832)중에 IC 디자인 레이아웃 다이어그램(1822)에 적용되는 프로세스는 여러가지 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1832) 후 및 마스크 제조(1844)중에, 개선된 IC 디자인 레이아웃 다이어그램(1822)을 기초로 마스크(1845) 또는 일 군의 마스크(1845)가 제조된다. 일부 실시예에서, 마스크 제조(1844)는 IC 디자인 레이아웃 다이어그램(1822)을 기초로 리소그래피 노출을 한 번 이상 수행하는 것을 포함한다. 일부 실시예에서, 개선된 IC 디자인 레이아웃 다이어그램(1822)을 기초로 마스크(포토 마스크 또는 레티클)(1845) 상에 패턴을 형성하기 위해서, 전자빔(e-beam) 또는 복수의 전자 빔 메커니즘이 사용된다. 마스크(1845)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(1845)는 바이너리 기술을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼에 코팅된 이미지 민감성 물질 층(예: 포토 레지스트)을 노출하는 데 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 투과한다. 일 예에서, 마스크(1845)의 바이너리 마스크 버전은 투명 기판(예: 융합 석영) 및 바이너리 마스크의 불투명 영역에 코팅된 불투명 물질(예: 크롬)를 포함한다. 다른 예에서, 마스크(1845)는 위상 시프트 기술을 사용하여 형성된다. 마스크(1845)의 위상 시프트 마스크(PSM(Phase Shift Mask)) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 피처는 해상도 및 이미징 품질을 향상시키기 위해서 적절한 위상차를 갖도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번하는 PSM일 수 있다. 마스크 제조(1844)에 의해 생성된 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(1853)에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스, 반도체 웨이퍼(1853)에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스 및/또는 기타의 적절한 프로세스에 사용된다.
IC 팹(1850)은 다양한 IC 제품을 제조하기위한 하나 이상의 제조 시설을 포함하는 IC 제조 사업체이다. 일부 실시예에서, IC 팹(1850)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 프런트 엔드 제조(FEOL (Front-End-Of-Line) 제조)를 위한 제조 설비가 있을 수 있는 한편, 제2의 제조 설비는 그 IC 제품의 상호 접속 및 패키징을 위한 백 엔드 제조(BEOL(Back-End-Of-Line) 제조)를 수행할 수 있고, 제3의 제조 설비는 파운드리 사업을 위한 다른 서비스를 제공할 수 있다.
IC 팹(1850)은 마스크(들), 예를 들어, 마스크(1845)에 따라 IC 디바이스(1860)를 제조하도록 반도체 웨이퍼(1853)상에서 다양한 제조 동작을 실행하도록 구성된 제조 툴(1852)을 포함한다. 다양한 실시예에서, 제조 툴(1852)은 웨이퍼 스테퍼, 이온 주입기, 포토 레지스트 코팅기, 프로세스 챔버(예: CVD 챔버 또는 LPCVD 로), CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에서 논의된 하나 이상의 적합한 제조 공정을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1850)은 마스크 하우스(1830)에 의해 제조된 마스크(들)(1845)를 사용하여 IC 디바이스(1860)를 제조한다. 따라서, IC 팹(1850)은 IC 디바이스(1860)를 제조하기 위해서 적어도 간접적으로 IC 디자인 레이아웃 다이어그램(1822)을 사용한다. 일부 실시예에서, 반도체 웨이퍼(1853)는 IC 팹(1850)에 의해서 마스크(들)(1845)를 사용하여 IC 디바이스(1860)를 형성하기 위해서 제조된다. 일부 실시예에서, IC 제조에는, IC 설계 레이아웃 다이어그램(1822)을 적어도 간접적으로 기초로 하여 1회 이상의 리소그래피 노출을 수행하는 것이 포함된다. 반도체 웨이퍼(1853)는 실리콘 기판 또는 위에 재료 층이 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1853)는(후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 피처, 다중 레벨의 상호 접속부 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예: 도 18의 시스템(1800)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항은, 예를 들어 2016년 2월 9일자로 허여된 미국 특허 제9,256,709, 2015년 10월 1일자로 공개된 미국 출원 공개 제20150278429호, 2014년 2월 6일자로 공개된 미국 출원 공개 제20140040838호 및 2007년 8월 21일로 허여된 미국 특허 제7,260,442호(각각의 전체 내용이 여기에 참조로 포함됨)에서 찾을 수 있다.
일부 실시예에서, 메모리 디바이스는 비트 라인, 소스 라인, 복수의 워드 라인 및 메모리 셀을 포함한다. 메모리 셀은 비트 라인과 소스 라인 사이에 병렬로 연결된 복수의 메모리 스트링을 포함한다. 복수의 메모리 스트링은 각각 비트 라인과 소스 라인 사이에 직렬로 연결되고 복수의 워드 라인에 대응하여 전기적으로 연결된 복수의 메모리 소자를 포함한다.
일부 실시예에서, 집적 회로(IC) 디바이스는 복수의 소스 라인과, 제1 및 제2 워드 라인을 각각 포함하는 복수의 워드 라인 세트와, 복수의 비트 라인과, 제1 및 제2 보조 전도성 라인을 각각 포함하는 복수의 보조 전도성 라인 세트, 및 복수의 메모리 셀을 포함한다. 각각의 메모리 셀은 상기 복수의 소스 라인 중 대응하는 소스 라인과, 상기 복수의 워드 라인 세트 중 대응하는 워드 라인 세트의 상기 제1 및 제2 워드 라인과, 상기 복수의 비트 라인 중 대응하는 소스 라인, 및 상기 복수의 보조 전도성 라인 세트 중 대응하는 보조 전도성 라인 세트의 상기 제1 및 제2 전도성 라인에 전기적으로 연결된다. 상기 복수의 메모리 셀은 각각 제1 내지 제4 메모리 소자를 포함한다. 제1 메모리 소자는 상기 대응하는 비트 라인과 상기 대응하는 제1 보조 전도성 라인 사이에 전기적으로 연결되고, 대응하는 제1 워드 라인에 전기적으로 연결된 제어 단자를 갖는다. 제2 메모리 소자는 상기 대응하는 소스 라인과 상기 대응하는 제2 보조 전도성 라인 사이에 전기적으로 연결되고, 상기 대응하는 제1 워드 라인에 전기적으로 연결된 제어 단자를 갖는다. 제3 메모리 소자는 상기 대응하는 소스 라인과 상기 대응하는 제1 보조 전도성 라인 사이에 전기적으로 연결되고, 대응하는 제2 워드 라인에 전기적으로 연결된 제어 단자를 갖는다. 제4 메모리 소자는 상기 대응하는 비트 라인과 상기 대응하는 제2 보조 전도성 라인 사이에 전기적으로 연결되고, 상기 대응하는 제2 워드 라인에 전기적으로 연결된 제어 단자를 갖는다.
일부 실시예에서, 방법은, 비트 라인과 소스 라인 사이에 병렬로 연결된 복수의 메모리 스트링을 갖는 메모리 셀로서, 상기 복수의 메모리 스트링은 각각 상기 비트 라인과 상기 소스 라인 사이에 직렬로 연결되고 상기 복수의 워드 라인에 대응하여 전기적으로 연결된 복수의 메모리 소자를 포함하고, 각각의 상기 메모리 스트링의 상기 복수의 메모리 소자 중의 각각의 메모리 소자는 상이한 저항 값을 갖도록 프로그래밍 가능한 메모리 셀의 판독 동작에 있어서, 상기 메모리 셀의 각각의 메모리 스트링의 각각의 메모리 소자를 턴온시키는 동작과, 상기 메모리 셀에 저장된 데이터를 검출하도록 상기 메모리 셀의 총 저항 값을 검출하는 동작을 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다. 하기의 개시내용은 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시예, 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 배열의 구체 예가 아래에서 설명된다. 물론, 이들은 예에 불과하고 한정하는 것으로 의도되지 않는다. 예를 들어, 하기의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록, 제1 피처와 제2 피처 사이에 부가의 피처가 형성될 수 있는 실시예 또한 포함할 수 있다. 또한, 본 개시내용에서는 다양한 예에서 참조 번호들 및/또는 문자들이 반복될 수 있다. 이러한 반복은 간단 명료함을 목적으로 한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 미치지 않는다.
[실시예 1]
메모리 디바이스로서,
비트 라인;
소스 라인;
복수의 워드 라인; 및
메모리 셀
을 포함하며,
상기 메모리 셀은 상기 비트 라인과 상기 소스 라인 사이에 병렬로 연결된 복수의 메모리 스트링을 포함하고,
상기 복수의 메모리 스트링은 각각 상기 비트 라인과 상기 소스 라인 사이에 직렬로 연결되고 상기 복수의 워드 라인에 대응하여 전기적으로 연결된 복수의 메모리 소자를 포함하는 것인, 메모리 디바이스.
[실시예 2]
실시예 1에 있어서,
각각의 상기 메모리 스트링의 상기 복수의 메모리 소자 중의 각각의 메모리 소자는 상이한 저항 값을 갖도록 프로그래밍 가능한 것인, 메모리 디바이스.
[실시예 3]
실시예 1에 있어서,
각각의 상기 메모리 스트링의 상기 복수의 메모리 소자 중의 각각의 메모리 소자는 상기 메모리 셀의 다른 메모리 소자와 독립적으로 개별적으로 프로그래밍 가능한 것인, 메모리 디바이스.
[실시예 4]
실시예 1에 있어서,
상기 복수의 워드 라인은 제1 및 제2 워드 라인을 포함하고,
상기 메모리 셀은 제1 및 제2 메모리 스트링을 포함하며,
상기 제1 및 제2 메모리 스트링은 각각 상기 비트 라인과 상기 소스 라인 사이에 직렬로 연결된 제1 및 제2 메모리 소자를 포함하고,
상기 제1 및 제2 메모리 스트링의 상기 제1 메모리 소자는 상기 제1 워드 라인에 전기적으로 연결되고, 상기 제1 및 제2 메모리 스트링의 상기 제2 메모리 소자는 상기 제2 워드 라인에 전기적으로 연결되는 것인, 메모리 디바이스.
[실시예 5]
실시예 4에 있어서,
각각의 상기 제1 및 제2 메모리 스트링의 상기 제1 및 제2 메모리 소자는 각각 제1 및 제2의 상이한 저항 값을 갖도록 개별적으로 프로그래밍 가능하며,
상기 메모리 셀은 6 개의 서로 다른 총 저항 값을 갖도록 프로그래밍 가능한 것인, 메모리 디바이스.
[실시예 6]
실시예 4에 있어서,
상기 제1 메모리 스트링의 상기 제1 메모리 소자는 상기 비트 라인과 제1 노드 사이에 전기적으로 연결되고,
상기 제1 메모리 스트링의 상기 제2 메모리 소자는 상기 제1 노드와 상기 소스 라인 사이에 전기적으로 연결되며,
상기 제2 메모리 스트링의 상기 제1 메모리 소자는 상기 소스 라인과 제2 노드 사이에 전기적으로 연결되고,
상기 제2 메모리 스트링의 상기 제2 메모리 소자는 상기 제2 노드와 상기 비트 라인 사이에 전기적으로 연결되는 것인, 메모리 디바이스.
[실시예 7]
실시예 6에 있어서,
추가 메모리 셀; 및
추가 소스 라인
을 더 포함하며,
상기 복수의 워드 라인은 제1 및 제2 추가 워드 라인을 포함하고,
상기 추가 메모리 셀은 제1 및 제2 추가 메모리 스트링을 포함하며,
상기 제1 및 제2 추가 메모리 스트링은 각각 상기 비트 라인과 상기 추가 소스 라인 사이에 직렬로 연결된 제1 및 제2 추가 메모리 소자를 포함하고,
상기 제1 및 제2 추가 메모리 스트링의 상기 제1 추가 메모리 소자는 상기 제1 추가 워드 라인에 전기적으로 연결되고, 상기 제1 및 제2 추가 메모리 스트링의 상기 제2 추가 메모리 소자는 상기 제2 추가 워드 라인에 전기적으로 연결되는 것인, 메모리 디바이스.
[실시예 8]
실시예 7에 있어서,
상기 제1 추가 메모리 스트링의 상기 제1 추가 메모리 소자는 상기 비트 라인과 제1 추가 노드 사이에 전기적으로 연결되고,
상기 제1 추가 메모리 스트링의 상기 제2 추가 메모리 소자는 상기 제1 추가 노드와 상기 추가 소스 라인 사이에 전기적으로 연결되며,
상기 제2 추가 메모리 스트링의 상기 제1 추가 메모리 소자는 상기 추가 소스 라인과 제2 추가 노드 사이에 전기적으로 연결되고,
상기 제2 추가 메모리 스트링의 상기 제2 추가 메모리 소자는 상기 제2 추가 노드와 상기 비트 라인 사이에 전기적으로 연결되는 것인, 메모리 디바이스.
[실시예 9]
실시예 8에 있어서,
상기 제1 메모리 스트링의 상기 제1 메모리 소자와 상기 제2 메모리 소자 사이의 상기 제1 노드에, 그리고 상기 제1 추가 메모리 스트링의 상기 제1 추가 메모리 소자와 상기 제2 추가 메모리 소자 사이의 상기 제1 추가 노드에, 전기적으로 연결된 제1 보조 전도성 라인; 및
상기 제2 메모리 스트링의 상기 제1 메모리 소자와 상기 제2 메모리 소자 사이의 상기 제2 노드에, 그리고 상기 제2 추가 메모리 스트링의 상기 제1 추가 메모리 소자와 상기 제2 추가 메모리 소자 사이의 상기 제2 추가 노드에, 전기적으로 연결된 제2 보조 전도성 라인
을 더 포함하는, 메모리 디바이스.
[실시예 10]
실시예 1에 있어서,
상기 메모리 셀에 연결된 제어기를 더 포함하며,
상기 제어기는 상기 메모리 셀로부터 판독된 데이터를 기초로 적어도 하나의 수학 또는 논리 연산을 수행하도록 구성된 컴퓨팅-인-메모리 회로를 포함하는 것인, 메모리 디바이스.
[실시예 11]
집적 회로 디바이스로서,
복수의 소스 라인;
제1 및 제2 워드 라인을 각각 포함하는 복수의 워드 라인 세트;
복수의 비트 라인;
제1 및 제2 보조 전도성 라인을 각각 포함하는 복수의 보조 전도성 라인 세트; 및
복수의 메모리 셀
을 포함하며,
상기 복수의 메모리 셀은 각각,
상기 복수의 소스 라인 중 대응하는 소스 라인,
상기 복수의 워드 라인 세트 중 대응하는 워드 라인 세트의 상기 제1 및 제2 워드 라인,
상기 복수의 비트 라인 중 대응하는 비트 라인 및
상기 복수의 보조 전도성 라인 세트 중 대응하는 보조 전도성 라인 세트의 상기 제1 및 제2 보조 전도성 라인
에 전기적으로 연결되며,
상기 복수의 메모리 셀은 각각,
상기 대응하는 비트 라인과 상기 대응하는 제1 보조 전도성 라인 사이에 전기적으로 연결되고, 대응하는 제1 워드 라인에 전기적으로 연결된 제어 단자를 갖는 제1 메모리 소자,
상기 대응하는 소스 라인과 상기 대응하는 제2 보조 전도성 라인 사이에 전기적으로 연결되고, 상기 대응하는 제1 워드 라인에 전기적으로 연결된 제어 단자를 갖는 제2 메모리 소자,
상기 대응하는 소스 라인과 상기 대응하는 제1 보조 전도성 라인 사이에 전기적으로 연결되고, 상기 대응하는 제2 워드 라인에 전기적으로 연결된 제어 단자를 갖는 제 3 메모리 소자, 및
상기 대응하는 비트 라인과 상기 대응하는 제2 보조 전도성 라인 사이에 전기적으로 연결되고, 상기 대응하는 제2 워드 라인에 전기적으로 연결된 제어 단자를 갖는 제4 메모리 소자
를 포함하는 것인, 집적 회로 디바이스.
[실시예 12]
실시예 11에 있어서,
상기 복수의 메모리 셀 각각에 있어서, 상기 제1 내지 제4 메모리 소자는 각각 상이한 저항 값을 갖도록 개별적으로 프로그래밍 가능한 것인, 집적 회로 디바이스.
[실시예 13]
실시예 11에 있어서,
상기 복수의 소스 라인 및 상기 복수의 워드 라인 세트 각각의 상기 제1 및 제2 워드 라인은 제1 축을 따라 연장되고,
상기 복수의 비트 라인 및 상기 복수의 보조 전도성 라인 세트 각각의 상기 제1 및 제2 보조 전도성 라인은 상기 제1 축과 교차하는 제 2 축을 따라 연장되는 것인, 집적 회로 디바이스.
[실시예 14]
실시예 13에 있어서,
각각의 상기 복수의 메모리 셀에서, 상기 제1 축을 따라,
상기 대응하는 비트 라인은 상기 대응하는 제1 보조 전도성 라인과 상기 대응하는 제2 보조 전도성 라인 사이에 배열되고,
상기 제1 메모리 소자는 상기 제3 메모리 소자와 상기 제4 메모리 소자 사이에 배열되며,
상기 제4 메모리 소자는 상기 제1 메모리 소자와 상기 제2 메모리 소자 사이에 배열되고,
상기 대응하는 비트 라인 및 상기 대응하는 제1 및 제2 보조 전도성 라인은 상기 대응하는 소스 라인이 상기 제2 메모리 소자 및 상기 제3 메모리 소자에 대응하여 전기적으로 연결되는 제1 및 제2 비아 구조 사이에 배열되는 것인, 집적 회로 디바이스.
[실시예 15]
실시예 13에 있어서,
상기 복수의 메모리 셀은 상기 제1 축을 따라 서로 인접한 제1 및 제2 메모리 셀을 포함하고,
상기 집적 회로 디바이스는 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이의 분리 구조를 포함하는 것인, 집적 회로 디바이스.
[실시예 16]
실시예 13에 있어서,
상기 복수의 메모리 셀은 상기 제1 축을 따라 서로 인접한 제1 및 제2 메모리 셀을 포함하고,
상기 제1 메모리 셀에 전기적으로 연결된 상기 대응하는 제1 및 제2 워드 라인은 상기 제1 및 제2 메모리 셀 위에 배열되고,
상기 제2 메모리 셀에 전기적으로 연결된 상기 대응하는 제1 및 제2 워드 라인은 상기 제1 및 제2 메모리 셀 아래에 배열되는 것인, 집적 회로 디바이스.
[실시예 17]
실시예 11에 있어서,
상기 복수의 메모리 셀은 적층된 복수의 메모리 층에 배열되는 것인, 집적 회로 디바이스.
[실시예 18]
실시예 17에 있어서,
상기 복수의 메모리 층은 적층 배열된 메모리 소자의 복수의 스택을 포함하고,
상기 복수의 스택 중의 각 스택에서, 각각의 메모리 소자는,
채널 구조 및 상기 채널 구조 주위로 연장되는 메모리 필름, 및
상기 스택의 모든 메모리 소자의 상기 메모리 필름 및 상기 채널 구조 주위로 연장되는 공통 게이트 구조
를 포함하는 것인, 집적 회로 디바이스.
[실시예 19]
실시예 17에 있어서,
상기 복수의 비트 라인 및 상기 복수의 보조 전도성 라인 세트는 상기 복수의 메모리 층에 대응하는 복수의 계단을 갖는 계단 구조로 배열되는 것인, 집적 회로 디바이스.
[실시예 20]
방법으로서,
비트 라인과 소스 라인 사이에 병렬로 연결된 복수의 메모리 스트링을 갖는 메모리 셀로서, 상기 복수의 메모리 스트링은 각각 상기 비트 라인과 상기 소스 라인 사이에 직렬로 연결된 복수의 메모리 소자를 포함하고, 각각의 상기 메모리 스트링의 상기 복수의 메모리 소자 중의 각각의 메모리 소자는 상이한 저항 값을 갖도록 프로그래밍 가능한 것인 상기 메모리 셀의 판독 동작에 있어서,
상기 메모리 셀의 각각의 메모리 스트링의 각각의 메모리 소자를 턴온하는 동작과;
상기 메모리 셀에 저장된 데이터를 검출하도록 상기 메모리 셀의 총 저항 값을 검출하는 동작
을 포함하는 것인, 방법.

Claims (10)

  1. 메모리 디바이스로서,
    비트 라인;
    소스 라인;
    복수의 워드 라인; 및
    메모리 셀
    을 포함하며,
    상기 메모리 셀은 상기 비트 라인과 상기 소스 라인 사이에 병렬로 연결된 복수의 메모리 스트링을 포함하고,
    상기 복수의 메모리 스트링은 각각 상기 비트 라인과 상기 소스 라인 사이에 직렬로 연결되고 상기 복수의 워드 라인에 대응하여 전기적으로 연결된 복수의 메모리 소자를 포함하며,
    상기 복수의 워드 라인은 제1 및 제2 워드 라인을 포함하고,
    상기 메모리 셀은 제1 및 제2 메모리 스트링을 포함하며,
    상기 제1 및 제2 메모리 스트링은 각각 상기 비트 라인과 상기 소스 라인 사이에 직렬로 연결된 제1 및 제2 메모리 소자를 포함하고,
    상기 제1 및 제2 메모리 스트링의 상기 제1 메모리 소자는 상기 제1 워드 라인에 전기적으로 연결되고, 상기 제1 및 제2 메모리 스트링의 상기 제2 메모리 소자는 상기 제2 워드 라인에 전기적으로 연결되고,
    상기 제1 메모리 스트링의 상기 제1 메모리 소자는 상기 비트 라인과 제1 노드 사이에 전기적으로 연결되고,
    상기 제1 메모리 스트링의 상기 제2 메모리 소자는 상기 제1 노드와 상기 소스 라인 사이에 전기적으로 연결되며,
    상기 제2 메모리 스트링의 상기 제1 메모리 소자는 상기 소스 라인과 제2 노드 사이에 전기적으로 연결되고,
    상기 제2 메모리 스트링의 상기 제2 메모리 소자는 상기 제2 노드와 상기 비트 라인 사이에 전기적으로 연결되는 것인, 메모리 디바이스.
  2. 제1항에 있어서,
    각각의 상기 메모리 스트링의 상기 복수의 메모리 소자 중의 각각의 메모리 소자는 상이한 저항 값을 갖도록 프로그래밍 가능한 것인, 메모리 디바이스.
  3. 제1항에 있어서,
    각각의 상기 메모리 스트링의 상기 복수의 메모리 소자 중의 각각의 메모리 소자는 상기 메모리 셀의 다른 메모리 소자와 독립적으로 개별적으로 프로그래밍 가능한 것인, 메모리 디바이스.
  4. 삭제
  5. 제1항에 있어서,
    각각의 상기 제1 및 제2 메모리 스트링의 상기 제1 및 제2 메모리 소자는 각각 제1 및 제2의 상이한 저항 값을 갖도록 개별적으로 프로그래밍 가능하며,
    상기 메모리 셀은 6 개의 서로 다른 총 저항 값을 갖도록 프로그래밍 가능한 것인, 메모리 디바이스.
  6. 삭제
  7. 제1항에 있어서,
    추가 메모리 셀; 및
    추가 소스 라인
    을 더 포함하며,
    상기 복수의 워드 라인은 제1 및 제2 추가 워드 라인을 포함하고,
    상기 추가 메모리 셀은 제1 및 제2 추가 메모리 스트링을 포함하며,
    상기 제1 및 제2 추가 메모리 스트링은 각각 상기 비트 라인과 상기 추가 소스 라인 사이에 직렬로 연결된 제1 및 제2 추가 메모리 소자를 포함하고,
    상기 제1 및 제2 추가 메모리 스트링의 상기 제1 추가 메모리 소자는 상기 제1 추가 워드 라인에 전기적으로 연결되고, 상기 제1 및 제2 추가 메모리 스트링의 상기 제2 추가 메모리 소자는 상기 제2 추가 워드 라인에 전기적으로 연결되는 것인, 메모리 디바이스.
  8. 제1항에 있어서,
    상기 메모리 셀에 연결된 제어기를 더 포함하며,
    상기 제어기는 상기 메모리 셀로부터 판독된 데이터를 기초로 적어도 하나의 수학 또는 논리 연산을 수행하도록 구성된 컴퓨팅-인-메모리 회로를 포함하는 것인, 메모리 디바이스.
  9. 집적 회로 디바이스로서,
    복수의 소스 라인;
    제1 및 제2 워드 라인을 각각 포함하는 복수의 워드 라인 세트;
    복수의 비트 라인;
    제1 및 제2 보조 전도성 라인을 각각 포함하는 복수의 보조 전도성 라인 세트; 및
    복수의 메모리 셀
    을 포함하며,
    상기 복수의 메모리 셀은 각각,
    상기 복수의 소스 라인 중 대응하는 소스 라인,
    상기 복수의 워드 라인 세트 중 대응하는 워드 라인 세트의 상기 제1 및 제2 워드 라인,
    상기 복수의 비트 라인 중 대응하는 비트 라인 및
    상기 복수의 보조 전도성 라인 세트 중 대응하는 보조 전도성 라인 세트의 상기 제1 및 제2 보조 전도성 라인
    에 전기적으로 연결되며,
    상기 복수의 메모리 셀은 각각,
    상기 대응하는 비트 라인과 상기 대응하는 제1 보조 전도성 라인 사이에 전기적으로 연결되고, 대응하는 제1 워드 라인에 전기적으로 연결된 제어 단자를 갖는 제1 메모리 소자,
    상기 대응하는 소스 라인과 상기 대응하는 제2 보조 전도성 라인 사이에 전기적으로 연결되고, 상기 대응하는 제1 워드 라인에 전기적으로 연결된 제어 단자를 갖는 제2 메모리 소자,
    상기 대응하는 소스 라인과 상기 대응하는 제1 보조 전도성 라인 사이에 전기적으로 연결되고, 상기 대응하는 제2 워드 라인에 전기적으로 연결된 제어 단자를 갖는 제 3 메모리 소자, 및
    상기 대응하는 비트 라인과 상기 대응하는 제2 보조 전도성 라인 사이에 전기적으로 연결되고, 상기 대응하는 제2 워드 라인에 전기적으로 연결된 제어 단자를 갖는 제4 메모리 소자
    를 포함하는 것인, 집적 회로 디바이스.
  10. 방법으로서,
    비트 라인과 소스 라인 사이에 병렬로 연결된 복수의 메모리 스트링을 갖는 메모리 셀로서, 상기 복수의 메모리 스트링은 각각 상기 비트 라인과 상기 소스 라인 사이에 직렬로 연결된 복수의 메모리 소자를 포함하고, 각각의 상기 메모리 스트링의 상기 복수의 메모리 소자 중의 각각의 메모리 소자는 상이한 저항 값을 갖도록 프로그래밍 가능한 것인 상기 메모리 셀의 판독 동작에 있어서,
    상기 메모리 셀의 각각의 메모리 스트링의 각각의 메모리 소자를 턴온하는 동작과;
    상기 메모리 셀에 저장된 데이터를 검출하도록 상기 메모리 셀의 총 저항 값을 검출하는 동작을 포함하고,
    상기 메모리 셀은 제1 및 제2 메모리 스트링을 포함하며,
    상기 제1 및 제2 메모리 스트링은 각각 상기 비트 라인과 상기 소스 라인 사이에 직렬로 연결된 제1 및 제2 메모리 소자를 포함하고,
    상기 제1 및 제2 메모리 스트링의 상기 제1 메모리 소자는 제1 워드 라인에 전기적으로 연결되고, 상기 제1 및 제2 메모리 스트링의 상기 제2 메모리 소자는 제2 워드 라인에 전기적으로 연결되고,
    상기 제1 메모리 스트링의 상기 제1 메모리 소자는 상기 비트 라인과 제1 노드 사이에 전기적으로 연결되고,
    상기 제1 메모리 스트링의 상기 제2 메모리 소자는 상기 제1 노드와 상기 소스 라인 사이에 전기적으로 연결되며,
    상기 제2 메모리 스트링의 상기 제1 메모리 소자는 상기 소스 라인과 제2 노드 사이에 전기적으로 연결되고,
    상기 제2 메모리 스트링의 상기 제2 메모리 소자는 상기 제2 노드와 상기 비트 라인 사이에 전기적으로 연결되는 것인, 방법.
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