KR20130127180A - 저항성 랜덤 액세스 메모리의 소거 방법 - Google Patents

저항성 랜덤 액세스 메모리의 소거 방법 Download PDF

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Abstract

본 발명은 저항성 랜덤 액세스 메모리의 소거 방법에 관한 것이다. 본 발명의 소거 방법은, 비트 라인들에 제 1 전압을 인가하는 단계, 선택된 적어도 하나의 스트링 선택 라인에 턴-온 전압을 인가하는 단계, 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계, 선택된 적어도 하나의 워드 라인에 제 2 전압을 인가하는 단계, 그리고 비선택된 워드 라인들을 플로팅하는 단계를 포함한다.

Description

저항성 랜덤 액세스 메모리의 소거 방법{ERASING METHOD OF RESISTIVE RANDOM ACCESS MEMORY}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 저항성 랜덤 액세스 메모리의 소거 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 향상된 신뢰성을 갖는 저항성 랜덤 액세스 메모리의 소거 방법을 제공하는 데에 있다.
복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 본 발명의 실시 예에 따른 저항성 랜덤 액세스 메모리의 소거 방법은, 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 비트 라인들에 제 1 전압을 인가하는 단계; 상기 스트링 선택 트랜지스터들에 각각 연결된 스트링 선택 라인들 중 선택된 적어도 하나의 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들 중 선택된 적어도 하나의 워드 라인에 제 2 전압을 인가하는 단계; 그리고 상기 워드 라인들 중 비선택된 워드 라인들을 플로팅하는 단계를 포함한다.
실시 예로서, 상기 제 1 전압 및 제 2 전압은 선택된 메모리 셀을 리셋하도록 설정된다.
실시 예로서, 상기 제 2 전압은 접지 전압이다.
실시 예로서, 상기 스트링 선택 라인들 및 워드 라인들은 적어도 하나의 메모리 블록의 단위로 선택된다.
실시 예로서, 상기 워드 라인들은 적어도 하나의 메모리 블록의 단위로 선택되고, 상기 스트링 선택 라인들은 적어도 하나의 스트링 선택 라인의 단위로 선택된다.
실시 예로서, 상기 워드 라인들은 적어도 하나의 워드 라인의 단위로 선택되고, 상기 스트링 선택 라인들은 적어도 하나의 메모리 블록의 단위로 선택된다.
실시 예로서, 상기 워드 라인들은 적어도 하나의 워드 라인의 단위로 선택되고, 상기 스트링 선택 라인들은 적어도 하나의 스트링 선택 라인의 단위로 선택된다.
실시 예로서, 복수의 소거 단위들 중 하나의 소거 단위를 선택하는 단계를 더 포함하고, 상기 선택된 적어도 하나의 워드 라인의 갯수와 상기 선택된 적어도 하나의 스트링 선택 라인의 갯수는 상기 선택된 소거 단위에 따라 달라진다.
실시 예로서, 소거 검증하는 단계를 더 포함하고, 상기 소거 검증하는 단계는, 상기 선택된 적어도 하나의 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 상기 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계; 상기 선택된 적어도 하나의 워드 라인에 검증 전압을 인가하는 단계; 상기 비선택된 워드 라인들을 플로팅하는 단계; 그리고 상기 비트 라인들을 통해 흐르는 전류를 센싱하는 단계를 포함한다.
실시 예로서, 상기 소거 검증의 결과가 소거 페일을 가리킬 때, 상기 복수의 메모리 셀들을 다시 소거하는 단계를 더 포함하고, 상기 다시 소거하는 단계는, 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 비트 라인들에 상기 제 1 전압보다 높은 제 3 전압을 인가하는 단계; 상기 스트링 선택 트랜지스터들에 각각 연결된 스트링 선택 라인들 중 선택된 적어도 하나의 스트링 선택 라인에 상기 턴-온 전압을 인가하는 단계; 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 턴-오프 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들 중 선택된 적어도 하나의 워드 라인에 상기 제 2 전압을 인가하는 단계; 그리고 상기 워드 라인들 중 비선택된 워드 라인들을 플로팅하는 단계를 포함한다.
복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 본 발명의 다른 실시 예에 따른 저항성 랜덤 액세스 메모리의 소거 방법은, 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 비트 라인들 중 선택된 적어도 하나의 비트 라인에 제 1 전압을 인가하는 단계; 상기 비트 라인들 중 비선택된 비트 라인들을 플로팅하는 단계; 상기 스트링 선택 트랜지스터들에 각각 연결된 스트링 선택 라인들 중 선택된 적어도 하나의 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들 중 선택된 적어도 하나의 워드 라인에 제 2 전압을 인가하는 단계; 그리고 상기 워드 라인들 중 비선택된 워드 라인들을 플로팅하는 단계를 포함한다.
실시 예로서, 상기 비트 라인들은 적어도 하나의 비트 라인의 단위로 선택되고, 상기 스트링 선택 라인들은 적어도 하나의 메모리 블록의 단위로 선택되고, 상기 워드 라인들은 적어도 하나의 메모리 블록의 단위로 선택된다.
실시 예로서, 상기 비트 라인들은 적어도 하나의 비트 라인의 단위로 선택되고, 상기 스트링 선택 라인들은 적어도 하나의 스트링 선택 라인의 단위로 선택되고, 상기 워드 라인들은 적어도 하나의 메모리 블록의 단위로 선택된다.
실시 예로서, 상기 비트 라인들은 적어도 하나의 비트 라인의 단위로 선택되고, 상기 스트링 선택 라인들은 적어도 하나의 메모리 블록의 단위로 선택되고, 상기 워드 라인들은 적어도 하나의 워드 라인의 단위로 선택된다.
실시 예로서, 상기 비트 라인들은 적어도 하나의 비트 라인의 단위로 선택되고, 상기 스트링 선택 라인들은 적어도 하나의 스트링 선택 라인의 단위로 선택되고, 상기 워드 라인들은 적어도 하나의 워드 라인의 단위로 선택된다.
실시 예로서, 복수의 소거 단위들 중 하나의 소거 단위를 선택하는 단계를 더 포함하고, 상기 선택된 적어도 하나의 비트 라인의 갯수, 상기 선택된 적어도 하나의 워드 라인의 갯수, 그리고 상기 선택된 적어도 하나의 스트링 선택 라인의 갯수는 상기 선택된 소거 단위에 따라 달라진다.
본 발명에 따르면, 스트링 구조를 가지며 스트링 선택 트랜지스터들을 구비한 저항성 랜덤 액세스 메모리의 소거 방법이 제공된다. 스트링 선택 트랜지스터들에 의해 누설 전류가 방지되고 메모리 셀들의 선택도가 향상되므로, 향상된 신뢰성을 갖는 저항성 랜덤 액세스 메모리의 소거 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저항성 랜덤 액세스 메모리를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 회로도이다.
도 4는 도 3의 메모리 셀들의 이력 곡선을 보여주는 그래프이다.
도 5는 본 발명의 제 1 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 6a 내지 도 6c는 메모리 블록의 단위로 소거가 수행되는 예를 보여준다.
도 7a 및 도 7b는 제 1 플레인의 단위로 소거가 수행되는 예를 보여준다.
도 8a 및 도 8b는 워드 라인의 단위로 소거가 수행되는 예를 보여준다.
도 9a 및 도 9b는 페이지의 단위로 소거가 수행되는 예를 보여준다.
도 10a 및 도 10b는 제 2 플레인의 단위로 소거가 수행되는 예를 보여준다.
도 11a 및 도 11b는 셀 스트링의 단위로 소거가 수행되는 예를 보여준다.
도 12a 및 도 12b는 행 스트링의 단위로 소거가 수행되는 예를 보여준다.
도 13a 및 도 13b는 메모리 셀의 단위로 소거가 수행되는 예를 보여준다.
도 14는 본 발명의 제 2 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 15a 및 도 15b는 소거 검증이 수행되는 예를 보여준다.
도 16은 본 발명의 실시 예에 따른 소거 및 소거 검증이 반복적으로 수행되는 예를 보여준다.
도 17은 본 발명의 제 3 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
'선택된 비트 라인' 또는 '선택된 비트 라인들'은 소거(또는 소거 검증)의 대상이 되는 메모리 셀들에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 소거 금지의 대상이 되는 메모리 셀들에 연결된 비트 라인 또는 비트 라인들을 가리킨다.
'선택된 스트링 선택 라인' 또는 '선택된 스트링 선택 라인들'은 소거(또는 소거 검증)의 대상이 되는 메모리 셀들을 포함하는 셀 스트링 또는 셀 스트링들에 연결된 스트링 선택 라인 또는 스트링 선택 라인들을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 선택된 스트링 선택 라인 또는 선택된 스트링 선택 라인들을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인 또는 선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.
'선택된 워드 라인' 또는 '선택된 워드 라인들'은 소거(또는 소거 검증)의 대상이 되는 메모리 셀들에 연결된 워드 라인 또는 워드 라인들을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 선택된 워드 라인 또는 선택된 워드 라인들을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 소거(또는 소거 검증)의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
예시적으로, 저항성 랜덤 액세스 메모리(RRAM)를 참조하여 본 발명의 실시 예들이 설명된다. 그러나, 본 발명의 기술적 사상은 저항성 랜덤 액세스 메모리(RRAM)에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 메모리들에 적용될 수 있다.
도 1은 본 발명의 실시 예에 따른 저항성 랜덤 액세스 메모리(100, 이하 RRAM)를 보여주는 블록도이다. 도 1을 참조하면, RRAM (100)은 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 쓰기 드라이버 및 감지 증폭기(140), 전압 생성기 및 제어 로직(150), 그리고 어드레스 디코더(160)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 셀 스트링들을 형성할 수 있다. 각 스트링은 메모리 셀들 및 스트링 선택 트랜지스터를 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL) 및 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더(120)는 제어 로직(150)의 제어에 따라 동작한다. 행 디코더(120)는 어드레스 디코더(160)로부터 디코딩된 행 어드레스(DRA)를 수신하고, 디코딩된 행 어드레스(DRA)에 따라 워드 라인들(WL) 및 스트링 선택 라인들(SSL)을 선택한다. 행 디코더(120)는 전압 발생기 및 제어 로직(150)으로부터 전압을 공급받고, 이를 워드 라인들(WL) 및 스트링 선택 라인들(SSL)에 전달할 수 있다.
열 디코더(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 열 디코더(130)는 전압 발생기 및 제어 로직(150)의 제어에 따라 동작한다. 열 디코더(130)는 어드레스 디코더(160)로부터 디코딩된 열 어드레스(DCA)를 수신하고, 디코딩된 열 어드레스(DCA)에 따라 비트 라인들(BL)을 선택한다. 열 디코더(130)는 전압 발생기 및 제어 로직(150)으로부터 전압을 공급받고, 이를 비트 라인들(BL)에 전달할 수 있다.
쓰기 드라이버 및 감지 증폭기(140)는 열 디코더(130)를 통해 비트 라인들(BL)에 연결된다. 쓰기 드라이버 및 감지 증폭기(140)는 전압 발생기 및 제제어 로직(150)의 제어에 따라 동작한다. 쓰기 드라이버 및 감지 증폭기(140)는 열 디코더(130)에 의해 선택된 비트 라인들(BL)에 연결된 메모리 셀들에 데이터를 쓰거나 그들로부터 데이터를 읽을 수 있다. 쓰기 드라이버 및 감지 증폭기(140)에 의해 읽어진 데이터(DATA)는 외부로 출력될 수 있다. 쓰기 드라이버 및 감지 증폭기(140)에 입력되는 데이터(DATA)는 메모리 셀들에 쓰여질 수 있다.
전압 발생기 및 제어 로직(150)은 저항성 랜덤 액세스 메모리(100)의 제반 동작을 제어하도록 구성된다. 전압 발생기 및 제어 로직(150)은 제어 신호(CTRL) 및 커맨드(CMD)를 수신하고, 수신된 제어 신호(CTRL) 및 커맨드(CMD)에 따라 동작할 수 있다. 전압 발생기 및 제어 로직(150)은 저항성 메모리 장치(100)의 읽기, 쓰기, 또는 소거를 제어할 수 있다.
어드레스 디코더(160)는 어드레스(ADDR)를 수신한다. 어드레스 디코더(160)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고, 디코딩된 행 어드레스(DRA)를 행 디코더(120)에 전달한다. 어드레스 디코더(160)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스(DCA)를 열 디코더(130)에 전달한다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 각 메모리 블록(BLK)은 기판과 수직한 방향을 따라 신장된 복수의 셀 스트링들을 포함할 수 있다.
하나의 메모리 블록의 셀 스트링들은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 그리고 복수의 워드 라인들(WL)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들은 복수의 비트 라인들(BL)을 공유할 수 있다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 행 디코더(120)에 의해 선택될 수 있다. 예를 들면, 행 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스(DRA)에 대응하는 메모리 블록을 선택하도록 구성된다. 프로그램, 읽기, 그리고 소거는 선택된 메모리 블록에서 수행된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 회로도이다. 도 3을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS)을 포함한다.
각 셀 스트링(CS)은 직렬 연결된 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링(CS)의 메모리 셀들(MC)은 각각 워드 라인들(WL1~WL4)에 연결된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 또는 SSL2)의 제어에 따라 동작하고, 비트 라인(BL1 또는 BL2)에 연결된다.
셀 스트링들(CS)은 행들 및 열들을 따라 배열될 수 있다. 동일한 행에 위치하는 셀 스트링들은 비트 라인들(BL1, BL2)을 공유할 수 있다. 동일한 열에 위치하는 셀 스트링들은 스트링 선택 라인들(SSL1, SSL2)을 공유할 수 있다. 스트링 선택 트랜지스터들(SST)로부터 동일한 순서에 위치하는 메모리 셀들(MC)은 워드 라인들(WL1~WL4)을 공유할 수 있다.
메모리 셀들(MC) 각각은 가변 저항을 포함한다. 메모리 셀들(MC) 각각은 인가되는 전압 또는 전류에 따라 변화하는 저항값을 가질 수 있다.
예시적으로, 메모리 블록(BLKa)의 두 개의 비트 라인들(BL1, BL2), 두 개의 스트링 선택 라인들(SSL1, SSL2) 및 네 개의 워드 라인들(WL1~WL4)에 연결된 네 개의 셀 스트링들(CS)이 도 3에 도시된다. 그러나, 메모리 블록(BLKa)은 도 3에 도시된 구조로 한정되지 않는다. 메모리 블록(BLKa)의 셀 스트링들(CS)의 수, 그리고 이 셀 스트링들(CS)에 연결되는 비트 라인들의 수, 스트링 선택 라인들의 수 및 워드 라인들의 수는 변경 및 응용될 수 있다.
도 4는 도 3의 메모리 셀들(MC)의 이력 곡선(hysteresis curve)을 보여주는 그래프이다. 도 4에서, 가로 축은 전압을 가리키고, 세로 축은 전류를 가리킨다. 도 4의 상단부에, 메모리 셀들(MC)이 리셋 상태(또는 소거 상태) 및 셋 상태(또는 프로그램 상태) 사이에서 천이하는 조건이 전압 구간으로 표시된다.
제 1 곡선(C1)은 리셋 상태(또는 소거 상태)의 메모리 셀들(MC)이 갖는 전압-전류 곡선을 보여준다. 제 2 곡선(C2)은 셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)이 갖는 전압-전류 곡선을 보여준다.
메모리 셀들(MC)에 동일한 전압(예를 들어, 읽기 구간에 속하는 레벨을 갖는 전압)이 인가될 때, 리셋 상태(또는 소거 상태)의 메모리 셀들(MC)에 흐르는 전류의 양은 셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)에 흐르는 전류의 양보다 많다. 즉, 셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)은 리셋 상태(또는 소거 상태)의 메모리 셀들(MC)의 저항값들보다 큰 저항값들을 갖는다.
셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)에 소거 구간에 해당하는 전압이 인가되면, 메모리 셀들(MC)은 리셋 상태(또는 소거 상태)로 변화한다. 또는, 셋 상태(또는 프로그램 상태)의 메모리 셀들(MC)에 소거 구간의 전압에 대응하는 전류가 공급되면, 메모리 셀들(MC)은 리셋 상태(또는 소거 상태)로 변화한다.
리셋 상태(또는 소거 상태)의 메모리 셀들(MC)에 프로그램 구간에 해당하는 전압이 인가되면, 메모리 셀들(MC)은 셋 상태(또는 프로그램 상태)로 변화한다. 또는, 리셋 상태(또는 소거 상태)의 메모리 셀들(MC)에 프로그램 구간의 전압에 대응하는 전류가 공급되면, 메모리 셀들(MC)은 셋 상태(또는 프로그램 상태)로 변화한다.
도 5는 본 발명의 제 1 실시 예에 따른 소거 방법을 보여주는 순서도이다. 도 3 및 도 5를 참조하면, S110 단계에서, 비트 라인들(BL1, BL2)에 제 1 전압이 인가된다.
S120 단계에서, 선택된 적어도 하나의 스트링 선택 라인에 턴-온 전압이 인가된다. 턴-온 전압은 선택된 스트링 선택 트랜지스터들을 턴-온 하는 레벨을 가질 수 있다.
S130 단계에서, 비선택된 스트링 선택 라인들에 턴-오프 전압이 인가된다. 턴-오프 전압은 비선택된 스트링 선택 트랜지스터들을 턴-오프 하는 레벨을 가질 수 있다.
S140 단계에서, 선택된 적어도 하나의 워드 라인에 제 2 전압이 인가된다.
S150 단계에서, 비선택된 워드 라인들이 플로팅된다.
제 1 전압과 제 2 전압은 선택된 메모리 셀들을 소거하도록 설정될 수 있다. 제 1 전압은 양의 전압일 수 있고, 제 2 전압은 접지 전압(VSS)일 수 있다.
도 6a 내지 도 6c는 메모리 블록의 단위로 소거가 수행되는 예를 보여준다. 도 6a를 참조하면, 메모리 블록의 단위로 소거가 수행되는 전압 조건들이 테이블로 도시된다. 비트 라인들(BL)에 제 1 전압(V1)이 인가된다. 제 1 전압(V1)은 도 4의 소거 구간(Erase)에 해당하는 레벨을 갖는 리셋 전압(VRESET)일 수 있다. 리셋 전압(VRESET)은 양의 전압일 수 있다.
선택된 스트링 선택 라인들에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 비선택된 스트링 선택 라인들에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다.
선택된 워드 라인들에 제 2 전압(V2)이 인가된다. 제 2 전압(V2)은 접지 전압(VSS)일 수 잇다. 비선택된 워드 라인들은 플로팅된다.
도 6a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 6b에 도시된다. 도 6b를 참조하면, 비트 라인들(BL1, BL2)에 제 1 전압(V1)이 인가된다. 스트링 선택 라인들(SSL1, SSL2)에 턴-온 전압(VON)이 인가된다. 워드 라인들(WL1~WL4)에 제 2 전압(V2)이 인가된다.
비트 라인들(BL1, BL2)과 워드 라인들(WL1~WL4)의 전압 차이들로 인해, 비트 라인들(BL1, BL2)로부터 메모리 셀들(MC)을 통해 워드 라인들(WL1~WL4)로 전류가 흐를 수 있다. 흐르는 전류에 의해, 선택된 메모리 블록(BLKa)의 메모리 셀들(MC)이 소거될 수 있다.
도 6a의 전압 조건들에 따라 비선택된 메모리 블록(BLKb)에 전압들이 인가되는 예가 도 6c에 도시된다. 도 6c를 참조하면, 비트 라인들(BL1, BL2)은 선택된 메모리 블록(BLKa)과 공유되므로, 비트 라인들(BL1, BL2)에 제 1 전압(V1)이 인가된다. 스트링 선택 라인들(SSL1, SSL2)에 턴-오프 전압(VOFF)이 인가된다. 워드 라인들(WL1~WL4)은 플로팅된다.
스트링 선택 트랜지스터들(SST)이 턴-오프 되므로, 비트 라인들(BL1, BL2)과 메모리 셀들(MC)은 서로 전기적으로 분리된다. 메모리 셀들(MC)을 통해 전류가 흐르지 않으므로, 비선택된 메모리 블록(BLKb)의 메모리 셀들(MC)은 소거되지 않는다.
적어도 하나의 메모리 블록의 단위로 소거가 수행될 때, 스트링 선택 라인들 및 워드 라인들은 적어도 하나의 메모리 블록의 단위로 선택될 수 있다. 하나의 메모리 블록의 단위로 소거가 수행될 때, 선택된 하나의 메모리 블록의 스트링 선택 라인들 및 워드 라인들이 모두 선택될 수 있다. 두 개의 메모리 블록들의 단위로 소거가 수행될 때, 선택된 두 개의 메모리 블록들의 스트링 선택 라인들 및 워드 라인들이 모두 선택될 수 있다.
도 7a 및 도 7b는 제 1 플레인의 단위로 소거가 수행되는 예를 보여준다. 도 7a를 참조하면, 제 1 플레인의 단위로 소거가 수행되는 전압 조건들이 테이블로 도시된다. 비트 라인들(BL)에 제 1 전압(V1)이 인가된다. 제 1 전압(V1)은 리셋 전압(VRESET)일 수 있다. 리셋 전압(VRESET)은 양의 전압일 수 있다.
선택된 스트링 선택 라인들에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 비선택된 스트링 선택 라인들에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다. 워드 라인들에 제 2 전압(V2)이 인가된다. 제 2 전압(V2)은 접지 전압(VSS)일 수 있다.
예시적으로, 도 7a는 소거가 수행되는 선택된 메모리 블록의 비트 라인들, 스트링 선택 라인들 및 워드 라인들의 전압 조건들을 보여준다. 소거가 수행되지 않는 비선택된 메모리 블록의 전압 조건들은 도 6c에 도시된 것과 동일할 수 있다.
도 7a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 7b에 도시된다. 도 7b를 참조하면, 비트 라인들(BL1, BL2)에 제 1 전압(V1)이 인가된다. 선택된 스트링 선택 라인(SSL1)에 턴-온 전압(VON)이 인가되고, 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가된다. 워드 라인들(WL1~WL4)에 제 2 전압(V2)이 인가된다.
선택된 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)은 턴-온 된다. 즉, 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)을 통해 전류가 흐르고, 메모리 셀들(MC)이 소거된다.
비선택된 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 턴-오프 된다. 즉, 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)을 통해 전류가 흐르지 않고, 메모리 셀들(MC)은 소거되지 않는다.
제 1 플레인은 스트링 선택 라인(SSL)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)로 구성될 수 있다. 적어도 하나의 제 1 플레인의 단위로 소거가 수행될 때, 스트링 선택 라인들(SSL1, SSL2)은 적어도 하나의 스트링 선택 라인(SSL)의 단위로 선택되고, 워드 라인들(WL1~WL4)은 메모리 블록(BLKa)의 단위로 선택될 수 있다.
예를 들어, 하나의 제 1 플레인의 단위로 소거가 수행될 때, 선택된 하나의 제 1 플레인에 대응하는 하나의 스트링 선택 라인(SSL)이 선택되고, 선택된 메모리 블록(BLKa)의 워드 라인들(WL1~WL4)이 모두 선택될 수 있다. 두 개의 제 1 플레인들의 단위로 소거가 수행될 때, 선택된 두 개의 제 1 플레인들에 대응하는 두 개의 스트링 선택 라인들(SSL)이 선택되고, 선택된 메모리 블록(BLKa)의 워드 라인들(WL1~WL4)이 모두 선택될 수 있다.
도 8a 및 도 8b는 워드 라인의 단위로 소거가 수행되는 예를 보여준다. 도 8a를 참조하면, 워드 라인의 단위로 소거가 수행되는 전압 조건들이 테이블로 도시된다. 비트 라인들(BL)에 제 1 전압(V1)이 인가된다. 제 1 전압(V1)은 리셋 전압(VRESET)일 수 있다. 리셋 전압(VRESET)은 양의 전압일 수 있다.
스트링 선택 라인들(SSL)에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 선택된 워드 라인들에 제 2 전압(V2)이 인가된다. 제 2 전압(V2)은 접지 전압(VSS)일 수 있다. 비선택된 워드 라인들은 플로팅된다.
예시적으로, 도 8a는 소거가 수행되는 선택된 메모리 블록의 비트 라인들, 스트링 선택 라인들 및 워드 라인들의 전압 조건들을 보여준다. 소거가 수행되지 않는 비선택된 메모리 블록의 전압 조건들은 도 6c에 도시된 것과 동일할 수 있다.
도 8a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 8b에 도시된다. 도 8b를 참조하면, 비트 라인들(BL1, BL2)에 제 1 전압(V1)이 인가된다. 스트링 선택 라인들(SSL1, SSL2)에 턴-온 전압(VON)이 인가된다. 선택된 워드 라인(WL4)에 제 2 전압(V2)이 인가되고, 비선택된 워드 라인들(WL1~WL3)은 플로팅된다.
스트링 선택 라인들(SSL1, SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 턴-온 된다. 선택된 워드 라인(WL4)에 제 2 전압(V2)이 인가되므로, 비트 라인들(BL1, BL2)로부터 스트링 선택 트랜지스터들(SST) 및 메모리 셀들(MC)을 통해 선택된 워드 라인(WL4)으로 전류가 흐른다. 흐르는 전류에 의해, 선택된 워드 라인(WL4)에 연결된 메모리 셀들(MC)이 소거된다.
비선택된 워드 라인들(WL1~WL3)이 플로팅되므로, 비트 라인들(BL1, BL2)로부터 스트링 선택 트랜지스터들(SST) 및 메모리 셀들(MC)을 통해 비선택된 워드 라인들(WL1~WL3)로 전류가 흐르지 않는다. 따라서, 비선택된 워드 라인들(WL1~WL3)에 연결된 메모리 셀들(MC)은 소거되지 않는다.
적어도 하나의 워드 라인(WL)의 단위로 소거가 수행될 때, 워드 라인들(WL1~WL4)은 적어도 하나의 워드 라인(WL)의 단위로 선택되고, 스트링 선택 라인들(SSL1, SSL2)은 메모리 블록(BLKa)의 단위로 선택될 수 있다.
예를 들어, 하나의 워드 라인(WL)의 단위로 소거가 수행될 때, 하나의 워드 라인(WL)이 선택되고, 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2)이 모두 선택될 수 있다. 두 개의 워드 라인들(WL)의 단위로 소거가 수행될 때, 두 개의 워드 라인들(WL)이 선택되고, 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2)이 모두 선택될 수 있다.
도 9a 및 도 9b는 페이지의 단위로 소거가 수행되는 예를 보여준다. 도 9a를 참조하면, 페이지의 단위로 소거가 수행되는 전압 조건들이 테이블로 도시된다. 비트 라인들(BL)에 제 1 전압(V1)이 인가된다. 제 1 전압(V1)은 리셋 전압(VRESET)일 수 있다. 리셋 전압(VRESET)은 양의 전압일 수 있다.
선택된 스트링 선택 라인들(SSL)에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 비선택된 스트링 선택 라인들(SSL)에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다. 선택된 워드 라인들에 제 2 전압(V2)이 인가된다. 제 2 전압(V2)은 접지 전압(VSS)일 수 있다. 비선택된 워드 라인들은 플로팅된다.
예시적으로, 도 9a는 소거가 수행되는 선택된 메모리 블록의 비트 라인들, 스트링 선택 라인들 및 워드 라인들의 전압 조건들을 보여준다. 소거가 수행되지 않는 비선택된 메모리 블록의 전압 조건들은 도 6c에 도시된 것과 동일할 수 있다.
도 9a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 9b에 도시된다. 도 9b를 참조하면, 비트 라인들(BL1, BL2)에 제 1 전압(V1)이 인가된다. 선택된 스트링 선택 라인(SSL1)에 턴-온 전압(VON)이 인가되고, 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가된다. 선택된 워드 라인(WL4)에 제 2 전압(V2)이 인가되고, 비선택된 워드 라인들(WL1~WL3)은 플로팅된다.
스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 턴-오프 된다. 즉, 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)은 소거되지 않는다. 비선택된 워드 라인들(WL1~WL3)은 플로팅된다. 즉, 비선택된 워드 라인들(WL1~WL3)에 연결된 메모리 셀들(MC)은 소거되지 않는다.
선택된 스트링 선택 라인(SSL1) 및 선택된 워드 라인(WL4)에 대응하는 메모리 셀들(MC)을 통해 전류가 흐른다. 즉, 선택된 스트링 선택 라인(SSL1) 및 선택된 워드 라인(WL4)에 대응하는 메모리 셀들(MC)은 소거된다.
페이지는 하나의 워드 라인 및 하나의 스트링 선택 라인에 공통으로 대응하는 메모리 셀들을 가리킬 수 있다. 적어도 하나의 페이지의 단위로 소거가 수행될 때, 워드 라인들(WL1~WL4)은 적어도 하나의 워드 라인(WL)의 단위로 선택되고, 스트링 선택 라인들(SSL1, SSL2)은 적어도 하나의 스트링 선택 라인(SSL)의 단위로 선택될 수 있다.
예를 들어, 하나의 페이지의 단위로 소거가 수행될 때, 선택된 페이지에 대응하는 하나의 워드 라인(WL)과 하나의 스트링 선택 라인(SSL)이 선택될 수 있다. 두 개의 페이지들의 단위로 소거가 수행될 때, 선택된 페이지들에 대응하는 두 개의 워드 라인들(WL)과 스트링 선택 라인들(SSL)이 선택될 수 있다.
도 10a 및 도 10b는 제 2 플레인의 단위로 소거가 수행되는 예를 보여준다. 도 10a를 참조하면, 페이지의 단위로 소거가 수행되는 전압 조건들이 테이블로 도시된다. 선택된 비트 라인들(BL)에 제 1 전압(V1)이 인가된다. 제 1 전압(V1)은 리셋 전압(VRESET)일 수 있다. 리셋 전압(VRESET)은 양의 전압일 수 있다. 비선택된 비트 라인들(BL)은 플로팅되거나 제 3 전압을 공급받을 수 있다. 제 3 전압(V3)은 메모리 셀들(MC)의 소거를 방지하는 임의의 레벨을 갖는 전압일 수 있다. 이하에서, 비선택된 비트 라인들(BL)은 플로팅되는 것으로 설명된다. 그러나, 비선택된 비트 라인들(BL)은 플로팅되는 것으로 한정되지 않는다.
스트링 선택 라인들(SSL)에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 워드 라인들에 제 2 전압(V2)이 인가된다. 제 2 전압(V2)은 접지 전압(VSS)일 수 있다.
예시적으로, 도 10a는 소거가 수행되는 선택된 메모리 블록의 비트 라인들, 스트링 선택 라인들 및 워드 라인들의 전압 조건들을 보여준다. 소거가 수행되지 않는 비선택된 메모리 블록의 전압 조건들은 도 6c에 도시된 것과 동일할 수 있다.
도 10a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 10b에 도시된다. 도 10b를 참조하면, 선택된 비트 라인(BL1)에 제 1 전압(V1)이 인가된다. 비선택된 비트 라인(BL2)은 플로팅된다.
스트링 선택 라인들(SSL1, SSL2)에 턴-온 전압(VON)이 인가된다. 워드 라인들(WL1~WL4)에 제 2 전압(V2)이 인가된다.
스트링 선택 라인들(SSL1, SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 턴-온 된다. 비선택된 비트 라인(BL2)은 플로팅된다. 즉, 비선택된 비트 라인(BL2)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)에 전류가 흐르지 않으므로, 이 메모리 셀들(MC)은 소거되지 않는다. 선택된 비트 라인(BL1)에 제 1 전압이 인가된다. 선택된 비트 라인(BL1)으로부터 스트링 선택 트랜지스터들(SST)을 통해 워드 라인들(WL1~WL4)로 전류가 흐른다. 즉, 선택된 비트 라인(BL1)에 연결된 셀 스트링들(CS)의 메모리 셀들은 소거된다.
제 2 플레인은 하나의 비트 라인에 대응하는 메모리 셀들을 가리킬 수 있다. 적어도 하나의 제 2 플레인의 단위로 소거가 수행될 때, 워드 라인들(WL1~WL4) 및 스트링 선택 라인들(SSL1, SSL2)은 적어도 하나의 메모리 블록(BLKa)의 단위로 선택되고, 비트 라인들(BL1, BL2)은 적어도 하나의 비트 라인(BL)의 단위로 선택될 수 있다.
예를 들어, 하나의 제 2 플레인의 단위로 소거가 수행될 때, 선택된 하나의 제 2 플레인에 대응하는 하나의 비트 라인(BL)이 선택되고, 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2) 및 워드 라인들(WL1~WL4)이 모두 선택될 수 있다. 두 개의 제 2 플레인들의 단위로 소거가 수행될 때, 선택된 두 개의 제 2 플레인들에 대응하는 두 개의 비트 라인들(BL)이 선택되고, 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2) 및 워드 라인들(WL1~WL4)이 모두 선택될 수 있다.
도 11a 및 도 11b는 셀 스트링의 단위로 소거가 수행되는 예를 보여준다. 도 11a를 참조하면, 셀 스트링의 단위로 소거가 수행되는 전압 조건들이 테이블로 도시된다. 선택된 비트 라인들(BL)에 제 1 전압(V1)이 인가된다. 제 1 전압(V1)은 리셋 전압(VRESET)일 수 있다. 리셋 전압(VRESET)은 양의 전압일 수 있다. 비선택된 비트 라인들(BL)은 플로팅되거나 제 3 전압을 공급받을 수 있다. 제 3 전압(V3)은 메모리 셀들(MC)의 소거를 방지하는 임의의 레벨을 갖는 전압일 수 있다. 이하에서, 비선택된 비트 라인들(BL)은 플로팅되는 것으로 설명된다. 그러나, 비선택된 비트 라인들(BL)은 플로팅되는 것으로 한정되지 않는다.
선택된 스트링 선택 라인들(SSL)에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 비선택된 스트링 선택 라인들(SSL)에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다. 워드 라인들(WL)에 제 2 전압(V2)이 인가된다. 제 2 전압(V2)은 접지 전압(VSS)일 수 있다.
예시적으로, 도 11a는 소거가 수행되는 선택된 메모리 블록의 비트 라인들, 스트링 선택 라인들 및 워드 라인들의 전압 조건들을 보여준다. 소거가 수행되지 않는 비선택된 메모리 블록의 전압 조건들은 도 6c에 도시된 것과 동일할 수 있다.
도 11a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 11b에 도시된다. 도 11b를 참조하면, 선택된 비트 라인(BL1)에 제 1 전압(V1)이 인가된다. 비선택된 비트 라인(BL2)은 플로팅된다.
선택된 스트링 선택 라인(SSL1)에 턴-온 전압(VON)이 인가된다. 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가된다. 워드 라인들(WL1~WL4)에 제 2 전압(V2)이 인가된다.
비선택된 비트 라인(BL2)이 플로팅되므로, 비선택된 비트 라인(BL2)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)은 소거되지 않는다. 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가되므로, 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)은 소거되지 않는다. 선택된 비트 라인(BL1) 및 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)을 통해 전류가 흐르므로, 이 메모리 셀들(MC)은 소거된다.
적어도 하나의 셀 스트링의 단위로 소거가 수행될 때, 워드 라인들(WL1~WL4)은 적어도 하나의 메모리 블록(BLKa)의 단위로 선택되고, 비트 라인들(BL1, BL2)은 적어도 하나의 비트 라인(BL)의 단위로 선택되고, 스트링 선택 라인들(SSL1, SSL2)은 적어도 하나의 스트링 선택 라인(SSL)의 단위로 선택될 수 있다.
예를 들어, 하나의 셀 스트링의 단위로 소거가 수행될 때, 선택된 하나의 셀 스트링에 대응하는 하나의 비트 라인(BL)과 하나의 스트링 선택 라인(SSL)이 선택되고, 선택된 메모리 블록(BLKa)의 워드 라인들(WL1~WL4)이 모두 선택될 수 있다.
서로 다른 행 및 동일한 열의 두 개의 셀 스트링들의 단위로 소거가 수행될 때, 선택된 두 개의 셀 스트링들에 대응하는 두 개의 비트 라인들(BL) 및 하나의 스트링 선택 라인(SSL)이 선택되고, 선택된 메모리 블록(BLKa)의 워드 라인들(WL1~WL4)이 모두 선택될 수 있다.
서로 다른 열 및 동일한 행의 두 개의 셀 스트링들의 단위로 소거가 수행될 때, 선택된 두 개의 셀 스트링들에 대응하는 하나의 비트 라인(BL) 및 두 개의 스트링 선택 라인들(SSL)이 선택되고, 선택된 메모리 블록(BLKa)의 워드 라인들(WL1~WL4)이 모두 선택될 수 있다.
서로 다른 행 및 서로 다른 열의 두 개의 셀 스트링들의 단위로 소거가 수행될 때, 선택된 두 개의 셀 스트링들에 대응하는 두 개의 비트 라인들(BL) 및 두 개의 스트링 선택 라인들(SSL)이 선택되고, 선택된 메모리 블록(BLKa)의 워드 라인들(WL1~WL4)이 모두 선택될 수 있다.
도 12a 및 도 12b는 행 스트링의 단위로 소거가 수행되는 예를 보여준다. 도 12a를 참조하면, 행 스트링의 단위로 소거가 수행되는 전압 조건들이 테이블로 도시된다. 선택된 비트 라인들(BL)에 제 1 전압(V1)이 인가된다. 제 1 전압(V1)은 리셋 전압(VRESET)일 수 있다. 리셋 전압(VRESET)은 양의 전압일 수 있다. 비선택된 비트 라인들(BL)은 플로팅되거나 제 3 전압을 공급받을 수 있다. 제 3 전압(V3)은 메모리 셀들(MC)의 소거를 방지하는 임의의 레벨을 갖는 전압일 수 있다. 이하에서, 비선택된 비트 라인들(BL)은 플로팅되는 것으로 설명된다. 그러나, 비선택된 비트 라인들(BL)은 플로팅되는 것으로 한정되지 않는다.
스트링 선택 라인들(SSL)에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 선택된 워드 라인들(WL)에 제 2 전압(V2)이 인가된다. 제 2 전압(V2)은 접지 전압(VSS)일 수 있다. 비선택된 워드 라인들(WL)은 플로팅된다.
예시적으로, 도 12a는 소거가 수행되는 선택된 메모리 블록의 비트 라인들, 스트링 선택 라인들 및 워드 라인들의 전압 조건들을 보여준다. 소거가 수행되지 않는 비선택된 메모리 블록의 전압 조건들은 도 6c에 도시된 것과 동일할 수 있다.
도 12a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 12b에 도시된다. 도 12b를 참조하면, 선택된 비트 라인(BL1)에 제 1 전압(V1)이 인가된다. 비선택된 비트 라인(BL2)은 플로팅된다.
스트링 선택 라인들(SSL1, SSL2)에 턴-온 전압(VON)이 인가된다. 선택된 워드 라인(WL4)에 제 2 전압(V2)이 인가된다. 비선택된 워드 라인들(WL1~WL3)은 플로팅된다.
비선택된 비트 라인(BL2)이 플로팅되므로, 비선택된 비트 라인(BL2)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)은 소거되지 않는다. 비선택된 워드 라인들(WL1~WL3)에 연결된 메모리 셀들(MC)은 소거되지 않는다. 선택된 비트 라인(BL1) 및 선택된 워드 라인(WL4)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)을 통해 전류가 흐르므로, 이 메모리 셀들(MC)은 소거된다.
행 스트링은 하나의 비트 라인과 하나의 워드 라인에 공통으로 대응하는 메모리 셀들(MC)을 가리킬 수 있다. 적어도 하나의 행 스트링의 단위로 소거가 수행될 때, 스트링 선택 라인들(SSL1, SSL2)은 적어도 하나의 메모리 블록(BLKa)의 단위로 선택되고, 비트 라인들(BL1, BL2)은 적어도 하나의 비트 라인(BL)의 단위로 선택되고, 워드 라인들(WL1~WL4)은 적어도 하나의 워드 라인(WL)의 단위로 선택될 수 있다.
예를 들어, 하나의 행 스트링의 단위로 소거가 수행될 때, 선택된 하나의 행 스트링에 대응하는 하나의 비트 라인(BL)과 하나의 워드 라인(WL)이 선택되고, 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2)이 모두 선택될 수 있다.
서로 다른 행 및 동일한 높이의 두 개의 행 스트링들의 단위로 소거가 수행될 때, 선택된 두 개의 행 스트링들에 대응하는 두 개의 비트 라인들(BL) 및 하나의 워드 라인(WL)이 선택되고, 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2)이 모두 선택될 수 있다.
서로 다른 높이 및 동일한 행의 두 개의 행 스트링들의 단위로 소거가 수행될 때, 선택된 두 개의 행 스트링들에 대응하는 하나의 비트 라인(BL) 및 두 개의 워드 라인들(WL)이 선택되고, 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2)이 모두 선택될 수 있다.
서로 다른 행 및 서로 다른 높이의 두 개의 행 스트링들의 단위로 소거가 수행될 때, 선택된 두 개의 행 스트링들에 대응하는 두 개의 비트 라인들(BL) 및 두 개의 워드 라인들(WL)이 선택되고, 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2)이 모두 선택될 수 있다.
도 13a 및 도 13b는 메모리 셀의 단위로 소거가 수행되는 예를 보여준다. 도 13a를 참조하면, 행 스트링의 단위로 소거가 수행되는 전압 조건들이 테이블로 도시된다. 선택된 비트 라인들(BL)에 제 1 전압(V1)이 인가된다. 제 1 전압(V1)은 리셋 전압(VRESET)일 수 있다. 리셋 전압(VRESET)은 양의 전압일 수 있다. 비선택된 비트 라인들(BL)은 플로팅되거나 제 3 전압을 공급받을 수 있다. 제 3 전압(V3)은 메모리 셀들(MC)의 소거를 방지하는 임의의 레벨을 갖는 전압일 수 있다. 이하에서, 비선택된 비트 라인들(BL)은 플로팅되는 것으로 설명된다. 그러나, 비선택된 비트 라인들(BL)은 플로팅되는 것으로 한정되지 않는다.
선택된 스트링 선택 라인들(SSL)에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 비선택된 스트링 선택 라인들(SSL)에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다. 선택된 워드 라인들(WL)에 제 2 전압(V2)이 인가된다. 제 2 전압(V2)은 접지 전압(VSS)일 수 있다. 비선택된 워드 라인들(WL)은 플로팅된다.
예시적으로, 도 13a는 소거가 수행되는 선택된 메모리 블록의 비트 라인들, 스트링 선택 라인들 및 워드 라인들의 전압 조건들을 보여준다. 소거가 수행되지 않는 비선택된 메모리 블록의 전압 조건들은 도 6c에 도시된 것과 동일할 수 있다.
도 13a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 13b에 도시된다. 도 13b를 참조하면, 선택된 비트 라인(BL1)에 제 1 전압(V1)이 인가된다. 비선택된 비트 라인(BL2)은 플로팅된다.
선택된 스트링 선택 라인(SSL1)에 턴-온 전압(VON)이 인가된다. 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가된다. 선택된 워드 라인(WL4)에 제 2 전압(V2)이 인가된다. 비선택된 워드 라인들(WL1~WL3)은 플로팅된다.
비선택된 비트 라인(BL2)이 플로팅되므로, 비선택된 비트 라인(BL2)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)은 소거되지 않는다. 비선택된 워드 라인들(WL1~WL3)에 연결된 메모리 셀들(MC)은 소거되지 않는다. 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS)의 메모리 셀들(MC)은 소거되지 않는다. 선택된 비트 라인(BL1), 선택된 스트링 선택 라인(SSL1) 및 선택된 워드 라인(WL4)에 대응하는 메모리 셀(MC)을 통해 전류가 흐르므로, 이 메모리 셀(MC)은 소거된다.
적어도 하나의 메모리 셀(MC)의 단위로 소거가 수행될 때, 스트링 선택 라인들(SSL1, SSL2)은 적어도 하나의 스트링 선택 라인(SSL)의 단위로 선택되고, 비트 라인들(BL1, BL2)은 적어도 하나의 비트 라인(BL)의 단위로 선택되고, 워드 라인들(WL1~WL4)은 적어도 하나의 워드 라인(WL)의 단위로 선택될 수 있다.
예를 들어, 하나의 메모리 셀(MC)의 단위로 소거가 수행될 때, 선택된 하나의 메모리 셀(MC)에 대응하는 하나의 비트 라인(BL), 하나의 스트링 선택 라인(SSL)과 하나의 워드 라인(WL)이 선택될 수 있다.
동일한 행, 동일한 열, 서로 다른 높이의 두 개의 메모리 셀들(MC)의 단위로 소거가 수행될 때, 선택된 두 개의 메모리 셀들(MC)에 대응하는 하나의 비트 라인(BL), 하나의 스트링 선택 라인(SSL), 그리고 두 개의 워드 라인들(WL)이 선택될 수 있다.
동일한 행, 서로 다른 열, 동일한 높이의 두 개의 메모리 셀들(MC)의 단위로 소거가 수행될 때, 선택된 두 개의 메모리 셀들(MC)에 대응하는 하나의 비트 라인(BL), 두 개의 스트링 선택 라인들(SSL), 그리고 하나의 워드 라인(WL)이 선택될 수 있다.
서로 다른 행, 동일한 열, 동일한 높이의 두 개의 메모리 셀들(MC)의 단위로 소거가 수행될 때, 선택된 두 개의 메모리 셀들(MC)에 대응하는 두 개의 비트 라인들(BL), 하나의 스트링 선택 라인(SSL), 그리고 하나의 워드 라인(WL)이 선택될 수 있다.
동일한 행, 서로 다른 열, 서로 다른 높이의 두 개의 메모리 셀들(MC)의 단위로 소거가 수행될 때, 선택된 두 개의 메모리 셀들(MC)에 대응하는 하나의 비트 라인(BL), 두 개의 스트링 선택 라인들(SSL), 그리고 두 개의 워드 라인들(WL)이 선택될 수 있다.
서로 다른 행, 동일한 열, 서로 다른 높이의 두 개의 메모리 셀들(MC)의 단위로 소거가 수행될 때, 선택된 두 개의 메모리 셀들(MC)에 대응하는 두 개의 비트 라인들(BL), 하나의 스트링 선택 라인(SSL), 그리고 두 개의 워드 라인들(WL)이 선택될 수 있다.
서로 다른 행, 서로 다른 열, 동일한 높이의 두 개의 메모리 셀들(MC)의 단위로 소거가 수행될 때, 선택된 두 개의 메모리 셀들(MC)에 대응하는 두 개의 비트 라인들(BL), 두 개의 스트링 선택 라인들(SSL), 그리고 하나의 워드 라인(WL)이 선택될 수 있다.
서로 다른 행, 서로 다른 열, 서로 다른 높이의 두 개의 메모리 셀들(MC)의 단위로 소거가 수행될 때, 선택된 두 개의 메모리 셀들(MC)에 대응하는 두 개의 비트 라인들(BL), 두 개의 스트링 선택 라인들(SSL), 그리고 두 개의 워드 라인들(WL)이 선택될 수 있다.
도 14는 본 발명의 제 2 실시 예에 따른 소거 방법을 보여주는 순서도이다. 도 1 및 도 14를 참조하면, S210 단계에서, 소거 단위가 선택된다. 그리고, S220 단계에서, 선택된 소거 단위에 따라 소거가 수행된다. 예시적으로, 소거 단위는 RRAM (100)의 특성에 따라 달라질 수 있다. RRAM (100)의 전하 펌프의 용량, 전하 펌프의 사용량, 소거 속도, 응답 시간 등의 파라미터들을 고려하여, 소거 단위가 선택될 수 있다. 소거 단위는 RRAM (100)이 제조될 때 선택될 수 있다. 소거 단위는 RRAM (100)이 사용될 때, RRAM (100)의 파라미터들 또는 데이터에 따라 변경 선택될 수 있다.
도 15a 및 도 15b는 소거 검증이 수행되는 예를 보여준다. 예시적으로, 소거가 수행된 후에 소거 검증이 수행될 수 있다. 소거 검증의 단위는 소거의 단위와 동일할 수 있다. 소거 검증의 단위는 소거의 단위보다 작을 수 있다. 소거 검증의 단위가 소거의 단위보다 작을 때, 소거 검증은 소거된 메모리 셀들(MC)이 모두 소거 검증될 때까지 복수회에 걸쳐 수행될 수 있다.
예시적으로, 메모리 셀(MC)의 단위로 소거 검증이 수행되는 예가 도 15a 및 15b에 도시된다. 그러나, 도 6a 내지 도 도 13b를 참조하여 설명된 바와 같이, 소거 검증의 단위는 다양하게 변경 및 응용될 수 있다.
도 15a를 참조하면, 선택된 비트 라인들(BL)에서 센싱이 수행된다. 비선택된 비트 라인들(BL)은 플로팅된다. 선택된 스트링 선택 라인들(SSL)에 턴-온 전압(VON)이 인가된다. 턴-온 전압(VON)은 전원 전압(VCC)일 수 있다. 비선택된 스트링 선택 라인들(SSL)에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다. 선택된 워드 라인들(WL)에 검증 전압(VFY)이 인가된다. 검증 전압(VFY)은 도 4의 읽기 구간(Read)에 해당하는 레벨을 갖는 읽기 전압(VREAD)일 수 있다. 비선택된 워드 라인들(WL)은 플로팅된다.
도 15a의 전압 조건들에 따라 선택된 메모리 블록(BLKa)에 전압들이 인가되는 예가 도 15b에 도시된다. 도 15b를 참조하면, 선택된 비트 라인(BL1)에서 센싱이 수행된다. 비선택된 비트 라인(BL2)은 플로팅된다.
선택된 스트링 선택 라인(SSL1)에 턴-온 전압(VON)이 인가된다. 비선택된 스트링 선택 라인(SSL2)에 턴-오프 전압(VOFF)이 인가된다. 선택된 워드 라인(WL4)에 검증 전압(VFY)이 인가된다. 비선택된 워드 라인들(WL1~WL3)은 플로팅된다.
비선택된 비트 라인(BL2), 비선택된 스트링 선택 라인(SSL2), 그리고 비선택된 워드 라인들(WL1~WL3)에 대응하는 메모리 셀들(MC)에 전류가 흐르지 않는다. 선택된 워드 라인(WL4)으로부터 선택된 워드 라인(WL4)에 연결되고 선택된 스트링 선택 라인(SSL1)에 대응하는 메모리 셀(MC)을 통해 선택된 비트 라인(BL1)으로 전류가 흐른다. 즉, 이 메모리 셀(MC)이 검증된다.
예를 들어, 선택된 비트 라인들(BL)을 통해 흐르는 전류의 양이 검출되고, 기준 전류의 양과 비교될 수 있다. 흐르는 전류의 양과 기준 전류의 양의 차이가 문턱값 이하일 때, 소거 패스로 판별될 수 있다. 흐르는 전류의 양과 기준 전류의 양의 차이가 문턱값 보다 클 때, 소거 페일로 판별될 수 있다.
적어도 하나의 메모리 셀(MC)의 단위로 소거 검증이 수행될 때, 적어도 하나의 기준 메모리 셀(MC)이 제공될 수 있다. 적어도 하나의 메모리 셀(MC)을 통해 흐르는 전류와 적어도 하나의 기준 메모리 셀(MC)을 통해 흐르는 기준 전류를 비교함으로써, 소거 패스 또는 소거 페일이 판별될 수 있다.
마찬가지로, 소거 검증이 적어도 하나의 메모리 블록, 적어도 하나의 제 1 플레인, 적어도 하나의 워드 라인, 적어도 하나의 셀 스트링, 적어도 하나의 제 2 플레인, 또는 적어도 하나의 행 스트링의 단위로 수행될 때, 적어도 하나의 기준 메모리 블록, 적어도 하나의 기준 제 1 플레인, 적어도 하나의 기준 워드 라인, 적어도 하나의 기준 셀 스트링, 적어도 하나의 기준 제 2 플레인, 또는 적어도 하나의 기준 행 스트링이 제공될 수 있다.
도 16은 본 발명의 실시 예에 따른 소거 및 소거 검증이 반복적으로 수행되는 예를 보여준다. 도 16에서, 가로 축은 시간을 가리키고 세로 축은 전압을 가리킨다. 도 16을 참조하면, 리셋 전압(VRESET)이 인가되어 소거가 수행된 후에, 검증 전압(VFY)이 인가되어 소거 검증이 수행될 수 있다. 선택된 메모리 셀들(MC)이 소거 페일로 판별되면, 리셋 전압(VRESET)이 다시 인가될 수 있다. 이때, 리셋 전압(VRESET)의 레벨은 증가될 수 있다. 선택된 메모리 셀들(MC)이 소거 패스될 때까지, 리셋 전압(VRESET)의 레벨을 증가시키며 소거 및 소거 검증이 반복적으로 수행될 수 있다. 즉, 점진적 증가 펄스 소거(ISPE, Incremental Step Pulse Erase)가 수행될 수 있다.
도 17은 본 발명의 제 3 실시 예에 따른 소거 방법을 보여주는 순서도이다. 도 17을 참조하면, S310 단계에서, 미리 설정된 소거 단위로 메모리 셀들이 소거된다. 예를 들어, 도 6a 내지 도 6c를 참조하여 설명된 바와 같이, 메모리 셀들은 메모리 블록의 단위로 소거될 수 있다. 도 7a 및 도 7b를 참조하여 설명된 바와 같이, 메모리 셀들은 제 1 플레인의 단위로 소거될 수 있다. 도 8a 및 도 8b를 참조하여 설명된 바와 같이, 메모리 셀들은 워드 라인의 단위로 소거될 수 있다. 도 9a 및 도 9b를 참조하여 설명된 바와 같이, 메모리 셀들은 페이지의 단위로 소거될 수 있다. 도 10a 및 도 10b를 참조하여 설명된 바와 같이, 메모리 셀들은 제 2 플레인의 단위로 소거될 수 있다. 도 11a 및 도 11b를 참조하여 설명된 바와 같이, 메모리 셀들은 셀 스트링의 단위로 소거될 수 있다. 도 12a 및 도 12b를 참조하여 설명된 바와 같이, 메모리 셀들은 행 스트링의 단위로 소거될 수 있다. 도 13a 및 도 13b를 참조하여 설명된 바와 같이, 메모리 셀들은 메모리 셀의 단위로 소거될 수 있다.
S320 단계에서, 소거된 메모리 셀들이 검증된다. 소거 검증은 도 15a 및 도 15b를 참조하여 설명된 바와 같이 수행될 수 있다. 소거 검증은 S310 단계의 소거와 동일한 단위로 수행될 수 있다.
S330 단계에서, 메모리 셀들이 소거 패스인지 판별된다. 메모리 셀들이 소거 패스이면, 소거는 종료된다. 메모리 셀들이 소거 패스가 아니면, S340 단계에서, 소거 페일된 메모리 셀들에 따라 미리 설정된 소거 단위가 조절된다.
예를 들어, 소거 페일된 메모리 셀들이 메모리 블록을 형성할 때, 미리 설정된 소거의 단위는 메모리 블록으로 조절될 수 있다. 소거 페일된 메모리 셀들이 제 1 플레인을 형성할 때, 미리 설정된 소거의 단위는 제 1 플레인으로 조절될 수 있다. 소거 페일된 메모리 셀들이 워드 라인의 단위를 형성할 때, 미리 설정된 소거의 단위는 워드 라인의 단위로 조절될 수 있다. 소거 페일된 메모리 셀들이 페이지를 형성할 때, 미리 설정된 소거의 단위는 페이지로 조절될 수 있다. 소거 페일된 메모리 셀들이 제 2 플레인을 형성할 때, 미리 설정된 소거의 단위는 제 2 플레인으로 조절될 수 있다. 소거 페일된 메모리 셀들이 셀 스트링을 형성할 때, 미리 설정된 소거의 단위는 셀 스트링으로 조절될 수 있다. 소거 페일된 메모리 셀들이 행 스트링을 형성할 때, 미리 설정된 소거의 단위는 행 스트링으로 조절될 수 있다. 소거 페일된 메모리 셀들이 메모리 셀의 단위를 형성할 때, 미리 설정된 소거의 단위는 메모리 셀로 조절될 수 있다.
이후에, S310 단계의 소거, S320 단계 및 S330 단계의 소거 검증이 다시 수행될 수 있다. S310 단계의 소거가 다시 수행될 때, 도 16을 참조하여 설명된 바와 같이, 리셋 전압(VRESET)의 레벨이 증가될 수 있다.
요약하면, 메모리 셀들이 소거된 후 소거 페일된 메모리 셀들이 존재하면, 소거 페일된 메모리 셀들에 대해서만 소거 및 소거 검증이 다시 수행될 수 있다. 소거 페일된 메모리 셀들이 도 6a 내지 도 13b를 참조하여 설명된 소거 단위들 중 둘 이상의 소거 단위들에 대응할 때, 소거 및 소거 검증은 둘 이상의 소거 단위들에 따라 수행될 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(1000)은 RRAM (1100) 및 컨트롤러(1200)를 포함한다.
RRAM (1100)은 도 1 내지 도 17을 참조하여 설명된 RRAM (100)을 포함할 수 있다.
컨트롤러(1200)는 RRAM (1100)을 제어하도록 구성된다. 컨트롤러(1200)는 RRAM (1100)의 프로그램, 읽기 및 소거를 제어할 수 있다. 컨트롤러(1200)는 RRAM (1100)에 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 제공하고, RRAM (1100)과 데이터(DATA)를 교환할 수 있다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, RRAM (1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 RRAM (1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 특정한 통신 규격에 따라 RRAM (1100)과 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 RRAM (1100)과 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 RRAM (1100)으로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 RRAM (1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 RRAM (1100)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1200) RRAM (1100)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 RRAM (1100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 RRAM (1100)은 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적으로, RRAM (1100) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, RRAM (1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 본 발명의 실시 예에 따른 컴퓨팅 시스템(2000)을 보여주는 블록도이다. 도 19를 참조하면, 컴퓨팅 시스템(2000)은 시스템 버스(2100), 프로세서(2200), 보조 프로세서(2300), 입력 인터페이스(2400), 출력 인터페이스(2500), 그리고 RRAM (2600)을 포함한다.
시스템 버스(2100)는 컴퓨팅 시스템(2000)의 구성 요소들 사이에 채널들을 제공하도록 구성된다.
프로세서(2200)는 컴퓨팅 시스템(2000)의 제반 동작을 제어하도록 구성된다. 프로세서(2200)는 범용 프로세서 또는 어플리케이션 프로세서(AP, application processor)를 포함할 수 있다.
보조 프로세서(2300)는 프로세서(2200)의 연산을 보조하도록 구성된다. 보조 프로세서(2300)는 이미지 프로세서(또는 코덱), 사운드 프로세서(또는 코덱), 압축 또는 압축 해제 프로세서(또는 코덱), 암호화 또는 복호화 프로세서(또는 코덱)를 포함할 수 있다.
입력 인터페이스(2400)는 컴퓨팅 시스템(2000)이 외부로부터 신호를 수신하는 장치들을 포함한다. 입력 인터페이스(2400)는 버튼, 키보드, 마우스, 마이크, 카메라, 터치 패널, 터치 스크린, 또는 유무선 수신기와 같은 적어도 하나의 입력 장치를 포함할 수 있다.
출력 인터페이스(2500)는 컴퓨팅 시스템(2000)이 외부로 신호를 송신하는 장치들을 포함한다. 출력 인터페이스(2500)는 모니터, 램프, 스피커, 프린터, 모터, 또는 유무선 송신기와 같은 적어도 하나의 출력 장치를 포함할 수 있다.
RRAM (2600)은 컴퓨팅 시스템(2000)의 동작 메모리로 기능할 수 있다. RRAM (2600)은 도 1 내지 도 17을 참조하여 설명된 RRAM (100)을 포함할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 RRAM (100)는 비트 라인들(BL), 스트링 선택 라인들(SSL) 및 워드 라인들(WL)을 제어하여 메모리 셀들(MC)을 소거한다. 누설 전류가 방지되고 메모리 셀들의 선택도가 향상되므로, 향상된 신뢰성을 갖는 저항성 랜덤 액세스 메모리의 소거 방법이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 저항성 랜덤 액세스 메모리
110; 메모리 셀 어레이
120; 행 디코더 130; 열 디코더
140; 쓰기 드라이버 및 감지 증폭기
150; 제어 로직 160; 어드레스 디코더
1000; 메모리 시스템
1100; 저항성 랜덤 액세스 메모리 1200; 컨트롤러
2000; 컴퓨팅 시스템
2100; 시스템 버스 2200; 프로세서
2300; 보조 프로세서 2400; 입력 인터페이스
2500; 출력 인터페이스 2600; 저항성 랜덤 액세스 메모리

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 저항성 랜덤 액세스 메모리의 소거 방법에 있어서:
    상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 비트 라인들에 제 1 전압을 인가하는 단계;
    상기 스트링 선택 트랜지스터들에 각각 연결된 스트링 선택 라인들 중 선택된 적어도 하나의 스트링 선택 라인에 턴-온 전압을 인가하는 단계;
    상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계;
    상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들 중 선택된 적어도 하나의 워드 라인에 제 2 전압을 인가하는 단계; 그리고
    상기 워드 라인들 중 비선택된 워드 라인들을 플로팅하는 단계를 포함하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 제 1 전압 및 제 2 전압은 선택된 메모리 셀을 리셋하도록 설정되는 소거 방법.
  3. 제 1 항에 있어서,
    상기 제 2 전압은 접지 전압인 소거 방법.
  4. 제 1 항에 있어서,
    상기 스트링 선택 라인들 및 워드 라인들은 적어도 하나의 메모리 블록의 단위로 선택되는 소거 방법.
  5. 제 1 항에 있어서,
    상기 워드 라인들은 적어도 하나의 메모리 블록의 단위로 선택되고,
    상기 스트링 선택 라인들은 적어도 하나의 스트링 선택 라인의 단위로 선택되는 소거 방법.
  6. 제 1 항에 있어서,
    상기 워드 라인들은 적어도 하나의 워드 라인의 단위로 선택되고,
    상기 스트링 선택 라인들은 적어도 하나의 메모리 블록의 단위로 선택되는 소거 방법.
  7. 제 1 항에 있어서,
    상기 워드 라인들은 적어도 하나의 워드 라인의 단위로 선택되고,
    상기 스트링 선택 라인들은 적어도 하나의 스트링 선택 라인의 단위로 선택되는 소거 방법.
  8. 제 1 항에 있어서,
    복수의 소거 단위들 중 하나의 소거 단위를 선택하는 단계를 더 포함하고,
    상기 선택된 적어도 하나의 워드 라인의 갯수와 상기 선택된 적어도 하나의 스트링 선택 라인의 갯수는 상기 선택된 소거 단위에 따라 달라지는 소거 방법.
  9. 제 1 항에 있어서,
    소거 검증하는 단계를 더 포함하고,
    상기 소거 검증하는 단계는,
    상기 선택된 적어도 하나의 스트링 선택 라인에 턴-온 전압을 인가하는 단계;
    상기 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계;
    상기 선택된 적어도 하나의 워드 라인에 검증 전압을 인가하는 단계;
    상기 비선택된 워드 라인들을 플로팅하는 단계; 그리고
    상기 비트 라인들을 통해 흐르는 전류를 센싱하는 단계를 포함하는 소거 방법.
  10. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 저항성 랜덤 액세스 메모리의 소거 방법에 있어서:
    상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 비트 라인들 중 선택된 적어도 하나의 비트 라인에 제 1 전압을 인가하는 단계;
    상기 비트 라인들 중 비선택된 비트 라인들을 플로팅하는 단계;
    상기 스트링 선택 트랜지스터들에 각각 연결된 스트링 선택 라인들 중 선택된 적어도 하나의 스트링 선택 라인에 턴-온 전압을 인가하는 단계;
    상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계;
    상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들 중 선택된 적어도 하나의 워드 라인에 제 2 전압을 인가하는 단계; 그리고
    상기 워드 라인들 중 비선택된 워드 라인들을 플로팅하는 단계를 포함하는 소거 방법.
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