CN107025923B - 半导体存储器装置及其操作方法 - Google Patents

Abstract

半导体存储器装置及其操作方法。提供了一种具有改进的可靠性的半导体存储器装置及其操作方法。一种半导体存储器装置包括：存储器单元阵列，该存储器单元阵列包括联接在位线与源极线之间的多个单元串，所述多个单元串中的每一个包括分别联接至选择线的选择晶体管以及分别联接至多条字线的多个存储器单元；以及外围电路，该外围电路用于对所述多个存储器单元当中的已选择的存储器单元执行读取操作。所述外围电路在所述读取操作中比对所述多条字线进行放电更早地对所述选择线进行放电。

Description

半导体存储器装置及其操作方法

技术领域

本公开的方面涉及电子装置，并且更具体地，涉及一种半导体存储器装置及其操作方法。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)这样的半导体材料实现的存储器装置。半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。

易失性存储器是仅在被供电的同时保留其数据的存储器装置。易失性存储器的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器可以即使在缺少电源的情况下也保留其数据。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁式RAM(MRAM)、电阻式RAM(PRAM)、铁电式RAM(FRAM)等。闪速存储器通常被分类为NOR型闪速存储器和NAND型闪速存储器。

发明内容

实施方式提供了一种具有改进的可靠性的半导体存储器装置及其操作方法。

在本公开的一个实施方式中，一种半导体存储器装置可以包括联接在位线与源极线之间的多个单元串(cell string)，每个单元串包括分别联接至选择线的选择晶体管以及分别联接至多条字线的多个存储器单元。一种操作所述半导体存储器装置的方法可以包括以下步骤：对联接有所述多个存储器单元当中的已选择的存储器单元的已选择的字线施加读取电压，并且对联接有所述多个存储器单元当中的未选择的存储器单元的未选择的字线施加通过电压；读取存储在所述已选择的存储器单元中的数据；以及在对所述已选择的字线和所述未选择的字线进行放电之前，对所述选择线中的至少一条进行放电。

在本公开的另一实施方式中，一种半导体存储器装置可以包括联接在位线与源极线之间的多个单元串，每个单元串包括分别联接至选择线的选择晶体管以及分别联接至多条字线的多个存储器单元。一种操作所述半导体存储器装置的方法可以包括以下步骤：对联接有所述多个存储器单元当中的已选择的存储器单元的已选择的字线施加通过电压，以及对联接有所述多个存储器单元当中的未选择的存储器单元的未选择的字线施加所述通过电压；如果在所述通过电压被施加到所述已选择的字线之后经过第一基准时间，则对所述选择线进行放电；以及如果在所述选择线被放电之后经过第二基准时间，则对所述已选择的字线和所述未选择的字线进行放电。

在本公开的又一实施方式中，一种半导体存储器装置可以包括存储器单元阵列和外围电路。所述存储器单元阵列可以包括联接在位线与源极线之间的多个单元串。每个单元串可以包括分别联接至选择线的选择晶体管以及分别联接在多条字线的多个存储器单元。所述外围电路可以对所述多个存储器单元当中的已选择的存储器单元执行读取操作。所述外围电路可以在所述读取操作中在对所述多条字线进行放电之前对所述选择线进行放电。

附图说明

图1是例示了存储器系统的示例配置的图。

图2是例示了根据本公开的实施方式的半导体存储器装置的示例的图。

图3是例示了图2的存储器单元阵列的示例结构的图。

图4是例示了图2的存储器单元阵列的示例的图。

图5是例示了在读取操作中施加到每条线的电压的示例的图。

图6是例示了当施加图5的电压时发生的现象的图。

图7是例示了根据本公开的实施方式的半导体存储器装置的操作方法的示例的图。

图8是例示了根据本公开的实施方式的半导体存储器装置的操作的示例的流程图。

图9是例示了图8的放电操作的示例的流程图。

图10是例示了包括图2的半导体存储器装置的存储器系统的示例的图。

图11是例示了图10的存储器系统的应用示例的图。

图12是例示了包括参照图11描述的存储器系统的计算系统的示例的图。

具体实施方式

现在将在下文中参照附图更充分地描述示例实施方式；然而，这些示例实施方式可以按照不同的形式来实现，并且不应该被解释为限于本文中阐述的这些实施方式。相反，提供这些实施方式使得本公开将是彻底且完整的，并且将完全地将示例实施方式的范围传达给本领域的技术人员。

在附图中，可以为了例示的清楚来对尺寸进行放大。将理解的是，当一个元件被称为在两个元件“之间”时，所述一个元件可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。相同的附图标记自始至终指代相同的元件。

为了描述根据本公开的概念的实施方式的目的，本文中所公开的特定结构或功能描述仅仅是说明性的。根据本公开的概念的实施方式能够按照各种形式来实现，并且不能够被解释为限于在本文中阐述的实施方式。

根据本公开的概念的实施方式能够被不同地修改，并且具有各种形状。因此，实施方式被例示在图中，并且旨在在本文中被详细地描述。然而，根据本公开的概念的实施方式不被解释为限于特定公开，并且包括不脱离本公开的精神和技术范围的所有改变、等同物或替换。

虽然诸如“第一”和“第二”这样的术语可以被用来描述各种组件，但是这些组件必须不被理解为限于上述术语。上述术语仅被用来将一个组件和另一个组件区分开。例如，第一组件可以在不脱离本公开的权利的范围的情况下被称为第二组件，并且同样地第二组件可以被称为第一组件。

将理解的是，当一个元件被称为被“连接”或“联接”至另一元件时，所述一个元件能够被直接地连接或者联接至所述另一个元件，或者还可以存在中间元件。相比之下，当一个元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。此外，诸如“在～之间”、“直接在～之间”或“与与～相邻”和“与～直接相邻”这样的描述组件之间的关系的其它表达可以被类似地解释。

本申请中所使用的术语仅仅用来描述特定实施方式，并且不旨在限制本公开。除非上下文另外清楚地指示，否则本公开中的单数形式旨在同样包括复数形式。还将理解的是，诸如“包括”或“具有”等这样的术语旨在指示在本说明书中公开的特征、数字、操作、动作、组件、部件或其组合的存在，并且不旨在将可以存在或者可以添加一个或更多个其它特征、数字、操作、动作、组件、部件或其组合的可能性排除在外。

就不被不同地限定而言，本文中所使用的包括技术或科学术语的所有术语具有由本公开所涉及的本领域的技术人员通常理解的含义。具有如在字典中限定的定义的术语应该被理解为使得它们具有与相关技术的上下文一致的含义。就在本申请中不被清楚地限定而言，术语应该不按照理想地或过度地正式的方式被理解。

在下文中，将参照附图详细地描述本公开的各个实施方式。

图1是例示了存储器系统的示例配置的图。

参照图1，存储器系统50可以包括半导体装置100和控制器200。

半导体存储器装置100可以是NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。另外，根据本公开的实施方式的半导体存储器装置100可以按照三维阵列结构来实现。本公开的各个实施方式可以不仅适用于具有导电浮置栅(FG)作为电荷存储层的闪速存储器装置，而且适用于具有绝缘膜作为电荷存储层的电荷捕获闪存(CTF)存储器。

半导体存储器装置100可以包括存储器单元阵列110和用于驱动该存储器单元阵列110的外围电路120。存储器单元阵列110可以包括多个存储器单元。

存储器单元阵列110可以包括多个存储器块，并且所述多个存储器块可以根据其用途被划分成系统块、用户块等。

在实施方式中，存储器单元阵列110可以包括内容可寻址存储器(CAM)区域。CAM区域111可以包括包含在多个存储器块中的至少一个中的多个存储器单元。与CAM区域111对应的存储器块可以是CAM块。CAM块和存储器块可以具有彼此相同的结构。半导体存储器装置100的设置信息可以被存储在CAM区域111中。

例如，与数据输入/输出操作的条件有关的信息或其它信息可以被存储在CAM区域111中。在实施方式中，与编程/擦除周期(P/E周期)、坏列地址和坏块地址有关的信息可以被存储在CAM区域111中。在实施方式中，操作半导体存储器装置100所需的可选信息(例如，与编程电压、读取电压和擦除电压有关的信息或者与存储器单元的栅氧化层的厚度有关的信息等)可以被存储在CAM区域111中。在实施方式中，修复信息可以被存储在CAM区域111中。如果电力被供应到半导体存储器装置100，则存储在CAM区域111中的信息可以由外围电路120读取，并且外围电路120可以控制存储器单元阵列110以在根据读取信息设置的条件下执行存储器单元的数据输入/输出操作。

根据本公开的实施方式，与半导体存储器装置在读取操作中对多条线进行放电所需的第一基准时间tref1和第二基准时间tref2有关的信息可以被存储中CAM区域111中。

第一基准时间tref1可以是针对半导体存储器装置中的已选择的字线的电压电平达到通过电压Vpass所花费的时间。

第二基准时间tref2可以是针对半导体存储器装置中的存储器单元阵列的选择线DSL和SSL进行放电所花费的时间。第二基准时间tref2可以是针对选择线DSL和SSL的电压电平达到地电压GND所花费的时间。

外围电路120可以响应于由控制器200提供的控制信号来操作。外围电路120可以响应于控制器200的控制信号来将数据写入(编程)到存储器单元阵列110中。外围电路120可以操作以从存储器单元阵列110中读取数据并且从存储器单元阵列110中擦除数据。

在各个实施方式中，可以在页面的基础上来执行半导体存储器装置100的读取操作和编程操作。可以在块的基础上来执行半导体存储器装置100的擦除操作。

在编程操作中，外围电路120可以从控制器200接收指示编程操作的命令、物理块地址(PBA)和要写入的数据。如果通过PBA来选择包括在一个存储器块中的一个页面，则外围电路120可以将数据写入(编程)到已选择的页面中。

在读取操作中，外围电路120可以从控制器120接收指示读取操作的命令(在下文中，被称为“读取命令”)和PBA。外围电路120可以从通过PBA选择的包括在一个存储器块中的一个页面读取数据，并且可以将所读取的数据(在下文中，被称为“页面数据”)输出到控制器200。

在擦除操作中，外围电路120可以从控制器200接收指示擦除操作的命令和PBA。特定的PBA可以与一个存储器块对应。外围电路120可以从与该PBA对应的存储器块中擦除数据。

控制器200可以控制半导体存储器装置100的总体操作。控制器200可以响应于来自外部主机的请求来访问半导体存储器装置100。控制器200可以响应于来自外部主机的请求来向半导体存储器装置100提供命令信号。

在实施方式中，控制器200可以控制半导体存储器装置100以执行编程、读取或擦除操作。在编程操作中，控制器200可以通过通道给半导体存储器装置100提供编程命令、地址和数据。在读取操作中，控制器200可以通过通道给半导体存储器装置100提供读取命令和地址。在擦除操作中，控制器200可以通过通道给半导体存储器装置100提供擦除命令和地址。

控制器200可以包括读取存取存储器(RAM)210、存储控制器220和错误校正电路(ECC)230。

RAM 210可以在存储控制器220的控制下操作，并且可以被用作工作存储器、缓冲存储器、高速缓存存储器等。当RAM 210被用作工作存储器时，由存储控制器220处理的数据可以被临时存储在RAM 210中。当RAM 210被用作缓冲存储器时，RAM 210可以缓存要从主机(未例示)发送到半导体存储器装置100的数据或者要从半导体存储器装置100发送到主机(未例示)的数据。

存储控制器220可以控制半导体存储器装置100的读取、编程、擦除和后台操作。存储控制器220可以驱动用于控制半导体存储器装置100的固件。

存储控制器220可以通过闪存转换层(FTL)来将由主机提供的逻辑块地址(LBA)转换为PBA。例如，FTL可以接收使用映射表的LBA以将该LBA转换为PBA。PBA可以是能够被用来访问存储器单元阵列110的特定字线的页面号。存在可以被用于根据映射单元的FTL的各种地址映射方法。地址映射方法的示例可以包括页面映射方法、块映射方法和混合映射方法。

ECC 230可以将奇偶校验位作为错误校正码添加到数据。在读取操作中，ECC 230可以通过使用奇偶校验位来校正页面数据中的错误。ECC 230可以通过使用包括低密度奇偶校验(LDPC)码、博斯(Bose)、乔达利(Chaudhuri)与奥昆冈(Hocquenghem)(BCH)码、turbo码、里德所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网络编码调制(TCM)、块编码调制、汉明码等在内的编码调制方案来校正错误。

在读取操作中，ECC 230可以校正页面数据中的错误。当页面数据中的错误比特的数目超过可校正比特的阈值数目时，解码可能失败。当页面数据中的错误比特的数目小于或等于可校正比特的阈值数目时，解码可能成功。

解码中的成功表示对应的读取命令已经被成功地执行。解码中的失败表示对应的读取命令尚未被成功地执行。当解码成功时，控制器200向主机输出已经被校正错误的页面数据。

尽管未例示，然而控制器200还可以包括用于与半导体存储器装置100进行通信的存储器接口。存储器接口可以包括用于与半导体存储器装置100进行通信的协议。例如，存储器接口可以包括诸如NAND接口和NOR接口这样的闪存接口中的至少一种。

控制器200还可以包括用于执行主机与控制器200之间的数据交换的主机接口。主机接口可以包括用于在主机与控制器200之间进行通信的协议。在一个实施方式中，控制器200可以通过诸如以下协议这样的各种接口协议中的至少一种与外部装置(例如，主机)进行通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动器电子装置(IDE)协议和私有协议。

图2是例示了根据本公开的实施方式的半导体存储器装置的示例的图。

图3是例示了图2的存储器单元阵列的示例结构的图。

参照图2，半导体存储器装置100可以包括存储器单元阵列110和外围电路120。

存储器单元阵列110可以包括多个存储器块BLK0至BLKz。所述多个存储器块BLK0至BLKz可以通过行线RL联接至地址解码器121，并且可以通过位线BL1至BLm联接至读取/写入电路123。所述多个存储器块BLK0至BLKz中的每一个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。

包括在存储器单元阵列110中的多个存储器单元可以根据其用途被划分为多个块。

在实施方式中，存储器单元阵列110可以包括图1的CAM区域111中。CAM区域111可以包括包含在至少一个存储器块中的多个存储器单元。与CAM区域111对应的存储器块可以是CAM块。CAM块可以是存储器块BLK1至BLKz当中的至少一个块。CAM块可以具有与存储器块相同的结构。半导体存储器装置100的设置信息可以被存储在CAM区域111中。例如，与数据输入/输出操作的条件有关的信息或其它信息可以被存储在CAM区域111中。在实施方式中，与编程/擦除周期(P/E周期)、坏列地址和坏块地址有关的信息可以被存储在CAM区域111中。在实施方式中，操作半导体存储器装置100所需的可选信息(例如，与编程电压、读取电压和擦除电压有关的信息或者与存储器单元的栅氧化层的厚度有关的信息等)可以被存储在CAM区域111中。在实施方式中，修复信息可以被存储在CAM区域111中。

根据本公开的实施方式，关于半导体存储器装置在读取操作中对多条线进行放电所需的第一基准时间tref1和第二基准时间tref2的信息可以被存储中CAM区域111中。

第一基准时间tref1可以是针对半导体存储器装置中的已选择的字线的电压电平达到通过电压Vpass所花费的时间。

第二基准时间tref2可以是针对半导体存储器装置中的存储器单元阵列的选择线DSL和SSL进行放电所花费的时间。第二基准时间tref2可以是针对选择线DSL和SSL的电压电平达到地电压GND所花费的时间。

第一存储器块BLK1至第z存储器块BLKz共同地联接至第一位线BL1至第m位线BLm。第一存储器块BLK1至第z存储器块BLKz包括多个单元串。所述多个单元串分别联接至第一位线BL1至第m位线BLm。

仅为了方便目的，包括在多个存储器块BLK1至BLKz当中的第一存储器块BLK1中的组件被例示在图3中，并且包括在其它存储器块BLK2至BLKz中的组件被省略。将理解的是，其它存储器块BLK2至BLKz中的每一个可以与第一存储器块BLK1相同地配置。

存储器块BLK1可以包括多个单元串CS11至CS1m以及CS21至CS2m。第一单元串CS11至第m单元串CS1m可以分别联接至第一位线BL1至第m位线BLm。

第一单元串CS11至第m单元串CS1m中的每一个可以包括漏极选择晶体管DST、串联联接的多个存储器单元MC1至MCn、以及源极选择晶体管SST。漏极选择晶体管DST可以联接至漏极选择线DSL1。第一存储器单元MC1至第n存储器单元MCn可以分别联接至第一字线WL1至第n字线WLn。源极选择晶体管SST可以联接至源极选择线SSL1。漏极选择晶体管DST的漏极可以联接至对应的位线。第一单元串CS11至第m单元串CS1m的漏极选择晶体管可以分别联接至第一位线BL1至第m位线BLm。源极选择晶体管SST的源极可以联接至公共源极线CSL。在实施方式中，公共源极线CSL可以被共同地联接至第一存储器块BLK1至第z存储器块BLKz。

尽管在图2中未例示，然而行线RL可以包括漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1。漏极选择线DSL1、第一字线WL1至第n字线WLn以及源极选择线SSL1可以由地址解码器121来控制。公共源极线CSL可以由控制逻辑125来控制。第一位线BL1至第m位线BLm可以由读取/写入电路123来控制。

返回参照图2，外围电路120可以包括地址解码器121、电压发生器122、读取/写入电路123、数据输入/输出电路124和控制逻辑125。地址解码器121可以通过行线RL联接至存储器单元阵列110。地址解码器121可以响应于控制逻辑125的控制信号来操作。地址解码器121可以通过控制逻辑125来接收地址ADDR。

在实施方式中，可以在页面的基础上执行半导体存储器装置100的编程操作和读取操作。在编程操作和读取操作中，地址ADDR可以包括块地址和行地址。

地址解码器121可以对所接收的地址ADDR中的块地址进行解码。地址解码器121可以根据经解码的块地址来选择存储器块BLK1至BLKz中的一个。

地址解码器121可以对所接收的地址ADDR进行解码，以提取行地址。地址解码器121可以通过根据经解码的行地址施加从电压发生器122提供的电压来选择已选择的存储器块的一条字线。

在编程操作中，地址解码器121可以对选择的字线施加编程电压，并且对未选择的字线施加低于编程电压的通过电压。在编程验证操作中，地址解码器121可以对选择的字线施加验证电压，并且对未选择的字线施加高于验证电压的验证通过电压。

在读取操作中，地址解码器121可以对选择的字线施加读取电压，并且对未选择的字线施加高于读取电压的通过电压。

在实施方式中，可以在块的基础上来执行半导体存储器装置100的擦除操作。在擦除操作中，地址ADDR包括块地址。地址解码器121可以对地址ADDR进行解码以提取块地址，并且根据经解码的块地址来选择一个存储器块。

在实施方式中，地址解码器121可以包括块解码器、字线解码器、地址缓冲器等。

电压发生器122可以通过使用供应到半导体存储器装置100的外部电源电压来生成多个电压。电压发生器122可以响应于控制逻辑125的控制信号来操作。

在实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以被用作半导体存储器装置100的操作电压。

在实施方式中，电压发生器122可以通过使用外部电源电压或内部电源电压来生成多个电压。例如，电压发生器122可以包括用于接收内部电源电压的多个抽吸电容器，并且可以通过响应于控制逻辑125的控制信号来选择性地激活多个抽吸电容器来生成多个电压。多个生成的电压可以通过地址解码器121被施加到选择的字线。

读取/写入电路123可以包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm可以通过相应的第一位线BL1至第m位线BLm联接至存储器单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm可以响应于控制逻辑125的控制信号来操作。

第一页面缓冲器PB1至第m页面缓冲器PBm可以与数据输入/输出电路124进行通信。例如，第一页面缓冲器PB1至第m页面缓冲器PBm可以与数据输入/输出电路124交换数据。在编程操作中，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过数据输入/输出电路124和数据线DL来接收要存储的数据DATA。

在编程操作中，当编程脉冲被施加到选择的字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可以向选择的存储器单元发送通过数据输入/输出电路124接收的要存储的数据DATA。可以根据所发送的数据DATA来对已选择的页面的存储器单元进行编程。例如，可以增加联接至接收编程准许电压(例如，地电压)的位线的存储器单元的阈值电压。可以保持联接至接收编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。在编程验证操作中，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1至BLm从已选择的存储器单元读取页面数据。

在读取操作中，读取/写入电路123可以通过位线BL从选择的页面的存储器单元读取数据DATA，并且将所读取的数据DATA输出到数据输入/输出电路124。

在擦除操作中，读取/写入电路123可以使位线BL浮置。

数据输入/输出电路124可以通过数据线DL联接至第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124可以响应于控制逻辑125的控制信号来操作。在编程操作中，数据输入/输出电路124可以从外部控制器(未例示)接收要存储的数据DATA。

在读取操作中，数据输入/输出电路124可以向外部控制器输出从包括在读取/写入电路123中的第一页面缓冲器PB1至第m页面缓冲器PBm发送的数据。

控制逻辑125可以联接至地址解码器121、电压发生器122、读取/写入电路123和数据输入/输出电路124。控制逻辑125可以控制半导体存储器装置100的总体操作。控制逻辑125可以从外部控制器接收命令CMD和地址ADDR。控制逻辑125可以响应于命令CMD来控制地址解码器121、电压发生器122、读取/写入电路123和数据输入/输出电路124。控制逻辑125可以将地址ADDR发送到地址解码器121。

根据本公开的实施方式，如果电力被供应到半导体存储器装置100，则控制逻辑125能够读取存储在CAM区域111中的信息。

在本公开的实施方式中，控制逻辑125能够根据从CAM区域111读取的第一基准时间tref1和第二基准时间tref2来对字线和选择线进行放电。

在读取操作中，控制逻辑125可以控制电压发生器122和地址解码器121以在放电周期中将通过电压Vpass施加到选择的字线。

如果在通过电压Vpass被施加到已选择的字线之后经过第一基准时间tref1，则控制逻辑125可以对已选择的线DSL和SSL进行放电。如果经过第一基准时间tref1，则控制逻辑125可以控制电压发生器122和地址解码器121以将地电压施加到选择线DSL和SSL。

如果在地电压被施加到选择线DSL和SSL之后经过第二基准时间tref2，则控制逻辑125可以对存储器单元阵列110的字线进行放电。如果经过第二基准时间tref2，则控制逻辑125可以控制电压发生器122和地址解码器121以将地电压施加到字线以便对字线进行放电。

控制逻辑125可以包括用于确定是否已经经过第一基准时间tref1和第二基准时间tref2的至少一个计数器电路。

返回参照图3，第一存储器块BLK1可以包括多个单元串CS11至CS1m以及CS21至CS2m。在实施方式中，多个单元串CS11至CS1m以及CS21至CS2m中的每一个可以具有“U”形状。在第一存储器块BLK1中，m个单元串可以布置在行方向(例如，+X方向)上。尽管为了方便目的在图4中例示了两个单元串被布置在列方向(例如，+Y方向)上，然而将理解的是可以在列方向上布置三个或更多个单元串。

多个单元串CS11至CS1m以及CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、导管晶体管(pipe transistor)PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括通道层、隧道效应绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，用于提供通道层的柱可以被提供给每个单元串。在实施方式中，用于提供通道层、隧道效应绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可以被提供给每个单元串。

每个单元串的源极选择晶体管SST可以联接在公共源极线CSL与存储器单元MC1至MCp之间。

在实施方式中，布置在相同的行中的单元串的源极选择晶体管可以联接至在行方向上延伸的源极选择线，并且布置在不同的行中的单元串的源极选择晶体管可以联接至不同的源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管可以联接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可以联接至第二源极选择线SSL2。

在实施方式中，单元串CS11至CS1m以及CS21至CS2m的源极选择晶体管可以共同地联接至一条源极选择线。

每个单元串的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可以被划分为两个或更多个组，例如，第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp被依次布置在与+Z方向相反的方向上，并且串联联接在源极选择晶体管SST与导管晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以被依次布置在+Z方向上，并且可以串联联接在导管晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过导管晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以被用作虚设存储器单元。当虚设存储器单元被提供时，对应的单元串的电压或电流可以保持稳定。因此，能够改进存储在存储器块BLK1中的数据的可靠性。

每个单元串的导管晶体管PT的栅极可以联接至导管线PL。

每个单元串的漏极选择晶体管DST可以联接在对应的位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串可以联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可以联接至第二漏极选择线DSL2。

布置在列方向上的单元串可以联接至在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21可以联接至第一位线BL1。第m单元串CS1m和CS2m联接至第m位线BLm。

在布置在行方向上的单元串的存储器单元当中的联接至同一字线的存储器单元可以构成一个页面。例如，在布置在第一行中的单元串CS11至CS1m的存储器单元当中的联接至第一字线WL1的存储器单元可以构成一个页面，并且在布置在第二行中的单元串CS21至CS2m的存储器单元当中的联接至第一字线WL1的存储器单元可以构成另一页面。当漏极选择线DSL1和DSL2中的一条被选择时，布置在一个行方向上的单元串能够被选择。当字线WL1至WLn中的一条被选择时，已选择的单元串中的一个页面能够被选择。

图4是例示了图2的存储器单元阵列的示例的图。

参照图4，存储器单元阵列110可以包括多个存储器单元BLK1'至BLKz'。在图4中，为了方便目的，仅例示了多个存储器单元BLK1'至BLKz的一部分(即，第一存储器块BLK1'的内部配置)，并因此省略了其它存储器块BLK2'至BLKz'的内部配置。将理解的是，第二存储器块BLK2'至第z存储器块BLKz'也可以与第一存储器块BLK1'相同地配置。

第一存储器块BLK1'可以包括多个单元串CS11’至CS1m’以及CS21’至CS2m’。多个单元串CS11’至CS1m’以及CS21’至CS2m’中的每一个可以沿着+Z方向延伸。在第一存储器块BLK’中，m个单元串可以被布置在+X方向上。尽管在图4中例示了两个单元串被布置在+Y方向上，然而将理解的是，可以在列方向上布置三个或更多个单元串。

多个单元串CS11’至CS1m’以及CS21’至CS2m’中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST可以联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管联接至相同的源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管联接至第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管联接至第二源极选择线SSL2。在实施方式中，单元串CS11’至CS1m’以及CS21’至CS2m’的源极选择晶体管可以共同地联接至一条源极选择线。

每个单元串的第一存储器单元MC1至第n存储器单元MCn可以串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以被用作虚设存储器单元。当虚设存储器单元被提供时，对应的单元串的电压或电流可以保持稳定。因此，能够改进存储在存储器块BLK1’中的数据的可靠性。

每个单元串的漏极选择晶体管DST可以联接在对应的位线与存储器单元MC1至MCn之间。行方向上的单元串的漏极选择晶体管可以联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可以联接至第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可以联接至第二漏极选择线DSL2。

因此，除了导管晶体管PT被从每个单元串排除以外，图4的存储器块BLK1’可以具有与图3的存储器块BLK1相似的等效电路。

图5是例示了在读取操作中施加到每条线的电压的示例的图。

图6是例示了当施加图5的电压时发生的现象的图。

半导体存储器装置的读取操作可以包括访问存储器单元的地址并且然后感测存储器单元的状态的操作。读取操作可以包括感测例如存储器单元是处在编程状态还是处在擦除状态并且存储器单元的阈值电压是多少的操作。读取操作的示例可以包括伴随有编程操作和擦除操作的编程验证和擦除验证。因此，根据本公开的实施方式的验证操作可适用于编程验证操作和擦除验证操作。

参照图5，半导体存储器装置的读取操作通常可以被划分为预充电周期P1、读取周期P2和放电周期P3。

在预充电周期P1中，半导体存储器装置可以施加预置电压，以对联接至存储器单元阵列的每条线执行读取操作。

源极选择电压Vss1和漏极选择电压Vds1分别施加到在预充电周期P1中选择的源极选择线SSLsel和漏极选择线DSLsel。源极选择电压Vss1和漏极选择电压Vdsl分别使包括在选择的存储器串中的源极选择晶体管和漏极选择晶体管导通。

字线设置电压Vset可以被施加到选择的字线SELWL。这里，字线设置电压Vset可以具有与施加到未选择的字线UNSELWL的通过电压Vpass相同的电压电平。在各个实施方式中，字线设置电压Vset可以使选择的字线SELWL浮置。字线设置电压Vset可以是用于将已选择的字线SELWL设置为在读取操作中所需要的状态的电压。在根据本公开的实施方式的半导体存储器装置的操作中，各种字线设置电压可以被施加(可变)

施加到未选择的字线UNSELWL的通过电压Vpass可以是用于使联接至未选择的字线UNSELWL的存储器单元导通的电压。

位线电压VBL可以被施加到位线BL。位线电压VBL可以对位线BL进行预充电，以执行读取操作。

将省略与在位线BL的预充电操作或存储器单元的评估操作之后通过页面缓冲器PB感测位线BL的电压电平或电流的操作有关的进一步的描述。

在读取周期P2中，可以通过对已选择的字线SELWL施加读取电压Vread来读出存储在联接至已选择的字线SELWL的多个存储器单元中的数据。

在预充电周期P1中施加的电压可以在读取周期P2期间被保持在源极选择线SSLsel、漏极选择线DSLsel和未选择的字线UNSELWL中。

读取电压Vread可以被施加到已选择的字线SELWL。

根据联接至已选择的字线SELWL的存储器单元的编程状态，位线BL的电位可以具有高电压、低电压或者浮置状态。

在放电周期P3中，半导体存储器装置可以对联接至存储器单元阵列的每条线进行放电。

参照图5，半导体存储器装置可以对已选择的字线SELWL施加通过电压Vpass，从而使所有字线的电压电平相等。在实施方式中，字线的电压电平可以被设置为具有不同的值。

在时间点t1，半导体存储器装置可以对字线进行放电。

参照图6，一个存储器串可以包括联接至源极选择线SSL的源极选择晶体管以及串联联接至源极选择晶体管的虚设存储器单元，并且所述虚设存储器单元分别联接至虚设字线DWL。联接至虚设存储器单元的多个存储器单元可以分别联接至第零字线WL00至第XX字线WLXX。仅为了方便目的，在图6中假定联接至第零字线WL00的存储器单元处于擦除状态PV0，并且联接至第一字线WL01的存储器单元是第七编程状态PV7。联接至第二字线WL02至第XX字线WLXX的存储器单元可以具有各种编程状态。

字线可以在放电周期P3的时间点t1进行放电。这时，源极选择电压可以被施加到源极选择线，并且因此源极选择晶体管可以被导通。另外，漏极选择电压可以被施加到漏极选择线，并且因此漏极选择晶体管可以被导通。地电压GND可以在放电周期P3期间被施加到公共源极线、漏极选择线和位线。如果所有字线的放电开始，则字线的电压可以从通过电压Vpass减小到地电压GND。

每条字线的通道的开/关状态可以在放电周期P3中根据联接至字线的存储器单元的阈值电压的差来改变。

也就是说，当联接至第零字线WL00的存储器单元的阈值电压低于联接至第一字线WL01的存储器单元的阈值电压时，联接至第一字线WL01的存储器单元的通道可以比联接到第零字线WL00的存储器单元的通道更早达到‘关’状态。具有高阈值电压的存储器单元的通道可以比具有低阈值电压的存储器单元的通道更早达到‘关’状态，并且因此在具有高阈值电压的存储器单元的边界内存在的具有低阈值电压的存储器单元的通道可以在放电操作期间处于浮置状态。因此，在处于‘关’状态的通道之间可能发生局部升压。

如果发生局部升压，则从第二字线WL02的通道朝向第零字线WL00的通道的热载流子注入(HCI)可能根据源极线或位线与地电压GND的电位差而发生。因此，即使当存储器单元处于擦除的状态PV0时，联接至第零字线WL00的存储器单元的阈值电压也可能增加。这可能导致读取扰动。

尽管在图6中例示了存储器串包括一个源极选择晶体管、一个漏极选择晶体管(未例示)和一个虚设存储器单元，然而存储器串可以包括多个源极选择晶体管、多个虚设存储器单元和多个漏极选择晶体管。

图7是例示了根据本公开的实施方式的半导体存储器装置的操作方法的示例的图。

在图7的实施方式中，半导体存储器在预充电周期P1和读取周期P2中的操作可以与图6的操作相同。

根据本公开的实施方式，半导体存储器装置可以比对字线更早地对选择线SSL和DSL进行放电，然后在放电周期P3中对字线进行放电。

在放电周期P3中，半导体存储器装置可以对选择的字线SELWL施加通过电压Vpass，从而使所有字线的电压电平相等。在各个实施方式中，半导体存储器装置可以设置字线的电压，使得所设置的电压彼此不同。

如果在通过电压Vpass被施加到已选择的字线SELWL之后经过第一基准时间tref1(t3)，则半导体存储器装置对选择线SSLsel和DSLsel进行放电。半导体存储器装置可以对选择线SSLsel和DSLsel施加地电压，以便对选择线SSLsel和DSLsel进行放电。

第一基准时间tref1可以是针对已选择的字线SELWL的电压电平达到通过电压Vpass所花费的时间。

在各个实施方式中，选择线SSLsel和DSLsel未被同时放电，而是源极选择线SSL和漏极选择线DSL中的任一个可以被首先放电。另选地，半导体存储器装置不执行将已选择的字线SELWL的电压改变为通过电压Vpass的均等化操作，但是可以在放电周期P3中立即对选择线SSLsel和DSLsel进行放电。

如果在对选择线进行放电开始之后经过第二基准时间tref2(t4)，则半导体存储器装置可以对字线进行放电。半导体存储器装置可以对已选择的字线SELWL和未选择的字线UNSELWL施加地电压，以便对字线进行放电。

第二基准时间tref2可以是针对选择线SSLsel和DSLsel进行放电所花费的时间。也就是说，第二基准时间tref2可以是针对选择晶体管SST和DST截止所花费的时间。

在各个实施方式中，字线未被同时放电，但是可以从远离源极线和位线中的任一条而定位的字线开始依次被放电。例如，字线可以从离源极线和位线中的任一条最远的字线开始依次被放电。另选地，多条字线可以被划分为至少一个字线组，并且所述至少一个字线组可以从与源极线和位线中的任一条相邻的字线组开始依次被放电。例如，所述至少一个字线组可以从与源极线和位线中的任一条最靠近的字线组开始依次被放电。

关于第一基准时间tref1和第二基准时间tref2的信息可以被存储在存储器单元阵列的CAM区域中。如果向半导体存储器装置供应电力，则可以从CAM区域的读出关于第一基准时间tref1和第二基准时间tref2的信息，因此执行根据图7的实施方式的放电操作。

图8是例示了根据本公开的实施方式的半导体存储器装置的操作的示例的流程图。

参照图8，在步骤S810中，半导体存储器装置可以对选择的字线施加读取电压Vread，并且对未选择的字线施加通过电压Vpass。半导体存储器装置可以通过步骤S110对联接至已选择的字线的多个存储器单元执行读取操作。

在步骤S820中，半导体存储器装置可以对字线和选择线执行放电操作。将参照图9详细地描述步骤S820中的放电操作。

图9是例示了图8的放电操作的示例的流程图。

参照图9，在步骤S910中，半导体存储器装置可以对已选择的字线施加通过电压Vpass。半导体存储器装置可以在步骤S910中使所有字线的电压电平与通过电压Vpass相等。在各个实施方式中，可以省略步骤S910中的均等化处理。当省略步骤S910时，半导体存储器装置不执行步骤S920，并且可以立即进行到步骤S930。

在步骤S920中，半导体存储器装置可以确定是否已经经过第一基准时间。第一基准时间可以是针对半导体存储器装置中的已选择的字线的电压电平达到通过电压Vpass所花费的时间。

如果在步骤S920中确定已经经过第一基准时间，则半导体存储器装置可以进行到步骤S930。

在步骤S930中，半导体存储器装置可以对选择线进行放电。选择线可以是源极选择线SSL和漏极选择线DSL。半导体存储器装置可以对选择线施加地电压GND，以便对选择线进行放电。在各个实施方式中，选择线未被同时放电，并且源极选择线SSL和漏极选择线DSL中的任一条可以被首先放电。

在步骤S940中，半导体存储器装置可以确定是否已经经过第二基准时间。第二基准时间可以是针对半导体存储器装置中的存储器单元阵列的选择线DSL和SSL进行放电所花费的时间。第二基准时间可以是针对选择线DSL和SSL的电压达到地电压GND所花费的时间。

如果在步骤S940中确定已经经过第二基准时间，则半导体存储器装置可以进行到步骤S950。

在步骤S950中，半导体存储器装置可以对已选择的字线和未选择的字线进行放电。

在各个实施方式中，字线在步骤S950中未被同时放电，但是可以从远离源极线和位线中的任一条而定位的字线开始依次被放电。例如，字线可以从离源极和位线中的任一条最远的字线开始依次被放电。另选地，多条字线可以被划分为至少一个字线组，并且所述至少一个字线组可以从与源极线和位线中的任一条相邻的字线组开始依次被放电。例如，所述至少一个字线组可以从与源极线和位线中的任一条最靠近的字线组开始依次被放电。

根据本公开的实施方式，在读取或验证操作的放电操作中，选择线能够比字线更早地进行放电，并因此能够防止由于存储器单元的不同的编程状态而导致的局部升压，因此提前防止读取扰动。

图10是例示了包括图2的半导体存储器装置的存储器系统的示例的图。

参照图10，存储器系统1000可以包括半导体存储器装置1300和控制器1200。

半导体存储器装置1300可以与参照图1描述的半导体存储器装置100相同地配置和操作。在下文中，将省略或简化任何重复的详细描述。

控制器1200可以联接至主机Host和半导体存储器装置1300。控制器1200可以响应于来自主机Host的请求来访问半导体存储器装置1300。例如，控制器1200可以控制半导体存储器装置1300的读取、写入、擦除和后台操作。控制器1200可以提供半导体存储器装置1300与主机Host之间的接口。控制器1200可以驱动用于控制半导体存储器装置1300的固件。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。

RAM 1210可以被用作以下项中的至少一个：处理单元1220的操作存储器、半导体存储器装置1300与主机Host之间的高速缓存存储器、以及半导体存储器装置1300与主机Host之间的缓冲存储器。

处理单元1220可以控制控制器1200的总体操作。

处理单元1220可以使从主机Host接收到的数据随机化。例如，处理单元1220可以通过使用随机种子来使从主机Host接收到的数据随机化。经随机化的数据可以作为要存储到半导体存储器装置1300(例如，要被编程到图1的存储器单元阵列110)的数据DATA(见图1)被提供。

当执行读取操作时，处理单元1220可以对从半导体存储器装置1300接收到的数据进行解随机化。例如，处理单元1220可以通过使用解随机种子(derandomizing seed)来对从半导体存储器装置1300接收到的数据进行解随机化。经解随机化的数据可以被输出到主机Host。

在实施方式中，处理单元1220可以通过驱动软件或固件来执行随机化和解随机化。

主机接口1230可以包括用于在主机Host与控制器1200之间交换数据的协议。在实施方式中，控制器1200可以通过诸如以下协议这样的各种接口协议中的至少一种与主机Host进行通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动器电子装置(IDE)协议和私有协议。

存储器接口1240可以与半导体存储器装置1300对接。例如，存储器接口1240可以包括NAND接口或NOR接口。

错误校正块1250可以通过使用错误校正码(ECC)来检测/校正从半导体存储器装置1300接收的数据的错误。

控制器1200和半导体存储器装置1300可以被集成到一个半导体装置中。在实施方式中，控制器1200和半导体存储器装置1300可以被集成到存储卡中。例如，控制器1200和半导体存储器装置1300可以被集成到诸如下面的项这样的存储卡中：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑式闪存(CF)卡、智能媒体卡(SM或SMC)、存储棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或者通用闪速存储器(UFS)。

控制器1200和半导体存储器装置1300可以被集成到半导体驱动器(例如，固态驱动器(SSD))中。半导体驱动器(例如，SSD)可以包括将数据存储在半导体存储器中的存储装置。

在示例中，存储器系统1000可以被提供为诸如下面的项这样的电子装置的各种组件中的一个：计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、e-book、便携式多媒体播放器(PMP)、便携式游戏控制台、导航系统、黑盒子、数字相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、RFID装置、或者构成计算系统的各种组件中的一种。

在实施方式中，半导体存储器装置1300或存储器系统1000可以按照各种形式来进行封装。封装的示例可以包括层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle封装中的管芯、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料金属四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、紧缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理层叠封装(WSP)。

图11是例示了图10的存储器系统1000的应用示例2000的图。

参照图11，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。所述多个半导体存储器芯片被划分为多个组。

在图11中，例示了多个组通过第一通道CH1至第k通道CHk与控制器2200进行通信。每个半导体存储器芯片可以与参照图1描述的半导体存储器装置100相同地配置和操作。

每个组可以通过一个公共通道与控制器2200进行通信。控制器2200可以与参照图10描述的控制器1200相似地配置。控制器2200可以通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。

在图11中，已经例示了多个半导体存储器芯片联接至一个通道。然而，将理解的是，存储器系统2000可以被修改成使得仅一个半导体存储器芯片联接至一个通道。

图12是例示了包括参照图11描述的存储器系统2000的计算系统3000的示例的图。

参照图12，计算系统3000可以包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。

存储器系统2000可以通过系统总线3500联接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者由中央处理单元3100处理的数据可以被存储在存储器系统2000中。

在图12中，例示了半导体存储器装置2100经由控制器2200联接至系统总线3500。然而，半导体存储器装置2100可以直接连接至系统总线3500。在这种情况下，控制器2200的功能可以由中央处理单元3100和RAM 3200来执行。

在图12中，例示了参照图11描述的存储器系统2000被提供。然而，存储器系统2000可以由参照图11描述的存储器系统1000替换。在实施方式中，计算系统3000可以包括参照图10和图11描述的存储器系统1000和2000这二者。

根据本公开的实施方式，能够提供具有改进的可靠性的半导体存储器装置及其操作方法。

在本文中已经公开了示例实施方式，并且尽管采用了特定术语，然而这些特定术语被使用并且将仅被理解为具有一般的和描述性的意义，而不用于限制的目的。在一些实例中，如对本领域普通技术人员将显而易见的，自本申请的提交起，除非以其它方式明确地指示，否则与特定实施方式有关地描述的特征、特点和/或元素可以被单独地使用或者与和其它实施方式有关地描述的特征、特点和/或元素组合地使用。因此，本领域技术人员将理解的是，可以在不脱离如在所附的权利要求中阐述的本公开的精神和范围的情况下做出形式和细节上的各种改变。

相关申请的交叉引用

本申请要求于2016年2月2日在韩国知识产权局提交的韩国专利申请号10-2016-0012998的优先权，该韩国专利申请的全部公开内容通过引用的方式被并入到本文中。

Claims (19)

1.一种操作包括联接在位线与源极线之间的多个单元串的半导体存储器装置的方法，每个单元串包括分别联接至选择线的选择晶体管以及分别联接至多条字线的多个存储器单元，该方法包括以下步骤：

对联接有所述多个存储器单元当中的已选择的存储器单元的已选择的字线施加读取电压，并且对联接有所述多个存储器单元当中的未选择的存储器单元的未选择的字线施加通过电压；

读取存储在所述已选择的存储器单元中的数据；以及

在对所述已选择的字线和所述未选择的字线进行放电之前，对所述选择线中的至少一条进行放电。

2.根据权利要求1所述的方法，其中，对所述选择线中的至少一条进行放电的步骤包括以下步骤：

对所述选择线中的至少一条施加地电压；以及

在完成对所述选择线进行放电之后，对所述已选择的字线和所述未选择的字线施加所述地电压。

3.根据权利要求2所述的方法，该方法还包括以下步骤：在对所述选择线中的至少一条施加所述地电压之前，对所述已选择的字线施加所述通过电压。

4.根据权利要求2所述的方法，其中，所述选择线包括源极选择线和漏极选择线，并且对所述选择线中的至少一条施加所述地电压的步骤包括以下步骤：首先对所述源极选择线和所述漏极选择线中的任一条施加所述地电压。

5.根据权利要求2所述的方法，其中，对所述已选择的字线和所述未选择的字线施加所述地电压的步骤包括以下步骤：从离所述源极线和所述位线中的任一条最远的字线开始依次对所述字线施加所述地电压。

6.根据权利要求2所述的方法，其中，对所述已选择的字线和所述未选择的字线施加所述地电压的步骤包括以下步骤：将所述多条字线划分为至少一个字线组；以及从与所述源极线和所述位线中的任一条最靠近的字线组开始依次对所述至少一个字线组施加所述地电压。

7.一种操作包括联接在位线与源极线之间的多个单元串的半导体存储器装置的方法，每个单元串包括分别联接至选择线的选择晶体管以及分别联接至多条字线的多个存储器单元，该方法包括以下步骤：

对联接有所述多个存储器单元当中的已选择的存储器单元的已选择的字线施加通过电压，以及对联接有所述多个存储器单元当中的未选择的存储器单元的未选择的字线施加所述通过电压；

如果在所述通过电压被施加到所述已选择的字线之后经过第一基准时间，则对所述选择线进行放电；以及

如果在所述选择线被放电之后经过第二基准时间，则对所述已选择的字线和所述未选择的字线进行放电。

8.根据权利要求7所述的方法，其中，所述第一基准时间是针对所述已选择的字线的电压电平达到所述通过电压所花费的时间。

9.根据权利要求7所述的方法，其中，所述第二基准时间是针对所述选择线的电压电平达到地电压所花费的时间。

10.根据权利要求7所述的方法，其中，所述选择线包括源极选择线和漏极选择线，并且对所述选择线进行放电的步骤包括以下步骤：首先对所述源极选择线和所述漏极选择线中的任一条进行放电。

11.根据权利要求7所述的方法，其中，对所述已选择的字线和所述未选择的字线进行放电的步骤包括以下步骤：从离所述源极线和所述位线中的任一条最远的字线开始依次对所述字线进行放电。

12.根据权利要求7所述的方法，其中，对所述已选择的字线和所述未选择的字线进行放电的步骤包括以下步骤：将所述多条字线划分为至少一个字线组；以及从与所述源极线和所述位线中的任一条最靠近的字线组开始依次对所述至少一个字线组进行放电。

13.根据权利要求7所述的方法，其中，所述第一基准时间和所述第二基准时间被存储在所述多个存储器单元当中的内容可寻址存储器CAM区域中。

14.一种半导体存储器装置，该半导体存储器装置包括：

存储器单元阵列，该存储器单元阵列包括联接在位线与源极线之间的多个单元串，每个单元串包括分别联接至选择线的选择晶体管以及分别联接至多条字线的多个存储器单元；以及

外围电路，该外围电路被配置为对所述多个存储器单元当中的已选择的存储器单元执行读取操作，

其中，所述外围电路在所述读取操作中在对所述多条字线进行放电之前对所述选择线进行放电，并且

其中，所述外围电路包括：

地址解码器，该地址解码器被配置为响应于从外部控制器接收到的地址来选择所述多条字线中的一条；

电压发生器，该电压发生器被配置为生成要在所述读取操作中施加到所述选择线和所述多条字线的电压；以及

控制逻辑，该控制逻辑被配置为在所述读取操作中控制所述地址解码器和所述电压发生器。

15.根据权利要求14所述的半导体存储器装置，其中，所述控制逻辑控制所述地址解码器和所述电压发生器，以对所述选择线施加地电压并且在对所述选择线进行放电完成之后对已选择的字线和未选择的字线施加所述地电压。

16.根据权利要求15所述的半导体存储器装置，其中，所述控制逻辑控制所述地址解码器和所述电压发生器，以在对所述选择线施加所述地电压之前对所述多条字线施加通过电压。

17.根据权利要求15所述的半导体存储器装置，其中，所述选择线包括源极选择线和漏极选择线，并且所述控制逻辑控制所述地址解码器和所述电压发生器，以首先对所述源极选择线和所述漏极选择线中的任一条施加所述地电压。

18.根据权利要求15所述的半导体存储器装置，其中，所述控制逻辑控制所述地址解码器和所述电压发生器，以从离所述源极线和所述位线中的任一条最远的字线开始依次对所述字线施加所述地电压。

19.根据权利要求15所述的半导体存储器装置，其中，所述控制逻辑控制所述地址解码器和所述电压发生器，以将所述多条字线划分为至少一个字线组并且从与所述源极线和所述位线中的任一条最靠近的字线组开始依次对所述至少一个字线组施加所述地电压。

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