CN101174469A - 在与非闪存阵列中施加读电压的方法 - Google Patents

Abstract

本发明提供一种改善闪存阵列的读干扰特性的方法。根据该方法，在具有至少一个单元串的闪存阵列中，将第一读电压电平施加到连接至串选择晶体管的栅极的串选择线和连接至接地选择晶体管的栅极的接地选择线，所述单元串中的串选择晶体管、多个存储单元和接地选择晶体管串联连接。地电压被施加到从存储单元中选择的存储单元的字线。第二读电压被施加到未选择的存储单元中的、与串选择晶体管和接地选择晶体管相邻的存储单元的字线。然后，第一读电压被施加到未选择的其它存储单元。第二读电压低于第一读电压。

Description

在与非闪存阵列中施加读电压的方法

相关专利申请的交叉引用

本申请要求于2006年10月30日在韩国知识产权局提交的韩国专利申请第10-2006-0105816号的优先权，其公开内容通过引用整体结合于此。

技术领域

本发明涉及半导体存储器件，更具体地，涉及操作NAND(与非)型闪存阵列的方法。

背景技术

闪存器件是非易失性半导体存储器件，其已在数码照相机、计算机移动电信终端存储卡等等中广泛使用。闪存器件主要可以分类为两种类型：NOR(或非)型闪存器件和NAND型闪存器件。NOR型闪存器件适用于高速编程和读操作，但是不适用于高集成密度，因为接触孔形成在每个单元晶体管的源极和漏极区域。NAND型闪存器件可以适用于高集成密度，因为多个单元晶体管串联以形成一串。

图1是传统NAND型闪存阵列100的电路图。参见图1，存储单元阵列100包括多个分别连接到位线BL0和BL1的单元串(cell string)110。每个单元串110包括串选择晶体管SST、接地选择晶体管GST、和多个串联在选择晶体管GST和SST之间的存储单元MC0到MCm。串选择晶体管SST包括连接到位线BL0的漏极和连接到串选择线SSL的栅极。接地选择晶体管GST包括连接到公共源极线CSL的源极和连接到接地选择线GSL的栅极。连接至字线WL0到WLm的存储单元MC0到MCm串联在串选择晶体管SST的源极和接地选择晶体管GST的漏极之间。

将描述在NAND型闪存阵列上执行的编程操作和读操作。首先，例如在对其执行编程操作之前，擦除存储单元阵列100的存储单元MC0到MCm以具有-1V的阈值电压。接着，通过将高编程电压Vpgm(例如18-20V)施加到所选择的存储单元MC1的字线WL1，将选择的存储单元MC1编程为具有高阈值电压，以便编程存储单元MC0到MCm。未选择的其它存储单元MC0以及MC2到MCm的阈值电压是常数。

图2是图1图解说明的NAND型闪存阵列100的读操作的时序图。参见图2，在位线预充电部分，位线BL0和BL1被预充电至预充电电压，并且将0V施加到串选择线SSL、接地选择线GSL、公共源极线CSL和所有的字线WL0到WLm。在读部分，将0V施加到所选择的存储单元MC1的字线WL1；将大于编程的存储单元的阈值电压的读电压Vread(例如4V到5V)施加到未选择的存储单元MC0和MC2到MCm的字线WL0和WL2到W1m、串选择线SSL、以及接地选择线GSL。因此，取决于是否有电流流经所选择的存储单元MC1的单元串110来确定该存储单元MC1是“导通”单元还是“截止”单元。

但是，当重复执行读操作时，存储单元的读干扰特性会使得“导通”单元被感觉为“截止”。也就是说，在读操作期间，电子会逐渐地被注入到存储单元晶体管的浮置栅极，由此，当读电压Vread被施加到“导通”存储单元的字线时，“导通”存储单元可能几乎变成“截止”存储单元。

在如图3图解说明的集成单元串110的截面，串选择线SSL、接地选择线GSL、和连接到选择晶体管SST和GST的栅极以及存储单元MC0到MCm的字线WL0到WLm都以预定间隔形成。而且，存储单元MC0到MCm具有由半导体基板和浮置栅极之间的隧穿氧化层确定的电容C_tun比由浮置栅极和控制栅极之间的电介质层确定的电容C_ONO的耦合率(coupling ratio)。该耦合率通过下式计算：

$\mathrm{Cr}=\frac{C_{\mathrm{ONO}}}{(C_{\mathrm{ONO}}+C_{\mathrm{iun}})}---\left(1\right)$

由于选择晶体管SST和GST具有与存储单元不同的外围模式(peripheralpattern)，因此使用不同制模工艺(patterning process)制造选择晶体管SST和GST。考虑到处理制模工艺，串选择线SSL和相邻字线WLm之间的距离d1以及接地选择线GSL和相邻字线WL0之间的距离d1被设置为比字线WL0到WLm之间的距离d2要长。

由此，与选择晶体管SST和GST相邻的存储单元MC0和MCm的电容C_tun(其由隧穿氧化层确定)能够小于其它存储单元MC1到MCm-1，因此，存储单元MC0和MCm可能具有大的耦合率。因此，存储单元MC0和MCm可能具有退化的读干扰特性，由此降低闪存器件的可靠性。

发明内容

根据本发明的实施例可以提供在NAND闪存阵列中施加读电压的方法。在根据本发明的一些实施例中，操作闪存阵列的方法可以包括：将地电压电平施加到对于读操作从存储单元串中选择的所选择的存储单元的字线；和在读操作期间，选择性地将读电压电平施加到未选择用于读操作的未选择存储单元的字线，其中所述读电压电平基于未选择存储单元在存储单元串中的位置而变化。

附图说明

通过结合附图详细描述本发明的示例性实施例，本发明的上述和其它方面和优点将变得更加明显，其中：

图1是传统NAND型闪存阵列的电路图；

图2是图解说明从图1图解说明的传统NAND型闪存阵列中读取信息的方法的时序图；

图3是图解说明制造图1图解说明的单元串的方法的截面视图；和

图4是图解说明从根据本发明的一些实施例的闪存阵列中读取信息的方法的时序图。

具体实施方式

现在将在下文中参照在其中示出了本发明的实施例的附图更加全面地描述本发明。但是，本发明不应当被解释为限于此处所阐述的实施例。相反，这些实施例被提供用来使得本发明公开将会彻底和完整，并且将全面地向本领域的技术人员传达本发明的范围。相同的数字始终指示相同的元件。如此处所使用的，术语“和/或”包括一个或多个相关的列出项的任意和全部的结合

此处使用的术语仅仅用于描述特定实施例的目的，并且不是试图限制本发明。如此处所使用的，单数形式“一个”和“该”也试图包括复数形式，除非上下文中另外清楚地指示。还应当理解，当在这一说明书中使用术语“包括”时，其指定存在所陈述的特征、整数、步骤、操作、元件和/或部件，但是不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、部件和/或它们的组。

应当理解，当提到一个元件“连接”或“耦合”到另一个元件时，其可以直接连接或耦合到另一个元件，或者可以存在介于其间的元件。相反，当提到一个元件“直接连接”或“直接耦合”到另一个元件时，则不存在介于其间的元件。

应当理解，尽管此处可能使用术语第一、第二等来描述各种元件，但这些元件不应当被这些术语所限制。这些术语仅仅用于将一个元件与另一个元件相区分。因此，第一元件可以称为第二元件，而不会背离本发明的示教。

除非另外定义，此处使用的所有术语(包括技术和科技术语)具有与本发明所属领域中普通技术人员通常的理解相同的意思。还应当理解，诸如那些在通常使用的字典中定义的术语应当被解释为具有与它们在说明书上下文和相关技术中的意思相一致的意思，并且不应当以理想化或过分形式化的意义来解释，除非此处特别地这样定义。

图4是图解说明根据本发明实施例的闪存阵列的读方法的时序图。将参考图4描述在图1中图解说明的存储单元阵列100的所选择的存储单元MC1上执行的读操作。在位线预充电部分，0V被施加到串选择线SSL、接地选择线GSL、公共源极线CSL和全部字线WL0到WLm。在读操作部分，第一读电压Vread1被施加到串选择线SSL和接地选择线GSL，0V的地电压VSS被施加到所选择的存储单元MC1的字线WL1。第二读电压Vread2被施加到未选择的存储单元MC0和MC2到MCm中的、与串选择线SSL和接地选择线GSL相邻的存储单元MCm和MC0的字线WLm和WL0，并且第一读电压Vread1被施加到其它存储单元MC2到MCm-1。

第一和第二读电压Vread1和Vread2高于编程的存储单元的阈值电压。第二读电压Vread2低于第一读电压Vread1。

如果所选择的存储单元MC1是“导通”单元，则预充电位线BL0的电压被流经单元串110的电流降低。如果所选择的存储单元MC1是“截止”单元，电流不流经单元串110，因此预充电位线BL0的电压保持在恒定电平。

低于第一读电压Vread1的第二读电压Vread2被施加到未选择的存储单元MC0和MC2到MCm中的、与串选择晶体管SST和接地选择晶体管GST相邻的存储单元MCm和MC0的字线WLm和WL0，由此防止电子被注入到具有大的耦合率的存储单元MC0和MCm的浮置栅极。因此，可以改善存储单元MC0和MCm的读干扰特性。

尽管此处已经具体示出和描述了根据本发明的实施例，但本领域的技术人员应当理解，在不背离如所附权利要求中限定的本发明的范围和精神的情况下，可以进行形式和细节上的各种改变。

Claims (10)

1.一种操作具有至少一个存储单元串的闪存阵列的方法，所述存储单元串中的串选择晶体管、多个存储单元、以及接地选择晶体管相互串联连接，该方法包括：

将地电压电平施加到对于读操作从存储单元串中选择的所选择的存储单元的字线；以及

在读操作期间，选择性地将读电压电平施加到对于读操作未选择的未选择存储单元的字线，其中所述读电压电平基于未选择存储单元在存储单元串中的位置而变化。

2.如权利要求1所述的方法，其中施加到存储单元串中的、与串选择晶体管和接地选择晶体管紧邻的未选择存储单元的字线的第一读电压电平小于施加到剩余的未选择存储单元的字线的第二读电压电平。

3.如权利要求2所述的方法，其中与串选择晶体管相邻的未选择存储单元晶体管的栅极和串选择晶体管的栅极之间的距离大于存储单元串中的存储单元晶体管的栅极之间的距离。

4.如权利要求2所述的方法，其中与接地选择晶体管相邻的未选择存储单元晶体管的栅极和接地选择晶体管的栅极之间的距离大于存储单元串中的存储单元晶体管的栅极之间的距离。

5.一种操作具有至少一个存储单元串的闪存阵列的方法，所述存储单元串中的串选择晶体管、多个存储单元、以及接地选择晶体管相互串联连接，该方法包括：

将地电压电平施加到对于读操作从存储单元串中选择的存储单元的字线；

选择性地将第一读电压电平施加到存储单元串中的、与串选择晶体管和接地选择晶体管紧邻的未选择存储单元的字线；以及

选择性地将第二读电压电平施加到连接至串选择晶体管的栅极的串选择线和连接至接地选择晶体管的栅极的接地选择线。

6.如权利要求5所述的方法，其中与串选择晶体管相邻的存储单元晶体管的栅极和串选择晶体管的栅极之间的距离大于位于串选择晶体管和接地选择晶体管之间的存储单元晶体管的栅极之间的距离。

7.如权利要求5所述的方法，其中与接地选择晶体管紧邻的存储单元晶体管的栅极和接地选择晶体管的栅极之间的距离大于位于串选择晶体管和接地选择晶体管之间的存储单元晶体管的栅极之间的距离。

8.如权利要求5所述的方法，其中所述第二读电压小于所述第一读电压。

9.如权利要求5所述的方法，其中在将相应的读电压施加到存储单元的字线之前，执行选择性地将第一读电压施加到串选择线和接地选择线。

10.如权利要求5所述的方法，其中在读操作之前，所述方法还包括：将连接到存储单元串的位线预充电至预充电电压电平。

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