CN109545260B - 非易失性存储器装置和对非易失性存储器装置编程的方法 - Google Patents

非易失性存储器装置和对非易失性存储器装置编程的方法 Download PDF

Info

Publication number
CN109545260B
CN109545260B CN201811105587.7A CN201811105587A CN109545260B CN 109545260 B CN109545260 B CN 109545260B CN 201811105587 A CN201811105587 A CN 201811105587A CN 109545260 B CN109545260 B CN 109545260B
Authority
CN
China
Prior art keywords
memory cell
word line
memory
programming
memory block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811105587.7A
Other languages
English (en)
Other versions
CN109545260A (zh
Inventor
曹诚敏
李承宰
李先健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180009604A external-priority patent/KR102317784B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109545260A publication Critical patent/CN109545260A/zh
Application granted granted Critical
Publication of CN109545260B publication Critical patent/CN109545260B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

提供了一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：对第一存储器单元执行第一编程操作，所述第一存储器单元位于所述第一存储器块中并且连接至相对于衬底在第一水平的第一字线；在对所述第一存储器单元执行所述第一编程操作后，对第二存储器单元执行所述第一编程操作，所述第二存储器单元位于所述第二存储器块中并且连接至所述第一水平的第二字线；以及在对所述第二存储器单元执行所述第一编程操作后，对所述第一存储器单元执行第二编程操作。

Description

非易失性存储器装置和对非易失性存储器装置编程的方法
相关申请的交叉引用
本申请要求于2018年1月25日提交至韩国知识产权局的韩国专利申请No.10-2018-0009604以及于2017年9月22日提交至美国专利及商标局的美国专利申请No.62/561,845的优先权，该申请全部内容以引用方式并入本文中。
技术领域
本发明构思涉及非易失性存储器装置和对非易失性存储器装置编程的方法。
背景技术
存储器装置可以分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置需要电力来维持所存储的数据，而非易失性存储器装置不是这样。作为非易失性存储器装置的示例的闪速存储器装置可以用于移动电话、数码相机、个人数字助理(PDA)、移动计算机装置、固定计算机装置和其他装置。为了增加闪速存储器装置的密度，浮动栅极存储器单元正被电荷俘获闪速(CTF)存储器单元替代。CTF存储器单元具有简单结构；然而，CTF存储器单元在被编程后可能会损失电荷。
发明内容
根据本发明构思的示例性实施例，提供了一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：对第一存储器单元执行第一编程操作，所述第一存储器单元位于所述第一存储器块中并且连接至相对于衬底在第一水平的第一字线；在对所述第一存储器单元执行所述第一编程操作后，对第二存储器单元执行所述第一编程操作，所述第二存储器单元位于所述第二存储器块中并且连接至所述第一水平的第二字线；以及在对所述第二存储器单元执行所述第一编程操作后，对所述第一存储器单元执行第二编程操作。
根据本发明构思的示例性实施例，提供了一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：对第一存储器单元执行第一编程操作，所述第一存储器单元位于所述第一存储器块的第一子块中并且连接至相对于衬底在第一水平的第一字线；在对所述第一存储器单元执行所述第一编程操作后，对第二存储器单元执行所述第一编程操作，所述第二存储器单元位于所述第二存储器块的第一子块中并且连接至所述第一水平的第二字线；以及在对所述第二存储器单元执行所述第一编程操作后，对所述第一存储器单元执行第二编程操作。
根据本发明构思的示例性实施例，提供了一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：对第一存储器单元执行第一编程操作，其中所述第一存储器单元连接至第一字线、第一存储器块和第一串选择线；对第二存储器单元执行所述第一编程操作，其中，所述第二存储器单元连接至第二字线、所述第二存储器块和第二串选择线；对第三存储器单元执行所述第一编程操作，所述第三存储器单元连接至所述第一字线和第三串选择线；对第四存储器单元执行所述第一编程操作，所述第四存储器单元连接至所述第二字线和第四串选择线；以及对所述第一存储器单元执行第二编程操作，其中所述第一字线和所述第二字线布置在相对于衬底的同一水平上，并且所述第一串选择线、所述第二串选择线、所述第三串选择线和所述第四串选择线布置在所述第一字线和所述第二字线之上的同一水平上。
根据本发明构思的示例性实施例，提供了一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：对所述第一存储器块的选择的字线执行第一编程操作；对所述第二存储器块的选择的字线执行所述第一编程操作，其中，对所述第二存储器块的选择的字线的第一编程操作与对所述第一存储器块的选择的字线执行的延迟操作重叠；对所述第一存储器块的选择的字线执行第二编程操作，其中，所述第二编程操作与对所述第二存储器块的选择的字线执行的延迟操作重叠；以及对所述第二存储器块的选择的字线执行所述第二编程操作。
附图说明
通过参照附图详细描述示例性实施例，本发明构思的上述以及其它特征将会更加清楚，在附图中：
图1是根据本发明构思的示例性实施例的存储器系统的框图；
图2是根据本发明构思的示例性实施例的图1的存储器装置的框图；
图3示出了根据本发明构思的示例性实施例的图2的存储器单元阵列；
图4是根据本发明构思的示例性实施例的图3的第一存储器块的等效电路图；
图5是根据本发明构思的示例性实施例的图4的第一存储器块的透视图；
图6是根据本发明构思的示例性实施例的包括第一存储器块和第二存储器块的存储器单元阵列的框图；
图7是根据本发明构思的示例性实施例的包括第一存储器块和第二存储器块的存储器装置的截面图；
图8示出了根据本发明构思的示例性实施例的图7的第一存储器块和第二存储器块的电气连接；
图9示出了根据本发明构思的示例性实施例的块交叉编程方法；
图10A示出了根据本发明构思的示例性实施例的根据图9的第一编程操作和第二编程操作中的每一个的存储器单元的阈值电压分布；
图10B示出了根据本发明构思的示例性实施例的用于形成图10A的阈值电压分布的编程方法；
图11示出了根据本发明构思的示例性实施例的根据图9的块交叉编程方法来示出偏置情况的第一曲线图和第二曲线图；
图12示出了根据本发明构思的示例性实施例的在图11的第一曲线图和第二曲线图中的每一个的延迟时段中存储器装置的沟道和隧道绝缘层之间的第一能带图和第二能带图；
图13示出了根据本发明构思的示例性实施例的存储器块在第一编程操作和第二编程操作之间的时间内的偏置情况；
图14示出了根据本发明构思的示例性实施例的块交叉编程方法；
图15是用于说明根据本发明构思的示例性实施例的对非易失性存储器装置编程的方法的流程图；
图16示出了根据本发明构思的示例性实施例的根据图15的编程方法的存储器块交叉编程方法；
图17示出了根据本发明构思的示例性实施例的第一编程操作和第二编程操作；
图18示出了根据本发明构思的示例性实施例的第一编程操作和第二编程操作；
图19示出了根据本发明构思的示例性实施例的块交叉编程方法；
图20示出了根据本发明构思的示例性实施例的、根据图19的编程方法的存储器块在第一编程操作和第二编程操作之间的时间内的偏置情况；
图21示出了根据本发明构思的示例性实施例的块交叉编程方法；
图22示出了根据本发明构思的示例性实施例的、根据图20的编程方法的存储器块在第一编程操作和第二编程操作之间的时间内的偏置情况；
图23示出了根据本发明构思的示例性实施例的块交叉编程方法；
图24示出了根据本发明构思的示例性实施例的块交叉编程方法；
图25示出了根据本发明构思的示例性实施例的包括第一存储器块和第二存储器块的存储器装置，所述第一存储器块和第二存储器块中的每一个都包括多个子块；
图26是根据本发明构思的示例性实施例的图25的第一存储器块的截面图；
图27是根据本发明构思的示例性实施例的对非易失性存储器装置编程的方法的流程图；
图28示出了根据本发明构思的示例性实施例的根据图27的编程方法的块交叉编程方法的示例；
图29示出了根据本发明构思的示例性实施例的包括具有全位线
(ABL)结构的页面缓冲器单元的存储器装置；
图30示出了根据本发明构思的示例性实施例的在图29的存储器装置中执行的块交叉编程方法的示例；
图31示出了根据本发明构思的示例性实施例的包括具有屏蔽位线(SBL)结构的页面缓冲器单元的存储器装置；
图32示出了根据本发明构思的示例性实施例的在图31的存储器装置中执行的块交叉编程方法的示例；
图33示出了根据本发明构思的示例性实施例的包括具有四重位线(QBL)结构的页面缓冲器单元的存储器装置；
图34示出了根据本发明构思的示例性实施例的在图33的存储器装置中执行的块交叉编程方法的示例；以及
图35示出了根据本发明构思的示例性实施例的固态驱动器(SSD)
系统。
具体实施方式
下文中，将参照附图详细描述本发明构思的示例性实施例。附图中相同的附图标记可以表示相同的元件，并且可以省略其多余的描述。
图1是根据本发明构思的示例性实施例的存储器系统10的框图。
参照图1，存储器系统10可以包括存储器装置100和存储器控制器200。存储器装置100可以是非易失性存储器装置并且可以体现为存储器芯片。存储器装置100可以包括存储器单元阵列110和控制逻辑130。在本发明构思的示例性实施例中，存储器系统10可以实施在包括在电子装置中的内部存储器中，例如，嵌入式通用闪速存储(UFS)存储器装置、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。在本发明构思的示例性实施例中，存储器系统10可以实施在可从电子装置拆卸的外部存储器中，例如，UFS存储器卡、紧凑型闪存(CF)卡、安全数字(SD)卡、micro-SD卡、迷你SD卡、极端数字(xD)卡或记忆棒。
存储器控制器200可以响应于来自主机HOST的读取/写入请求来读取来自存储器装置100的数据或者将数据编程至存储器装置100。例如，存储器控制器200可以通过将命令CMD、地址ADDR和控制信号CTRL提供至存储器装置100来控制对存储器装置100的编程操作、读取操作和擦除操作。此外，待编程的数据DATA和待读取的数据DATA可以在存储器控制器200和存储器装置100之间传输。
存储器单元阵列110可以包括多个存储器块，并且可以对每个存储器块独立地执行擦除操作。每个存储器块可以包括多个存储器单元。例如，所述多个存储器单元可以是多个闪速存储器单元。在下文的描述中，以所述多个存储器单元是NAND闪速存储器单元的情况来描述本发明构思的示例性实施例。在本发明构思的另一示例性实施例中，所述多个存储器单元可以是电阻性存储器单元，例如电阻性随机存取存储器(RRAM)、相变RAM(PRAM)或磁性RAM(MRAM)。
例如，当存储器装置100是电荷俘获闪速(CTF)存储器装置时，存储器装置100在第一编程操作后的一定时间中损失电荷俘获层中俘获的电荷。电荷的损失主要是由这样的电荷引起的，其被浅俘获以使得它们可以容易地从电荷俘获层逸出。另外，电荷的损失导致阈值电压漂移，这使得存储器单元的阈值电压小于初始编程的电压电平，从而使存储器装置100的可靠性劣化。由于大多数浅俘获的电荷在几毫秒内逃脱编程状态，因此电荷损失可能仅持续几毫秒。然后，存储器单元的阈值电压稳定。为了减小阈值电压漂移，可以考虑在从第一编程操作足够长时间后执行第二编程操作的方法。然而，在该情况下，由于总编程时间增加，存储器装置100的性能可能会劣化。
根据本发明构思的示例性实施例，控制逻辑130可以控制存储器单元阵列110的编程操作，使得利用块交叉编程方法将数据编程至多个存储器块。根据块交叉编程方法，可以对连接至第一存储器块的选择的字线的存储器单元执行第一编程操作。接下来，可以对连接至第二存储器块的选择的字线的存储器单元执行第一编程操作。接下来，可以对连接至第一存储器块的选择的字线的所述存储器单元执行第二编程操作。因此，相对于第一存储器块的选择的字线，由于在第一编程操作和第二编程操作之间确保了足够长的时间，所以不会发生连接到选择的字线的存储器单元的阈值电压漂移。此外，由于在对第一存储器块的选择的字线执行的第一编程操作和对该第一存储器块的选择的字线执行的第二编程操作之间对第二存储器块的选择的字线执行第一编程操作。因此，总编程时间不会增加，从而可以防止存储器装置100的性能劣化。
此外，在对第一存储器块执行第一编程操作后，控制逻辑130可以将偏置电压控制为高于地电压电平，以将其施加至第一存储器块的选择的字线。例如，偏置电压可以对应于读取电压、验证电压或页面缓冲器初始化电压。由于在完成第一编程操作后选择的字线的偏置电压电平高于地电压电平，所以在选择的字线和沟道之间存在电压差。由于电压差异，可以加速初始的电荷损失。因此，可以减小用于稳定存储器单元的阈值电压的时间。
此外，在对第一存储器块执行第二编程操作后，控制逻辑130可以将偏置电压控制为高于地电压电平，以将其施加至第一存储器块的选择的字线。例如，偏置电压可以对应于读取电压、验证电压或页面缓冲器初始化电压。在本发明构思的示例性实施例中，第一编程操作后施加至选择的字线的偏置电压的电压电平可以与第二编程操作后施加至选择的字线的偏置电压的电压电平不同。然而，本发明构思不限于此，并且第一编程操作后施加至选择的字线的偏置电压的电压电平可以与第二编程操作后施加至选择的字线的偏置电压的电压电平相同。
图2是根据本发明构思的示例性实施例的图1的存储器装置100的框图。参照图2，存储器装置100可以包括存储器单元阵列110、页面缓冲器单元120、控制逻辑130、电压发生器140以及行解码器150。存储器装置100还可以包括数据输入/输出电路或输入/输出接口。
存储器单元阵列110可以经由位线BL连接至页面缓冲器单元120，并且经由字线WL、串选择线SSL和地选择线GSL连接至行解码器150。存储器单元阵列110可以包括多个存储器块BLK1至BLKz，并且存储器块BLK1至BLKz中的每一个可以包括多个存储器单元。每个存储器单元可以存储一个或多个位。例如，每个存储器单元可以是单级单元(SLC)、多级单元(MLC)、三级单元(TLC)或四级单元(QLC)。在本发明构思的示例性实施例中，存储器块BLK1至BLKz中的一些存储器块可以是SLC块，并且其他存储器块可以是MLC块、TLC块或QLC块。随着存储在存储器单元中的位数增加，相邻编程状态之间的阈值电压差可能减小。因此，在编程处理中使用控制阈值电压的改变的技术。
页面缓冲器单元120可以包括多个页面缓冲器PB1至PBm，其中“m”是等于或大于2的整数。在本发明构思的示例性实施例中，每个页面缓冲器可以连接至一条位线(参见图29)。在本发明构思的示例性实施例中，每个页面缓冲器可以连接至一个位线组，并且包括在一个位线组中的多条位线可以共享一个页面缓冲器(参见图31和图33)。稍后将参照图29至图34描述页面缓冲器单元120的各个实施例。
控制逻辑130可以基于命令CMD、地址ADDR和控制信号CTRL输出各种控制信号以将数据写入存储器单元阵列110或者从存储器单元阵列110读取数据。因此，控制逻辑130可以控制存储器装置100中的各种操作。在本发明构思的示例性实施例中，控制逻辑130可以提供电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR以利用块交叉编程方法来对多个存储器块(例如，第一存储器块BLK1和第二存储器块BLK2)执行编程操作。
电压发生器140可以基于电压控制信号CTRL_vol生成多种类型的电压以对存储器单元阵列110执行编程操作、读取操作和擦除操作。例如，电压发生器140可以生成字线电压VWL，例如编程电压、读取电压、通过电压、擦除验证电压或编程验证电压。此外，电压发生器140还可以基于电压控制信号CTRL_vol生成串选择线电压和地选择线电压。
行解码器150可以响应于行地址X-ADDR选择存储器块BLK1至BLKz中的一个、选择所选存储器块的字线WL中的一个以及选择串选择线SSL中的一个。页面缓冲器单元120可以响应于列地址Y-ADDR选择位线BL中的一些。例如，页面缓冲器单元120可以根据操作模式作为写入驱动器或读出放大器来操作。
图3示出了根据本发明构思的示例性实施例的图2的存储器单元阵列110。参照图3，存储器单元阵列110可以包括存储器块BLK1至BLKz，并且存储器块BLK1至BLKz中的每一个可以具有三维(3D)结构。因此，存储器单元阵列110可以称为3D存储器单元阵列。
在本发明构思的示例性实施例中，3D存储器单元阵列可以包括布置在硅衬底上的有源区以及与存储器单元阵列的操作相关联的电路。电路可以与存储器单元阵列的至少一个物理水平一起单片地形成在衬底上或衬底中。术语“单片”可以指这样的结构，其中构成阵列的每个水平的各个层恰好堆叠在阵列的每个更低的水平的各个层之上。
在本发明构思的示例性实施例中，3D存储器单元阵列包括竖直NAND串，其竖直地取向以使得至少一个存储器单元位于另一个存储器单元之上。所述至少一个存储器单元可以包括电荷俘获层。在本文中以引用的方式全文并入的下列专利文献描述了这样的3D存储器阵列的构造，其中所述3D存储器阵列配置为多个水平，并且在各水平之间共享字线和/或位线：美国专利申请号7,679,133；美国专利申请号8,553,466；美国专利申请号8,654,587；美国专利申请号8,559,235；以及美国专利公开号2011/0233648。
图4是示出根据本发明构思的示例性实施例的图3的第一存储器块BLK1的等效电路图。
参照图4，第一存储器块BLK1可以包括NAND串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33、字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8、位线BL1、BL2和BL3、地选择线GSL1、GSL2和GSL3、串选择线SSL1、SSL2和SSL3以及共源极线CSL。每个NAND串(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储器单元MC和地选择晶体管GST。
图5是根据本发明构思的示例性实施例的图4的第一存储器块BLK1的透视图。
参照图5，第一存储器块BLK1垂直于衬底SUB形成。在第一方向上延伸的共源极线CSL设置在衬底SUB上。绝缘膜IL设置在相邻的共源极线CSL之间的衬底SUB的区域中，并且绝缘膜IL在第二方向上以一定距离彼此间隔开。在第二方向上穿过绝缘膜IL的支柱P设置在相邻的共源极线CSL之间的衬底SUB的区域中。例如，每个支柱P的表层S可以包括具有第一类型(例如，p型)的硅材料，并且可以用作沟道区域。每个支柱P的内层I可以包括例如氧化硅的绝缘材料或气隙。
沿着相邻共源极线CSL之间的区域中的绝缘膜IL、支柱P和衬底SUB的暴露表面布置电荷存储层CS。电荷存储层CS可以包括隧道绝缘层、电荷俘获层和阻挡绝缘层。此外，例如地选择线GSL和串选择线SSL以及字线WL1至WL8的栅电极GE设置在两个相邻的共源极线CSL之间的区域中的电荷存储层CS的暴露表面上。漏极触点DR分别设置在支柱P上。在第三方向上延伸并且在第一方向上以一定距离彼此间隔布置的位线BL1至BL3设置在漏极触点DR上。
图6是根据本发明构思的示例性实施例的包括第一存储器块BLKa和第二存储器块BLKb的存储器单元阵列110的框图。
参照图6，第一存储器块BLKa和第二存储器块BLKb可以独立地执行擦除操作。在本发明构思的示例性实施例中，第一存储器块BLKa可以连接至第一块晶体管TRa，并且第二存储器块BLKb可以连接至第二块晶体管TRb。可以根据第一块字线BLKWLa的电压电平驱动第一块晶体管TRa，并且可以根据第二块字线BLKWLb的电压电平驱动第二块晶体管TRb。
行解码器150可以包括第一驱动器DRVa和第二驱动器DRVb以及第一块晶体管TRa和第二块晶体管TRb。每个第一块晶体管TRa可以经由多条字线WLa连接至第一存储器块BLKa，并且每个第二块晶体管TRb可以经由多条字线WLb连接到第二存储器块BLKb。第一驱动器DRVa和第二驱动器DRVb可以响应于行地址X-ADDR将从电压发生器140中接收的字线电压VWL施加至字线WLa和WLb中的每一个。
图7是根据本发明构思的示例性实施例的包括第一存储器块BLKa和第二存储器块BLKb的存储器装置100的截面图。图8示出了根据本发明构思的示例性实施例的图7的第一存储器块BLKa和第二存储器块BLKb的电气连接。
参照图7和图8，第一存储器块BLKa可以连接至竖直堆叠在衬底SUB上方的字线WL1a、WL2a、WL3a、WL4a、WL5a、WL6a、WL7a和WL8a，并且布置在同一水平上的字线WL1a至WL8a可以彼此电连接。第二存储器块BLKb可以连接至竖直堆叠在衬底SUB上方的字线WL1b、WL2b、WL3b、WL4b、WL5b、WL6b、WL7b和WL8b，并且布置在同一水平上的字线WL1b至WL8b可以彼此电连接。可替代地，连接至第一存储器块BLKa的字线WL1a和连接至第二存储器块BLKb的字线WL1b虽然布置在同一水平上，但是可以不彼此连接并且可以接收不同的电压。在下面的描述中，参照第一存储器块BLKa和第二存储器块BLKb的示例描述根据各种实施例的编程方法。
在图7中，第一存储器块BLKa的字线WL1a至WL8a连接至第一串选择线SSL1a、第二串选择线SSL2a、第三串选择线SSL3a和第四串选择线SSL4a以及第一地选择线GSL1a和第二地选择线GSL2a。在图7中，第二存储器块BLKb的字线WL1b至WL8b连接至第一串选择线SSL1b、第二串选择线SSL2b、第三串选择线SSL3b和第四串选择线SSL4b以及第一地选择线GSL1b和第二地选择线GSL2b。在图8中，第一存储器块BLKa的串选择线SSL1a至SSL4a和第二存储器块BLKb的串选择线SSL1b至SSL4b连接至第一位线BL1。
图9示出了根据本发明构思的示例性实施例的块交叉编程方法。
参照图9，在根据比较示例的通常的编程方法中，当对第一输入数据Din1执行编程操作时，可以选择作为多个存储器块中的一个的第一存储器块BLKa，并且可以对第一存储器块BLKa执行第一编程序列91。第一编程序列91可以包括顺序执行的第一编程操作(PGM1)91a、延迟91b和第二编程操作(PGM2)91c。当完成对第一输入数据Din1执行的编程操作时，可以对第二输入数据Din2执行编程操作。在该情况下，可以选择作为各个存储器块中的另一个的第二存储器块BLKb，并且可以对第二存储器块BLKb执行第二编程序列92。第二编程序列92可以包括顺序执行的第一编程操作92a、延迟92b和第二编程操作92c。
然而，在根据本发明构思的示例性实施例的块交叉编程方法中，当对第一输入数据Din1执行编程操作时，可以选择存储器块中的至少两个存储器块(例如，第一存储器块BLKa和第二存储器块BLKb)，并且可以对所选择的第一存储器块BLKa和第二存储器块BLKb交替地执行编程操作。该编程方法可以称为“块交叉编程方法”或“大型块编程方法”。
例如，可以对第一存储器块BLKa的选择的字线执行第一编程操作93a，然后，可以对第一存储器块BLKa的选择的字线执行伪页面缓冲器初始化操作93b。伪页面缓冲器初始化操作93b可以是将具有比地电压电平高的电压电平的偏置电压施加到选择的字线和未选择的字线的操作。伪页面缓冲器初始化操作93b可以称为伪读取操作。接下来，可以对第二存储器块BLKb的选择的字线执行第一编程操作94a，然后，可以对第二存储器块BLKb的选择的字线执行伪页面缓冲器初始化操作94b。在该情况下，在对第二存储器块BLKb的选择的字线执行第一编程操作94a和伪页面缓冲器初始化操作94b的同时，可以对第一存储器块BLKa的选择的字线执行延迟93c。
接下来，可以对第一存储器块BLKa的选择的字线执行第二编程操作93d。在该情况下，当对第一存储器块BLKa的选择的字线执行第二编程操作93d时，可以对第二存储器块BLKb的选择的字线执行延迟94c。接下来，可以对第二存储器块BLKb的选择的字线执行第二编程操作94d。这样，在对第二存储器块BLKb的选择的字线执行第一编程操作94a和第二编程操作94d之间的时间内，可以对第二存储器块BLKb的选择的字线执行伪页面缓冲器初始化操作94b和延迟94c。可以以与伪页面缓冲器初始化操作93b基本相似的方式执行伪页面缓冲器初始化操作94b。
在本发明构思的示例性实施例中，第一输入数据Din1的大小可以对应于与连接至一个MAT或平面、一条串选择线和一条字线的位线的数量相对应的数据。例如，当连接至一条字线的位线为16KB时，第一输入数据Din1可以包括输入至16KB的位线的16KB数据。
图10A示出了根据本发明构思的示例性实施例的根据图9的第一编程操作和第二编程操作中的每一个的存储器单元的阈值电压分布。图10B示出了根据本发明构思的示例性实施例的用于形成图10A的阈值电压分布的编程方法。
参照图10A，水平轴表示存储器单元阈值电压Vth，并且竖直轴表示存储器单元的数量。处于擦除状态101的存储器单元可以通过第一程序循环Loop1编程到第一初级编程状态102a。处于第一初级编程状态102a的存储器单元可以通过第二程序循环Loop2编程到第二初级编程状态102b。处于第二初级编程状态102b的存储器单元可以通过第三程序循环Loop3编程到第三初级编程状态102c。编程到第三初级编程状态102c的存储器单元可以通过第四程序循环Loop4编程到第四初级编程状态102d。处于第四初级编程状态102d的存储器单元可以通过第五程序循环Loop5编程到目标编程状态102e。
参照图10B，水平轴表示时间，并且竖直轴表示字线电压。存储器装置可以执行多个程序循环，以将存储器单元编程为具有至少一个擦除状态和至少一个编程状态。在本发明构思的示例性实施例中，程序循环可以包括第一程序循环Loop1至第五程序循环Loop5，并且第一程序循环Loop1至第四程序循环Loop4中的每一个可以包括用于施加编程脉冲Vpgm1至Vpgm4的编程步骤和用于施加验证电压Vvfy的验证步骤。在第一程序循环Loop1中，第一编程脉冲Vpgm1可以施加至选择的字线，然后，验证电压Vvfy可以施加至选择的字线。在第二程序循环Loop2中，为了对除程序通过的存储器单元之外的存储器单元编程，将比第一编程脉冲Vpgm1高出编程电压增量ΔVpgm的第二编程脉冲Vpgm2施加到选择的字线，然后，可以将验证电压Vvfy施加到选择的字线。第一编程操作期间验证电压Vvfy的电压电平可以低于第二编程操作期间验证电压Vvfy的电压电平。
在本发明构思的示例性实施例中，在第五程序循环Loop5中，可以将第五编程脉冲Vpgm5施加到选择的字线，并且可以省略验证步骤。在该情况下，如图11的第二曲线图112所示，可以在第五程序循环Loop5后执行伪时段DMY中的操作。在伪时段DMY中，可以将具有比地电压电平高的电压电平的偏置电压施加至选择的字线。在本发明构思的示例性实施例中，第五程序循环Loop5可以包括验证步骤。在该情况下，由于验证电压Vvfy施加至选择的字线，因此可以在选择的字线和沟道之间存在电压差。因此，可以在第五程序循环Loop5后加速电荷的初始损失，因此，可以减少稳定存储器单元的阈值电压所需的时间。
图11示出了根据本发明构思的示例性实施例的根据图9的块交叉编程方法来示出偏置情况的第一曲线图111和第二曲线图112。图12示出了根据本发明构思的示例性实施例的在图11的第一曲线图111和第二曲线图112中的每一个的延迟时段中存储器装置的沟道CH和隧道绝缘层TL之间的第一能带图121和第二能带图122。
第一曲线图111对应于根据比较示例的通常的编程方法，并且按照时间示出了选择的字线111a、未选择的字线111b和沟道111c的电压。编程时段PGM和恢复时段RCY可以对应于例如图9的第一编程操作91a，并且延迟时段DLY可以对应于例如图9的延迟91b。在编程时段PGM中，编程电压VPGM施加至选择的字线111a，禁止电压VIHB施加至未选择的字线111b，因此，沟道111c由于沟道升压而具有与禁止电压VIHB对应的电压电平。在恢复时段RCY，施加至选择的字线111a和未选择的字线111b的电压降低到恢复电压VRCY。因此，沟道111c具有与恢复电压VRCY对应的电压电平。由此，在延迟时段中，选择的字线111a、未选择的字线111b和沟道111c之间的电压差VD对应于约0V。
这样，根据通常的编程方法，由于选择的字线111a、未选择的字线111b和沟道111c之间的电压差VD很小，并且关于第一存储器块BLKa的第一编程操作和第二编程操作之间的延迟时段DLY相对较短，因此，在第一能带图121中，隧道绝缘层TL的倾斜度可能相对较低。此外，在第一能带图121中，等于或大于沟道CH的费米能级Ef的空的沟道陷阱ECT的数量可以比等于或小于费米能级Ef的被填充的沟道陷阱FCT的数量大。
第二曲线图112对应于根据本发明构思的示例性实施例的块交叉编程方法，并且按照时间示出了选择的字线112a、未选择的字线112b和沟道112c的电压。在预脉冲时段PRE中，第一偏置电压V1被施加到选择的字线112a和未选择的字线112b，并且沟道112c可以维持0V。在伪时段DMY中，低于第一偏置电压V1的第二偏置电压V2被施加到选择的字线112a，并且第一偏置电压V1持续施加到未选择的字线112b，因此，沟道112c可以维持0V。在恢复时段RCY中，施加到选择的字线112a和未选择的字线112b的电压降低到恢复电压VRCY，从而将沟道112c的电压降低一定水平，然后，沟道112c的电压再次维持在0V。由此，在延迟时段，选择的字线112a、未选择的字线112b和沟道112c之间的电压差VD变得大于0V。
这样，根据本发明构思的块交叉编程方法，由于选择的字线112a、未选择的字线112b和沟道112c之间的电压差VD相对较大，并且关于第一存储器块BLKa的第一编程操作和第二编程操作之间的延迟时段DLY相对较长，因此，在第二能带图122中，隧道绝缘层TL的倾斜度可以大于第一能带图121中隧道绝缘层TL的倾斜度。此外，在第二能带图122中，等于或小于沟道CH的费米能级Ef的被填充的沟道陷阱FCT的数量可以比第一能带图121中的多。如上所述的沟道陷阱状态可以与执行读取操作时的沟道陷阱状态相同。
图13示出了根据本发明构思的示例性实施例的存储器块在第一编程操作和第二编程操作之间的时间内的偏置情况。
参照图13，第一时间t1和第二时间t2之间的第一时段131可以对应于例如图11的预脉冲时段PRE。第二时间t2和第三时间t3之间的第二时段132可以对应于例如图11的伪时段DMY。此外，第一时段131和第二时段132可以与例如对图9的第一存储器块BLKa执行伪页面缓冲器初始化93b的时间段对应。第三时间t3后的第三时段133可以与例如图11的恢复时段RCY和延迟时段DLY对应。此外，第三时段133可以例如与图9的第一存储器块BLKa的用于延迟93c的时间段对应。
在第一时段131中，将第一偏置电压V1施加到选择的串选择线SSL_sel、选择的地选择线GSL_sel、未选择的串选择线SSL_unsel、未选择的地选择线GSL_unsel、选择的字线WL_sel以及未选择的字线WL_unsel。仍然在第一时段131中，将地电压GND施加到位线BL和共源极线CSL。在第二时段132中，将低于第一偏置电压V1的第二偏置电压V2施加到选择的字线WL_sel，并且将地电压GND施加到未选择的串选择线SSL_unsel和未选择的地选择线GSL_unsel。在第三时段133中，将地电压GND施加到选择的串选择线SSL_sel和选择的地选择线GSL_sel，并且将恢复电压VRCY施加到选择的字线WL_sel和未选择的字线WL_unsel。
图14示出了根据本发明构思的示例性实施例的块交叉编程方法。根据本实施例的块交叉编程方法对应于图9的块交叉编程方法，并且可以将以上参照图9至图13的描述应用到本实施例中。
参照图14，当对第一输入数据Din1执行编程操作时，可以交替地对第一存储器块BLKa和第二存储器块BLKb执行编程操作。例如，在对第一存储器块BLKa执行第二编程操作141d后，可以对第一存储器块BLKa执行伪页面缓冲器初始化操作141e，并且在对第二存储器块BLKb执行第二编程操作142d后，可以对第二存储器块BLKb执行伪页面缓冲器初始化操作142e。在本发明构思的示例性实施例中，在伪页面缓冲器初始化操作141b和142b期间施加至字线的恢复电压和在伪页面缓冲器初始化操作141e和142e期间施加至字线的恢复电压可以彼此不同。在本发明构思的示例性实施例中，用于伪页面缓冲器初始化操作141b和142b的恢复时间和用于伪页面缓冲器初始化操作141e和142e的恢复时间可以彼此不同。
图15是用于说明根据本发明构思的示例性实施例的对非易失性存储器装置编程的方法的流程图。图16示出了根据本发明构思的示例性实施例的根据图15的编程方法的存储器块交叉编程方法。在本实施例中，通过关于存储器块的块交叉编程方法来执行编程操作的方法可以包括例如在图2的存储器装置100中以时间序列方法执行的操作。以上参照图1至图14提供的描述可以应用到本实施例中。
在操作S110中，对布置在第一存储器块BLKa中并且连接至第一字线的第一存储器单元执行第一编程操作。在操作S120中，对布置在第二存储器块BLKb中并且连接至第二字线的第二存储器单元执行第一编程操作。在该情况下，第二字线可以布置在与第一字线相同的水平上，第一字线和第二字线彼此可以不电连接，并且第一字线和第二字线可以对应于例如图16中的WL1。在操作S130中，对布置在第一存储器块BLKa中并且连接至第一字线的第一存储器单元执行第二编程操作。在操作S140中，对布置在第二存储器块BLKb中并且连接至第二字线的第二存储器单元执行第二编程操作。
在本发明构思的示例性实施例中，还可以在操作S120和操作S130之间提供对布置在第一存储器块BLKa中并且连接至第三字线的第三存储器单元执行第一编程操作的操作和对布置在第二存储器块BLKb中并且连接至第四字线的第四存储器单元执行第一编程操作的操作。在该情况下，第三字线和第四字线可以布置在相同水平上，可以与第一字线和第二字线竖直地相邻，并且可以都对应于图16的WL2。
在本发明构思的示例性实施例中，还可以在操作S140后提供对布置在第一存储器块BLKa中并且连接至第五字线的第五存储器单元执行第一编程操作的操作和对布置在第二存储器块BLKb中并且连接至第六字线的第六存储器单元执行第一编程操作的操作。接下来，还可以提供对布置在第一存储器块BLKa中并且连接至第三字线的第三存储器单元执行第二编程操作的操作和对布置在第二存储器块BLKb中并且连接至第四字线的第四存储器单元执行第二编程操作的操作。在该情况下，第五字线和第六字线可以布置在相同水平上，可以与第三字线和第四字线竖直地相邻，并且可以都对应于图16的WL3。
图17示出了根据本发明构思的示例性实施例的第一编程操作PGM1a和第二编程操作PGM2a。图17示出的包括第一编程操作PGM1a和第二编程操作PGM2a的编程方法可以被称为影子(shadow)编程方法。虽然图17示出了关于MLC的第一编程操作PGM1a和第二编程操作PGM2a的示例，但是图17所述的方法同样可以应用到TLC或QLC中。
第一编程操作PGM1a可以将处于擦除状态中的存储器单元编程为M个编程状态中的一个(例如，P0)，其中M是等于或大于2的整数。可以根据外围存储器单元的编程操作通过耦合或干扰将初始程序分布171改变为程序分布171'。第二编程操作PGM2a可以将对其执行第一编程操作PGM1a的存储器单元编程为N个编程状态(例如,P1、P2和P3)中的一个，其中，N是大于M的整数。可以根据外围存储器单元的编程操作通过耦合或干扰将初始程序分布172改变为程序分布172'。
图18示出了根据本发明构思的示例性实施例的第一编程操作PGM1b和第二编程操作PGM2b。图18示出的包括第一编程操作PGM1b和第二编程操作PGM2b的编程方法可以被称为重新编程方法。虽然图18示出了关于MLC的第一编程操作和第二编程操作的示例，但是图18所述的方法同样可以应用到TLC或QLC中。
第一编程操作PGM1b可以将处于擦除状态中的存储器单元编程为N个编程状态中的一个，其中N是等于或大于2的整数。可以根据外围存储器单元的编程操作通过耦合或干扰将初始程序分布181改变为程序分布181'。第二编程操作PGM2b可以将对其执行第一编程操作PGM1b的存储器单元编程为N个编程状态中的一个。可以根据外围存储器单元的编程操作通过耦合或干扰将初始程序分布182改变为程序分布182'。
图19示出了根据本发明构思的示例性实施例的块交叉编程方法。
参照图19，本实施例可以对应于第一加扰方法，并且可以是从上到下(T2B)编程方法，其按照从与位线相邻的存储器单元到与共源极线相邻的存储器单元的顺序执行编程。在该情况下，为了便于说明，相同的附图标记被分配给布置在相同水平上的字线，但是在布置在相同水平上的字线中，连接到第一存储器块BLKa的字线和连接到第二存储器块BLKb的字线彼此可以不电连接。例如，如图8所示，字线WL1a至WL8a以及第一串选择线至第四串选择线SSL1a、SSL2a、SSL3a和SSL4a可以连接至第一存储器块BLKa，并且字线WL1b至WL8b以及第一串选择线至第四串选择线SSL1b、SSL2b、SSL3b和SSL4b可以连接至第二存储器块BLKb。
根据本实施例，可以对连接至第八字线WL8和第一串选择线SSL1a的存储器单元(1)、连接至第八字线WL8和第一串选择线SSL1b的存储器单元(2)、连接到第八字线WL8和第二串选择线SSL2a的存储器单元(3)、连接至第八字线WL8和第二串选择线SSL2b的存储器单元(4)、连接至第八字线WL8和第三串选择线SSL3a的存储器单元(5)、连接至第八字线WL8和第三串选择线SSL3b的存储器单元(6)、连接至第八字线WL8和第四串选择线SSL4a的存储器单元(7)以及连接至第八字线WL8和第四串选择线SSL4b的存储器单元(8)顺序地执行第一编程操作PGM1。
接下来，可以对连接至第七字线WL7和第一串选择线SSL1a的存储器单元(9)、连接至第七字线WL7和第一串选择线SSL1b的存储器单元(10)、连接到第七字线WL7和第二串选择线SSL2a的存储器单元(11)、连接至第七字线WL7和第二串选择线SSL2b的存储器单元(12)、连接至第七字线WL7和第三串选择线SSL3a的存储器单元(13)、连接至第七字线WL7和第三串选择线SSL3b的存储器单元(14)、连接至第七字线WL7和第四串选择线SSL4a的存储器单元(15)以及连接至第七字线WL7和第四串选择线SSL4b的存储器单元(16)顺序地执行第一编程操作PGM1。
接下来，可以对连接至第八字线WL8和第一串选择线SSL1a的存储器单元(17)、连接至第八字线WL8和第一串选择线SSL1b的存储器单元(18)、连接到第八字线WL8和第二串选择线SSL2a的存储器单元(19)、连接至第八字线WL8和第二串选择线SSL2b的存储器单元(20)、连接至第八字线WL8和第三串选择线SSL3a的存储器单元(21)、连接至第八字线WL8和第三串选择线SSL3b的存储器单元(22)、连接至第八字线WL8和第四串选择线SSL4a的存储器单元(23)以及连接至第八字线WL8和第四串选择线SSL4b的存储器单元(24)顺序地执行第二编程操作PGM2。
这样，根据本实施例，在对连接至第八字线WL8和第一串选择线SSL1a的存储器单元执行第二编程操作PGM2之前，对连接至第七字线WL7和第四串选择线SSL4b的存储器单元执行第一编程操作PGM1。因此，连接至第八字线WL8和第一串选择线SSL1a的存储器单元可以在第一编程操作PGM1后将字线和沟道之间的电压差维持足够长的时间。因此，由于验证操作期间单元串的沟道俘获状态和读取操作期间单元串的沟道俘获状态相同，所以可以改善存储器装置的分布。此外，由于第一编程操作PGM1和第二编程操作PGM2之间的时间延长，所以由于浅俘获造成的影响可以减小。
图20示出了根据本发明构思的示例性实施例的、根据图19的编程方法的存储器块在第一编程操作和第二编程操作之间的时间内的偏置情况。
参照图20，根据本实施例的偏置情况可以与图13的偏置情况的修改示例对应，并且参照图13提供的描述可以应用到本实施例中。根据本实施例，选择的字线WLn、除了选择的字线WLn之外的上部未选择的字线WLn-2至WLk、以及下部未选择的字线WL1至WLn-3的偏置情况可以彼此不同。例如，WLk可以对应于最上部字线，并且WL1可以对应于最下部字线。
在第一时段201中，第一偏置电压V1可以施加至选择的字线WLn和除了选择的字线WLn之外的上部未选择的字线WLn-2至WLk，并且比第一偏置电压V1低的第三偏置电压V3可以施加至下部未选择的字线WL1至WLn-3。在第二时段202中，比第一偏置电压V1低的第二偏置电压V2可以施加至选择的字线WLn，第一偏置电压V1可以持续施加至除了选择的字线WLn之外的上部未选择的字线WLn-2至WLk，并且第三偏置电压V3可以持续施加至下部未选择的字线WL1至WLn-3。在第三时段203中，恢复电压VRCY可以施加至选择的字线WLn、除了选择的字线WLn之外的上部未选择的字线WLn-2至WLk、和下部未选择的字线WL1至WLn-3。
图21示出了根据本发明构思的示例性实施例的块交叉编程方法。参照图21，根据本实施例的编程方法可以对应于图19的T2B编程方法的修改示例，即，按照从与共源极线相邻的存储器单元到与位线相邻的存储器单元的次序执行编程的从下到上(B2T)编程方法。
根据本实施例，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第一字线WL1的存储器单元顺序地执行第一编程操作PGM1。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第二字线WL2的存储器单元顺序地执行第一编程操作PGM1。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第一字线WL1的存储器单元顺序地执行第二编程操作PGM2。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第三字线WL3的存储器单元顺序地执行第一编程操作PGM1。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第二字线WL2的存储器单元顺序地执行第二编程操作PGM2。编程操作的顺序可以根据图21中的编号1至40得到。
这样，根据本实施例，在对连接到第一字线WL1和第一串选择线SSL1a的存储器单元执行第二编程操作PGM2之前，通过对连接到第二字线WL2和第四串选择线SSL4a的存储器单元执行第一编程操作PGM1，连接到第一字线WL1和第一串选择线SSL1a的存储器单元可以在第一编程操作PGM1后将该字线和沟道之间的电压差维持足够长的时间。
图22示出了根据本发明构思的示例性实施例的、根据图20的编程方法的存储器块在第一编程操作和第二编程操作之间的时间内的偏置情况。
参照图22，根据本实施例的偏置情况可以与图20的偏置情况的修改示例对应，并且参照图20提供的描述可以应用到本实施例中。根据本实施例，选择的字线WLn、除了选择的字线WLn之外的下部未选择的字线WL1至WLn+2、以及上部未选择的字线WLn+3至WLk的偏置情况可以彼此不同。
在第一时段221中，第一偏置电压V1可以施加至选择的字线WLn和除了选择的字线WLn之外的下部未选择的字线WL1至WLn+2，并且比第一偏置电压V1低的第三偏置电压V3可以施加至上部未选择的字线WLn+3至WLk。在第二时段222中，比第一偏置电压V1低的第二偏置电压V2可以施加至选择的字线WLn，第一偏置电压V1可以持续施加至除了选择的字线WLn之外的下部未选择的字线WL1至WLn+2，并且第三偏置电压V3可以持续施加至上部未选择的字线WLn+3至WLk。在第三时段223中，恢复电压VRCY可以施加至选择的字线WLn、除了选择的字线WLn之外的下部未选择的字线WL1至WLn+2、和上部未选择的字线WLn+3至WLk。
图23示出了根据本发明构思的示例性实施例的块交叉编程方法。
参照图23，本实施例可以对应于第二加扰方法，并且可以是T2B编程方法，其按照从与位线相邻的存储器单元到与共源极线相邻的存储器单元的次序执行编程。根据本实施例的编程方法可以应用到B2T编程方法中。
根据本实施例，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第八字线WL8的存储器单元(例如，1至8)顺序地执行第一编程操作PGM1。接下来，可以对连接到第七字线WL7和第一串选择线SSL1a的存储器单元(例如，9)以及连接到第七字线WL7和第一串选择线SSL1b的存储器单元(例如，10)顺序地执行第一编程操作PGM1。接下来，可以对连接到第八字线WL8和第一串选择线SSL1a的存储器单元(例如，11)以及连接到第八字线WL8和第一串选择线SSL1b的存储器单元(例如，12)顺序地执行第二编程操作PGM2。
接下来，可以对连接到第七字线WL7和第二串选择线SSL2a的存储器单元(例如，13)以及连接到第七字线WL7和第二串选择线SSL2b的存储器单元(例如，14)顺序地执行第一编程操作PGM1。接下来，可以对连接到第八字线WL8和第二串选择线SSL2a的存储器单元(例如，15)以及连接到第八字线WL8和第二串选择线SSL2b的存储器单元(例如，16)顺序地执行第二编程操作PGM2。
这样，当通过第二加扰方法执行编程操作时，在对连接至第七字线WL7和第一串选择线SSL1b的存储器单元执行第一编程操作PGM1(其编程次序为10)后，对连接至第八字线WL8和第一串选择线SSL1a的存储器单元执行第二编程操作PGM2。因此，对于QLC，数据输入缓冲器所具有的页面数量为40(＝10*4)。当通过图19的第一加扰方法执行编程操作时，在对连接至第七字线WL7和第四串选择线SSL4b的存储器单元执行第一编程操作PGM1(其编程次序为16)后，对连接至第八字线WL8和第四串选择线SSL4a的存储器单元执行第二编程操作PGM2，对于QLC，数据输入缓冲器所具有的页面数量为64(＝16*4)。
图24示出了根据本发明构思的示例性实施例的块交叉编程方法。
参照图24，本实施例可以与图19的编程方法的修改示例对应，并且根据本实施例，可以通过块交叉编程方法对第一存储器块BLKa、第二存储器块BLKb和第三存储器块BLKc执行编程。根据本实施例的编程方法可以应用到B2T编程方法中。在本发明构思的示例性实施例中，可以通过块交叉编程方法对四个或更多个存储器块执行编程。
根据本实施例，可以通过块交叉编程方法对第一存储器块BLKa至第三存储器块BLKc的连接到第八字线WL8的存储器单元顺序地执行第一编程操作PGM1(例如，1至12)。接下来，可以通过块交叉编程方法对第一存储器块BLKa至第三存储器块BLKc的连接到第七字线WL7的存储器单元顺序地执行第一编程操作PGM1(例如，13至24)。接下来，可以通过块交叉编程方法对第一存储器块BLKa至第三存储器块BLKc的连接到第八字线WL8的存储器单元顺序地执行第二编程操作PGM2(例如，25至36)。接下来，可以通过块交叉编程方法对第一存储器块BLKa至第三存储器块BLKc的连接到第六字线WL6的存储器单元顺序地执行第一编程操作PGM1(例如，37至48)。接下来，可以通过块交叉编程方法对第一存储器块BLKa至第三存储器块BLKc的连接到第七字线WL7的存储器单元顺序地执行第二编程操作PGM2(例如，49至60)。
图25示出了根据本发明构思的示例性实施例的包括第一存储器块BLKa′和第二存储器块BLKb′的存储器装置100′，所述第一存储器块BLKa′和第二存储器块BLKb′中的每一个都包括多个子块。
参照图25，存储器装置100′可以包括第一存储器块BLKa′和第二存储器块BLKb′。第一存储器块BLKa′可以包括第一子块SUB_BLKa1和第二子块SUB_BLKa2，并且第二存储器块BLKb′可以包括第一子块SUB_BLKb1和第二子块SUB_BLKb2。
图26是根据本发明构思的示例性实施例的图25的第一存储器块BLKa′的截面图。
参照图25和图26，为了防止沟道孔的直径从第一存储器块BLKa'的上部到下部减小，可以执行用于形成沟道孔的蚀刻工艺至少两次。在衬底SUB上形成第一子块SUB_BLKa1后，执行第一蚀刻工艺，随后，可以在第一子块SUB_BLKa1上形成第二子块SUB_BLKa2，并且可以对第二子块SUB_BLKa2执行第二蚀刻工艺。
第一子块SUB_BLKa1可以包括第二方向上交替布置的栅电极261和绝缘层262。第二子块SUB_BLKa2可以包括第二方向上交替布置的栅电极263和绝缘层264。根据本发明构思的示例性实施例，可以在第一子块SUB_BLKa1和第二子块SUB_BLKa2之间布置结构间层265。此外，沟道结构26可包括沟道267、围绕沟道267的外壁的介电结构268和布置在沟道267中的沟道掩埋膜图案266。在该情况下，形成在第二子块SUB_BLKa2中的沟道孔的上直径w2可以大于形成在第一子块SUB_BLKa1中的沟道孔的下直径w1。
图27是根据本发明构思的示例性实施例的对非易失性存储器装置编程的方法的流程图。
本实施例可以对应于图15的修改示例，并且可以包括例如用时间序列方法在图25的存储器装置100′中执行的操作。在操作S210中，对布置在第一存储器块BLKa′的第一子块SUB_BLKa1中并且连接至第一字线的存储器单元执行第一编程操作。在操作S220中，对布置在第二存储器块BLKb′的第一子块SUB_BLKb1中并且连接至第二字线的存储器单元执行第一编程操作。在操作S230中，对布置在第一存储器块BLKa′的第一子块SUB_BLKa1中并且连接至第一字线的存储器单元执行第二编程操作。
图28示出了根据本发明构思的示例性实施例的根据图27的编程方法的块交叉编程方法的示例。
参照图25和图28，可以通过B2T方法对第一存储器块BLKa'的第一子块SUB_BLKa1和第二存储器块BLKb'的第一子块SUB_BLKb1执行编程，并且可以通过T2B方法对第一存储器块BLKa'的第二子块SUB_BLKa2和第二存储器块BLKb'的第二子块SUB_BLKb2执行编程。
在本发明构思的示例性实施例中，可以通过块交叉编程方法对第一子块SUB_BLKa1和SUB_BLKb1的连接到第五字线WL5的存储器单元顺序地执行第一编程操作PGM1(例如，1至8)。接下来，可以通过块交叉编程方法对第一子块SUB_BLKa1和SUB_BLKb1的连接到第六字线WL6的存储器单元顺序地执行第一编程操作PGM1(例如，9至16)。接下来，可以通过块交叉编程方法对第一子块SUB_BLKa1和SUB_BLKb1的连接到第五字线WL5的存储器单元顺序地执行第二编程操作PGM2(例如，17至24)。
在本发明构思的示例性实施例中，可以通过块交叉编程方法对第二子块SUB_BLKa2和SUB_BLKb2的连接到第四字线WL4的存储器单元顺序地执行第一编程操作PGM1(例如，1至8)。接下来，可以通过块交叉编程方法对第二子块SUB_BLKa2和SUB_BLKb2的连接到第三字线WL3的存储器单元顺序地执行第一编程操作PGM1(例如，9至16)。接下来，可以通过块交叉编程方法对第二子块SUB_BLKa2和SUB_BLKb2的连接到第四字线WL4的存储器单元顺序地执行第二编程操作PGM2(例如，17至24)。
然而，本发明构思不限于此，并且，在示例性实施例中，可以通过T2B方法对第一子块SUB_BLKa1和SUB_BLKb1以及第二子块SUB_BLKa2和SUB_BLKb2两者执行编程。在本发明构思的另一示例性实施例中，可以通过B2T方法对第一子块SUB_BLKa1和SUB_BLKb1以及第二子块SUB_BLKa2和SUB_BLKb2两者执行编程。此外，虽然图28示出了根据第一加扰方法的编程方法，但是可以通过图23示出的第二加扰方法对存储器装置100′执行编程。
图29示出了根据本发明构思的示例性实施例的包括具有全位线(ABL)结构的页面缓冲器单元120a的存储器装置100a。
参照图29，存储器单元阵列110a可以连接至位线BL1至BL_2i，其中i是等于或大于3的整数。页面缓冲器单元120a可以包括页面缓冲器121a至126a。位线BL1至BL_2i中的每一条可以连接至一个页面缓冲器，因此，页面缓冲器单元120a可以称为ABL结构的页面缓冲器。根据本实施例，可以同时对连接至同一字线和同一串选择线的存储器单元执行编程操作。
图30示出了根据本发明构思的示例性实施例的在图29的存储器装置100a中执行的块交叉编程方法的示例。
参照图30，包括在第一存储器块BLKa中的第一存储器单元至第十六存储器单元MC1、MC2、MC3、MC4、MC5,MC6、MC7、MC8、MC9、MC10、MC11、MC12、MC13、MC14、MC15和MC16以及包括在第二存储器块BLKb中的第一存储器单元至第十六存储器单元MC1至MC16中的每一个可以连接至布置在同一水平的字线。根据本实施例的编程方法可以与例如图19中的编程方法基本相同，因此，省略了对其的详细描述。例如，第一存储器块BLKa和第二存储器块BLKb中的编号1至24可以与参照图19中所述的相对应。图30还示出了第一存储器块BLKa和第二存储器块BLKb的第一存储器单元MC1至第十六存储器单元MC16连接至第一位线至第四位线BL1、BL2、BL3和BL4以及第一串选择线至第四串选择线SL1、SL2、SL3和SL4。
图31示出了根据本发明构思的示例性实施例的包括具有屏蔽位线(SBL)结构的页面缓冲器单元120b的存储器装置100b。
参照图31，存储器单元阵列110b可以连接至位线BL1至BL_2i，其中i是等于或大于3的整数。页面缓冲器单元120b可以包括页面缓冲器121b至123b。两条位线可以连接至一个页面缓冲器，因此，页面缓冲器单元120b可以称为SBL结构的页面缓冲器。
在本实施例中，位线BL1至BL_2i可以划分为第一位线组BLG1和第二位线组BLG2，并且第一位线组BLG1和第二位线组BLG2的编程次序可以彼此不同。例如，可以对连接至同一字线、同一串选择线和第一位线组BLG1的存储器单元执行编程操作。接下来，可以对连接至同一字线、同一串选择线和第二位线组BLG2的存储器单元执行编程操作。
图32示出了根据本发明构思的示例性实施例的在图31的存储器装置100b中执行的块交叉编程方法的示例。
参照图32，包括在第一存储器块BLKa中的第一存储器单元MC1至第十六存储器单元MC16以及包括在第二存储器块BLKb中的第一存储器单元至第十六存储器单元MC1至MC16中的每一个可以连接至布置在同一水平的字线。根据本实施例，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第一位线组BLG1的存储器单元顺序地执行第一编程操作。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第二位线组BLG2的存储器单元顺序地执行第一编程操作。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第一位线组BLG1的存储器单元顺序地执行第二编程操作。
图33示出了根据本发明构思的示例性实施例的包括具有四重位线(QBL)结构的页面缓冲器单元120c的存储器装置100c。
参照图33，存储器单元阵列110c可以连接至位线BL1至BL_4i，其中i是等于或大于3的整数。页面缓冲器单元120c可以包括页面缓冲器121c至123c。四条位线可以连接至一个页面缓冲器，因此，页面缓冲器单元120c可以称为QBL结构的页面缓冲器。
在本实施例中，位线BL1至BL_4i可以划分为第一位线组BLG1至第四位线组BLG4，并且第一位线组BLG1至第四位线组BLG4的编程次序可以彼此不同。例如，可以对连接至同一字线、同一串选择线和第一位线组BLG1的存储器单元执行编程操作。接下来，可以对连接至同一字线、同一串选择线和第二位线组BLG2的存储器单元执行编程操作。接下来，可以对连接至同一字线、同一串选择线和第三位线组BLG3的存储器单元执行编程操作。接下来，可以对连接至同一字线、同一串选择线和第四位线组BLG4的存储器单元执行编程操作。
图34示出了根据本发明构思的示例性实施例的在图33的存储器装置100c中执行的块交叉编程方法的示例。
参照图34，包括在第一存储器块BLKa中的第一存储器单元MC1至第十六存储器单元MC16以及包括在第二存储器块BLKb中的第一存储器单元至第十六存储器单元MC1至MC16中的每一个可以连接至布置在同一水平的字线。根据本实施例，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第一位线组BLG1的存储器单元顺序地执行第一编程操作。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第二位线组BLG2的存储器单元顺序地执行第一编程操作。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第三位线组BLG3的存储器单元顺序地执行第一编程操作。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第四位线组BLG4的存储器单元顺序地执行第一编程操作。接下来，可以通过块交叉编程方法对第一存储器块BLKa和第二存储器块BLKb的连接到第一位线组BLG1的存储器单元顺序地执行第二编程操作。例如，用图34中的编号1至128代表编程操作。
图35示出了根据本发明构思的上述示例性实施例的采用存储器装置的固态驱动器(SSD)系统1000。
参照图35，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以经由信号连接器与主机1100交换信号SIG，并且通过电力连接器接收电力PWR的输入。SSD 1200可以包括SSD控制器1210、备用电源1220和存储器装置1230、1240和1250。存储器装置1230、1240和1250可以是竖直堆叠的NAND闪速存储器装置。在这方面，SSD 1200可以通过使用参照图1至图34描述的实施例来实现。
虽然已经参照本发明构思的示例性示例实施例具体地示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的修改。

Claims (25)

1.一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：
对第一存储器单元执行第一编程操作，所述第一存储器单元位于所述第一存储器块中并且连接至相对于衬底在第一水平的第一字线；
在对所述第一存储器单元执行所述第一编程操作后，对第二存储器单元执行所述第一编程操作，所述第二存储器单元位于所述第二存储器块中并且连接至所述第一水平的第二字线；以及
在对所述第二存储器单元执行所述第一编程操作后，对所述第一存储器单元执行第二编程操作。
2.根据权利要求1所述的方法，还包括：在对所述第一存储器单元执行所述第一编程操作后，在第一伪时段中，将具有比地电压高的电压电平的第一偏置电压施加至所述第一字线。
3.根据权利要求2所述的方法，还包括：在所述第一伪时段中，将比所述第一偏置电压高的第二偏置电压施加至连接至所述第一存储器块的未选择的字线，并且将开启电压施加至连接至所述第一存储器单元的串选择线和地选择线。
4.根据权利要求2所述的方法，其中，在所述第一伪时段和所述第二编程操作之间的延迟时段中，所述第一存储器单元对应的沟道与所述第一字线之间的电压差维持大于0V的值。
5.根据权利要求2所述的方法，还包括：在所述第一伪时段后的第一恢复时间期间，对所述第一存储器单元执行编程恢复操作。
6.根据权利要求5所述的方法，还包括：在所述第一恢复时间期间，将第一恢复电压施加至所述第一字线和连接至所述第一存储器块的未选择的字线，并且将关断电压施加至连接至所述第一存储器单元的串选择线和地选择线。
7.根据权利要求2所述的方法，还包括：在对所述第一存储器单元执行所述第二编程操作后，在第二伪时段中，将具有比地电压高的电压电平的第三偏置电压施加至所述第一字线。
8.根据权利要求7所述的方法，还包括：在所述第二伪时段后的第二恢复时间期间，将第二恢复电压施加至所述第一字线和连接至所述第一存储器块的未选择的字线。
9.根据权利要求1所述的方法，还包括：在对所述第一存储器单元执行所述第二编程操作后，对所述第二存储器单元执行所述第二编程操作。
10.根据权利要求1所述的方法，还包括：
在对所述第二存储器单元执行所述第一编程操作后，对第三存储器单元执行所述第一编程操作，所述第三存储器单元位于所述第一存储器块中并且连接至与所述第一水平竖直相邻的第二水平的第三字线；以及
在对所述第三存储器单元执行所述第一编程操作后，对第四存储器单元执行所述第一编程操作，所述第四存储器单元位于所述第二存储器块中并且连接至所述第二水平的第四字线，
其中，在对所述第四存储器单元执行所述第一编程操作后，对所述第一存储器单元执行所述第二编程操作。
11.根据权利要求10所述的方法，其中，所述第一字线和所述第二字线与串选择线之间的距离小于所述第三字线和所述第四字线与所述串选择线之间的距离。
12.根据权利要求10所述的方法，其中，所述第一字线和所述第二字线与地选择线之间的距离小于所述第三字线和所述第四字线与所述地选择线之间的距离。
13.根据权利要求1所述的方法，其中，所述非易失性存储器装置还包括第三存储器块，所述方法还包括：
在对所述第二存储器单元执行所述第一编程操作后并且在对所述第一存储器单元执行所述第二编程操作之前，对第三存储器单元执行所述第一编程操作，所述第三存储器单元位于所述第三存储器块中并且连接至所述第一水平的第三字线。
14.根据权利要求1所述的方法，其中，所述第一编程操作和所述第二编程操作中的每一个包括顺序执行的多个程序循环，并且所述多个程序循环中的每一个包括编程时段和验证时段。
15.根据权利要求1所述的方法，其中，对所述第一存储器单元的所述第一编程操作和所述第二编程操作对应于将第一数据写入所述第一存储器单元的编程操作。
16.根据权利要求1所述的方法，其中，对所述第一存储器单元的所述第一编程操作包括将所述第一存储器单元编程为M个编程状态中的一个，
对所述第一存储器单元的所述第二编程操作包括将所述第一存储器单元编程为N个编程状态中的一个，并且
M和N是自然数，并且N大于M。
17.根据权利要求1所述的方法，其中，对所述第一存储器单元的所述第一编程操作包括将所述第一存储器单元编程为N个编程状态中的一个，
对所述第一存储器单元的所述第二编程操作包括将所述第一存储器单元重新编程为N个编程状态中的一个，并且
N是自然数。
18.一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：
对第一存储器单元执行第一编程操作，所述第一存储器单元位于所述第一存储器块的第一子块中并且连接至相对于衬底在第一水平的第一字线；
在对所述第一存储器单元执行所述第一编程操作后，对第二存储器单元执行所述第一编程操作，所述第二存储器单元位于所述第二存储器块的第一子块中并且连接至所述第一水平的第二字线；以及
在对所述第二存储器单元执行所述第一编程操作后，对所述第一存储器单元执行第二编程操作。
19.一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：
对第一存储器单元执行第一编程操作，其中，所述第一存储器单元连接至第一字线、所述第一存储器块和第一串选择线；
对第二存储器单元执行所述第一编程操作，其中，所述第二存储器单元连接至第二字线、所述第二存储器块和第二串选择线；
对第三存储器单元执行所述第一编程操作，所述第三存储器单元连接至所述第一字线和第三串选择线；
对第四存储器单元执行所述第一编程操作，所述第四存储器单元连接至所述第二字线和第四串选择线；以及
对所述第一存储器单元执行第二编程操作，
其中所述第一字线和所述第二字线布置在相对于衬底的同一水平上，并且所述第一串选择线、所述第二串选择线、所述第三串选择线和所述第四串选择线布置在所述第一字线和所述第二字线之上的同一水平上。
20.根据权利要求19所述的方法，还包括：
在对所述第四存储器单元执行所述第一编程操作后，对第五存储器单元执行所述第一编程操作，其中，所述第五存储器单元连接至第三字线、所述第一存储器块和所述第一串选择线，并且与所述第一字线竖直地相邻；
对第六存储器单元执行所述第一编程操作，其中所述第六存储器单元连接至第四字线、所述第二存储器块、所述第二串选择线，并且相对于所述衬底布置在与所述第三字线相同的水平上；
对第七存储器单元执行所述第一编程操作，所述第七存储器单元连接至所述第三字线和所述第三串选择线；以及
对第八存储器单元执行所述第一编程操作，所述第八存储器单元连接至所述第四字线和所述第四串选择线，
其中，在对所述第八存储器单元执行所述第一编程操作后，对所述第一存储器单元执行所述第二编程操作。
21.根据权利要求20所述的方法，其中，所述第一字线和所述第二字线与所述第一串选择线至所述第四串选择线中的至少一条串选择线之间的距离小于所述第三字线和所述第四字线与所述至少一条串选择线之间的距离。
22.一种对包括第一存储器块和第二存储器块的非易失性存储器装置编程的方法，所述方法包括：
对所述第一存储器块的选择的字线执行第一编程操作；
对所述第二存储器块的选择的字线执行所述第一编程操作，其中，对所述第二存储器块的选择的字线的第一编程操作与对所述第一存储器块的选择的字线执行的延迟操作重叠；
对所述第一存储器块的选择的字线执行第二编程操作，其中，所述第二编程操作与对所述第二存储器块的选择的字线执行的延迟操作重叠；以及
对所述第二存储器块的选择的字线执行所述第二编程操作。
23.根据权利要求22所述的方法，其中，对所述第二存储器块的选择的字线执行的延迟操作发生在对所述第二存储器块的选择的字线执行所述第一编程操作和对所述第二存储器块的选择的字线执行所述第二编程操作之间。
24.根据权利要求22所述的方法，还包括：在对所述第二存储器块的选择的字线执行所述第一编程操作和对所述第二存储器块的选择的字线执行所述第二编程操作之间执行对所述第二存储器块的选择的字线的伪页面缓冲器初始化操作。
25.根据权利要求22所述的方法，其中，所述第一存储器块的选择的字线和所述第二存储器块的选择的字线相对于衬底在同一水平上。
CN201811105587.7A 2017-09-22 2018-09-21 非易失性存储器装置和对非易失性存储器装置编程的方法 Active CN109545260B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762561845P 2017-09-22 2017-09-22
US62/561,845 2017-09-22
KR1020180009604A KR102317784B1 (ko) 2017-09-22 2018-01-25 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그래밍 방법
KR10-2018-0009604 2018-01-25

Publications (2)

Publication Number Publication Date
CN109545260A CN109545260A (zh) 2019-03-29
CN109545260B true CN109545260B (zh) 2023-11-21

Family

ID=65807904

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811105587.7A Active CN109545260B (zh) 2017-09-22 2018-09-21 非易失性存储器装置和对非易失性存储器装置编程的方法

Country Status (2)

Country Link
US (2) US10614886B2 (zh)
CN (1) CN109545260B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US10614886B2 (en) * 2017-09-22 2020-04-07 Samsung Electronics Co., Ltd. Nonvolatile memory device and a method of programming the nonvolatile memory device
JP2019117679A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 半導体記憶装置
US10762973B1 (en) * 2019-05-10 2020-09-01 Sandisk Technologies Llc Suppressing program disturb during program recovery in memory device
US10861571B1 (en) * 2019-06-05 2020-12-08 Sandisk Technologies Llc Wordline voltage overdrive methods and systems
KR20210012822A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11158384B1 (en) 2020-05-20 2021-10-26 Sandisk Technologies Llc Apparatus and methods for configurable bit line isolation in non-volatile memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471138A (zh) * 2007-12-27 2009-07-01 海力士半导体有限公司 对非易失性存储器件编程的方法
CN101640072A (zh) * 2008-08-01 2010-02-03 海力士半导体有限公司 闪速存储设备的编程方法
CN102543192A (zh) * 2010-12-30 2012-07-04 三星电子株式会社 非易失性存储器件的编程方法
CN105659329A (zh) * 2013-10-24 2016-06-08 西部数据技术公司 用于固态存储器中经改善电压分布的编程方案

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
JP4157563B2 (ja) 2006-01-31 2008-10-01 株式会社東芝 半導体集積回路装置
KR101308014B1 (ko) 2007-07-10 2013-09-12 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 리커버리 방법
JP4649503B2 (ja) * 2008-08-13 2011-03-09 株式会社東芝 半導体装置
US8130552B2 (en) 2008-09-11 2012-03-06 Sandisk Technologies Inc. Multi-pass programming for memory with reduced data storage requirement
JP2010108541A (ja) 2008-10-29 2010-05-13 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の書込み方法および書込み装置
JP4956593B2 (ja) 2009-09-08 2012-06-20 株式会社東芝 メモリシステム
KR101686590B1 (ko) 2010-09-20 2016-12-14 삼성전자주식회사 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
US8743622B2 (en) 2012-01-13 2014-06-03 Micron Technology, Inc. Memory devices and programming methods that program a memory cell with a data value, read the data value from the memory cell and reprogram the memory cell with the read data value
US9009568B2 (en) * 2013-08-09 2015-04-14 Sandisk Technologies Inc. Sensing parameter management in non-volatile memory storage system to compensate for broken word lines
JP2016062624A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体記憶装置
KR102347184B1 (ko) * 2017-05-23 2022-01-04 삼성전자주식회사 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US10146460B1 (en) * 2017-06-01 2018-12-04 Apple Inc. Programming schemes for avoidance or recovery from cross-temperature read failures
KR20190012771A (ko) * 2017-07-28 2019-02-11 에스케이하이닉스 주식회사 컨트롤러 및 그 동작 방법
US10614886B2 (en) * 2017-09-22 2020-04-07 Samsung Electronics Co., Ltd. Nonvolatile memory device and a method of programming the nonvolatile memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471138A (zh) * 2007-12-27 2009-07-01 海力士半导体有限公司 对非易失性存储器件编程的方法
CN101640072A (zh) * 2008-08-01 2010-02-03 海力士半导体有限公司 闪速存储设备的编程方法
CN102543192A (zh) * 2010-12-30 2012-07-04 三星电子株式会社 非易失性存储器件的编程方法
CN105659329A (zh) * 2013-10-24 2016-06-08 西部数据技术公司 用于固态存储器中经改善电压分布的编程方案

Also Published As

Publication number Publication date
US10796766B2 (en) 2020-10-06
US20190096488A1 (en) 2019-03-28
US20200202943A1 (en) 2020-06-25
CN109545260A (zh) 2019-03-29
US10614886B2 (en) 2020-04-07

Similar Documents

Publication Publication Date Title
CN109545260B (zh) 非易失性存储器装置和对非易失性存储器装置编程的方法
CN108288488B (zh) 非易失性存储器装置及其编程方法
KR102532998B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102442337B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US10431315B2 (en) Operation method of a nonvolatile memory device for controlling a resume operation
KR101913331B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법
US10720218B2 (en) Nonvolatile memory device and an erase method thereof
US10573378B2 (en) Methods of programming memory devices
CN110580929A (zh) 非易失性存储器装置及非易失性存储器装置的擦除方法
CN108346447B (zh) 非易失性存储器件及其编程方法
CN109493905B (zh) 非易失性存储装置及其编程方法
JP2020095767A (ja) 半導体記憶装置
JP2014044784A (ja) 半導体記憶装置
KR20180061469A (ko) 부분 읽기 동작을 수행하는 불휘발성 메모리 장치 및 그것의 읽기 방법
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
CN111081299A (zh) 非易失性存储器器件及其操作方法
CN111724852A (zh) 非易失性存储器件及其擦除方法
KR102497212B1 (ko) 비휘발성 메모리 장치 및 이의 동작 방법
KR20200104668A (ko) 수직형 메모리 장치 및 이의 동작 방법
KR20220015245A (ko) 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치
US11594295B2 (en) Nonvolatile memory device and method of operating the same
KR102317784B1 (ko) 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그래밍 방법
KR102434986B1 (ko) 데이터 신뢰성이 개선된 메모리 장치 및 이의 동작방법
KR20210054376A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20090110605A (ko) 더미 셀을 포함하는 불휘발성 메모리 장치 및 그것의프로그램 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant