JP4157563B2 - 半導体集積回路装置 - Google Patents
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Description
本例では、半導体集積回路装置の一例として、不揮発性半導体メモリ、例えば、NAND型フラッシュメモリを示す。本例では、3値以上の情報を1個のメモリセルに記憶させる多値NAND型フラッシュメモリを示すが、この発明の実施形態は多値NAND型フラッシュメモリに限られるものではない。多値の一例は、4値である。4値NAND型フラッシュメモリのしきい値分布の一例を図5に示す。
図6は、この発明の第1実施形態に係る半導体集積回路装置の第1例を示す回路図である。本例は、ビット線方向に隣接するメモリセル間で、近接効果を受ける例に関する。
まず、ワード線WL1に接続されたメモリセル(…、MC1n−1、MC1n、MC1n+1、…)に、データ“11”、データ“10”、データ“00”、データ“01”を書き込む。具体的な一例は、上述した通り、書き込みデータに従って、まず、低位レベルデータ“10”を書き込み、続いて上位レベルデータ“00”、“01”を書き込む。
第2例は、ワード線方向に隣接するメモリセル間で、近接効果を受ける例に関する。
まず、ワード線WLに接続され、かつ、偶数ビット線BLe(…、BLen、BLen+1、…)に接続されたメモリセルMCe(…、MCen、MCen+1、…)に、第1実施形態と同様に、書き込みデータに従って、低位レベルデータ“10”を書き込み、続いて上位レベルデータ“00”、“01”を書き込む。
本例は、ビット線方向に隣接するメモリセル間、及びワード線方向に隣接するメモリセル間でそれぞれにおいて、近接効果を受ける例に関する。
まず、図12に示すように、ワード線WL1に接続され、かつ、偶数ビット線BLe(…、BLen、BLen+1、…)に接続されたメモリセルMC1e(…、MC1en、MC1en+1、…)に、第1実施形態と同様に、書き込みデータに従って、低位レベルデータ“10”を書き込み、続いて上位レベルデータ“00”、“01”を書き込む。
第2実施形態は、追加書き込みを開始するタイミングに関する例である。
本例は、1つのブロックへの通常書き込みが終わった後に、追加書き込みする例である。
書き込み開始フラグが立つと、通常書き込み動作が始まる。本例における通常書き込み動作の手順は以下の通りである。
追加書き込み開始フラグが立つと、追加書き込み動作が始まる。本例における追加書き込み動作の手順は以下の通りである。
第2例は、第1例と同様に、1つのブロックへの通常書き込みが終わった後に、追加書き込みする例である。特に、異なるところは、データキャッシュとは別系統で、追加書き込み量を計算する計算回路と、計算された追加書き込み量を記憶する回路とを持つことである。以下、第2例を、異なる部分を中心に説明する。
図20に示すように、書き込みデータ、例えば、最初の1ページ分の書き込みデータを、ページバッファ内のデータキャッシュにロードする(Data→Cache)。このロードと同時に、最初の1ページ分の書き込みデータを、追加書き込み量を計算する計算回路にロードする(補正量計算)。最初にロードされる書込みデータは、ワード線WL1のページデータである。計算回路は、補正量計算をしない。次いで、ロードされた書込みデータを、データキャッシュにラッチし、ラッチされたデータに従って、ワード線WL1のページにデータを書き込む(Cache→Latch→Prog.)。
1ブロックの書き込みが終わると、追加書き込みを始める。補正量記憶回路に記憶されたしきい値補正量に従って、本例ではソース線に最も近いワード線WL1から、ビット線に最も近いワード線WL32に向かって、順次追加書き込みする。1ブロック分の追加書き込みが終わると、次のブロックがあれば、次のブロックに対する上記通常書き込み動作、及び本追加書き込み動作を繰り返す。
本例は、第1例に係る動作を、ページ毎に実行する例である。
本例は、第2例に係る動作を、ページ毎に実行する例である。
図23に示すように、第5例は、ビット線を、偶数ビット線と奇数ビット線とに分けた例である。第2実施形態の第1例〜第4例に係る動作は、1本のワード線に複数のページを持たせたNAND型フラッシュメモリにも適用することができる。
近接効果に起因するしきい値の変動量は、厳密に述べるならば、隣接するメモリセルに書き込まれたデータに応じて変わる。
本例は、ワード線方向に沿って隣接するメモリセル間において、近接効果が発生する例である。本例は、ワード線方向に沿って隣接するメモリセル間において近接効果を補正し、ビット線方向に沿って隣接するメモリセル間においては上記近接効果を補正しない。
図25に示すように、ケース1は、メモリセルMC2o1、MC2o2の双方に、“00”レベル、又は“01”レベルが書き込まれるケースである。“00”レベル、又は“01”レベルへの書き込みを、本明細書では“上位書き込み”と呼ぶ。対して、“10”レベルへの書き込みは“下位書き込み”と呼ぶ。
図26に示すように、ケース2は、“10”レベルがメモリセルMC2o1に書き込まれ、“00”レベル、又は“01”レベルがメモリセルMC2o2に書き込まれるケースである。つまり、ケース2は、メモリセルMC2o1、及びMC2o2に、上位書き込みと下位書き込みとが行われるケースである。
図27に示すように、ケース3は、ケース2と同様に、一方のメモリセルが上位書込みされ、もう一方のメモリセルが下位書き込みされるケースである。ケース3がケース2と異なるところは、メモリセルMC2o1に“01”レベルが書き込まれ、メモリセルMC2o2に“00”レベルが書き込まれることである。
図28に示すように、ケース4は、メモリセルMC2o1、MC2o2の双方に、“10”レベルが書き込まれるケースである。
本例は、ビット線方向に隣接するメモリセル間において、近接効果が発生する例である。本例は、ビット線方向に沿って隣接するメモリセル間において近接効果を補正し、ワード線方向に沿って隣接するメモリセル間においては上記近接効果を補正しない。
<ケース1>
図30に示すように、ケース1は、メモリセルMC3o1に、“00”レベル、又は“01”レベルが書き込まれるケースである。
図31に示すように、ケース2は、メモリセルMC3o1に“10”レベルが書き込まれるケースである。
本例は、ワード線方向に隣接するメモリセル間、及びビット線方向に隣接するメモリセル間の双方において、近接効果が発生する例である。本例は、ワード線方向に沿って隣接するメモリセル間、ビット線方向に沿って隣接するメモリセル間の双方で近接効果を補正する。
<ケース1>
図30に示すように、ケース1は、メモリセルMC2o1、MC2o2、MC3e2に、“00”レベル、又は“01”レベルが書き込まれるケースである。
図34に示すように、ケース2は、メモリセルMC2o1、MC2o2に“00”レベル、又は“01”レベルが書き込まれ、メモリセルMC3e2に“10”レベルが書き込まれるケースである。
図35に示すように、ケース3は、メモリセルMC2o1に“10”レベルが書き込まれ、メモリセルMC2o2、MC3e2に“00”レベル、又は“01”レベルが書き込まれケースである。
図36に示すように、ケース4がケース3と異なるところは、メモリセルMC3e2に“10”レベルが書き込まれるところである。それ以外はケース3と同様である。
図37に示すように、ケース5がケース3と異なるところは、メモリセルMC2o1に“00”レベル、又は“01”が書き込まれ、メモリセルMC2o2に“10”レベルが書き込まれるところである。ケース5は、ケース3と同様に“シフト量中”である。
図38に示すように、ケース6がケース4と異なるところは、メモリセルMC2o1に“00”レベル、又は“01”が書き込まれ、メモリセルMC2o2に“10”レベルが書き込まれるところである。ケース6は、ケース4と同様に“シフト量中”である。
図39に示すように、ケース7は、メモリセルMC2o1、MC2o2に“10”レベルが書き込まれ、メモリセルMC3o2に“00”レベル、又は“01”レベルが書き込まれるケースである。
図40に示すように、ケース8がケース7と異なるところは、メモリセルMC3e2に“10”レベルが書き込まれるところである。
追加書き込みのベリファイ読み出しに関する例である。
Claims (4)
- 複数のページを有するメモリセルアレイと、
補正量記憶回路と、
補正量計算回路と、
前記メモリセルアレイに配置された、電荷蓄積層を有する第1の不揮発性半導体メモリセルと、
前記第1の不揮発性半導体メモリセルに隣接して前記メモリセルアレイに配置された、電荷蓄積層を有する第2の不揮発性半導体メモリセルと、を備え、
前記第1の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第2の不揮発性半導体メモリセルに対して通常データ書き込みを行い、
前記第2の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第1の不揮発性半導体メモリセルに対して追加データ書き込みを行い、
前記補正量計算回路は、前記第1、第2の不揮発性半導体メモリセルに対して書き込まれた前記通常データに基づいて、前記追加データ書き込みの量を計算し、
前記補正量記憶回路は、前記補正量計算回路における計算結果を保持し、
前記追加データ書き込みは、前記複数のページのうち、1つのページの書き込みが終了した後に行われ、
前記追加データ書き込みの量の計算は、前記通常データ書き込みとパラレルに行われることを特徴とする半導体集積回路装置。 - 複数のページを含むブロックを複数有するメモリセルアレイと、
補正量記憶回路と、
補正量計算回路と、
前記メモリセルアレイに配置された、電荷蓄積層を有する第1の不揮発性半導体メモリセルと、
前記第1の不揮発性半導体メモリセルに隣接して前記メモリセルアレイに配置された、電荷蓄積層を有する第2の不揮発性半導体メモリセルと、を備え、
前記第1の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第2の不揮発性半導体メモリセルに対して通常データ書き込みを行い、
前記第2の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第1の不揮発性半導体メモリセルに対して追加データ書き込みを行い、
前記補正量計算回路は、前記第1、第2の不揮発性半導体メモリセルに対して書き込まれた前記通常データに基づいて、前記追加データ書き込みの量を計算し、
前記補正量記憶回路は、前記補正量計算回路における計算結果を保持し、
前記追加データ書き込みは、前記複数のブロックのうち、1つのブロックの書き込みが終了した後に行われ、
前記追加データ書き込みの量の計算は、前記通常データ書き込みとパラレルに行われることを特徴とする半導体集積回路装置。 - 前記追加データ書き込みは、前記第1の不揮発性半導体メモリセルに書き込まれたデータと、前記第2の不揮発性半導体メモリセルに書き込まれたデータに応じて前記第1の不揮発性半導体メモリのしきい値のシフト量を変化させることを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。
- 近接効果による前記第1の不揮発性半導体メモリセルの前記しきい値の変動量は、大、中、小のレベルに区別され、
前記シフト量は、前記しきい値の変動量が小の場合に最も大きくされ、大の場合に最も小さくされる
ことを特徴とする請求項3記載の半導体集積回路装置。
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JP2010009733A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
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US8218366B2 (en) * | 2010-04-18 | 2012-07-10 | Sandisk Technologies Inc. | Programming non-volatile storage including reducing impact from other memory cells |
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JP5706350B2 (ja) * | 2012-02-01 | 2015-04-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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