TWI534810B - Nonvolatile semiconductor memory device - Google Patents

Description

非揮發性半導體記憶裝置

實施形態係關於一種非揮發性半導體記憶裝置。

[相關申請]

本申請享受以日本專利申請2011-270210號(申請日：2011年12月9日)、日本專利申請2012-19885號(申請日：2012年2月1日)及日本專利申請2012-100721號(申請日：2012年4月26日)為基礎申請之優先權。本申請藉由參照該等基礎申請而包含基礎申請之所有內容。

對作為非揮發性半導體記憶裝置之一之快閃記憶體之資料寫入一般係通過重複含編程動作與驗證動作之寫入迴圈而實現。

其中編程動作下，NAND(NOT AND，與非)型快閃記憶體之情形時，對連接於選擇記憶體單元之字元線每寫入迴圈施加升壓(stepup)之程式電壓，且對其他至少1個字元線施加非選擇記憶體單元接通程度之通過電壓。

但此時會導致非選擇記憶體單元之控制閘極與通道之電位差變大，其結果有錯誤寫入於連接於非選擇位元線之非選擇記憶體單元之虞。

再者，近年來非揮發性半導體記憶裝置中，伴隨其微細化而單元間干涉效應增大，記憶體單元之閾值分佈擴大。又，因非揮發性半導體記憶裝置之微細化而記憶體單元之耐壓下降，因此程式電壓之上限下降，將較難獲得高電壓 之閾值分佈。尤其欲在1個記憶體單元中記憶多位元之情形時，必須在變窄之閾值範圍中製作複數個擴大傾向之閾值分佈，因此寫入之困難度增大。由此而縮小閾值分佈成為課題。

本發明之實施形態提供一種抑制記憶體單元之閾值分佈擴大之非揮發性半導體記憶裝置。

實施形態之非揮發性半導體記憶裝置之特徵在於具備：單元陣列，該單元陣列具有互相交叉之位元線及源極線、使配置於上述位元線及源極線間且包含具有控制閘極及電荷蓄積層之電晶體之記憶體單元串聯連接複數個之單元串、及與上述單元串之各記憶體單元之控制閘極連接之字元線；以及資料寫入部，其重複執行包含資料寫入時對選擇之上述字元線施加程式電壓、且對其他非選擇之上述字元線施加通過電壓之編程動作的寫入迴圈；且將第n次寫入迴圈所使用之上述通過電壓與第n+1次寫入迴圈所使用之上述通過電壓之差表示為△Vn之情形，且L<M(L及M係整數)成立之情形時，上述資料寫入部使用△V(L-1)<△VL、△VL≦△V(M-1)且△V(M-1)<△VM之上述通過電壓執行上述寫入迴圈。

實施形態之其他非揮發性半導體記憶裝置之特徵在於具備：記憶體單元陣列，其具有將具備控制閘極及電荷蓄積層之記憶體單元串聯連接複數個之單元串，及在第1方向上共用連接上述單元串之各記憶體單元之控制閘極之複數 個字元線；以及資料寫入部，其在資料寫入時重複執行編程動作；且將上述複數個字元線中所要選擇之字元線作為選擇字元線，將與上述選擇字元線鄰接之字元線分別作為第1鄰接字元線、第2鄰接字元線，將上述選擇字元線、上述第1鄰接字元線、上述第2鄰接字元線以外之任一者作為第1非選擇字元線之情形時，上述資料寫入部在編程動作時對上述選擇字元線施加程式電壓，對上述第1鄰接字元線及第2鄰接字元線之至少一者施加第1通過電壓，對第1非選擇字元線施加第2通過電壓，且將第n次上述寫入迴圈所使用之上述第1通過電壓與第n+1次上述寫入迴圈所使用之上述第1通過電壓之差表示為△Vn之情形，且L<M(L及M係整數)成立之情形時，上述第1通過電壓係△V(L-1)<△VL、△VL≦△V(M-1)且△V(M-1)<△VM成立，上述第2通過電壓係高於上述第1通過電壓之最低值的電壓。

實施形態之其他非揮發性半導體記憶裝置之特徵在於具備：記憶體單元陣列，其具有複數個記憶體單元，以及用以控制上述記憶體單元之複數個字元線及複數個位元線；與資料寫入部，其對上述複數個字元線中之第1字元線施加1次以上程式電壓，在連接於上述第1字元線之上述記憶體單元內寫入資料，且在連接於上述第1字元線之上述記憶體單元內寫入上述資料後，對上述第1字元線施加1次以上追加電壓；上述資料寫入部對連接於上述第1字元線之記憶體單元進行寫入後，對與上述複數個字元線中之第1字元線不同之第2字元線進行寫入之情形時，在連接於上 述第2字元線之上述記憶體單元內寫入資料後，將上述複數個位元線設定為非選擇位元線或選擇位元線，對上述第2字元線施加上述追加電壓。

根據本發明之實施形態，可提供一種抑制記憶體單元之閾值分佈的擴大之非揮發性半導體記憶裝置。

以下一面參照附圖針對實施形態之非揮發性半導體記憶裝置進行說明。

[第1實施形態] <全體構成>

首先針對第1實施形態之非揮發性半導體記憶裝置之全體構成進行說明。

圖1係本實施形態之非揮發性半導體記憶裝置之方塊圖之一例。

該NAND型快閃記憶體具備NAND晶片10、控制該NAND晶片10之控制器11及ROM保險絲(fuse)12。

構成NAND晶片10之記憶體單元陣列1如後述，將複數個電荷蓄積層型記憶體單元配置成矩陣狀而構成。

於記憶體單元陣列1周邊配置有列解碼器/字元線驅動器2a、行解碼器2b、頁緩衝器3、以及含程式電壓產生電路8a及通過電壓產生電路8b之電壓產生電路8。該等列解碼器/字元線驅動器2a、行解碼器2b、頁緩衝器3及電壓產生電路8係構成資料寫入部者，進行以頁單位對記憶體單元陣列1之資料之寫入或讀出。

列解碼器/字元線驅動器2a驅動記憶體單元陣列1之字元 線及選擇閘極線。頁緩衝器3具備1頁左右之感測放大器電路與資料保持電路。頁緩衝器3之1頁左右之讀出資料由行解碼器2b依次行選擇，經由I/O緩衝器9向外部I/O端子輸出。從1/O端子供給之寫入資料由頁解碼器2b選擇，加載於頁緩衝器3。1頁左右之寫入資料加載於頁緩衝器3上。列位址信號及行位址信號經由I/O緩衝器9輸入，分別向列解碼器2a及行解碼器2b傳送。列位址暫存器5a在刪除動作下保持刪除塊位址，在寫入動作或讀出動作下保持頁位址。對行位址暫存器5b輸入用以寫入動作開始前之寫入資料加載之前頭行位址，或用以讀出動作之前頭行位址。在輸入寫入賦能/WE或讀出賦能/RE等為止，保持輸入有行位址暫存器5b之行位址。

邏輯控制電路6基於晶片賦能信號/CE、命令賦能信號CLE、位址賦能信號ALE、寫入賦能信號/WE、讀出賦能信號/RE等控制信號，控制命令或位址之輸入、資料之輸入輸出。讀出動作或寫入動作以命令執行。序列控制電路7接收命令，進行讀出動作或寫入或刪除之序列控制。電壓產生電路8由控制電路7控制，產生各種動作所需要之電壓。

控制器11使用記憶於ROM保險絲12之控制所需要之各種資訊，以適於NAND晶片10目前之寫入狀態之條件執行資料之寫入及讀出之控制。再者，後述寫入動作之一部分亦可在NAND晶片10側進行。

<記憶體單元陣列>

接著，針對本實施形態之非揮發性半導體記憶裝置之記憶體單元陣列1進行說明。

圖2係記憶體單元陣列1之電路圖之一例。圖2之情形時，藉由n個(n係自然數)串聯連接之記憶體單元MC0~MCn-1與連接於其兩端之選擇閘極電晶體SG1、SG2，構成NAND串4。選擇閘極電晶體SG1之源極與源極線CELSRC連接，選擇閘極電晶體SG2之汲極與位元線BL(BL0~BLm-1)連接。記憶體單元MC0~MCn-1之控制閘極分別與字元線WL(WL0~WLn-1)連接，選擇閘極電晶體SG1、SG2之閘極與選擇閘極線SL1、SL2連接。記憶體單元MC0~MCn-1以及選擇閘極電晶體SG1及SG2分別具有形成於晶圓上之閘極絕緣膜、浮游閘極(浮游閘極係電荷蓄積層之一例)、閘極間絕緣膜及控制閘極。但對於選擇閘極電晶體SG1及SG2，閘極間絕緣膜之中央部分開口，藉此而浮游閘極與控制閘極電性連接。

沿著1個字元線WL之複數個記憶體單元MC之範圍變成統一之資料的讀出及寫入之單位之頁。又，並列於字元線WL方向之複數個NAND串4之範圍構成資料之統一刪除單位之塊BLK。圖2中，於位元線BL方向排列共用位元線BL之複數個塊BLK0~BLK1-1，構成單位陣列1。字元線WL及選擇閘極線SL0、SL1由列解碼器2a驅動。各位元線BL與頁緩衝器3之感測放大器電路S/A連接。

此處，針對此種NAND型快閃記憶體之存取單位「頁」進行說明。需要注意，以下說明中，「頁」具有不同2個意 思。

第1係作為沿著1個字元線統一之資料存取單位之「頁」。然後第2係表示1個記憶體單元中記憶複數位元之情形之記憶資料之階層的「頁」，此時，稱作「L(Lower)頁」、「U(Upper)頁」等。

<資料寫入>

首先，對本實施形態之資料寫入說明前，預先對以下使用之用語進行說明。

首先，將資料寫入時執行之一連串處理稱作「寫入序列」。該寫入序列藉由含實際轉移記憶體單元之閾值電壓之「編程動作」與確認記憶體單元之閾值電壓之「驗證動作」之「寫入迴圈」執行。各編程動作下，對選擇字元線WL施加記憶體單元MC之閾值電壓的轉移所需要之程式電壓Vpgm，對非選擇字元線WL施加記憶體單元MC導通程度之通過電壓Vpass。

接著，針對本實施形態之寫入序列進行說明。

圖3係顯示使用2位元/單元之記憶體單元之情形之寫入序列時之記憶體單元群之閾值分佈的轉移情形之圖的一例。

首先執行資料刪除(步驟S101)。此對區塊全體統一執行。其結果，區塊內之所有記憶體單元之閾值電壓Vth變成最低之ER位準。

接著執行L頁寫入(步驟S102)。此係基於寫入資料之低位元執行。低位元為「1」之情形時，記憶體單元之閾值 電壓Vth維持在ER位準。低位元為「0」之情形時，記憶體單元之閾值電壓Vth從ER位準向高於A位準與B位準之中間位準電壓Vlm之LM位準轉移。

最後執行U頁寫入(步驟S103)。此係基於寫入資料之上位位元執行。若記憶體單元之閾值電壓Vth為ER位準，則上位位元為「1」之情形時，記憶體單元之閾值電壓Vth維持在ER位準。相反上位位元為「0」之情形時，記憶體單元之閾值電壓Vth向高於電壓Va(Va<Vlm)之A位準轉移。另一方面，若記憶體單元之閾值電壓Vth為LM位準，則高位元為「0」之情形時，記憶體單元之閾值電壓Vth向高於電壓Vb(Va<Vb)之B位準轉移。相反，高位元為「1」之情形時，記憶體單元之閾值電壓Vth轉移至高於電壓Vc(Vb<Vc)之C位準。

如上，對記憶體單元之2位元資料之寫入藉由L頁寫入與U頁寫入之2階段實現。

各頁之寫入例如藉由如下之寫入迴圈之重複而實現。

寫入迴圈包含使記憶體單元MC之閾值電壓Vth轉移之編程動作，與確認記憶體單元MC之閾值電壓Vth為驗證電壓以上之驗證動作。

寫入序列之編程動作可通過使記憶體單元1成如圖4所示之偏壓狀態而實現。再者，圖14所示之例顯示對連接於字元線WL1之記憶體單元MC1寫入資料之情形。

即編程動作下，對選擇記憶體單元MC1之控制閘極(字元線WL1)施加記憶體單元MC之閾值電壓Vth之轉移所需 要之程式電壓Vpgm(例如20 V左右)，對其以外之記憶體單元MC0、MC2、...、MCn-1之控制閘極分別施加通過電壓Vpass(例如10 V左右)。該通過電壓Vpass成為不利用記憶體單元MC之閾值電壓Vth，記憶體單元MC0、MC2、...、MCn-1接通程度之電壓且不編程程度之電壓。又，對源極線CELSRC側之選擇閘極線SL1施加接地電壓Vss(例如0 V)，對位元線BL側之選擇閘極SL2施加電源電壓Vcc。對位元線BL施加0 V。對源極線CELSRC施加電源電壓Vcc。又，對單元井施加井電壓Vwell(例如0 V)。

藉此，對記憶體單元MC1之閘極絕緣膜施加高電壓，電子從單元井對電荷蓄積層打通隧道，於電荷蓄積層內蓄積電荷。其結果，記憶體單元MC1之閾值電壓Vth向正電壓側轉移。

此處，先前之非揮發性半導體記憶裝置之寫入序列下，對於程式電壓Vpgm每個寫入迴圈升壓，對於通過電壓Vpass重複固定維持之寫入迴圈。

但此時隨著寫入序列進展，會導致程式電壓Vpgm與通過電壓Vpass之差擴大。此時，連接於選擇字元線WL與非選擇字元線BL之非選擇記憶體單元MC中，有控制閘極與通道之電位差變大，產生錯誤寫入之虞。

因此，作為解決上述問題者，考慮如下之寫入序列。

圖5係顯示對於第1實施形態之比較例之非揮發性半導體記憶裝置的寫入迴圈數與程式電壓Vpgm及通過電壓Vpass之關係之一例的圖。

該寫入序列之情形時，不僅每個寫入迴圈之程式電壓Vpgm，通過電壓Vpass亦以一定寬度升壓。藉此，程式電壓Vpgm與通過電壓Vpass之差不擴大，因此可解決錯誤寫入連接於選擇字元線WL與非選擇位元線BL之非選擇記憶體單元MC之問題。但此時對連接於非選擇字元線WL及選擇位元線BL之非選擇記憶體單元MC之控制閘極施加較大電壓(通過電壓Vpass)，因此該非選擇記憶體單元MC之閾值電壓Vth可能變動。

尤其易變動之低位準閾值分佈例如A位準之閾值分佈如圖6之箭頭a1所示擴大之處成為問題。

因此，作為解決該問題者，考慮圖7所示之寫入序列。該寫入序列之情形時，如圖7之箭頭a1所示，在將寫入序列初始之通過電壓Vpass較低設定之上，每個寫入迴圈使通過電壓Vpass以一定寬度升壓。藉此，可解決低位準之閾值分佈變動之問題。

但此時，通過電壓Vpass之初始值較低部分需要較多寫入迴圈，寫入序列之處理時間長期化之可能性較大。

因此，第1實施形態之非揮發性半導體記憶裝置中，採用如下之寫入序列。

圖8係說明本實施形態之非揮發性半導體記憶裝置之寫入序列之原理之圖的一例。

本實施形態中如圖8所示，在寫入序列中初始階段之寫入迴圈，即低位準閾值電壓Vth之編程時期P1，使每個寫入迴圈之通過電壓Vpass之升壓幅度稍小，在高位準閾值 電壓編程時期P2，使每個寫入迴圈之通過電壓Vpass之升壓幅度比編程時期P1大。圖8之情形時，時期P2結束時，通過電壓Vpass達到最大通過電壓Vpsmax。此處，最大通過電壓Vpsmax係通過電壓Vpass變大時，非選擇字元線WL與通道之電位差變大之非選擇記憶體單元MC中產生錯誤寫入之幾率變高之通過電壓Vpass。因此若使通過電壓Vpass升壓，則導致連接於非選擇字元線WL及選擇位元線BL之非選擇記憶體單元MC之閾值電壓Vth變動。因此比時期P2後之寫入迴圈中，通過電壓Vpass不升壓。

藉此，與圖5所示之比較例相比，時期P1下可抑制實效程式電壓Vpgm之增加。又，可防止低位準閾值電壓Vth之變動，可抑制低位準閾值電壓Vth擴大。又與圖7所示之比較例相比，時期P2下實效程式電壓Vpgm變得更高，因此選擇記憶體單元MC之閾值電壓Vth易向期望之閾值電壓Vth轉移，可縮短寫入序列之處理時間。

接著針對圖8所示之寫入序列之控制方法進行說明。

圖9係以寫入迴圈次數控制通過電壓Vpass之升壓幅度△Vpass之情形之寫入序列之流程圖的一例。流程圖之動作例如係序列控制電路7控制。

首先，步驟201中將寫入迴圈數n1以1初始化。又，將通過電壓Vpass以初始通過電壓Vpass0初始化(初始通過電壓Vpass0例如為5 V)。

接著，步驟S202中，判斷寫入迴圈數是否為n1<Rn11(Rn11例如為10)。若n<Rn11(S202之Yes)，則步驟S203中 以程式電壓Vpgm、通過電壓Vpass執行編程動作。另一方面，若n≧Rn11(S202之No)，則將處理向步驟S207轉移。此處，寫入迴圈數可記憶於在NAND晶片10內配置之鎖存中。

接著，步驟S204中執行驗證動作。該步驟S204中所有記憶體單元通過之情形時(S204之Pass)使動作結束。另一方面，一部分記憶體單元未通過之情形時(S204之Fail)，步驟S205中將寫入迴圈數n1增量。

接著，步驟S206中對通過電壓Vpass加入△Vpass。此處，△Vpass係電壓Vc1。此處，程式電壓△Vpass係電壓Vc1。此時，程式電壓Vpgm亦僅升壓△Vpgm。其後將處理返回至步驟S202。

步驟S207中，程式電壓Vpgm以通過電壓Vpass執行編程動作。

接著，步驟S208中執行驗證動作。該步驟S208中所有記憶體單元通過之情形時(S208之Pass)使動作結束。另一方面，一部分記憶體單元未通過之情形時(S208之Fail)，步驟S209中將寫入迴圈數n1增量。

接著，步驟S210中，對通過電壓Vpass加入△Vpass。此處，△Vpass係電壓Vc2(>電壓Vc1)。此時，程式電壓Vpgm亦升壓△Vpgm。

接著，步驟S211中，判斷寫入迴圈數n1例如是否為n1<Rn12(Rn12例如為15)。若判斷n1<Rn12(S211之Yes)，則再次在步驟S207中，以程式電壓Vpgm、通過電壓Vpass 執行編程動作。另一方面，若n≧Rn12(S211之No)，則將處理向步驟S212轉移。再者，Rn11<Rn12。

步驟S212中，以程式電壓Vpgm、通過電壓Vpass執行編程動作。此處之通過電壓Vpass變成最大通過電壓Vpsmax。即，之後之編程動作下不升壓通過電壓Vpass。

接著，步驟S213中執行驗證動作。判斷該驗證動作下程式是否結束(所有記憶體單元通過)，結束之情形時(S213之Pass)結束寫入序列，未結束之情形時(S213之Fali)判斷步驟S214中寫入迴圈數n1是否達到最大迴圈次數(圖中之「loop max」)。該步驟S214中，寫入迴圈數n1達到最大迴圈次數之情形時，結束作為寫入失敗之寫入序列。另一方面，未達到寫入迴圈次數之情形時，將處理返回至S212。此時，程式電壓Vpgm僅升壓△Vpgm，但通過電壓Vpass不升壓。

圖10係以程式電壓Vpgm控制通過電壓Vpass之升壓幅度△Vpass之情形之寫入序列之流程圖的一例。流程圖之動作例如係序列控制電路7控制。

首先，步驟S301中以特定電壓Vpgm0(Vpgm0例如為13 V)將程式電壓Vpgm初始化。又，以初始通過電壓Vpass0將通過電壓Vpass0初始化(初始通過電壓Vpass0例如為5 V)。

接著，步驟S302中，判斷程式電壓Vpgm是否為Vpgm<Rvpg1(Rvpg1例如為15 V)。若Vpgm<Rvpg1(S302之Yes)，則將處理向步驟S303轉移，若Vpgm≧Rvpg1(S302 之No)，則將處理向步驟S307轉移。

接著，步驟S303及S304與圖9之步驟S203及S204相同，因此省略說明。

接著，步驟S305中，使程式電壓Vpgm僅升壓特定電壓△Vpgm。其後處理與圖9之步驟S206相同之步驟S306，將處理返回至步驟S302。

步驟S307及S308與圖9之步驟S207及S208相同，因此省略說明。

接著，步驟S309中，使程式電壓Vpgm僅加電壓△Vpgm，其後處理與圖9之步驟S210相同之步驟S310。

接著，步驟S311中，判斷程式電壓Vpgm是否為Vpgm<Rvpg2(Rvpg2例如為17 V)。若Vpgm<Rvpg2(S311之Yes)，則再次在步驟S307中以程式電壓Vpgm、通過電壓Vpass執行編程動作。另一方面，若Vpgm≧Rvpg2(S311之No)，則將處理向步驟S312轉移。再者，Rvpg1<Rvpg2。

步驟S312~S314與圖9之步驟S212~S214相同，因此省略說明。

圖11係以通過電壓Vpass控制通過電壓Vpass之升壓幅度△Vpass之情形之寫入序列之流程圖。流程圖之動作例如係序列控制電路7控制。

首先在步驟S401中，將通過電壓Vpass以初始通過電壓Vpass0(初始通過電壓Vpass0例如為5 V)初始化。

接著，步驟S402中，判斷通過電壓Vpass是否為Vpass<Rvpa1(Rvpa1例如為7 V)。若Vpass<Rvpa1(S402之 Yes)，則將處理向步驟S403轉移，若Vpass≧Rvpa1(S402之No)，則將處理向步驟S406轉移。

接著，步驟S403、S404及S405與圖9之步驟S203、S204及S206相同，因此省略說明。

步驟S406、S407及S408與圖9之步驟S207、S208及S210相同，因此省略說明。

接著，步驟S409中，判斷通過電壓Vpass是否為Vpass<Rvpa2(Rvpa2例如為9 V)。若Vpass<Rvpa2(S409之yes)，則再次在步驟S406中，以程式電壓Vpgm、通過電壓Vpass執行程式。另一方面，若Vpass≧Rvpa2(S409之No)，則將處理向步驟S410轉移。再者，Rvpa1<Rvpa2。

步驟S410~S412與圖9之步驟S212~S214相同，因此省略說明。

接著，針對將本實施形態之寫入序列應用於使用2位元/單元之記憶體單元之非揮發性半導體記憶裝置之情形進行說明。例如設想圖3之U頁寫入之情形。

圖12係顯示相對於2位元/單元之記憶體單元MC之寫入序列時之寫入迴圈數與程式電壓Vpgm及通過電壓Vpass之關係之圖的一例。又，圖13係顯示圖12之情形之通過電壓Vpass之圖。

開始之第1~第L次(L例如為5)寫入迴圈成為A位準之編程時期。此處，使通過電壓Vpass之升壓幅度△Vpass為0 V。

接著第L+1~第M次(M例如為10)寫入迴圈成為B位準之編程時期。此處，使通過電壓Vpass之升壓幅度△Vpass為固 定電壓Vc1。

接著第M+1次以後之寫入迴圈成為C位準之編程時期。此處，使通過電壓Vpass之增幅寬度△Vpass為大於電壓Vc1之固定電壓Vc2。再者，圖12及圖13之情形時，第N次(N例如為15)寫入環中導致通過電壓Vpass達到最大通過電壓Vpsmax。因此，若第N+1次以後之寫入迴圈下亦使通過電壓Vpass每1個電壓Vc2增量，則施加通過電壓Vpass之非選擇記憶體單元MC之閾值電壓Vth亦與施加程式電壓Vpgm時相同變動。因此，第N+1次以後之寫入寫入迴圈中，不升壓通過電壓Vpass。

如上，本實施形態之寫入序列下，以A位準之編程結束之第L次寫入迴圈後，B位準之編程結束之第M次寫入迴圈後之2次，增幅寬度△Vpass變大之方式，切換升壓幅度△Vpass。

即，若將第n次寫入迴圈使用之通過電壓Vpass與第n+1次寫入迴圈使用之通過電壓Vpass之差(升壓幅度)表現為Vn，則可換言資料寫入部以△V(L-1)<△VL、△VL≦△V(M-1)且△V(M-1)<△VM之方式，使用通過電壓Vpass執行寫入迴圈。

如此，圖12及圖13所示實施形態之情形時，A位準編程時期下，使用低通過電壓Vpass，從而可抑制A位準之閾值分佈擴大，且B位準或C位準等閾值電壓Vth不易轉移之編程時期下，可根據其位準使通過電壓Vpass升壓，使記憶體單元MC之閾值電壓Vth易轉移。

接著，針對圖12及圖13所示之寫入序列之控制方法之一例進行說明。流程圖之動作例如係序列控制電路7控制。

圖14係以寫入迴圈次數n1控制通過電壓Vpass之升壓幅度△Vpass之情形之寫入序列之流程圖的一例。此處，寫入迴圈數可記憶於在NAND晶片10內配置之晶片等上。

首先，步驟S501中將寫入迴圈數n1以1初始化。又，將通過電壓Vpass以初始通過電壓Vpass0初始化(初始通過電壓Vpass0例如為5 V)。

接著，步驟S502中，判斷寫入迴圈數n1是否為例如n1<L(例如L為5)。若n1<L(S502之Yes)，則步驟S503中以程式電壓Vpgm、通過電壓Vpass執行編程動作。另一方面，若n1≧L(S502之No)，則將處理向步驟S507轉移。

接著，步驟S504執行驗證動作。該步驟S504中所有記憶體單元通過之情形(S504之Pass)中結束動作。另一方面，一部分記憶體單元未通過之情形時(S504之Fail)，步驟S505中將寫入迴圈數n1增量。

接著，步驟S506中對通過電壓Vpass加入△Vpass。但此處△Vpass為0 V，實質不進行任何處理。即，寫入迴圈數為n1<L期間，通過電壓Vpass不升壓。其後將處理返回至步驟S502。

步驟S507中，以程式電壓Vpgm、通過電壓Vpass執行編程動作。

接著，步驟S508中執行驗證動作，該步驟S508中所有記憶體單元通過之情形時(S508之Pass)結束動作。另一方 面，一部分記憶體單元未通過之情形時(S508之Fail)，以步驟S509將寫入迴圈數n1增量。

接著，步驟S510中，對通過電壓Vpass加入△Vpass。此處△Vpass係電壓Vc1。此時，程式電壓Vpgm亦僅升壓△Vpgm。

接著，步驟S511中，判斷寫入迴圈數n1是否為例如n1<M(例如M為10)。若n1<M(S511之Yes)，則再次在步驟S507中以程式電壓Vpgm、通過電壓Vpass執行編程動作。另一方面，若n1≧M(S511之No)，則將處理向步驟S512轉移。

步驟S512中，以程式電壓Vpgm、通過電壓Vpass執行編程動作。

接著，以步驟S513執行驗證動作。該步驟S513中所有記憶體單元通過之情形時(S513之Pass)結束動作。另一方面，一部分記憶體單元未通過之情形時(S513之Fail)，步驟S514中將寫入迴圈數n1增量。

接著，步驟S515中對通過電壓Vpass加入△Vpass。此處，△Vpass係電壓Vc2(>電壓Vc1)。此時，程式電壓Vpgm亦僅升壓△Vpgm。

接著，步驟S516中，判斷寫入迴圈數n1是否為例如n1<N(例如N為15)。若n1<N(S516之Yes)，則再次在步驟S512中以程式電壓Vpgm、通過電壓Vpass執行編程動作。另一方面，若n1≧N(S516之No)，則將處理向步驟S517轉移。

步驟S517中，使用最大通過電壓Vpsmax執行編程動作。

接著，步驟S518中執行驗證動作。以該驗證動作判斷程式是否結束(所有記憶體單元通過)，結束之情形時(S518之Pass)，結束寫入序列，未結束之情形時(S518之Fail)，步驟S519中判斷寫入迴圈數n1是否達到最大迴圈次數(圖中之「loop max」)。該步驟S519中，寫入迴圈數n1達到最大迴圈數之情形時，結束作為寫入失敗之寫入序列。另一方面，未達到寫入迴圈次數之情形時，將處理返回至步驟S517。此時，程式電壓Vpgm僅升壓△Vpgm，但通過電壓Vpass不升壓。

圖14所示之寫入序列有以寫入迴圈次數控制通過電壓Vpass之升壓幅度△Vpass之情形，但與圖10及圖11相同，亦可以程式電壓Vpagm或通過電壓Vpass控制。

又，使用本實施形態之寫入序列之情形時，如上述般可抑制低位準之閾值分佈之擴大，但此外亦可獲得如下效果。

圖15及圖16係使A位準~C位準之編程時期重疊於圖12之圖表之圖的一例。圖15係寫入/刪除周期(cycle)數較少之記憶體單元MC(以下稱作「新生單元」)之情形，圖16係寫入/刪除周期數較多之記憶體單元MC(以下稱作「周期單元」(cycled cell))之情形。

新生單元之寫入序列之情形，如圖15所示，A位準之編程以第L次(L例如為5)寫入迴圈結束，B位準之編程以第M 次(M例如為10)之寫入迴圈結束，C位準之編程以第X次(X例如為15)之寫入迴圈結束。

相對於此，周期單元之情形，如圖16所示，A位準之編程以比第L次寫入迴圈更早之第L'次寫入迴圈結束，B位準之編程以比第M次寫入迴圈更早之第M'次寫入迴圈結束，C位準之編程以比第X次寫入迴圈更早之第X'次寫入迴圈結束。此係一般周期單元之閾值電壓比新生單元更易上升(以下亦有稱作「易編程」之情形)之故。

即，圖15及圖16所示之情形時，對於新生單元之A位準之編程時期(第1~第L次寫入迴圈)成為對於周期單元之A位準及B位準之編程時期。惟應注意此處之B位準之編程即使在周期單元中亦以易編程之記憶體單元MC為對象。同樣，作為新生單元之B位準之編程時期(第L+1~第M次寫入迴圈)變成作為周期單元之B位準及C位準之編程時期。惟應注意此處之C位準之編程即使在周期單元中，易編程之記憶體單元MC亦成為對象。又，作為新生單元之C位準之編程時期(M之後之寫入迴圈)係作為周期單元之C位準之編程時期。惟應注意此處之C位準之編程即使在周期單元中，難編程之記憶體單元MC亦成為對象。

如上，圖12~圖14所示之寫入序列之情形時，關於周期單元，B位準之易編程之記憶體單元MC以將通過電壓Vpass抑制為較低之至不增加的第L次寫入迴圈編程，又，C位準之易編程之記憶體單元MC以通過電壓Vpass之升壓幅度△Vpass與電壓Vc1至較低第M次之寫入迴圈編程。其 結果，可防止相對於周期單元之B位準及C位準之過度編程。即，可抑制本實施形態之寫入序列中圖17之虛線所示的B位準及C位準之閾值分佈的上端擴大，獲得如實線之閾值分佈。

以上根據本實施形態，使用上述寫入序列，從而可不增大寫入序列之處理時間即抑制低位準之閾值分佈之擴大。又，關於對於周期單元之資料寫入，亦可抑制高位準之閾值分佈之擴大。

[第2實施形態]

以下說明之第2~第4實施形態成為第1實施形態之變化例。

第2實施形態中，針對每個寫入迴圈使通過電壓Vpass指數函數升壓之寫入序列進行說明。

圖18係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓Vpgm及通過電壓Vpass之關係之圖的一例。又，圖19及圖20係使用本實施形態之寫入序列之情形，顯示N=6之情形之通過電壓Vpass的情形之圖。

本實施形態之情形時，如圖18所示，至通過電壓Vpass達到最大通過電壓Vpsmax的第N次寫入迴圈係以等間隔使升壓幅度△Vpass升壓，且重複執行寫入迴圈。該最大通過電壓Vpsmax係升壓通過電壓Vpass1時，導致連接於非選擇字元線WL及選擇位元線BL之非選擇記憶體單元MC之閾值電壓Vth變動之可能性較高之電壓。又，程式電壓Vpgm之最初電壓(寫入迴圈數第1次之電壓)高於最大通過電壓 Vpsmax之情形較多。但程式電壓Vpgm可與最大通過電壓Vpsmax相同，亦可低於最大通過電壓Vpsmax。

具體言之，圖19所示情形時，至通過電壓Vpass達到最大通過電壓Vpsmax之第6次寫入迴圈為止，通過電壓Vpass之升壓幅度△Vpass自身每次增加0.1 V，且重複執行寫入迴圈。

即，若將相對於第n次寫入迴圈所使用之通過電壓Vpass之第n+1次寫入迴圈所使用之通過電壓Vpass之差(升壓幅度)表現為△Vn，則可換言資料寫入部使用△V1=0.1 V、△V2=0.2 V、...、△V5=0.5 V之通過電壓Vpass執行寫入迴圈。如將其以一般形態表示，則變成△Vn=△V(n-1)+0.1。

又，圖20係本實施形態之寫入序列之其他例。

圖20所示之情形時，從第1次寫入迴圈至第2次寫入迴圈之通過電壓Vpass之升壓幅度△Vpass為0.1 V，但之後通過電壓Vpass達到程式電壓Vpgm下限之第6次寫入迴圈為止，通過電壓Vpass之升壓幅度△Vpass自身每次增加2 V，且重複執行寫入迴圈。

圖19及圖20之升壓幅度△Vpass可由利用邏輯電路之運算進行。又，亦可藉由在NAND晶片10內之ROM保險絲等上記憶升壓幅度△Vpass之變動值而進行。

記憶體單元MC之編程容易度每個記憶體單元有變差，有如各位準之編程間亦無法明確區分之情形。

此處根據本實施形態，對無關編程之閾值電壓之易編程的記憶體單元MC執行使用較低通過電壓Vpass之編程動 作，對不易編程之記憶體單元MC執行使用較高通過電壓Vpass之編程動作，因此與第1實施形態相比，可根據記憶體單元之程式特性執行最大編程動作。

[第3實施形態]

第3實施形態中，針對較早階段之寫入迴圈中以一定寬度升壓通過電壓Vpass，之後的寫入迴圈中指數函數升壓通過電壓Vpass之寫入序列進行說明。

圖21係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓Vpgm及通過電壓Vpass之關係之圖的一例。又，圖22係使用本實施形態之寫入序列之情形，係顯示L=2、N=6之情形之通過電壓Vpass的關係之圖。

本實施形態之情形時，如圖21所示，至第1~第6次寫入迴圈為止，以一定寬度Vc1升壓通過電壓Vpass，通過電壓Vpass從第L+1次寫入迴圈至第N次寫入迴圈為止使升壓幅度△Vpass自舉，且重複執行寫入迴圈。

具體言之，圖22所示之情形時，例如第1及第2次寫入迴圈中，通過電壓Vpass每次升壓0.1 V，通過電壓Vpass從第3次寫入迴圈至第6次寫入迴圈為止，升壓通過電壓Vpass之升壓幅度△Vpass自身每次增加0.1 V，且重複執行寫入迴圈。

即，若將相對於第n次寫入迴圈所使用之通過電壓Vpass之第n+1次寫入迴圈所使用之通過電壓Vpass之差(升壓幅度)表現為△Vn，則可換言資料寫入部使用如△V1=0.1 V、△V2=0.2 V、△V3=0.3 V、△V4=0.4 V、...、△V5=0.5 V之 通過電壓Vpass執行寫入迴圈。

本實施形態之情形時，低位準閾值電壓之編程時期，抑制通過電壓Vpass之升壓且執行編程動作，因此與第1實施形態相同，可抑制低位準閾值分佈之擴大，且其後之寫入迴圈中與第2實施形態相同，可使用對應於記憶體單元之程式特性之適當的通過電壓Vpass執行編程動作。

[第4實施形態]

第4實施形態與圖3之寫入不同，寫入序列中對寫入於A~C位準之記憶體單元同時進行寫入，變成從達到各位準之記憶體單元依次寫入之禁止狀態(停工動作)。該寫入禁止狀態可藉由改變(例如將0 V改變成2.5 V)位元線之電壓而進行。

圖23係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓Vpgm及通過電壓Vpass之關係之圖的一例。又，圖24係顯示使用本實施形態之寫入序列之情形之通過電壓Vpass之圖。此處，A位準編程時期係至寫入於A位準之記憶體單元之驗證通過為止之時期，B位準之編程時期係至寫入於B位準之記憶體單元之驗證通過為止之時期，C位準之編程時期係至寫入於C位準之記憶體單元之驗證通過為止之時期。

本實施形態之情形時如圖23所示，A位準之編程時期第1~第L次寫入迴圈中，不升壓通過電壓Vpass執行編程動作，B位準之編程時期第L+1~第M次寫入迴圈中，一面以特定電壓Vc1升壓通過電壓Vpass一面執行編程動作。其 後，C位準之編程時期第M+1~第N次寫入迴圈中，一面指數函數升壓通過電壓Vpass一面執行編程動作。

具體言之，圖24所示之情形時，A位準之編程時期第1~第4次寫入迴圈中，不升壓通過電壓Vpass地執行編程動作，B位準之編程時期第5及第6次寫入迴圈中，僅升壓0.1 V通過電壓且執行編程動作。其後，C位準之編程時期第7~第9次寫入迴圈中，每0.1V升壓閾值電壓Vpass之升壓幅度△Vpass且執行編程動作。

即，若將相對於第n次寫入迴圈所使用之通過電壓Vpass之第n+1次寫入迴圈所使用之通過電壓Vpass之差(升壓幅度)表現為△Vn，則資料寫入部使用如△V1~△V3=0 V、△V4、△V5=0.1 V、△V6=0.2 V、△V7=0.3 V、...、△V8=0.4 V之通過電壓Vpass執行寫入迴圈。

本實施形態之情形時，A位準及B位準之編程時期與第1實施形態相同，可執行適於編程之閾值電壓的編程動作，B位準之編程時期與第2實施形態相同，可執行適於記憶體單元之程式特性之編程動作。

圖25係以成驗證動作時之程式對象之記憶體單元MC中驗證通過之記憶體單元數之比例(以下稱作「驗證通過率」)控制通過電壓Vpass之升壓幅度△Vpass之情形的寫入序列之流程圖。再者，圖25之流程圖係顯示相對於2位元/單元之記憶體單元MC之寫入序列。此處，驗證通過率亦可將能藉由ECC救濟之位元視作通過者而計算通過率。

首先，步驟S601中判斷A位準之驗證通過率ra是否為 ra<Rra(Rra例如為100%)。若ra<Rra，則將處理向步驟S602轉移，若ra≧Rra，則將處理向步驟S605轉移。再者，驗證通過率不限於100%，亦可將寫入於A位準之記憶體單元70%通過之時刻定義為A位準之編程時期。以下，關於B位準、C位準之驗證通過率亦相同。

接著，步驟S602及S603與圖9之步驟S203及S204相同，因此省略說明。再者，步驟S603中，通過A位準之驗證之記憶體單元在之後之編程動作中變成寫入禁止狀態。

接著，步驟S604中，基於步驟S603之驗證結果更新A位準之驗證通過率ra。其後將處理返回至步驟S601。

步驟S605中，判斷B位準之驗證通過率rb是否為rb<Rrb(Rrb例如為100%)。若rb<Rrb，則將處理向步驟S606轉移，另一方面若rb≧Rrb，則將處理向步驟S609轉移。

接著，步驟S606及S607與圖9之步驟S207及S209相同，因此省略說明。

接著，步驟S608中，基於步驟S607之驗證結果更新B位準之驗證通過率rb。其後將處理返回至步驟S605。

步驟S609中，判斷通過電壓Vpass是否達到最大通過電壓Vpsmax。通過電壓Vpass達到最大通過電壓Vpsmax之情形時，將處理向步驟S511轉移，通過電壓Vpass未達到最大通過電壓Vpsmax之情形時，將處理向步驟S610轉移.

接著，步驟S610、S611、S612及S613與圖9之步驟S207、S210、S211及S214相同，因此省略說明。

最後，步驟S614中，判斷C位準之驗證通過率rc是否為rc<Rrc(Rrc例如為100%)。若rc<Rrc，則結束寫入序列。另一方面若rc≧Rrc，則在步驟S615中判斷寫入迴圈數n1是否達到最大迴圈次數(圖中之「loop max」)之上，將處理返回至步驟S609。

如此，亦可與統一寫入至A~C位準之方式對應。其結果可使編程動作高速化。

[第5實施形態]

第5實施形態係第1實施形態之變化例。

第1實施形態中，無關寫入/刪除周期數，藉由寫入迴圈數、程式電壓Vpgm、通過電壓Vpass或驗證通過率切換通過電壓Vpass之升壓幅度△Vpass。但如第1實施形態中亦述，一般言之，有記憶體單元隨著寫入/刪除周期數增加而變得易編程之傾向。

因此，本實施形態中，針對改變根據寫入/刪除周期數切換通過電壓Vpass之升壓幅度△Vpass之判斷條件之寫入序列進行說明。

圖26係根據寫入迴圈數切換通過電壓Vpass之升壓幅度△Vpass之序列之流程圖的一部分，係對圖9所示之流程圖之開始(Start)及步驟S201間追加之處理。

圖26之情形時，首先步驟S251中，判斷寫入/刪除周期數是否大於特定周期數Rnc，寫入/刪除次數為周期數Rnc以下之情形時，將處理向步驟S252轉移，將圖9之步驟S202使用之基準寫入迴圈數Rn11以特定迴圈數Cn11初始 化，將圖9之步驟S206使用之基準寫入迴圈數Rn12以特定迴圈數Cn12初始化。另一方面，寫入/刪除周期數大於特定周期數Rnc之情形時，將處理向步驟S253轉移，將基準寫入迴圈數Rn11以大於迴圈數Cn11之迴圈數Cn11'初始化，將基準寫入迴圈數Rn12以大於迴圈數Cn12之迴圈數Cn12'初始化。

再者，該寫入/刪除周期數亦可記憶於NAND晶片10內之ROM保險絲中。此時，序列控制電路7讀出記憶於ROM保險絲之寫入/刪除周期數，進行步驟S252之處理。又，該寫入/刪除周期數亦可記憶於ROM保險絲12中。此時，控制器11亦可將寫入命令向NAND晶片10遞送前後，將寫入/刪除周期數之資訊向NAND晶片10遞送。

如此，伴隨寫入/刪除周期數之增加，使通過電壓Vpass之升壓延遲，從而可減弱向程式速度變慢之記憶體單元之援助。藉此可抑制寫入序列後之閾值分佈之擴大。

圖27係根據程式電壓Vpgm切換通過電壓Vpass之升壓幅度△Vpass之寫入序列之流程圖之一部分，係對圖10所示之流程圖之開始(Start)及步驟S301間追加之處理。

圖27之情形時，首先步驟S351中，判斷寫入/刪除周期數是否大於特定之周期數Rnc，寫入/刪除次數為周期數Rnc以下之情形時，將處理向步驟S352轉移，將圖10之步驟S302使用之基準程式電壓Rvpg1以特定電壓Cvpg1初始化，將圖10之步驟S306使用之基準程式電壓Rvpg2以特定電壓Cvpg2初始化。另一方面，寫入/刪除周期數大於特定 周期數Rnc之情形時，將處理向步驟S353轉移，將基準程式電壓Vpgm1以大於電壓Rvpg1之特定電壓Vpg1'初始化，將基準程式電壓Rvpg2以大於電壓Vpg2之特定電壓Vpg2'初始化。

圖28係根據通過電壓Vpass切換通過電壓Vpass之升壓幅度△Vpass之寫入序列之流程圖的一部分，係對圖11所示之流程圖之開始(Start)及步驟S401間追加之處理。

圖28之情形時，首先步驟S451中，判斷寫入/刪除周期數是否大於特定之周期數Rnc，寫入/刪除周期數為周期數Rnc以下之情形時，將處理向步驟S452轉移，將圖11之步驟S402使用之基準通過電壓Rvpa1以特定電壓Cvpa1初始化，將圖11之步驟S406使用之基準通過電壓Rvpa2以特定電壓Cvpa2初始化。另一方面，寫入/刪除周期數大於特定周期數Rnc之情形時，將處理向步驟S453轉移，將基準通過電壓Vpga1以大於電壓Rvpa1之特定電壓Cvpa1'初始化，將基準通過電壓Rvpa2以大於電壓Cvpa2之特定電壓Cvpa2'初始化。

圖29係根據通過電壓Vpass之升壓幅度△Vpass之驗證通過率切換之寫入序列中，寫入/刪除周期與圖25所示之流程圖之步驟S601、S605及S614之判斷條件之關係之一例的具體例。

例如寫入/刪除周期數Rnc不滿1000次之情形時，以A位準之驗證通過率是否為100%設定步驟S601之判斷條件，以B位準之驗證通過率是否為100%設定步驟S605之判斷條 件，以C位準之驗證通過率是否為100%設定步驟S614之判斷條件。

寫入/刪除周期數Rnc不滿1萬次之情形時，以A位準之驗證通過率是否為50%設定步驟S601之判斷條件，以B位準之驗證通過率是否為50%設定步驟S605之判斷條件，以C位準之驗證通過率是否為50%設定步驟S614之判斷條件。

又，寫入/刪除周期數Rnc為1萬次以上之情形時，以A位準之驗證通過率是否為75%設定步驟S601之判斷條件，以B位準之驗證通過率是否為75%設定步驟S605之判斷條件，以C位準之驗證通過率是否為75%設定步驟S614之判斷條件。

以上圖26~圖28之任一者都與圖25相同，伴隨寫入/刪除周期數之增加延遲通過電壓Vpass之升壓，從而可減弱向編程速度變慢之記憶體單元之援助。藉此可抑制寫入序列後之閾值分佈之擴大。

以上根據本實施形態，不僅可獲得與第1實施形態相同之效果，由寫入/刪除周期數之增加而程式特性變化之情形時，亦可抑制適當通過電壓Vpass可能升壓之閾值分佈之擴大。

[第6實施形態]

對於非揮發性半導體記憶裝置之資料寫入，使用圖3及圖4在第1實施形態中說明。又，在使用圖5~圖7舉出資料寫入時之問題之上，由第1~第5實施形態解決此。

但資料寫入時，除上述問題外可能產生如下問題。即， 未對選擇記憶體單元MCi(i=0~n-1)寫入資料之情形時，編程動作下對位元線BL例如施加電源電壓Vdd，由所謂自舉(self-boost)提高選擇記憶體單元MCi之通道電壓，防止向電荷蓄積層之電荷注入。此時，若選擇記憶體單元MCi之通道電壓較低，則易產生對選擇記憶體單元MCi之錯誤寫入。

此處，說明自舉方式(以下稱作「SB方式」)之編程動作。

SB方式之編程動作下，首先使NAND串之通道電壓成浮動狀態，對非選擇字元線WL施加通過電壓Vpass。若非選擇字元線WL達到通過電壓Vpass，則NAND串之通道電壓上升。基於此對選擇字元線WL施加程式電壓Vpgm。此時，NAND串之通道電壓例如由接合點．洩漏或選擇閘極電晶體SG1及SG2之洩漏等洩漏而下降。施加程式電壓Vpgm一定時間後，向寫入序列之結束動作轉移。降低選擇字元線WL及非選擇字元線WL之電壓。再者，使選擇字元線WL之電壓暫時下降至通過電壓Vpass後，亦可連同非選擇字元線WL下降。藉此，NAND串之通道電壓由與字元線WL之耦合而下降。如此，SB方式之編程動作下，由非選擇字元線WL之通過電壓Vpass升壓NAND串之通道電壓，從而可降低對寫入禁止之選擇記憶體單元MC之錯誤寫入的產生。

基於以上，本實施形態之非揮發性半導體記憶裝置中，採用如下之寫入序列。

圖30係顯示本實施形態之編程動作時之記憶體單元陣列之偏壓狀態之圖。

本實施形態中，編程動作下對選擇字元線WLi施加程式電壓Vpgm，對鄰接於選擇字元線WLi之非選擇字元線WLi-1及WLi+1施加通過電壓Vpass1(第1通過電壓)，對其他非選擇字元線WL0~WLi-1及WLi+1~WLn-1施加通過電壓Vpass2(第2通過電壓)。此處，通過電壓Vpass1係每個寫入迴圈升壓之電壓。再者，以下亦將鄰接於選擇字元線之非選擇字元線稱作「鄰接字元線」。

圖3係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

本實施形態之寫入序列之情形時，編程低位準閾值電壓Vth之寫入迴圈中將通過電壓Vpass1之升壓幅度△Vpass1抑制為較小，編程高位準閾值電壓Vth之寫入迴圈中增大通過電壓Vpass1之升壓幅度△Vpass1。另一方面，通過電壓Vpass2即使無關寫入迴圈成高於通過電壓Vpass1最低值之固定電壓。

圖31所示實施例之情形時，通過電壓Vpass1之升壓幅度△Vpass1在編程A位準之第1次~第L次寫入迴圈下為0 V，在編程B位準之第L+1次~第M次寫入迴圈下為Vc1(Vc1>0)，在編程C位準之第M+1次~第N次寫入迴圈下為Vc2(Vc2>Vc1)變大。再者，此時閾值電壓Vpass以不成最大通過電壓Vpsmax以上之方式控制。通過電壓Vpass2大致為A位準，編程B位準之寫入序列之初始階段之寫入迴 圈中，變成高於通過電壓Vpass1之電壓。

接著，針對圖31所示之寫入序列之控制方法進行說明。

圖32係以寫入迴圈次數控制通過電壓Vpass1之升壓幅度△Vpass1之情形之寫入序列之流程圖的一例。流程圖之動作例如係序列控制電路7控制。

首先步驟S701中，使寫入迴圈數n1為1(初始化)。使程式電壓Vpgm為初始程式電壓Vpgm0(Vpgm0例如為13 V)(初始化)。又，使通過電壓Vpass1為初始通過電壓Vpass0(Vpass0例如為5 V)(初始化)。

接著，步驟S702中，判斷寫入迴圈數是否為n1<Rn(Rn11例如為10)。若n1<Rn11(步驟S702之Yes)，則步驟S703中增量寫入迴圈數n1後，步驟S704中以程式電壓Vpgm、通過電壓Vpass1及Vpass2執行編程動作。另一方面，若n1≧Rn11(步驟S702之No)，則將處理向步驟S707轉移。此處，寫入迴圈數n1可記憶於在NAND晶片10內配置之鎖存上。又，寫入迴圈數n1亦可記憶於控制器11上。又，寫入迴圈數n1亦可記憶於未記憶一般資料之ROM區域。

接著，步驟S705中執行驗證動作。該步驟S705中所有記憶體單元通過之情形時(步驟S705之Pass)結束動作。另一方面，一部分記憶體單元未通過之情形時(步驟S705之Fail)，步驟S706中對通過電壓Vpass加入△Vpass1。此處，△Vpass1係電壓Vc1。此時，程式電壓Vpgm亦僅升壓△Vpgm。其後將處理返回至步驟S702。

接著，步驟S707中判斷寫入迴圈數n1是否為例如 n1<Rn12(Rn12例如為15)。若n1<Rn12(步驟S707之Yes)，則步驟S708中增量寫入迴圈數n1後，步驟S709中以程式電壓Vpgm、通過電壓Vpass1及Vpass2執行編程動作。另一方面若n1≧Rn12(步驟S707之No)，則將處理向步驟S712轉移。再者，Rn11<Rn12。

接著，步驟S710中執行驗證動作。該步驟S710中所有記憶體單元通過之情形時(步驟S710之Pass)結束動作。另一方面，一部分記憶體單元未通過之情形時(步驟S710之Fail)在步驟S711中對通過電壓Vpass1加入△Vpass1。此處，△Vpass1係電壓Vc2(>電壓Vc1)。此時，程式電壓Vpgm亦升壓△Vpgm。

接著，步驟S712中判斷寫入迴圈數n1是否達到最大迴圈數(圖中之「loop max」)。該步驟S714中，寫入迴圈數n1達到最大迴圈次數之情形時，結束作為寫入失敗之寫入序列。另一方面，寫入迴圈數n1未達到最大迴圈次數之情形時，步驟S713中增量寫入迴圈數n1後，步驟S714中以程式電壓Vpgm、通過電壓Vpass1及Vpass2執行編程動作。此處之通過電壓Vpass1變成最大通過電壓Vpsmax。即，之後的編程動作下不升壓通過電壓Vpass1。

接著，以步驟S715執行驗證動作。以該驗證動作判斷程式是否結束(所有記憶體單元通過)，結束之情形時(S715之Pass)結束寫入序列，未結束之情形時(S715之Fail)以步驟S716使程式電壓Vpgm僅升壓△Vpgm後，將處理返回至步驟S712。再者，步驟S716中不升壓通過電壓Vpass1。

圖33係以程式電壓Vpgm控制通過電壓Vpass1之升壓幅度△Vpass1之情形之寫入序列之流程圖的一例。流程圖之動作例如係序列控制電路7控制。

開始之步驟S801與圖32之步驟S701相同，因此省略說明。

接著，步驟S802中判斷程式電壓Vpgm是否為Vpgm<Rvpg1(Rvpg1例如為15 V)。若Vpgm<Rvpg1(步驟S802之Yes)，則步驟S803中增量寫入迴圈數n1後，將處理向步驟S804轉移。另一方面若Vpgm≧Rvpg1(步驟S802之No)，則將處理向步驟S808轉移。

接著，步驟S804~S806分別與圖32之步驟S704~S706相同，因此省略說明。

接著，步驟S807中判斷寫入迴圈數n1是否達到最大迴圈次數(圖中之「loop max」)。該步驟S807中，寫入迴圈數n1達到最大迴圈次數之情形時，結束作為寫入失敗之寫入序列。另一方面，寫入迴圈數n1未達到最大環次數之情形時，將處理返回至步驟S802。

接著，步驟S808中，判斷程式電壓Vpgm是否為Vpgm<Rvpg2(Rvpg2例如為17 V)。若Vpgm<Rvpg2(步驟S808之Yes)則步驟S809中增量寫入迴圈數n1後，將處理向步驟S810轉移。另一方面，若Vpgm≧Rvpg2(步驟S808之No)則將處理向步驟S814轉移。再者，Rvpg1<Rvpg2。

接著，步驟S810~S812與圖32之步驟S709~S711相同，因此省略說明。

接著，步驟S814~S817與圖32之步驟S713~S716相同，因此省略說明。

如此，藉由以程式電壓Vpgm控制通過電壓Vpass1之升壓幅度△Vpass1，而可在程式電壓Vpgm較高時提高選擇記憶體單元之通道電壓。其結果可高精度防止記憶體單元之錯誤寫入。

再者，如圖33所示之寫入序列，以程式電壓Vpgm控制通過電壓Vpass1之升壓幅度△Vpass1之情形時，設置步驟S807、S813及S818與否為任意。如圖33之例，設有步驟S807、S813及S818之情形時，可以步驟S806、S812及S817之寫入迴圈之結束時刻之寫入迴圈數n1達到一定寫入迴圈數為條件，立即結束作為寫入失敗之寫入序列。

另一方面，省略步驟S807、S813及S818之情形時，無需寫入迴圈數n1之管理，因此可簡化電路構成。

圖34係以通過電壓Vpass1控制通過電壓Vpass1之升壓幅度△Vpass1之情形之寫入序列之流程圖的一例。流程圖之動作例如係序列控制電路7控制。

開始之步驟S901與圖32之步驟S701相同，因此省略說明。

接著，步驟S902中判斷通過電壓Vpass1是否為Vpass<Rvpa1(Rvpa1例如為7 V)。若Vpass1<Rvpa1(步驟S902之Yes)，則步驟S903中增量寫入迴圈數n1後，將處理向步驟S903轉移。另一方面若Vpass1≧Rvpa1(步驟S902之N0)則將向步驟S908轉移。

接著，步驟S904~S907分別與圖33之步驟S804~S807相同，因此省略說明。

接著，步驟S908中判斷通過電壓Vpass1是否為Vpass1<Rvpa2(Rvpa2例如為9 V)。若Vpass1<Rvpa2(S908之Yes)，則步驟S909中增量寫入迴圈數n1後，將處理向步驟S910轉移。另一方面若Vpass1≧Rvpa2(S908之No)，則將處理向步驟S914轉移。再者，Rvpa1<Rvpa2。

接著，步驟S910~S918與圖33之步驟S810~S818相同，因此省略說明。

再者，如圖34所示之寫入序列，以通過電壓Vpass1控制通過電壓Vpass1之升壓幅度△Vpass1之情形時，設置步驟S907、S913及S918與否為任意。如圖34之例，設有步驟S907、S913及S918之情形時，可以步驟S906、S912及S917之寫入迴圈之結束時刻之寫入迴圈數n1達到一定寫入迴圈為條件，立即結束作為寫入失敗之寫入序列。

另一方面，省略步驟S907、S913及S918之情形時，無需寫入迴圈數n1之管理，因此可簡化電路構成。

又，藉由以通過電壓Vpass1控制，而可不根據程式電壓Vpgm控制升壓幅度△Vpass1。例如根據記憶體單元之劣化降低程式電壓Vpgm之初始電壓之情形時，導致通過電壓Vpass1之升壓開始變遲。其結果有錯誤寫入增加之情形。另一方面，通過電壓Vpass1根據記憶體單元之劣化改變之情形較少。其結果，可使通過電壓Vpass1之升壓開始適當。可防止錯誤寫入。

圖35係以成驗證動作時之程式對象之記憶體單元MC中驗證通過之記憶體單元數之比例(以下稱作「驗證通過率」)控制通過電壓Vpass1之升壓幅度△Vpass1之情形的寫入序列之流程圖。流程圖之動作例如係序列控制電路7控制。例如對於可以ECC救濟之位元，亦可看作通過者計算驗證通過率。

開始之步驟SA01與圖32之步驟S701相同，因此省略說明。

接著，步驟SA02中判斷A位準之驗證率ra是否為ra≧Rra(Rra例如為100%)。若ra<Rra(步驟SA02之No)。步驟SA03中增加寫入迴圈數n1後，步驟S704中以程式電壓Vpgm、通過電壓Vpass1及Vpass2執行編程動作。此處，△Vpass1例如為0 V。另一方面，若ra≧Rra(步驟SA02之Yes)，則將處理向步驟SA09轉移。再者，驗證通過率不限於100%，亦可將寫入於A位準之記憶體單元70%通過之時刻定義為A位準之編程時期。以下關於B位準、C位準之驗證率亦相同。

接著，以步驟SA05執行驗證動作。再者，步驟SA05中通過A位準之驗證之記憶體單元在之後的編程動作中變成寫入禁止狀態。

接著，步驟SA06中基於步驟SA05之驗證結果更新A位準之驗證率通過ra。

接著，步驟SA07及SA08除通過電壓Vpass1之升壓幅度△Vpass1=0外與圖33之步驟S807及S808相同，因此省略說 明。

接著，步驟SA09中判斷B位準之驗證通過率是否為rb≧Rrb(Rrb例如為100%)。若rb<Rrb(步驟SA09之No)，則步驟SA10中增量寫入迴圈數n1後，步驟SA11中以程式電壓Vpgm、通過電壓Vpass1及Vpass2執行編程動作。此處，△Vpass1係電壓Vc1。另一方面若rb≧Rrb(步驟SA09之Yes)，則將處理向步驟SA16轉移。

接著，以步驟SA12執行驗證動作。再者，步驟SA12中通過B位準之驗證之記憶體單元在之後的編程動作下成寫入禁止狀態。

接著，步驟SA13中，基於步驟SA12之驗證結果更新B位準之驗證通過率rb。

接著，步驟SA14及SA15除通過電壓Vpass1之升壓幅度△Vpass1=Vc1外與圖33之步驟S806及S807相同，因此省略說明。

接著，步驟SA16中判斷C位準之驗證通過率rc是否為rc≧Rrc(Rrc例如為100%)。若rc≧Rrc(步驟SA16之Yes)則結束寫入序列。另一方面若rc<Rrc(步驟SA16之No)，則步驟SA17中增量寫入迴圈數n1後，將處理向步驟SA18轉移。

接著，步驟SA18中判斷通過電壓Vpass1是否達到最大通過電壓Vpsmax。通過電壓Vpass1達到最大通過電壓Vpsmax之情形時(步驟SA18之Yes)，步驟SA19中將通過電壓Vpass1之升壓幅度作為Vpass1=Vc2執行編程動作。另一方面，通過電壓Vpass1未達到最大通過電壓Vpsmax之情形 時(步驟SA18之No)，步驟SA20中將通過電壓作為Vpass1=Vpsmax執行編程動作。

接著，步驟SA21中執行驗證動作。再者，步驟SA21中通過C位準之驗證之記憶體單元之後的動作下成寫入禁止狀態。

接著，步驟SA22中基於步驟SA21之驗證結果更新C位準之驗證通過率rc。

接著，步驟SA23及SA24除通過電壓Vpass1之升壓幅度△Vpass1=Vc2外與圖33之步驟S806及S807相同，因此省略說明。

如此，藉由以驗證通過率ra、rb或rc控制通過電壓Vpass1之升壓幅度△Vpass1，而可根據各個位準調整通過電壓Vpass1。其結果可使各位準之閾值分佈寬度變細。

再者，如圖35所示之寫入序列，以驗證通過率ra、rb或rc控制通過電壓Vpass1之升壓幅度△Vpass1之情形時，設置步驟SA08、SA15及SA24與否為任意。如圖35之例，設有步驟SA08、SA15及SA24之情形時，可以步驟SA07、SA14及SA23之寫入迴圈結束時刻之寫入迴圈數n1達到一定寫入迴圈為條件，立即結束作為寫入失敗之寫入序列。

另一方面，省略步驟S807、S813及S818之情形時，無需寫入迴圈數n1之管理，因此可簡化電路構成。

如上，根據本實施形態之寫入序列，寫入序列之初始階段下，通過電壓Vpass2某程度上較大，因此與使用先前之SB方式之編程動作的情形相同，可充分升壓通道電壓。藉 此可降低相對於寫入禁止之選擇記憶體之錯誤寫入的產生。另一方面，通過電壓Vpass2固定，因此寫入序列後期之階段下通過電壓Vpass2亦不會變得過高。藉此亦可降低對連接於選擇位元線之非選擇記憶體單元之錯誤寫入之產生。

再者，與先前之使用SB方式之編程動作相比，寫入序列之初始階段下，鄰接於選擇字元線之非選擇字元線之通過電壓Vpass1抑制為較低。其結果，可降低由鄰接字元線之增加效果之電壓上升。即，可抑制選擇字元線之實效程式電壓Vpgm之增加。藉此可防止選擇記憶體單元之低位準閾值電壓(例如A位準、B位準)之變動，可抑制記憶體單元群之低位準閾值分佈之擴大。又，寫入序列之後期階段(例如將記憶體單元之閾值電壓寫入於C位準之情形)下，通過電壓Vpass1之升壓幅度變大，因此可進而提高由增加效果之選擇字元線之實效程式電壓Vpgm。藉此可增大使閾值電壓上升之選擇記憶體單元之閾值電壓之上升率。可縮短寫入序列之處理時間。

又，藉由使電壓Vc1為0，而可抑制選擇記憶體單元之低位準閾值電壓(尤其A位準)閾值分佈之擴大。

接著，針對本實施形態之寫入序列之變化例進行說明。

圖36係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。該變化例中，每個寫入迴圈使通過電壓Vpass1指數函數升壓。

此處，指數函數升壓例如係相對於第n次寫入迴圈所使 用之通過電壓Vpass1之第n+1次寫入迴圈所使用之通過電壓Vpass1之差(升壓幅度)為△Vn之情形時，升壓幅度以△Vn=△V(n-1)+0.1表示之情形。

記憶體單元MC之閾值電壓之上升容易度每個記憶體單元MC有偏差，有無法明確區分各位準之編程時期之情形。但該變化例之情形時，與編程之閾值電壓無關，對閾值電壓的易上升之記憶體單元MC執行使用較低通過電壓Vpass1之編程動作，對閾值電壓不易上升之記憶體單元MC執行使用較高通過電壓Vpass1之編程動作。因此與本實施形態之圖31所示實施例相比，可執行記憶體單元MC之編程特性上更佳之編程動作。

以上根據本實施形態，與先前之使用SB方式之編程動作之情形相同，可提供一種不僅可降低相對於寫入禁止之選擇記憶體之錯誤寫入之產生，亦可抑制記憶體單元群之閾值分佈擴大之非揮發性半導體記憶裝置。

[第7實施形態]

根據第6實施形態，針對使用SB方式之編程動作之非揮發性半導體記憶裝置進行說明，但第7實施形態中，針對使用所謂清除區域自舉方式(以下稱作「EASB方式」)之編程動作之非揮發性半導體記憶裝置進行說明。再者，對於未說明之處與第1實施形態相同。

圖37係顯示本實施形態之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例，圖38係本實施形態之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。 再者，圖37及圖38設想從源極線CELSRC側之記憶體單元MC寫入資料之情形。

記憶體單元之閾值電壓藉由資料寫入上升。因此資料寫入後之記憶體單元之通道電壓不易由增加上升，增加效率下降。

因此，EASB方式之編程動作下，將資料寫入後之記憶體單元之通道與含選擇記憶體單元之資料寫入前之記憶體單元之通道電性分離，從而易升壓選擇記憶體單元之通道電壓。

具體言之，如圖37所示，對選擇字元線WLi施加程式電壓Vpgm，對鄰接於選擇字元線WLi之源極線CELSRC側之非選擇字元線WL施加分離電壓Viso，對選擇字元線WLi之位元線BL側之鄰接字元線WLi+1施加通過電壓Vpass1(第1通過電壓)，對非選擇字元線WL0~WLi-2施加通過電壓Vpass3(第3通過電壓)，對非選擇字元線WLi+2~WLn-1施加通過電壓Vpass2(第2通過電壓)。

此處，如圖38所示，通過電壓Vpass2係無關寫入迴圈皆為固定電壓，且係比程式電壓Vpgm之最低值更高之電壓。又如圖38所示，通過電壓Vpass3係無關寫入迴圈皆為固定電壓。並且如圖38所示，分離電壓Viso係無關寫入迴圈皆為固定電壓，例如係比接地電壓Vss稍高之電壓。

另一方面，通過電壓Vpass1與第6實施形態相同，係以最大通過電壓Vpsmax為上限，且係隨著寫入迴圈增加而升壓之電壓。即，如圖38所示，通過電壓Vpass1係將初始 值設定為低於通過電壓Vpass3之電壓，且其升壓幅度△Vpass1如下逐漸變大：在進行A位準之編程之第1次~第L次寫入迴圈中為0V，在進行B位準之編程之第L+1次~第M次寫入迴圈中為Vc1(Vc2>Vc1)，在進行C位準之編程之第M+1次~第N次寫入迴圈中為Vc2(Vc2>Vc1)。

如上，對字元線WLi-1施加分離電壓Viso，從而切斷記憶體單元之MCi-1之通道，藉此可將資料寫入後之記憶體單元MC0~MCi-2之通道與資料寫入前之記憶體單元MCi~MCn-1之通道電性分離。再者，以下亦將被施加分離電壓Viso之非選擇字元線稱作「分離用字元線」。

再者，對字元線WL0~WLi-2施加比較低之通過電壓Vpass3，從而可降低對資料寫入後之記憶體單元MC0~MCi-2施加過度的通過電壓所致之錯誤寫入之產生。

另一方面，對字元線WLi+1~WLn-1施加比較高之通過電壓Vpass2，因此不受記憶體單元MC0~MCi-2之影響，可高效升壓資料寫入前之記憶體單元MCi~MCn-1之通道電壓。其結果可降低相對於寫入禁止之選擇記憶體單元MCi之錯誤寫入的產生。

即，根據本實施形態之圖37及圖38所示之實施例，不僅具有與第6實施形態之圖30及圖31所示之實施例相同之效果，進而可更降低相對於寫入禁止之選擇記憶體之錯誤寫入的產生。

又如圖39所示，藉由對鄰接於選擇字元線WLi+1兩側之非選擇字元線WLi、WLi+2施加通過電壓Vpass1，而可有 效抑制記憶體單元群之閾值分佈之擴大。

接著，針對本實施形態之寫入序列之變化例進行說明。

第1次變化例係如圖40控制圖37所示之各電壓之例。圖40係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖。

該變化例中，與組合有本實施形態之圖37及圖38之實施例不同，以最大通過電壓Vpsmax為上限，隨著寫入迴圈增加而使通過電壓Vpass2升壓。如此，本實施形態中，不僅可升壓通過電壓Vpass1亦可升壓通過電壓Vpass2。如此，藉由升壓Vpass2，而可使通道電壓進而上升。

再者，如圖40所示，使通過電壓Vpass2之升壓幅度△Vpass2改變之時序與通過電壓Vpass1之升壓幅度△Vpass1改變之時序配合，從而可使通過電壓Vpass2之控制所需要之參數與通過電壓Vpass1共用，亦可容易控制利用資料寫入部之通過電壓Vpass2。

第2變化例係如圖41控制圖37所示之各電壓之例。圖41係顯示本實施形態之寫入序列時之寫入迴圈數與程式電極及通過電壓之關係之圖。

該變化例中，與組合有本實施形態之圖37及圖38之實施例不同，以最大通過電壓Vpsmax為上限，隨著寫入迴圈增加而使通過電壓Vpass1指數函數升壓。即，該變化例之情形時，無關編程之閾值電壓，對易編程之記憶體單元MC執行使用較低通過電壓Vpass1之編程動作，對不易編程之記憶體單元MC執行使用較高通過電壓Vpass1之編程 動作。

因此根據該變化例，與組合有本實施形態之圖37及圖38之實施例相比，可配合記憶體單元之編程特性執行更佳的編程動作。

第3變化例係如圖38控制圖42所示之各電壓之例。圖42係顯示本實施形態之編程動作時之記憶體單元陣列之偏壓狀態之圖。

該變化例中，與組合有本實施形態之第37及圖38之實施例不同，不僅鄰接於選擇字元線WLi之源極線CELSRC側之非選擇字元線WLi-1，進而其相鄰之非選擇字元線WLi-2亦作為分離用字元線使用。

如組合有本實施形態之圖37及圖38之實施例，分離用字元線WL為1條之情形時，有無法將資料寫入後之記憶體單元MC之通道與資料寫入前之記憶體單元MC之通道充分電性分離之情形。此處根據該變化例，分離用字元線WL有複數條，因此與組合有本實施形態之圖37及圖38之實施例相比，可將資料寫入後之記憶體單元MC之通道與資料寫入前之記憶體單元MC之通道更確實電性分離。

[第8實施形體]

根據第7實施形態，針對使用EASB方式之編程動作之非揮發性半導體記憶裝置進行說明，但第8實施形態中，針對使用所謂修正清除區域自舉方式(以下稱作「REASB方式」)之編程動作之非揮發性半導體記憶裝置進行說明。再者，對於未說明之處與第7實施形態相同。

圖43係顯示本實施形態之編程動作之記憶體單元陣列之偏壓狀態之圖，圖44係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖。再者，圖43及圖44係以從源極線CELSRC側之記憶體單元MC依次寫入資料為前提。

使用EASB方式之編程動作之情形時，由圖37之例而言，在連接於分離用字元線WLi-1之記憶體單元MCi-1之通道與鄰接於該記憶體單元MCi-1之記憶體單元MCi-2或記憶體單元MCi之通道間會產生較大電位差。此時，放出從記憶體單元MCi-1之通道向記憶體單元MCi-2或記憶體單元MCi加速之電子。並且，該電子進入記憶體單元MCi-2或MCi之浮游閘極之情形時，會產生對記憶體單元MCi-2或MCi之錯誤寫入。

因此，REASB方式之編程動作下，對鄰接於分離用字元線之一者或兩者選擇字元線施加分離電壓與程式電壓或通過電壓之中間電壓緩和電壓。

具體言之，如圖43所示，對選擇字元線WLi施加程式電壓Vpgm，對鄰接字元線WLi-1及WLi+1施加通過電壓Vpass1(第1通過電壓)，對選擇字元線WLi之源極線CELSRC側之非選擇字元線WLi-3施加分離電壓Viso，對鄰接於分離用字元線WLi-3之非選擇字元線WLi-4及WLi-2施加緩和電壓Vgp，對非選擇字元線WLi+2~WLn-1施加通過電壓Vpass2(第2通過電壓)，對非選擇字元線WL0~WLi-5施加通過電壓Vpass3(第3通過電壓)。

例如如圖44所示，緩和電壓Vgp係無關寫入迴圈之固定電壓，係比程式電壓Vpgm之最低值、通過電壓Vpass1之最低值、通過電壓Vpass2或通過電壓Vpass3低且比分離電壓Viso高之電壓。再者，程式電壓Vpgm、通過電壓Vpass1、Vpass2及Vpass3以及分離電壓Viso與圖38所示之實施例相同。又，亦將施加緩和電壓Vgp之非選擇字元線稱作「緩和用字元線」。又，藉由對鄰接於選擇字元線WLi兩者之字元線WLi-1、WLi+1施加通過電壓Vpass1，而可有效抑制記憶體單元群之閾值分佈之擴大。

如上，對鄰接於分離用字元線WLi-3之非選擇字元線WLi-2及WLi-4施加緩和電壓Vgp，從而降低從記憶體單元MCi-3之通道向記憶體單元MCi-4及MCi-2之電子的加速。因此，該電子進入記憶體單元MCi-4及MCi-2之電荷蓄積層之可能性變低。

即，根據組合有本實施形態之圖43及圖44之實施例，不僅具有與組合有第7實施形態之圖37及圖38之實施例相同之效果，進而可降低對鄰接於分離用字元線之記憶體單元之記憶體單元的錯誤寫入之產生。

接著，針對本實施形態之寫入序列之變化例進行說明。

第1變化例係如圖45控制圖43所示之各電壓之例。圖45係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

該變化例中，與組合有本實施形態之圖43及圖44之實施例不同，以最大通過電壓Vpsmax為上限，隨著寫入迴圈 增加而使通過電壓Vpass2升壓。如此，本實施形態中不僅升壓通過電壓Vpass1，亦可升壓通過電壓Vpass2。

第2變化例係如圖46控制圖43所示之各電壓之例。圖46係顯示本實施形態之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖。

該變化例中，與組合有本實施形態之圖43及圖44之實施例不同，以最大通過電壓Vpsmax為上限，隨著寫入迴圈增加而使通過電壓Vpass1指數函數升壓。

因此根據該變化例，與組合有本實施形態之圖43及圖44之實施例相比，可執行與記憶體單元之編程特性配合之更佳編程動作。

第3變化例係如圖44控制圖47所示之各電壓之例。圖47係顯示本實施形態之編程動作時之記憶體單元陣列之偏壓狀態之圖。

該變化例中，與組合有本實施形態之圖43及圖44之實施例不同，不僅鄰接於選擇字元線WLi之源極線CELSRC側之非選擇字元線WLi-3，進而其相鄰之非選擇字元線WLi-4亦作為分離用字元線使用。

因此根據該變化例，與組合有本實施形態之圖43及圖44之實施例相比，可將資料寫入後之記憶體單元MC之通道與資料寫入前之記憶體單元MC之通道更確實地電性分離。

[第9實施形態]

第7實施形態中，針對使用EASB方式之編程動作之非揮 發性半導體記憶裝置進行說明，但第9實施形態中，針對使用所謂局部自舉方式(以下稱作「LSB方式」)之編程動作之非揮發性半導體記憶裝置進行說明。再者，未說明之處與第7實施形態相同。

圖48係顯示本實施形態之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。再者，圖48設想從源極線CELSRC側之記憶體單元MC寫入資料之情形。

使用EASB方式之編程動作之情形時，將資料寫入後之記憶體單元之通道與資料寫入前之記憶體單元之通道電性分離，從而與使用SB方式之編程動作之情形相比，可更高效地升壓選擇記憶體單元之通道電壓。

相對於此，LSB方式之編程動作下，將選擇記憶體單元之通道不僅與選擇記憶體單元之源極線CELSRC側亦與位元線BL側之記憶體單元之通道電性分離。藉此，相比使用EASB方式之編程動作，可更高效升壓選擇記憶體單元之通道電壓。

具體言之，如圖48所示，對選擇字元線WLi施加程式電壓Vpgm，對鄰接字元線WLi-1及WLi+1施加通過電壓Vpass1(第1通過電壓)，對鄰接於字元線WLi-1之源極線CELSRC側之非選擇字元線WLi-2及鄰接字元線WLi+1之位元線BL側之非選擇字元線WLi+2施加通過電壓Vpass2(第2通過電壓)，對鄰接於非選擇字元線WLi-2之源極線CELSRC側之非選擇字元線WLi-3及非選擇字元線WLi+2之位元線BL側之非選擇字元線WLi+3施加分離電壓Viso，對 其他非選擇字元線WL0~WLi-4及WLi+4~WLn-1施加通過電壓Vpass3(第3通過電壓)。

此處，相對於寫入迴圈之程式電壓Vpgm、通過電壓Vpass1~Vpass3以及分離電壓Viso之控制與圖38所示之實施例相同。

如上，組合有本實施形態之圖38及圖48之實施例之情形時，切斷非選擇記憶體單元MCi-3及MCi+3，從而可將選擇記憶體單元MCi周邊之通道從其他非選擇記憶體單元MC之通道電性分離。

藉此，根據組合有本實施形態之圖38及圖44之實施例，不僅具有與組合有第7實施形態之圖37及圖38之實施例相同之效果，進而亦可更降低對寫入禁止之選擇記憶體單元之錯誤寫入。

接著，針對本實施形態之寫入序列之變化例進行說明

第1變化例係如圖40控制圖44所示之各電壓之例。

該變化例中，與組合有本實施形態之圖38及圖48之實施例不同，以最大通過電壓Vpsmax為上限，隨著寫入迴圈增加而增加通過電壓Vpass2。如此，本實施形態中，不僅可升壓通過電壓Vpass1，亦可升壓通過電壓Vpass2。

第2變化例係如圖41控制圖48所示之各電壓之例。

該變化例中，與組合有本實施形態之圖38及圖48之實施例不同，以最大通過電壓Vpsmax為上限，隨著寫入迴圈增加而指數函數升壓通過電壓Vpass1。

因此根據該變化例，與組合有本實施形態之圖38及圖48 之實施例相比，可執行與記憶體單元之編程特性配合之更佳編程動作。

第3變化例係如圖38所示控制圖49所示之各電壓之例。圖49係顯示本實施形態之編程動作時之記憶體單元陣列之偏壓狀態。

該變化例中，與組合有本實施形態之圖38及圖48之實施例不同，不僅鄰接於選擇字元線WLi之源極線CELSRC側之非選擇字元線WLi-3，進而其相鄰之非選擇字元線WLi-4亦作為分離用字元線使用。

因此根據該變化例，與組合有本實施形態之圖38及圖48之實施例相比，可將選擇記憶體單元MC周邊之通道與其他非選擇記憶體單元之通道更確實電性分離。

[第10實施形態]

第8實施形態中，針對使用REASB方式之編程動作之非揮發性半導體記憶裝置進行說明，但第10實施形態針對使用所謂修正局部自舉方式(以下稱作「RLSB」)之編程動作之非揮發性半導體記憶裝置進行說明。再者，未說明之處與第8實施形態相同。

圖50係顯示本實施形態之編程動作時之記憶體單元陣列之偏壓狀態之圖。再者，圖50係以從源極線CELSRC側之記憶體單元MC依次寫入資料為前提。

使用REASB方式之編程動作之情形時，將資料寫入後之記憶體單元之通道與資料寫入前之記憶體單元之通道電性分離，從而與使用SB方式之編程動作相比，可更高效升壓 選擇記憶體單元之通道電壓。

相對於此，RLSB方式之編程動作下，將選擇記憶體單元之通道不僅與選擇記憶體單元之源極線CELSRC側亦與位元線BL側之記憶體單元之通道電性分離。藉此，相比使用EASB方式之編程動作，可更高效增加選擇記憶體單元之通道。

具體言之，如圖50所示，對選擇字元線WLi施加程式電壓Vpgm，對鄰接字元線WLi-1及WLi+1施加通過電壓Vpass1(第1通過電壓)，對鄰接於鄰接字元線WLi-1之源極線CELSRC側之非選擇字元線WLi-2及鄰接於鄰接字元線WLi+1之位元線BL側之非選擇字元線WLi+2施加通過電壓Vpass2(第2通過電壓)，對鄰接於非選擇字元線WLi-2之源極線CELSRC側之非選擇字元線WLi-3及鄰接於非選擇字元線WLi+2之位元線BL側之非選擇字元線WLi+3施加分離電壓Viso，對鄰接於分離用字元線WLWLi-4及WLi+4n之非選擇字元線WLi-5、WLi-3、WLi+3及WLi+5施加緩和電壓Vgp，對其他非選擇字元線WL0~WLi-6及WLi+6~WLn-1施加通過電壓Vpass3(第3通過電壓)。

此處，對於寫入迴圈之程式電壓Vpgm、通過電壓Vpass1~Vpass3、分離電壓Viso以及緩和電壓Vgp之控制與圖44所示之實施例相同。

如上，組合有本實施形態之圖44及圖50之實施例之情形時，切斷非選擇記憶體單元MCi-4及MCi+4，從而可將選擇記憶體單元MCi周邊之通道從其他非選擇記憶體單元MC 之通道電性分離。

藉此，根據組合有本實施形態之圖44及圖50之實施例，不僅具有與組合有第8實施形態之圖43及圖44之實施例相同之效果，進而可更降低對於寫入禁止之選擇記憶體單元之錯誤寫入。

接著，針對本實施形態之寫入序列之變化例進行說明。

第1變化例係如圖45控制圖50所示之各電壓之例。

該變化例中，與組合有本實施形態之圖44及圖50之實施例不同，以最大通過電壓Vpsmax為上限，隨著寫入迴圈增加而升壓通過電壓Vpass2。如此，本實施形態中，不僅可升壓通過電壓Vpass1，亦可升壓通過電壓Vpass2。

第2變化例係如圖46控制圖50所示之各電壓之例。

該變化例中，與組合有本實施形態之圖44及圖50之實施例不同，以最大通過電壓Vpsmax為上限，隨著寫入迴圈增加而指數函數升壓通過電壓Vpass1。

因此根據該變化例，與組合有本實施形態之圖44及圖50之實施例相比，可執行與記憶體單元之編程特性配合之更佳編程動作。

第3變化例係如圖44所示控制圖51所示之各電壓之例。圖51係顯示本實施形態之編程動作時之記憶體單元陣列之偏壓狀態。

該變化例中，與組合有本實施形態之圖44及圖50之實施例不同，不僅鄰接於選擇字元線WLi之源極線CELSRC側之非選擇字元線WLi-3，進而其相鄰之非選擇字元線WLi-4 亦作為分離用字元線使用。同樣，不僅鄰接於選擇字元線WLi之位元線BL側之非選擇字元線WLi+3，進而其相鄰之非選擇字元線WLi+4亦作為分離用字元線使用

因此根據該變化例，與組合有本實施形態之圖44及圖50之實施例相比，可將選擇記憶體單元MC周邊之通道與其他非選擇記憶體單元之通道更確實電性分離。

[第11實施形態]

第11實施形態中，針對之後修正因單元間干涉效應影響之記憶體單元之閾值分佈之擴大，從而實現窄閾值分佈之資料寫入進行說明。

首先參照圖52、圖53，針對第11實施形態之非揮發性半導體記憶裝置之資料寫入進行說明。

圖52係顯示本實施形態之寫入序列之流程圖之一例。

圖52係顯示對連接於字元線WLi(i=0~n-1)之各記憶體單元MC寫入資料之情形。該寫入序列之控制例如藉由含列解碼器/字元線驅動器2a、行解碼器2b、頁緩衝器3及電壓產生電路8之資料寫入部進行。

又，字元線WLi係第2字元線之例，比字元線WLi前進行寫入之字元線係第1字元線之例。例如寫入可按字元線WL0、WL1、...、Wln-2、WLn-1之順序進行，此時，比字元線WLi前進行寫入之字元線WLi-1係第1字元線之例。

圖53係顯示第11實施形態之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖。

寫入時，對字元線WLi施加程式電壓Vpgm或追加電壓 Vadd。程式電壓Vpgm之值如圖53所示根據寫入迴圈數增加。同樣，追加電壓Vadd之值根據追加電壓Vpgm之施加次數增加。有將該程式電壓、追加電壓增加之動作稱作「升壓動作」之情形。

以下針對圖52之流程圖進行說明。圖52之說明中亦適當參照圖53之圖。

首先，將記憶體單元陣列1內之所有位元線BL中寫入對象之所有位元線BL設為選擇位元線，將此外之位元線BL設為非選擇位元線(步驟SB01)，接著對字元線WLi施加程式電壓Vpgm(步驟SB02)。第1次編程動作下，程式電壓值設為Vpgm1(參照圖53)。

接著，進行確認是否在連結於字元線WLi之記憶體單元MC內寫入資料之驗證動作(步驟SB03)。接著，判斷寫入未結束之記憶體單元MC是否在n1個(n1係0以上之整數)以下(步驟SB04)。再者，亦可等價判斷連接於寫入未結束之記憶體單元MC之位元線BL之條數是否在條件值n1條以下。

若未結束記憶體單元之個數在n1個以下，則判斷寫入結束，向步驟SB11進展。另一方面未結束記憶體單元個數多於n1個之情形時，使程式電壓Vpgm僅升壓△Vpgm後(步驟SB05)，重複步驟SB01~SB04之處理。圖53係顯示利用第5次寫入迴圈寫入結束之例。第2次~第5次寫入迴圈中，程式電壓值分別設為Vpgm2~Vpgm5(Vpgm1<Vpgm2<Vpgm3<Vpgm4<Vpgm5)(參照圖53)。再者，個數n1可為寫入預定 之記憶體單元MC之個數，寫入預定之記憶體單元MC之個數亦可為考慮可以ECC(Error-Correcting Code：錯誤校正碼)救濟之個數的個數。

接著，若向字元線WLi之寫入結束，則將追加電壓Vadd之初始值設為對程式電壓Vpgm之最終值加上△Vadd之值(步驟SB11)。即，Vadd1之值設為Vpgm5+△Vadd。

接著，將記憶體單元陣列1內之所有位元線BL設為非選擇位元線(步驟SB12)。接著，對字元線WLn施加追加電壓Vadd(步驟SB13)。第1次追加電壓之施加下，追加電壓之值設為Vadd1(參照圖53)。

接著，確認是否指定次數施加追加電壓(步驟SB14)。追加電壓Vadd之施加次數不滿指定次數之情形時，僅升壓△Vadd追加電壓Vadd後(步驟SB15)，重複步驟SB12~SB14之處理。圖53係顯示指定次數為3次之例。第2次、第3次處理下，追加電壓之值分別設為Vadd2、Vadd3(參照圖53)。

另一方面，追加電壓Vadd之施加次數達到指定次數之情形時，向字元線WLi之追加電壓Vadd之施加結束。其後，可對下一字元線WLi+1進行步驟SB01~SB15之處理。該處理中，字元線WLi+1係第2字元線之例，已進行寫入之字元線WLi係第1字元線之例。

再者，△Vadd之值可為與△Vpgm相同值亦可為不同值。本實施形態中，亦可將△Vpgm、△Vadd之值或上述指定次數設於例如ROM保險絲12內，在以控制器11生成之上從控 制器11遞送。

又，追加電壓之初始值Vadd1亦可設為Vpgm5+△Vadd以外之值。例如追加電壓之初始值Vadd1之值可設為比程式電壓之最終值Vpgm5高之值，亦可設為比程式電壓之最終值Vpgm5低之值(或亦可設為與程式電壓之最終值Vpgm5相等之值)。但由減少追加電壓Vadd之施加次數之觀點而言，追加電壓之初始值Vadd1之值設為比程式電壓之最終值Vpgm5高之值較佳。本實施形態中，設為Vadd1>Vpgm5，從而追加電壓Vadd1~Vadd3之值任一者都設為高於最終值Vpgm5之值。

接著，參照圖54~圖58，針對圖52之寫入序列之作用效果進行說明。

圖54~圖57係顯示本實施形態之記憶體單元之MC之閾值分佈之圖的一例。圖54~圖57係顯示對於NAND型快閃記憶體之利用公司內製模擬器之模擬之一例。圖54~圖57之橫軸表示記憶體單元MC之閾值電壓，縱軸表示粗材測定下記憶體單元MC之個數。再者，圖54~圖57中，以使用3位元/單元之記憶體單元之情形為例進行模擬。

圖54係顯示寫入後立即(即SB04之Yes後立即)連接於字元線WLi之記憶體單元MC之閾值分佈。又，圖55係顯示施加追加電壓後立即(即SB14之Yes後立即)連接於字元線WLi之記憶體單元MC之閾值分佈。

圖54、圖55之箭頭A、B係顯示刪除位準(相當於圖3所示之ER位準)之閾值分佈。根據圖54、圖55可知，藉由追加 電壓之施加，刪除位準之閾值分佈在高電壓側移動。如此，若使所有位元線BL為非選擇位元線，對字元線WLi施加追加電壓，則選擇性追加寫入連接於字元線WLi之刪除位準之記憶體單元MC，連接於字元線WLi之刪除位準之記憶體單元MC之閾值分佈在高電壓側移動。

接著，針對字元線WLi給予字元線WLi-1之影響(單元間干涉效應)進行說明。

圖56係顯示向字元線WLi寫入後立即連接於字元線WLi-1之記憶體單元MC之閾值分佈。又，圖57係顯示向字元線WLi施加追加電壓後立即連接於字元線WLi-1之記憶體單元MC之閾值分佈。

向字元線WLi之寫入對連接於鄰接之寫入完字元線WLi-1之記憶體單元之閾值分佈帶來影響。此時，連接於字元線WLi-1之記憶體單元MC所受影響與因連接於字元線WLi之鄰接記憶體單元MC之閾值電壓Vth不同。其結果如圖56所示，由於向字元線WLi之寫入而導致字元線WLi-1上之閾值分佈擴大。圖56之範圍C表示比如此擴大之刪除位準高之寫入位準的記憶體單元MC之寫入位準之閾值分佈。

一般言之，在擴大之閾值分佈之高電壓側，多存在多受單元間干涉效應之記憶體單元MC，即鄰接單元之閾值電壓Vth較高之記憶體單元MC。另一方面在擴大之閾值分佈內低電壓側，多存在不太受單元間干涉效應閘極記憶體單元MC，即鄰接單元之閾值電壓Vth較低之記憶體單元MC(例如鄰接單元之閾值電壓Vth為刪除位準之記憶體單 元MC)。

圖57之範圍D與範圍C相同，表示比刪除位準高之寫入位準之記憶體單元MC之閾值分佈。根據圖57可知，字元線WLi-1上之寫入位準之閾值分佈下端在高電壓側移動，字元線WLi-1上之閾值分佈狹窄。此相當於對連接於字元線WLi之刪除位準之記憶體單元MC進行追加寫入。追加寫入之結果認為下端內之記憶體單元MC之閾值電壓由單元間干涉效應上升。

另一方面，比刪除位準高之寫入位準之記憶體單元MC完全無追加寫入效果。由於寫入位準較高，而即使對非選擇字元線WLi施加追加電壓，記憶體單元MC之閾值電壓Vth亦完全不移動之故。其結果，認為閾值分佈之上端內之記憶體單元MC之閾值電壓Vth完全不受單元間干涉效應不上升。即，可以說本實施形態之追加電壓之施加相當於對連接於字元線WLi之刪除位準之記憶體單元MC選擇性進行追加寫入。

如此，根據本實施形態，將所有位元線BL作為非選擇位元線，對字元線WLi施加追加電壓，從而可使字元線WLi-1上之記憶體單元MC之閾值分佈變窄。再者，本實施形態之寫入序列即使在使用1位元/單元之記憶體單元之情形等使用3位元/單元之記憶體單元之情形以外亦可應用。

圖58係顯示本實施形態之追加電壓施加次數與閾值分佈寬度之關係之圖。

圖58之橫軸表示向字元線WLi之追加電壓之施加次數。 施加次數為0次之狀態相當於寫入後立即狀態。又，圖58之縱軸表示以寫入後立即寬度成1之方式標準化之字元線WLi-1上之寫入位準之閾值分佈寬度。圖58與圖54~圖57相同，顯示對於使用3位元/單元之記憶體單元之NAND型快閃記憶體之模擬例。

根據圖58可知，若使追加電壓之施加次數從0次增加，則閾值分佈寬度變窄，某施加次數下閾值分佈寬度變為最小。圖58之例中該施加次數為8次。並且可知若進而增加施加次數，則閾值分佈寬度相反擴大。次認為係字元線WLi上之記憶體單元MC追加接受之單元間干涉效應變得過大之故。

如此，追加電壓之施加次數存在最佳值。因此本實施形態中，由實驗或模擬規定該最佳值或接近最佳值之值，將規定之值作為上述指定次數設於ROM保險絲12內。藉此根據本實施形態，可實現最佳化之閾值分佈寬度。再者，該指定次數亦可由非揮發性半導體記憶裝置測試時之修整規定。

最後針對本實施形態之效果進行說明。

如上根據本實施形態，若向字元線WLi之寫入結束，則將所有位元線BL設為非選擇位元線，對字元線WLi施加追加電壓。又，向字元線WLi之追加電壓之施加可在向字元線WLi+1之寫入開始前進行。藉此，根據本實施形態，可使鄰接之寫入完之字元線WLi-1上之記憶體單元MC的閾值分佈變窄。

又根據本實施形態，施加程式電壓與追加電壓之處理如向字元線WLi之程式電壓之施加、向字元線WLi之追加電壓之施加、向字元線Wli+1之程式電壓之施加、向字元線WLi+1之追加電壓之施加，向相同字元線之程式電壓與追加電壓之施加連續進行。藉此根據本實施形態，可高速進行該等電壓之施加。

又根據本實施形態，可以上限較低之程式電壓使多值方式之非揮發性半導體記憶裝置動作，因此可緩和耐壓條件，記憶體單元MC進而微細化。

[第12實施形態]

第12實施形態中，施加追加電壓時，將記憶體單元陣列1內之所有位元線BL設為選擇位元線。又第12實施形態中，將追加電壓Vadd1~Vadd3之值任一者都設為低於程式電壓之初始值Vpgm1之值。

以下參照圖59、圖60，針對第12實施形態之非揮發性半導體記憶裝置之資料寫入進行說明。

圖59係顯示本實施形態之寫入序列之流程圖之一例。圖60係顯示本實施形態之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖。以下一面適當參照圖60一面說明圖59之流程圖。

首先將記憶體單元陣列1內之所有位元線BL中寫入對象之所有位元線BL設為選擇位元線，將其他位元線BL設為非選擇位元線(步驟SC01)。接著對字元線WLi施加程式電壓Vpgm(步驟SC02)。

接著，進行確認是否在字元線WLi上之記憶體單元MC內寫入資料之驗證動作(步驟SC03)。接著判斷寫入未結束之記憶體單元MC是否為n1個(n1係0以上之整數)以下(步驟SC04)。

若未結束記憶體單元之個數為n1個以下，則判斷寫入結束，使步驟向SC11進展。另一方面，未結束記憶體單元個數多於n1個之情形時，使程式電壓Vpgm僅升壓△Vpgm後(步驟SC05)，重複步驟SC01~SC04之處理。圖60係顯示利用第5次寫入迴圈寫入結束之例。

接著，若向字元線WLi之寫入結束，則將追加電壓Vadd之初始值設為比程式電壓Vpgm之初始值低之值(步驟SC11)。即，以Vadd1之值成Vpgm1-△(△>0)，且Vadd1>0之方式設定。

接著，將記憶體單元陣列1內之所有位元線BL設為選擇位元線(步驟SC12)。接著，對字元線WLi施加追加電壓Vadd(步驟SC13)。第1次追加電壓之施加下，追加電壓之值設為Vadd1(參照圖60)。

接著，確認是否指定次數施加追加電壓(步驟SC14)。追加電壓Vadd之施加次數不滿指定次數之情形時，僅增加△Vass追加電壓Vadd後(步驟SC15)，重複步驟SC12~SC14之處理。圖60係顯示指定次數為3次之例。第2次、第3次處理下，追加電壓值分別設為Vadd2、Vadd3(參照圖60)。

另一方面，追加電壓Vadd之施加次數達到指定次數之情形時，向字元線WLi之追加電壓之施加結束。其後本實施 形態中，對下一字元線WLi+1進行步驟SC01~SC15之處理。

接著參照圖61~圖63，針對圖59之寫入序列之作用效果進行說明。

圖61及圖62係顯示本實施形態之記憶體單元MC之閾值分佈之圖。圖61及圖62係顯示針對使用3位元/單元之記憶體單元之情形之NAND型快閃記憶體之模擬例。

本實施形態之追加電壓之施加與第11實施形態相同，有使刪除位準(相當於圖3所示之ER位準)之閾值分佈在高電壓側移動之效果。即，使所有位元線BL成選擇位元線，對字元線WLi施加追加電壓，從而可獲得與對字元線WLi上之刪除位準之記憶體單元MC進行追加寫入相同之效果，字元線WLi上之刪除位準之閾值分佈在高電壓側移動。該情形與圖54、圖55相同。

接著，針對字元線WLi給予字元線WLi-1之影響(單元間干涉效應)進行說明。

圖61係顯示向字元線WLi寫入後立即連接於字元線WLi-1之記憶體單元MC之閾值分佈。又，圖62係顯示向字元線WLi施加追加電壓後立即連接於字元線WLi-1之記憶體單元MC之閾值分佈。

本實施形態中，由與第11實施形態之情形相同之理由，因向字元線WLi之寫入而導致連接於字元線WLi-1之記憶體單元MC之閾值分佈擴大(圖61)。圖61之範圍E表示比如此擴大之刪除位準高之寫入位準之記憶體單元MC的寫入 位準之閾值分佈。

圖62之範圍F與範圍E相同，表示比刪除位準高之寫入位準之記憶體單元MC的閾值分佈。根據圖62可知，連接於字元線WLi-1之記憶體單元MC之寫入位準之閾值分佈之下端在高電壓側移動，連接於字元線WLi-1之記憶體單元MC之閾值分佈較窄。此與第11實施形態之情形相同，認為係對連接於字元線WLi之刪除位準之記憶體單元MC選擇性進行追加寫入，從而下端內之記憶體單元MC之閾值電壓Vth由單元間干涉效應而上升之故。

另一方面，完全無對刪除位準更高之寫入位準之記憶體單元MC之追加寫入效果。由於寫入位準較高，而即使對選擇字元線WLi施加追加電壓，記憶體單元MC之閾值電壓Vth亦完全不移動之故。其結果認為，閾值分佈上端內之記憶體單元MC之閾值電壓Vth完全不受單元間干涉效應不上升。即，可以說本實施形態之追加電壓之施加相當於對字元線WLi上之刪除位準之記憶體單元MC選擇性進行追加寫入。

如此，根據本實施形態，將所有位元線BL作為選擇位元線，對字元線WLi施加追加電壓，從而可使連接於字元線WLi-1之記憶體單元MC之閾值分佈變窄。又本實施形態中，將位元線設為選擇位元線，因此應防止過剩之追加寫入，將所有追加電壓Vadd1~Vadd3之值設為比程式電壓之初始值Vpgm1低之值。

圖63係顯示本實施形態之追加電壓施加次數與閾值分佈 寬度之關係之圖。圖63與圖61及圖62相同，係顯示利用針對使用3位元/單元的記憶體單元之NAND型快閃記憶體之公司內製模擬器之模擬例。

如圖63所示，追加電壓之施加次數存在最佳值。圖63之例中最佳值為15次左右。因此本實施形態中，由實驗或模擬規定該最佳值或接近最佳值之值，將規定之值作為上述指定次數設於ROM保險絲12內。藉此根據本實施形態，可實現最佳化之閾值分佈寬度。

最後針對本實施形態之效果進行說明。

如上根據本實施形態，若向字元線WLi之寫入結束，則將所有位元線BL設為選擇位元線，對字元線WLi施加追加電壓。又，向字元線WLi之追加電壓之施加可在向字元線WLi+1之寫入開始前進行。藉此根據本實施形態，與第11實施形態相同，可使鄰接之寫入完之字元線WLi-1上之記憶體單元MC的閾值分佈變窄。

[第13實施形態]

圖64係顯示第13實施形態之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖的一例。

第11實施形態中，施加追加電壓時，將記憶體單元陣列1內之所有位元線BL設為非選擇位元線。又，第12實施形態中，施加追加電壓時，將記憶體單元陣列1內之所有位元線BL設為選擇位元線。相對於此，第13實施形態中，實施追加電壓時，根據追加電壓之值將記憶體單元陣列1內之所有位元線BL設為選擇位元線或非選擇位元線。

具體言之，將追加電壓Vadd之值設為比程式電壓之初始值Vpgm1低之值之情形時，將所有位元線設為選擇位元線。圖64中Vadd1、Vadd2相當於該例。

另一方面，將追加電壓Vadd之值設為比程式電壓之初始值Vpgm1高之值之情形時，將所有位元線設為非選擇位元線。圖64中Vadd3~Vadd5相當於該例。

根據本實施形態，與追加電壓值有限制之第11、第12實施例不同，可將追加電壓值設為任意值。

再者，由位元線BL之電位穩定性觀點而言，將所有位元線BL作為選擇位元線施加追加電壓相比將所有位元線BL作為非選擇位元線施加電壓佳。另一方面，若將所有位元線BL設為選擇位元線，則如上述可能產生過剩追加寫入。但本實施形態中，可切換將所有位元線BL作為選擇位元線或非選擇位元線，因此可享受選擇位元線情形之優點且防止過程之追加寫入。

說明本發明之幾個實施形態，但該等實施形態係作為例揭示者，不意圖限定發明範圍。該等新穎實施形態可以其他各種形態實施，在不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化例包含在發明範圍或主旨內，且包含在與記載於專利請求範圍之發明均等之範圍內。

例如第11~第13實施形態之情形時，亦可將追加電壓Vadd之施加方法從複數個獨立脈衝之施加改變成電壓單一連續變化之脈衝的施加(參照圖65、圖66)。圖65、圖66分 別係顯示第11、第12實施形態之變化例之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖。如此，藉由使單一電壓連續變化，而可減少施加於記憶體單元MC之閘極絕緣膜之壓力。又，相比施加獨立脈衝，可無降低電壓之時間程度減少寫入時間。又，「單一電壓之連續變化」不僅有如圖65、圖66電壓直線變化之情形，亦包含電壓曲線、階梯狀變化之情形。即使係此種電壓變化，亦可獲得降低施加於記憶體單元MC之閘極絕緣膜之壓力的效果，或降低寫入時間之效果之故。

1‧‧‧記憶體單元陣列

2a‧‧‧列解碼器/字元線驅動器

2b‧‧‧行解碼器

3‧‧‧頁緩衝器

5a‧‧‧列位址暫存器

5b‧‧‧行位址暫存器

6‧‧‧邏輯控制電路

8‧‧‧電壓產生電路

8a‧‧‧程式電壓產生電路

8b‧‧‧通過電壓產生電路

9‧‧‧I/O緩衝器

10‧‧‧NAND晶片

11‧‧‧控制器

12‧‧‧ROM保險絲

A‧‧‧位準

ALE‧‧‧位址賦能信號

B‧‧‧位準

BL0‧‧‧位元線

BL1‧‧‧位元線

BLK‧‧‧塊

BLK0‧‧‧塊

BLK-1‧‧‧塊

BLm-1‧‧‧位元線

BLm-2‧‧‧位元線

C‧‧‧位準

CE‧‧‧晶片賦能信號

CELSRC‧‧‧源極線

CLE‧‧‧命令賦能信號

MC0‧‧‧記憶體單元

MC1‧‧‧記憶體單元

MCi‧‧‧選擇記憶體單元

MCi-1‧‧‧記憶體單元

MCi-2‧‧‧記憶體單元

MCi-3‧‧‧記憶體單元

MCi-4‧‧‧記憶體單元

MCi-5‧‧‧記憶體單元

MCn-1‧‧‧記憶體單元

MCn-2‧‧‧記憶體單元

P1‧‧‧低位準閾值電壓編程時期

P2‧‧‧高位準閾值電壓編程時期

RE‧‧‧讀出賦能信號

SG1‧‧‧選擇閘極電晶體

SG2‧‧‧選擇閘極電晶體

SL1‧‧‧選擇閘極線

SL2‧‧‧選擇閘極線

Va‧‧‧電壓

Vb‧‧‧電壓

Vc‧‧‧電壓

Vcc‧‧‧電源電壓

Vgp‧‧‧緩和電壓

Viso‧‧‧分離電壓

Vlm‧‧‧中間位準電壓

Vpass‧‧‧通過電壓

Vpass1‧‧‧通過電壓

Vpass2‧‧‧通過電壓

Vpass3‧‧‧通過電壓

Vpgm‧‧‧程式電壓

Vpgm1‧‧‧基準程式電壓

Vpsmax‧‧‧最大通過電壓

Vss‧‧‧接地電壓

Vth‧‧‧閾值電壓

WE‧‧‧寫入賦能信號

WL0‧‧‧字元線

WL1‧‧‧字元線

WLi-4‧‧‧非選擇字元線

WLi-5‧‧‧非選擇字元線

WLn-1‧‧‧字元線

WLn-2‧‧‧字元線

圖1係第1實施形態之非揮發性半導體記憶裝置之方塊圖之一例。

圖2係相同實施形態之非揮發性半導體記憶裝置之記憶體單元陣列之電路圖之一例。

圖3係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時記憶體單元群之閾值分佈之轉移情形之圖的一例。

圖4係顯示相同實施形態之非揮發性半導體記憶裝置之編程動作時記憶體單元陣列之偏壓狀態之圖的一例。

圖5係顯示對於相同實施形態之比較例的非揮發性半導體記憶裝置之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖6係顯示相同比較例之非揮發性半導體記憶裝置之寫入序列後之記憶體單元群之閾值分佈之圖的一例。

圖7係顯示對於相同實施形態之其他比較例之非揮發性半導體記憶裝置之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖8係說明相同實施形態之非揮發性半導體記憶裝置之寫入序列之原理之圖的一例。

圖9係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖的一例。

圖10係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖的一例。

圖11係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之一例。

圖12係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖13係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之通過電壓之圖的一例。

圖14係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖的一例。

圖15係說明相同實施形態之非揮發性半導體記憶裝置之編程動作效果之圖之一例。

圖16係說明相同實施形態之非揮發性半導體記憶裝置之編程動作效果之圖之一例。

圖17係說明相同實施形態之非揮發性半導體記憶裝置之編程動作效果之圖之一例。

圖18係顯示第2實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖19係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之通過電壓之圖的一例。

圖20係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之通過電壓之圖的一例。

圖21係顯示第3實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖22係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之通過電壓之圖的一例。

圖23係顯示第4實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖24係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之通過電壓之圖的一例。

圖25係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之一例。

圖26係顯示第5實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之圖的一例。

圖27係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之圖的一例。

圖28係顯示相同實施形態之非揮發性半導體記憶裝置之 寫入序列之流程圖之圖的一例。

圖29係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列之判斷條件之圖的一例。

圖30係顯示第6實施形體之非揮發性半導體記憶裝置之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖31係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖32係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之一例。

圖33係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之一例。

圖34係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之一例。

圖35係相同實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之一例。

圖36係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖37係顯示第7實施形態之非揮發性半導體記憶裝置之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖38係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖39係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時施加於字元線之電壓之情形之圖的一例。

圖40係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖41係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖42係顯示相同實施形態之非揮發性半導體記憶裝置之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖43係顯示第8實施形態之非揮發性半導體記憶裝置之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖44係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖45係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖46係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數與程式電壓及通過電壓之關係之圖的一例。

圖47係顯示相同實施形態之非揮發性半導體記憶裝置之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖48係顯示第9實施形態之非揮發性半導體記憶裝置之 編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖49係顯示相同實施形態之非揮發性半導體記憶裝置之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖50係顯示第10實施形態之非揮發性半導體記憶裝置之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖51係顯示相同實施形態之非揮發性半導體記憶裝置之編程動作時之記憶體單元陣列之偏壓狀態之圖的一例。

圖52係第11實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之一例。

圖53係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖的一例。

圖54~圖57係顯示相同實施形態之非揮發性半導體記憶裝置之記憶體單元之閾值分佈之圖的一例。

圖58係顯示相同實施形態之非揮發性半導體記憶裝置之追加電壓施加次數與閾值分佈寬度之關係之圖的一例。

圖59係第12實施形態之非揮發性半導體記憶裝置之寫入序列之流程圖之一例。

圖60係顯示相同實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖的一例。

圖61及圖62係顯示相同實施形態之非揮發性半導體記憶裝置之記憶體單元之閾值分佈之圖的一例。

圖63係顯示相同實施形態之非揮發性半導體記憶裝置之 追加電壓施加次數與閾值分佈寬度之關係之圖的一例。

圖64係顯示第13實施形態之非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖的一例。

圖65係顯示第11實施形態之變化例的非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖的一例。

圖66係顯示第12實施形態之變化例的非揮發性半導體記憶裝置之寫入序列時之寫入迴圈數/追加電壓之施加次數與程式電壓/追加電壓之關係之圖的一例。

P1‧‧‧低位準閾值電壓編程時期

P2‧‧‧高位準閾值電壓編程時期

Vpass‧‧‧通過電壓

Vpgm‧‧‧程式電壓

Vpsmax‧‧‧最大通過電壓

Claims (14)

1. 一種非揮發性半導體記憶裝置，其特徵在於具備：單元陣列(cell array)，該單元陣列具有互相交叉之位元線及源極線、將配置於上述位元線及源極線間且包含具有控制閘極及電荷蓄積層之電晶體之記憶體單元複數個串聯連接後之單元串、及與上述單元串之各記憶體單元之控制閘極連接之字元線；及資料寫入部，其重複執行寫入迴圈(loop)，該寫入迴圈包含：資料寫入時對選擇之上述字元線施加程式電壓，且對其他非選擇之上述字元線之任一者施加通過電壓之編程動作；且將第n次寫入迴圈所使用之上述通過電壓與第n+1次寫入迴圈所使用之上述通過電壓之差表示為△Vu之情形，且L<M(L及M係整數)成立之情形時，上述資料寫入部使用△V(L-1)<△VL、△VL≦△V(M-1)且△V(M-1)<△VM之上述通過電壓執行上述寫入迴圈。
2. 如請求項1之非揮發性半導體記憶裝置，其中上述資料寫入部使用△V1至△V(L-1)為0，△VL至△V(M-1)為大於0之固定的第1電壓值，且△VM至△V(N-1)(N係大於M之整數)為大於上述第1電壓之固定的第2電壓值之上述通過電壓，執行上述寫入迴圈。
3. 如請求項1之非揮發性半導體記憶裝置，其中上述資料寫入部使用△V1至△VN(N係大於M之整數)為指數函數上升之上述通過電壓，執行上述寫入迴圈。
4. 如請求項1之非揮發性半導體記憶裝置，其中上述資料寫入部使用△V1至△V(L-1)為0以上之固定值，且△VL至△V(N-1)(N係大於M之整數)為指數函數上升之上述通過電壓，執行上述寫入迴圈。
5. 如請求項2之非揮發性半導體記憶裝置，其中上述資料寫入部基於上述寫入迴圈之數量而決定L、M、N(N係大於M之整數)。
6. 如請求項2之非揮發性半導體記憶裝置，其中上述資料寫入部基於上述程式電壓而決定L、M、N(N係大於M之整數)。
7. 如請求項2之非揮發性半導體記憶裝置，其中上述資料寫入部基於上述通過電壓而決定L、M、N(N係大於M之整數)。
8. 如請求項2之非揮發性半導體記憶裝置，其中根據對於上述記憶體單元之寫入/刪除周期(cycle)數而變更L、M、N(N係大於M之整數)。
9. 一種非揮發性半導體記憶裝置，其特徵在於具備：記憶體單元陣列，其具有將具備控制閘極及電荷蓄積層之記憶體單元複數個串聯連接後之單元串，及將上述單元串之各記憶體單元之控制閘極在第1方向上共用連接之複數個字元線；及資料寫入部，其在資料寫入時重複執行編程動作；且將上述複數個字元線中所要選擇之字元線作為選擇字元線，將與上述選擇字元線鄰接之字元線分別作為第1 鄰接字元線、第2鄰接字元線，將上述選擇字元線、上述第1鄰接字元線、上述第2鄰接字元線以外之任一者作為第1非選擇字元線之情形時，上述資料寫入部在編程動作時對上述選擇字元線施加程式電壓，對上述第1鄰接字元線及第2鄰接字元線之至少一者施加第1通過電壓，對第1非選擇字元線施加第2通過電壓，將第n次上述寫入迴圈所使用之上述第1通過電壓與第n+1次上述寫入迴圈所使用之上述第1通過電壓之差表示為△Vn之情形，且L<M(L及M係整數)成立之情形時，上述第1通過電壓係△V(L-1)<△VL、△VL≦△V(M-1)且△V(M-1)<△VM成立，上述第2通過電壓係高於上述第1通過電壓之最低值的電壓。
10. 如請求項9之非揮發性半導體記憶裝置，其中上述資料寫入部在編程動作時，以程式電壓之值切換上述第1通過電壓之差。
11. 如請求項9之非揮發性半導體記憶裝置，其中上述資料寫入部不根據上述寫入迴圈而將上述第2通過電壓設為固定值。
12. 如請求項10之非揮發性半導體記憶裝置，其中上述資料寫入部不根據上述寫入迴圈而將上述第2通過電壓設為固定值。
13. 如請求項9之非揮發性半導體記憶裝置，其中 上述資料寫入部以驗證通過率切換上述第1通過電壓之差。
14. 如請求項9之非揮發性半導體記憶裝置，其中上述資料寫入部針對上述每個寫入迴圈而使上述第1通過電壓指數函數上升。