JP4040405B2 - 不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶セルへの消去動作または書き込み動作に関するものであり、特に、消去動作または書き込み動作を、信頼性を確保した上で高速に行うための制御方法、および不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
特許文献１に開示されている不揮発性半導体記憶装置では、書き込み時間等の短縮を目的としており、書き込みのパルス波形において、パルスの電圧を各印加サイクル毎に上げていくＩＳＰＰ法に対してさらに改良を加えて、パルスの電圧のみではなく、パルス幅も変化させる。
【０００３】
書き込み開始後、最初に幅ＴPW1、電圧ＶW1の書き込みパルスＳP1が発生される。２回目の書き込みでは、幅ＴPW2、電圧ＶW1よりステップ電圧ΔＶ1だけ大きい電圧に設定されている書き込みパルスＳP2が発生される。
【０００４】
ここで、２回目以降のパルスに対して、第２の幅をもつパルスを所定の回数において生成し、上記所定の回数以降、上記第２の幅よりさらに短い第３の幅をもつパルスを生成するように構成することも可能である。この場合のパルス波形を図７に示す。図７では，所定の回数を、第２の幅では２回、更に第３の幅では３回として図示している。第２および第３のパルスは第２の幅ＴＰ２００で、第４乃至第６のパルスは第３の幅ＴＰ３００を有して構成される。ここで、特許文献１はＩＳＰＰ法の改良であるため、パルスの電圧は各印加サイクルごとに大きくなる。
【０００５】
また、特許文献２に開示されている不揮発性半導体記憶装置では、高速なデータ書き込みを目的としており、書き込み電圧ＶＰＰが上限のＶＰＰｍａｘになるまでは、書き込み時間は、一定時間ｔである。書き込み電圧を書き込み回数ごとにΔＶＰＰずつ上昇させ、上限のＶＰＰｍａｘに達したとき、これ以降のデータの書き込みについては、一定値ＶＰＰｍａｘを維持しつつ、書き込み時間はＴ（ｎ）＝４×Ｔ（ｎ−１）になるように長くする。書き込み電圧ＶＰＰが制限されているため、次回の書き込み動作におけるメモリセルのしきい電圧の変動分のさらなる拡大を、書き込み時間を変化させることによって達成している。
【０００６】
【特許文献１】
特開平１１−３９８８７号公報（段落００１５、段落００２０−段落００２６、第１図、請求項５）
【特許文献２】
特開平８−３２９６９４号公報（段落００１２、段落００３１、段落００３３、第２図）
【０００７】
【発明が解決しようとする課題】
特許文献１では、書き込み時間等の短縮を目的としている。不揮発性半導体記憶セルのフローティングゲートへの消去動作や書き込み動作のための、トンネル電流（消去動作の場合）やホットエレクトロン電流（書き込み動作の場合）は、パルス印加時における、フローティングゲートと、ソースあるいはチャネル領域との間の電界に応じて流れる。印加される電界は、残存電界に、１サイクル前のパルス電圧からの電圧の増加分が加算されてパルス印加時に最大となる。その後は、フローティングゲートからの電荷の放出（消去動作の場合）やフローティングゲートへの電荷の注入（書き込み動作の場合）が進行するにつれて緩和されていく。従って、トンネル電流やホットエレクトロン電流はパルス印加時に最大の電流が流れ、その後、徐々に減少していく電流波形となる。
【０００８】
図７に示すように特許文献１に示される従来技術では、パルスごとにパルスの電圧を大きくすると共に、この間のパルス幅を所定の回数のパルスごとに短縮していく構成である。このため、トンネル電流等が流れることにより所定の減衰波形に従い印加電界が徐々に緩和されていくところ、パルスごとにパルス電圧が増大しながら、他方でパルス幅が減少することとなる。パルス幅の減少に伴いトンネル電流等が流れており印加電界が残存した状態で、新たなパルス波形により新たな電界が加算されてしまう。
【０００９】
トンネル電流等が流れており消去等の動作が継続している段階で、先行して新たな電界を加算することとなり、不揮発性半導体記憶セルに対して過度の電界を印加することとなり素子の信頼性上問題である。
【００１０】
また、不揮発性半導体記憶セルの消去動作等においては、ゲート破壊電圧等の素子耐圧に至らない範囲内での電界の印加が必要なことは言うまでもない。従って、パルスごとに印加電界が加算されてしまう特許文献１においては、消去動作等が完了する終端部において、印加電界が素子耐圧以内に収まるように消去動作等の初期段階における印加電界を制限する必要がある。このため、消去動作等の初期段階において、トンネル電流等が制限されてしまい消去動作等が効率よく行われないという問題がある。
【００１１】
また、特許文献２では、高速なデータ書き込みを目的としており、各回の書き込みを確実に行うために、書き込み電圧ＶＰＰが上限の電圧ＶＰＰｍａｘに達した後は、書き込み時間を長くする。
【００１２】
しかしながら、書き込み動作の完了に近づく後段において、１回の書き込み時間が長くなってしまい、１回の書き込み期間の途中で書き込みが完了してしまう場合に、その後、その書き込み動作が終了するまでに不要な電界が印加され続けてしまい、信頼性上問題である。
【００１３】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、過度な電界を印加することなく信頼性を確保した上で、消去動作または書き込み動作を高速に行うための制御方法、および不揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る不揮発性半導体記憶セルの制御方法は、消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、消去動作または書き込み動作の進行に従い、連続する少なくとも１つの動作サイクルを含む動作ユニットごとにバイアス電圧が深くなり、動作ユニットの継続時間が、１つ前の動作ユニットとのバイアス電圧の電圧差に対して正の相関を有して調整されるバイアス調整ステップと、消去動作または書き込み動作の終端部において、動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする。
【００１５】
請求項１の不揮発性半導体記憶セルの制御方法では、バイアス調整ステップとして、１動作サイクルまたは２以上の動作サイクルを含んで構成される動作ユニットで同じバイアス電圧が印加されると共に、動作ユニットの切り替わりでより深いバイアス電圧が印加される。動作ユニットの継続時間は、動作ユニット間でのバイアス電圧の増加電圧差に対して正の相関を有して設定される。すなわち、バイアス電圧の増加電圧差が大きな場合には、バイアス電圧が増加した動作ユニットの継続時間が長くなり、バイアス電圧の増加電圧差が小さな場合には、バイアス電圧が増加した動作ユニットの継続時間は短くなる。また、ベリファイステップにおいて、消去動作または書き込み動作の終端部で動作サイクルの周期を最短周期として、ベリファイ期間の時間間隔を短縮する。
【００１６】
これにより、バイアス電圧の増加電圧差に対して正の相関を有してバイアス電圧増加後の動作ユニットの継続時間が決定されるので、増加電圧差に応じて不揮発性半導体記憶セルへの印加電界による、消去または書き込み電流が流れる時間に合わせて動作ユニットの継続時間を設定することができる。電流が減少して残存電界が低下した段階で更なるバイアス電圧を印加することができ、残存電界に印加電界が加算されることはない。素子の信頼性を確保しながら効率的に消去または書き込み動作を行うことができる。
【００１７】
印加電界に対する消去または書き込み用の電流は、正の相関を有して一意に定まるので、大きな増加電圧差のバイアス電圧の印加により大きな電界が印加される場合には、消去または書き込みに有効な電流が流れる時間は長くなる。動作ユニットの継続時間を長くすることにより、印加電界が低下するまでの有効な電流を継続して流すことができる。また、小さな増加電圧差のバイアス電圧の印加により小さな電界が印加される場合には、消去または書き込みに有効な電流が流れる時間は短くなる。動作ユニットの継続時間を短くすることにより、印加電界の低下による電流の減少に合わせて次の動作ユニットに移行することができる。何れの場合にも、印加電界の低下に合わせて更なるバイアス電圧が印加されることとなり、印加電界が加算されてしまうことはなく信頼性を維持しながら高速な消去または書き込みを行うことができる。
【００１８】
また、消去動作または書き込み動作の終端部において、ベリファイ期間の間隔が最短周期に短縮されるので、消去または書き込み動作の完了に近づいた段階で、頻繁にベリファイを行うことができ、消去または書き込み動作の完了と共にバイアス電圧の印加を停止することができる。動作完了後に不必要なバイアス電圧の印加が継続することはなく、不必要な電界ストレスによる素子の信頼性劣化を防止することができる。
【００１９】
動作ユニットの開始時には、不揮発性半導体記憶セルに残存している印加電界は低下しているので、動作ユニットの初期に印加できる電界を、素子耐圧の範囲内で常に最大とすることができる。各動作ユニットにおける消去または書き込み電流を最大化することができ、高速動作を行わせることができる。
【００２０】
また、請求項２に係る不揮発性半導体記憶セルの制御方法は、請求項１に記載の不揮発性半導体記憶セルの制御方法において、ベリファイステップに至る動作ユニットにおいては、動作サイクルの周期が、動作ユニットごとに減少することを特徴とする。
【００２１】
これにより、動作ユニットごとにベリファイ期間の間隔が短縮されると共に、バイアス印加期間自体も短縮される。動作ユニットの切り替わりが進み、消去または書き込み動作の完了に近づくに応じて、短い時間のバイアス電圧印加ごとにベリファイを行うことができ、消去または書き込み動作の完了と共にバイアス電圧の印加を停止することができる。動作完了後に不必要なバイアス電圧の印加が継続されることはなく、不必要な電界ストレスによる素子の信頼性劣化を防止することができる。
【００２２】
また、請求項３に係る不揮発性半導体記憶セルの制御方法は、請求項１に記載の不揮発性半導体記憶セルの制御方法において、バイアス調整ステップでは、隣接する動作ユニット間のバイアス電圧の電圧差、および動作ユニットの継続時間は、動作ユニット間で同じであることを特徴とする。
【００２３】
これにより、動作ユニットの終了時点で残存電界が充分に低下する設定とすれば、素子に印加される電界は各動作ユニットで同等となる。各動作ユニットでの印加電界を最大化しながら、動作ユニット間で印加電界が加算されることがなく、素子信頼性を確保しながら高速な消去または書き込み動作を行うことができる。
【００２４】
また、請求項４に係る不揮発性半導体記憶セルの制御方法は、請求項１に記載の不揮発性半導体記憶セルの制御方法では、バイアス調整ステップにおいて、隣接する動作ユニット間のバイアス電圧の電圧差、および動作ユニットにおけるバイアス印加期間の総時間は、動作ユニット間で同じであることを特徴とする。
【００２５】
これにより、動作ユニットごとに、ベリファイ期間を除外したバイアス印加期間の総時間を同じとするので、バイアス電圧が印加されている時間を動作ユニットごとに精度よく一致させることができる。印加電界に対して有効な電流が流れる期間を精度よく一致させることができ、素子信頼性と高速動作に寄与するところ大である。
【００２６】
また、請求項５に係る不揮発性半導体記憶セルの制御方法は、消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、消去動作または書き込み動作の開始より第１所定期間において、消去動作または書き込み動作の進行に従い、連続する少なくとも１つの動作サイクルを含む動作ユニットごとにバイアス電圧が深くなり、動作ユニットの継続時間が、１つ前の動作ユニットとのバイアス電圧の電圧差に対して正の相関を有して調整される第１バイアス調整ステップと、消去動作または書き込み動作の終端部に至る第２所定期間において、消去動作または書き込み動作の進行に従い、連続する少なくとも１つの動作サイクルを含む動作ユニットごとにバイアス電圧が深くなり、動作ユニットの継続時間が、第１バイアス調整ステップにおいて調整される時間に比して短縮される第２バイアス調整ステップと、消去動作または書き込み動作の終端部において、動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする。
【００２７】
請求項５の不揮発性半導体記憶セルの制御方法では、消去動作または書き込み動作の開始より第１所定期間においては、第１バイアス調整ステップにより、１動作サイクルまたは２以上の動作サイクルを含んで構成される動作ユニットで同じバイアス電圧が印加されると共に、動作ユニットの切り替わりでより深いバイアス電圧が印加される。動作ユニットの継続時間は、動作ユニット間でのバイアス電圧の増加電圧差に対して正の相関を有して設定される。消去動作または書き込み動作の終端部に至る第２所定期間においては、第２バイアス調整ステップにより、動作ユニットの切り替わりでより深いバイアス電圧が印加されると共に、動作ユニットの継続時間は、第１バイアス調整ステップにおいて調整される時間に比して短縮して設定される。更に、ベリファイステップにより、消去動作または書き込み動作の終端部で動作サイクルの周期を最短周期として、ベリファイ期間の時間間隔を短縮する。
【００２８】
ここで、第１所定期間とは、消去動作または書き込み動作の開始からの所定期間であり、消去動作または書き込み動作の初期においてバイアス電圧の印加を必要最小限とどめて素子の信頼性を確保するための期間である。また、第２所定期間とは、消去動作または書き込み動作が完了する終端部に至る所定期間であり、素子の信頼性を確保しながらバイアス状態を加速することにより、消去動作または書き込み動作を短時間で完了させるための期間である。
【００２９】
これにより、消去動作または書き込み動作の開始より第１所定期間においては、動作ユニット間のバイアス電圧の増加電圧差に応じた素子への印加電界により、有効な電流が流れる時間に合わせて動作ユニットの継続時間を設定することができ、素子の信頼性を確保しながら効率的に消去または書き込み動作を行うことができる。加えて、消去動作または書き込み動作の終端部においては、印加電界による電流が所定電流値に減少する前であって印加電界が残存している段階で、より深いバイアス電圧を印加して印加電界を加算する。印加電界の加算による電流の増大により消去または書き込み動作を加速させることができる。動作初期における素子信頼性を確保しながら高速な消去または書き込み動作を実現することができる。
【００３０】
また、消去動作または書き込み動作の終端部において、ベリファイ期間の間隔が短縮されるので、消去または書き込み動作の完了に近づいた段階で、頻繁にベリファイを行うことができ、消去または書き込み動作の完了と共にバイアス電圧の印加を停止することができる。動作完了後に不必要なバイアス電圧の印加がされることはなく、不必要な電界ストレスによる素子の信頼性劣化を防止することができる。
【００３１】
また、請求項６に係る不揮発性半導体記憶セルの制御方法は、請求項５に記載の不揮発性半導体記憶セルの制御方法において、第２バイアス調整ステップでは、動作ユニットの継続時間は、先行する動作ユニットの継続時間に比して短縮されることを特徴とする。
【００３２】
これにより、第２バイアス調整ステップでは、先行する動作ユニットに対して継続時間を短縮することにより素子への印加電界を加速しており、動作の高速化を図ることができる。
【００３３】
また、請求項７に係る不揮発性半導体記憶セルの制御方法は、請求項６に記載の不揮発性半導体記憶セルの制御方法において、先行する動作ユニットとは、１つ前の動作ユニットであることを特徴とする。これにより、動作ユニットごとに素子への印加電界は加速されることとなり、動作の高速化を図ることができる。
【００３４】
また、請求項８に係る不揮発性半導体記憶セルの制御方法は、請求項５に記載の不揮発性半導体記憶セルの制御方法において、第２バイアス調整ステップでは、動作ユニット間のバイアス電圧の電圧差は、先行する動作ユニット間のバイアス電圧の電圧差に比して増大することを特徴とする。
【００３５】
これにより、第２バイアス調整ステップでは、先行する動作ユニット間でのバイアス電圧の増加電圧差に比して大きな電圧差を印加することにより素子への印加電界を加速しており、動作の高速化を図ることができる。
【００３６】
また、請求項９に係る不揮発性半導体記憶セルの制御方法は、請求項８に記載の不揮発性半導体記憶セルの制御方法において、先行する動作ユニットとは、１つ前の動作ユニットであることを特徴とする。これにより、動作ユニットごとに素子への印加電界は加速されることとなり、動作の高速化を図ることができる。
【００３７】
また、請求項１０に係る不揮発性半導体記憶装置は、請求項１または５に記載の不揮発 性半導体記憶セルの制御方法を実現する不揮発性半導体記憶装置であって、消去動作または書き込み動作時の制御パラメータを設定する制御パラメータ設定部と、制御パラメータ設定部からの制御パラメータに応じて、消去動作または書き込み動作を制御する制御部とを備えることを特徴とする。
【００３８】
請求項１０の不揮発性半導体記憶装置では、制御パラメータ設定部に、消去動作または書き込み動作時の制御パラメータが設定され、制御パラメータに従って、制御部が消去動作または書き込み動作の制御を行うことにより、請求項１または５に記載の不揮発性半導体記憶セルの制御方法を実現する。
【００３９】
これにより、請求項１または５に記載の不揮発性半導体記憶セルの制御方法を実現する際、不揮発性半導体記憶装置における不揮発性半導体記憶セル等の素子特性の違いに応じて、素子信頼性を確保しながら消去または書き込み動作時間を高速化する制御パラメータを設定することができる。素子特性に合わせて最適な消去または書き込み動作を設定することができ、不揮発性半導体記憶装置の特性試験における歩留まりの向上を図ることができる。
【００４０】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。
【００４１】
図１および図２は、不揮発性半導体記憶セルの断面図において、各々、消去動作時および書き込み動作時におけるバイアス電圧と、電荷の移動について示した概念図である。
【００４２】
図１は、消去動作である。フローティングゲート端子ＦＧからフローティングゲート端子ＦＧ下のチャネル領域へのＦＮ−トンネリング電流により電荷を放出することにより消去動作を行う場合を示している。いわゆるチャネルイレーズの場合である。チャネル領域を構成するＰ型ウェル領域には、正電圧のウェル電圧ＶＷＬ（＞０Ｖ）を印加し、コントロールゲート端子ＣＧには、負電圧のコントロールゲート電圧ＶＣＧ（＜０Ｖ）を印加する。ソース端子Ｓおよびドレイン端子Ｄは、フローティング状態に維持される。
【００４３】
正電圧のウェル電圧ＶＷＬ（＞０Ｖ）と、負電圧のコントロールゲート電圧ＶＣＧ（＜０Ｖ）とにより、不揮発性半導体記憶セルには、チャネル領域からフローティングゲート端子ＦＧを介してコントロールゲート端子ＣＧに向けて電界が印加される。この電界によりフローティングゲート端子ＦＧも所定電位にバイアスされる。この電界が所定電界値を上回った場合に、ゲート酸化膜を介してＦＮ−トンネリング電流が流れる。
【００４４】
フローティングゲート端子ＦＧに蓄積されていた電子が、ＦＮ−トンネリング現象によりゲート酸化膜を通過してチャネル領域に到達する。到達した電子はウェル電圧ＶＷＬより流れ出す。電子が流れ出すことによりフローティングゲート端子ＦＧの電位が上昇し、チャネル領域との印加電界が減少する。印加電界の減少に応じてＦＮ−トンネリング電流も減少し所定電界値に到達すると、トンネリング電流は流れなくなり消去動作は停止する。この状態から更なる消去動作を継続する場合には、より深いバイアス電圧を印加して印加電界を所定電界値以上にする必要がある。
【００４５】
図２は、書き込み動作である。ドレイン端子Ｄ近傍のチャネル領域からフローティングゲート端子ＦＧへのホットエレクトロン電流により電荷を注入することにより書き込み動作を行う。ソース端子Ｓを基準電圧（０Ｖ）として、ドレイン端子Ｄに正電圧のドレイン電圧ＶＤ（＞０Ｖ）を印加すると共に、コントロールゲート端子ＣＧには、正電圧のコントロールゲート電圧ＶＣＧ（＞０Ｖ）を印加する。
【００４６】
正電圧のコントロールゲート電圧ＶＣＧとドレイン電圧ＶＤとの電位関係により、不揮発性半導体記憶セルを飽和領域の動作状態に維持する。すなわち、チャネル領域内の所定位置にピンチオフ点が生成されるバイアス状態とする。ドレイン端子Ｄからピンチオフ点への高電界により、電荷（この場合は、電子）がドレイン端子Ｄに向かって加速され、ドレイン端子Ｄの近傍でホットエレクトロンを生成する。一方、コントロールゲート端子ＣＧとチャネル領域との間には電界が印加される。この電界によりフローティングゲート端子ＦＧも所定電位にバイアスされる。この電界が所定電界値を上回った場合に、生成されたホットエレクトロンがゲート酸化膜を介してフローティングゲート端子ＦＧ内に注入される。いわゆる、ホットエレクトロン電流として流れる。
【００４７】
ホットエレクトロン電流により、電子がゲート酸化膜を通過してフローティングゲート端子ＦＧに注入される。注入された電子は、コントロールゲート電圧ＶＣＧからの電流として観測される。電子が注入されることによりフローティングゲート端子ＦＧの電位が下降し、チャネル領域との印加電界が減少する。印加電界の減少に応じてホットエレクトロン電流も減少し所定電界値に到達すると、ホットエレクトロン電流は流れなくなり書き込み動作は停止する。この状態から更なる書き込み動作を継続する場合には、より深いバイアス電圧を印加して印加電界を所定電界値以上にする必要がある。
【００４８】
図３は、本発明の第１実施形態に係る書き込み動作（図２）におけるバイアス状態を示す波形図である。バイアス印加期間とベリファイ期間とを動作サイクルとして、動作サイクルを繰り返すことにより書き込み動作（図２）が行われる。第１実施形態は、フローティングゲート端子ＦＧへの注入電流ＩＦＧの特性が、動作ユニットごとに同等な場合の制御方法を示す。
【００４９】
バイアス印加期間ＴＰ１乃至ＴＰ４には、コントロールゲート端子ＣＧに正電圧のバイアス電圧ＶＢＳがバイアスされる。フローティングゲート電圧ＶＦＧには容量結合により正電圧が誘起され、チャネル領域との間に電界が印加される。この印加電界がドレイン端子Ｄの近傍に生成されるホットエレクトロンを加速することにより、フローティングゲート端子ＦＧへのホットエレクトロンの注入が行われ、注入電流ＩＦＧが流れる。
【００５０】
ここで、ベリファイ期間ＴＶは、バイアス印加期間ＴＰ１乃至ＴＰ４による書き込み動作の結果を確認するための通常の読み出し動作を行う期間であり、ベリファイ期間ＴＶの開始に伴いバイアス電圧ＶＢＳの印加は解除される。従って、ベリファイ期間ＴＶにおいては、フローティングゲート電圧が、電圧ＶＦＧ０から通常の読み出し状態の電圧レベルにシフトすると共に、注入電流ＩＦＧ０も流れないのであるが、説明の便宜上図３においては、ベリファイ期間ＴＶにおける動作波形は省略している。
【００５１】
書き込み動作の開始に伴い、第１の動作ユニットＴ１が開始される。第１の動作ユニットＴ１は、バイアス印加期間ＴＰ１とベリファイ期間ＴＶとからなる１サイクルの動作サイクルで構成されている。バイアス印加期間ＴＰ１では、コントロールゲート電圧ＶＣＧへの初期バイアス電圧ＶＢＳとして、初期電圧Ｖ０が印加される（ＶＣＧ＝ＶＢＳ＝Ｖ０）。このバイアス電圧ＶＢＳ＝Ｖ０の印加による容量結合等により、フローティングゲート端子ＦＧには、フローティングゲート電圧ＶＦＧ＝ＶＦＧ１の電圧が誘起される。フローティングゲート電圧ＶＦＧ＝ＶＦＧ１による印加電界により、ホットエレクトロンが注入されて、書き込み電流として注入電流ＩＦＧ＝ＩＦＧ１が流れる。
【００５２】
バイアス印加と共に、フローティングゲート端子ＦＧに印加されるフローティングゲート電圧ＶＦＧ１は、ホットエレクトロンの注入により徐々に電圧レベルが低下する。これにより、フローティングゲート端子ＦＧとチャネル領域との間の印加電界が徐々に低下して、注入電流ＩＦＧも電流ＩＦＧ＝ＩＦＧ１から徐々に減少していく。注入電流ＩＦＧが所定電流値ＩＦＧ０に達する時点でバイアス印加期間ＴＰ１の終了とする。このときのフローティングゲート電圧ＶＦＧはＶＦＧ０である。
【００５３】
ここで、所定電流値ＩＦＧ０とは、ホットエレクトロンの注入効率が低下して効率のよい書き込み動作が行えなくなる限界値を示している。所定電流値ＩＦＧ０以下の注入電流では書き込みの効率が悪く、この状態で書き込みを行う場合、多大な書き込み時間を必要としてしまう電流である。言い換えれば、バイアス電圧ＶＢＳ＝Ｖ０の印加による書き込み動作が有効である期間として、バイアス印加期間ＴＰ１が設定されることとなる。
【００５４】
バイアス印加期間ＴＰ１の終了に引き続いてベリファイ期間ＴＶが行われる。書き込みセルからの読み出し動作を行うことにより、書き込み動作が完了したか否かの確認を行う。通常の読み出し動作は、書き込み動作に比して僅少な時間で行うことができるので、ベリファイ期間に要する時間は僅かである。
【００５５】
引き続き実行される第２の動作ユニットＴ２は、バイアス印加期間ＴＰ２とベリファイ期間ＴＶとからなる動作サイクルを２サイクル有して構成されている。バイアス印加期間ＴＰ２では、コントロールゲート電圧ＶＣＧへの初期バイアス電圧ＶＢＳとして、第１の動作ユニットでの初期電圧Ｖ０に加算電圧ΔＶが加算されて印加される（ＶＣＧ＝ＶＢＳ＝Ｖ０＋ΔＶ）。このバイアス電圧ＶＢＳにより容量結合を受けてフローティングゲート端子ＦＧに電圧が誘起されることになる。バイアス電圧ＶＢＳのうち電圧Ｖ０については、フローティングゲート電圧ＶＦＧを、第１の動作ユニットＴ１の終了時点での電圧ＶＦＧ０に戻す効果を有するのみである。ベリファイ期間ＴＶに移行した際のバイアス電圧ＶＢＳの電圧シフトとは電圧値が等しく電圧遷移方向が逆であるためである。
【００５６】
第２の動作ユニットＴ２において、フローティングゲート端子ＦＧにホットエレクトロンの注入を起こさせるフローティングゲート電圧ＶＦＧ１を誘起するためのバイアス電圧ＶＢＳの増加分が加算電圧ΔＶである。バイアス電圧ＶＢＳとして、第１の動作ユニットＴＰ１に加算すべき加算電圧ΔＶを調整してやれば、フローティングゲート電圧ＶＦＧを、第１の動作ユニットと同じ電圧ＶＦＧ１に設定することができる。これにより、第２の動作ユニットにおいても、第１の動作ユニットと同等な注入電流ＩＦＧ特性を有して書き込み動作を行うことができる。更に、第２の動作ユニットＴ２ではベリファイ期間ＴＶは２回あり、第１の動作ユニットＴ１に対して２倍のベリファイ期間ＴＶを有する。ベリファイ期間に要する時間は僅かであるので、注入電流ＩＦＧが所定注入電流値ＩＦＧ０に到るまでの時間も第１の動作ユニットと第２の動作ユニットとでは同等となる（Ｔ１≒Ｔ２）。
【００５７】
ここで、第２の動作ユニットＴ２では、バイアス印加期間ＴＰ２を、第１の動作ユニットＴ１におけるバイアス印加期間ＴＰ１の略半分として、動作ユニットＴ２の中間にベリファイ期間ＴＶを有している。第１の動作ユニットＴ１に引き続いて行われる第２の動作ユニットＴ２では、書き込み動作が進行しているため、より短いバイアス印加期間ＴＰ２ごとに書き込み状態を確認することが好ましい。これにより、長いバイアス印加期間の途中で書き込み動作が完了してしまい、その後の書き込み動作が不揮発性半導体記憶セルへの過度な電圧ストレスとなってしまうことを防止することが可能である。
【００５８】
更に継続される第３の動作ユニットＴ３では、バイアス印加期間ＴＰ３とベリファイ期間ＴＶとからなる動作サイクルが３サイクルとなる。バイアス印加期間ＴＰ３では、コントロールゲート電圧ＶＣＧへのバイアス電圧ＶＢＳとして、加算電圧ΔＶが更に加算されて印加される（ＶＣＧ＝ＶＢＳ＝Ｖ０＋ΔＶ＋ΔＶ）。更に加算される加算電圧ΔＶにより、フローティングゲート端子ＦＧにホットエレクトロンの注入を起こさせるフローティングゲート電圧ＶＦＧ１を誘起することができる。第２の動作ユニットＴＰ２での加算電圧ΔＶと同等な加算電圧ΔＶにより、フローティングゲート電圧ＶＦＧを、第１および第２の動作ユニットＴ１、Ｔ２と同じ電圧ＶＦＧ１に設定することができる。
【００５９】
また、バイアス印加期間ＴＰ３を、第１の動作ユニットＴ１におけるバイアス印加期間ＴＰ１の略３分の１として、その間に３回のベリファイ期間ＴＶを有している。第３の動作ユニットＴ３では、更に書き込み動作が進行しているため、更に短いバイアス印加期間ＴＰ３ごとに書き込み状態を確認するためである。これにより、長いバイアス印加期間の途中で書き込み動作が完了してしまい、その後の書き込み動作が不揮発性半導体記憶セルへの過度な電圧ストレスとなってしまうことを防止することが可能である。
【００６０】
第４の動作ユニット以降の動作ユニットにおいても、動作ユニットごとにバイアス電圧ＶＢＳとして加算電圧ΔＶを加算していけば、略同一の動作ユニット継続時間により動作ユニットごとに同等な注入電流ＩＦＧ特性を有して書き込み動作を行うことができる。この場合、動作ユニットごとに動作サイクルを短縮していき、ベリファイ期間の周期を短縮していけば、バイアス印加期間の途中で書き込み動作が完了してしまい、その後の書き込み動作が不揮発性半導体記憶セルへの過度な電圧ストレスとなってしまうことを防止することが可能である。書き込み動作の完了直前の動作ユニットにおいては、動作サイクルの周期を、書き込み動作における各動作サイクルのうちで最短周期とすることにより、書き込み完了と略同時に書き込み動作を完了させることができる。
【００６１】
また、以上の説明では、各動作ユニットＴ１乃至Ｔ３の継続時間が略同一であるとし、動作ユニット間で、注入電流ＩＦＧ特性が同等であるとして説明したが、バイアス印加期間の継続時間の総和が各動作ユニットＴ１乃至Ｔ３で同一となるように設定することも可能である。これにより、動作ユニットにおける実際の書き込み動作の時間を動作ユニットごとに更に精度よく一致させることができ、動作ユニット間の加算電圧ΔＶが同一であることと相俟って、動作ユニット間の注入電流ＩＦＧ特性を更に一致させることができる。
【００６２】
図４は、本発明の第２実施形態に係る書き込み動作（図２）におけるバイアス状態を示す波形図である。バイアス印加期間とベリファイ期間とを動作サイクルとして、動作サイクルを繰り返すことにより書き込み動作（図２）が行われる。第２実施形態は、書き込み動作の開始より第１所定期間においては、フローティングゲート端子ＦＧへの注入電流ＩＦＧの特性が動作ユニットごとに同等な特性としながら、書き込み動作の終端部に至る第２所定期間において、電流注入量を増大させていくことにより書き込み動作を加速する場合のうち、動作ユニットの継続時間を制御する制御方法を示す。
【００６３】
ここで、第１所定期間とは、書き込み動作の開始からの所定期間であり、書き込み動作の初期においてバイアス電圧ＶＢＳの印加を必要最小限とどめて素子の信頼性を確保するための期間である。図４において（Ｉ）に示す期間である。また、第２所定期間とは、書き込み動作が完了する終端部に至る所定期間であり、素子の信頼性を確保しながらバイアス状態を加速することにより、書き込み動作を短時間で完了させるための期間である。図４において（ＩＩ）に示す期間である。
【００６４】
尚、ベリファイ期間ＴＶにおける、フローティングゲート電圧ＶＦＧおよび注入電流ＩＦＧの動作波形については、図３と同様、説明の便宜上省略している。
【００６５】
第２実施形態では、第１実施形態と同様に動作ユニット間のバイアス電圧ＶＢＳは、初期電圧Ｖ０を起点として、加算電圧ΔＶが順次加算されていく。また、書き込み動作の開始からの第１所定期間の動作ユニットにおいては、動作ユニットの継続時間はＴ４であり、第１実施形態における動作ユニットの継続時間と同等である。
【００６６】
第２実施形態では、第１実施形態に代えて、動作サイクルは動作ユニットによらず一定の周期で構成されており、その周期は書き込み動作の完了直前の動作ユニットにおける最短周期である。更に、書き込み動作の終端部に至る第２所定期間の動作ユニットにおいては、動作ユニットごとに動作ユニットの継続時間が短縮される構成である。動作サイクル数を減少させることにより実現している。
【００６７】
書き込み動作の前半において、第１乃至第３の動作ユニットでは、動作ユニットごとに５サイクルの動作サイクルＰ１乃至Ｐ５により動作ユニットが構成されており、各動作ユニットにおける継続時間は同じである。加えて、動作ユニット間のバイアス電圧ＶＢＳは、加算電圧ΔＶの電圧差を有して増大していく。従って、フローティングゲート端子ＦＧに誘起されるフローティングゲート電圧ＶＦＧは、電圧ＶＦＧ１となり動作ユニットごとに同等となり、フローティングゲート電圧ＶＦＧ１による注入電流ＩＦＧも電流ＩＦＧ１となって動作ユニットごとに同等となる。更に、各動作ユニットの継続時間も同じであるので、動作ユニット間で同等の注入電流ＩＦＧ特性を有して書き込み動作が行われる。
【００６８】
従って、第２実施形態の書き込み動作における前半では、第１実施形態と同等な書き込み動作が行われる。
【００６９】
書き込み動作の後半においては、動作ユニットごとに動作サイクルが１サイクルずつ減少することにより継続時間が短縮されていく。例えば、３周期の動作サイクルＰ１乃至Ｐ３を有する動作ユニットＴ６の継続時間は、４周期の動作サイクルＰ１乃至Ｐ４を有する動作ユニットＴ５の継続時間に比して１サイクルの動作サイクルが減少する。
【００７０】
一方、バイアス電圧ＶＢＳは、書き込み動作の前半と同様に動作ユニットごとに加算電圧ΔＶずつ増大しており、動作ユニット開始時に誘起されるフローティングゲート電圧ＶＦＧの増分は、電圧ΔＶＦＧ（ＶＦＧ１−ＶＦＧ０）となる。これに伴う注入電流ＩＦＧの増分は、電流ΔＩＦＧ（ＩＦＧ１−ＩＦＧ０）である。
【００７１】
動作ユニットごとの継続時間の短縮により、動作ユニットの開始時に誘起されるフローティングゲート電圧の増分ΔＶＦＧに伴う注入電流の増分ΔＩＦＧは、動作ユニットの継続期間に流れることはできない。従って、次の動作ユニットが開始される時点で、フローティングゲート電圧ＶＦＧに残留電圧ΔＶＬ１が残留すると共に、注入電流ＩＦＧとして残留電流ΔＩＬ１が流れている。この状態で新たな動作ユニットが開始され、加算電圧ΔＶが加算されたバイアス電圧ＶＢＳが印加されるので、フローティングゲート電圧ＶＦＧ、および注入電流ＩＦＧの各々の増分は、ΔＶＦＧ＋ΔＶＬ１、およびΔＩＦＧ＋ΔＩＬ１となる。残留電圧ΔＶＬ１、および残留電流ΔＩＬ１が加算された状態となる。
【００７２】
新たに開始された動作ユニットでは、動作ユニットの継続時間が更に短縮されるので、残留電圧ΔＶＬ１、および残留電流ΔＩＬ１より大きな新たな残留電圧ΔＶＬ２、および残留電流ΔＩＬ２が残留することとなる。従って、更に次の動作ユニットにおいては、残留電圧ΔＶＬ１＋ΔＶＬ２が加算された更に大きなフローティングゲート電圧ＶＦＧが誘起されると共に、残留電流ΔＩＬ１＋ΔＩＬ２が加算された更に大きな注入電流ＩＦＧが流れることとなる。書き込み動作の後半においては、動作ユニットごとに大きな注入電流ＩＦＧが流れることとなり、書き込み動作が加速される。
【００７３】
図５は、本発明の第３実施形態に係る書き込み動作（図２）におけるバイアス状態を示す波形図である。バイアス印加期間とベリファイ期間とを動作サイクルとして、動作サイクルを繰り返すことにより書き込み動作（図２）が行われる。第３実施形態は、書き込み動作の開始より第１所定期間においては、フローティングゲート端子ＦＧへの注入電流ＩＦＧの特性が動作ユニットごとに同等な特性としながら、書き込み動作の終端部に至る第２所定期間において、電流注入量を増大させていくことにより書き込み動作を加速する場合のうち、動作ユニット間のバイアス電圧ＶＢＳ値を制御する制御方法を示す。
【００７４】
ここで、第１所定期間とは、書き込み動作の開始からの所定期間であり、書き込み動作の初期においてバイアス電圧ＶＢＳの印加を必要最小限とどめて素子の信頼性を確保するための期間である。図５において（Ｉ）に示す期間である。また、第２所定期間とは、書き込み動作が完了する終端部に至る所定期間であり、素子の信頼性を確保しながらバイアス状態を加速することにより、書き込み動作を短時間で完了させるための期間である。図５において（ＩＩ）に示す期間である。
【００７５】
尚、ベリファイ期間ＴＶにおける、フローティングゲート電圧ＶＦＧおよび注入電流ＩＦＧの動作波形については、図３と同様、説明の便宜上省略している。
【００７６】
第３実施形態では、第２実施形態と同様に、動作サイクルは動作ユニットによらず一定の周期で構成されており、その周期は書き込み動作の完了直前の動作ユニットにおける最短周期である。
【００７７】
また、第２実施形態において書き込み動作における後半の動作ユニットの継続時間を動作ユニットごとに短縮することに代えて、各動作ユニットの継続時間を同一に維持しながら、動作ユニット間のバイアス電圧ＶＢＳの増分を大きくする構成である。
【００７８】
書き込み動作の前半においては、第２実施形態と同様の動作である。第１、第２の動作ユニットでは、動作ユニットごとに４サイクルの動作サイクルＰ１乃至Ｐ４により動作ユニットＴ７が構成されており、各動作ユニットにおける継続時間は同じである。加えて、動作ユニット間のバイアス電圧ＶＢＳは、加算電圧ΔＶ１の電圧差を有して増大していく。従って、フローティングゲート端子ＦＧに誘起されるフローティングゲート電圧ＶＦＧは、電圧ＶＦＧ１となり動作ユニットごとに同等となる。フローティングゲート電圧ＶＦＧ１による注入電流ＩＦＧも電流ＩＦＧ１となって動作ユニットごとに同等となる。更に、各動作ユニットの継続時間も同じであるので、動作ユニット間で同等の注入電流ＩＦＧ特性を有して書き込み動作が行われる。
【００７９】
書き込み動作の後半においては、各動作ユニットは、４サイクルの動作サイクルを有しており同等の継続時間である。これに対して、動作ユニット間のバイアス電圧ＶＢＳの加算電圧が、動作ユニットごとに大きくなっていく。すなわち、書き込み動作の前半における加算電圧ΔＶ１に比して、動作ユニットごとに加算される加算電圧ΔＶ２乃至ΔＶ４は、動作ユニットごとに大きくなっていく（ΔＶ１＜ΔＶ２＜ΔＶ３＜ΔＶ４）。
【００８０】
バイアス電圧ＶＢＳの増大に伴い、動作ユニット開始時に誘起されるフローティングゲート電圧ＶＦＧの増分は動作ユニットごとに、電圧ΔＶＦＧ（ＶＦＧ１−ＶＦＧ０）より大きくなる。加算電圧ΔＶ２によるフローティングゲート電圧ＶＦＧの増分は、電圧ΔＶＦＧ１（＞ΔＶＦＧ）となる。更に、加算電圧ΔＶ３（＞ΔＶ２）によるフローティングゲート電圧ＶＦＧの増分は、電圧ΔＶＦＧ２（＞ΔＶＦＧ１＞ΔＶＦＧ）となる。これに伴う注入電流ＩＦＧの増分も、電流ΔＩＦＧ（ＩＦＧ１−ＩＦＧ０）より大きくなり、電圧ΔＶＦＧ１に対しては電流ΔＩＦＧ１（＞ΔＩＦＧ）となる。更に、電圧ΔＶＦＧ２に対しては電流ΔＩＦＧ２（＞ΔＩＦＧ１＞ΔＩＦＧ）となる。
【００８１】
先行する動作ユニットにおける加算電圧ΔＶ１に比して、より大きな加算電圧ΔＶ２が加算されたバイアス電圧ＶＢＳが印加されると、フローティングゲート端子ＦＧには、先行する動作ユニットでのフローティングゲート電圧の増分ΔＶＦＧに比して、より大きな電圧の増分ΔＶＦＧ１が誘起される。このため、注入電流の増分ΔＩＦＧ１は、先行する動作ユニットでの増分ΔＩＦＧに比して大きくなる。その結果、動作ユニットの継続時間Ｔ７の終了時点においても、注入電流ＩＦＧが所定電流値ＩＦＧ０まで減少することはない。従って、次の動作ユニットが開始される時点で、フローティングゲート電圧ＶＦＧに残留電圧ΔＶＬ３が残留すると共に、注入電流ＩＦＧとして残留電流ΔＩＬ３が流れている。この状態で新たな動作ユニットが開始され、更に大きな加算電圧ΔＶ３が加算されたバイアス電圧ＶＢＳが印加される。フローティングゲート電圧ＶＦＧ、および注入電流ＩＦＧの各々の増分は、ΔＶＦＧ２＋ΔＶＬ３、およびΔＩＦＧ２＋ΔＩＬ３となる。バイアス電圧ＶＢＳにおける加算電圧ΔＶ３の増加分に、残留電圧ΔＶＬ３、および残留電流ΔＩＬ３が加算された状態となる。
【００８２】
新たに開始された動作ユニットでは、バイアス電圧ＶＢＳにおける加算電圧ΔＶ３は、先行する動作ユニットにおける加算電圧ΔＶ２に比してさらに加算された電圧である。このため、残留電圧ΔＶＬ３、および残留電流ΔＩＬ３より大きな新たな残留電圧ΔＶＬ４、および残留電流ΔＩＬ４が残留することとなる。動作ユニットごとにバイアス電圧ＶＢＳにおける加算電圧が増大していくことにより、動作ユニットの終了時点でのフローティングゲート電圧ＶＦＧの残留電圧、および注入電流ＩＦＧの残留電流が動作ユニットごとに大きくなる。書き込み動作の後半において、動作ユニットごとにより大きな注入電流ＩＦＧが流れることとなり、書き込み動作が加速される。
【００８３】
図６には、第４実施形態として、外部からの制御パラメータの設定に応じて、消去動作または書き込み動作の動作シーケンスを適宜に変更が可能な不揮発性半導体記憶装置１を示す。
【００８４】
不揮発性半導体記憶装置１は、不揮発性半導体記憶セルを備えたメモリセルアレイ５と、メモリセルアレイ５に備えられた不揮発性半導体記憶セルに対して消去または書き込み動作を行う消去／書き込み回路４と、消去／書き込み回路４に制御信号を供給する消去／書き込み制御部３と、消去／書き込み制御部３に対して制御用の制御パラメータを供給する制御パラメータ設定部２とを備えて構成されている。
【００８５】
メモリセルアレイ５に備えられている不揮発性半導体記憶セルは、図１または図２に示した断面構造を有する記憶セルであり、メモリセルアレイ５内にマトリクス状に配置されている。配置された不揮発性半導体記憶セルは、製造上のばらつきによりトランジスタ特性が所定の広がりを有してばらつくことが一般的である。この特性ばらつきにより、不揮発性半導体記憶セルにおける消去特性や書き込み特性が不揮発性半導体記憶装置１ごとに所定の広がりを有してばらつくこととなる。具体的には、平均的な特性に比して、少ないストレスの印加で消去または書き込みが完了する特性を有する不揮発性半導体記憶装置や、逆に、平均的な特性に比して、多くのストレスを印加しないと消去または書き込みが完了しない特性を有する不揮発性半導体記憶装置が、不揮発性半導体記憶装置ごとに所定のばらつきを有して製造されることが一般的である。
【００８６】
消去／書き込み回路４とは、メモリセルアレイ５内の個々の不揮発性半導体記憶セルに各種のバイアスを印加すると共に、データの入出力を行う回路を備えている。コントロールゲート電圧ＶＣＧ、ウェル電圧ＶＷＬ、ソース電圧ＶＳ、ドレイン電圧ＶＤ等の電圧印加を行い、メモリセルとの間のデータ入出力を行う。
【００８７】
消去／書き込み制御部３とは、消去／書き込み回路４の動作を制御する回路である。消去／書き込み動作における各種の動作タイミングを制御すると共に、コントロールゲート電圧ＶＣＧ等へのバイアス電圧のバイアス印加期間、バイアス印加回数、バイアス電圧や動作サイクル、動作ユニット等の切り替え制御等の各種の制御を行う。
【００８８】
制御パラメータ設定部２には、記憶手段を備えており、消去／書き込み制御部３における各種の制御動作に対するパラメータを格納することができる。ヒューズやワンタイムＲＯＭ等の書き込み回数が１回である記憶手段や、ＲＡＭや不揮発性半導体記憶セル等の書き換え可能なメモリ素子、レジスタ等のデータ保持機能を有する回路要素等、制御パラメータを記憶しておくことができる記憶手段であれば、適宜に選択して構成することができる。
【００８９】
製品出荷前の特性試験において、製造ばらつきに起因する不揮発性半導体記憶セルの特性ばらつきを測定する。この測定結果に基づき、素子信頼性を確保した上で消去／書き込み動作を高速に行うことができる制御パラメータを設定する。
【００９０】
ここで、適切な制御パラメータの設定方法としては、特性試験における消去／書き込み試験において、最初に消去／書き込みが完了するまでのバイアス条件、時間等のパラメータを考慮して設定することができる。すなわち、長い消去／書き込み時間を要するチップに対しては、消去／書き込み動作を開始するバイアス電圧や動作終了時のバイアス電圧を特性試験におけるバイアス電圧に比して更に深くすること、消去／書き込み動作を加速するタイミングをより早い段階に設定すること、または消去／書き込み動作の後半において、動作ユニットの継続時間を短縮することまたは動作ユニット間のバイアス電圧の加算電圧を大きく設定するなどのパラメータの設定が考えられる。尚、消去／書き込み時間が短いチップに対しては逆の設定を行えばよい。これらの制御を具体化するために、バイアス電圧、バイアス印加期間の継続時間、あるいは動作サイクルの回数、更に、バイアス電圧を変化させる場合においては、開始バイアス電圧、最終バイアス電圧、あるいはバイアス電圧間の電圧差のうち少なくとも１つを適宜に組み合わせて、不揮発性半導体記憶装置ごとに所望の動作制御を実現することができる。
【００９１】
以上詳細に説明したとおり、第１実施形態に係る不揮発性半導体記憶セルの制御方法では、バイアス電圧ＶＢＳの増加電圧差である初期電圧Ｖ０または加算電圧ΔＶに対して、正の相関を有して動作ユニットＴ１乃至Ｔ３の継続時間が決定される。具体的には、加算電圧ΔＶに応じて誘起されるフローティングゲート電圧ＶＦＧ１による電界印加によって、有効な注入電流ＩＦＧが流れる時間に合わせて動作ユニットＴ１乃至Ｔ３の継続時間を設定することができる。注入電流ＩＦＧが減少して残存電界が低下した段階で、更なるバイアス電圧ＶＢＳを印加することができ、残存電界に印加電界が加算されることはない。素子の信頼性を確保しながら効率的に書き込み動作を行うことができる。
【００９２】
また、注入電流ＩＦＧは正の相関を有して一意に定まるので、バイアス電圧ＶＢＳとして大きな増加電圧差が印加される場合には、注入電流ＩＦＧが流れる時間は長くなる。動作ユニットＴ１乃至Ｔ３の継続時間を長くすることにより、印加電界が低下するまでの有効な注入電流ＩＦＧを継続して流すことができる。また、バイアス電圧ＶＢＳとして小さな増加電圧差が印加される場合には、注入電流ＩＦＧが流れる時間は短くなる。動作ユニットＴ１乃至Ｔ３の継続時間を短くすることにより、印加電界の低下による注入電流ＩＦＧの減少に合わせて次の動作ユニットに移行することができる。何れの場合にも、印加電界の低下に合わせて更なるバイアス電圧が印加されることとなり、印加電界が加算されてしまうことはなく信頼性を維持しながら高速な消去または書き込みを行うことができる。
【００９３】
また、動作ユニットごとに、バイアス印加期間ＴＰ１乃至ＴＰ４が短縮され、同時にベリファイ期間ＴＶの間隔も短縮される。動作ユニットの切り替わりが進み、書き込み動作の完了に近づくに応じて、短い時間のバイアス電圧ＶＢＳの印加ごとにベリファイを行うことができ、書き込み動作の完了と共にバイアス電圧ＶＢＳの印加を停止することができる。動作完了後に不必要なバイアス電圧ＶＢＳの印加が継続されることはなく、不必要な電界ストレスによる素子の信頼性劣化を防止することができる。
【００９４】
また、動作ユニット間のバイアス電圧ＶＢＳの増分である加算電圧ΔＶが一定であり、各動作ユニットの継続時間を一定にして、各動作ユニットの終了時点での残存電界が充分に低下する設定としている。このため、素子に印加される電界は各動作ユニットで同等となる。各動作ユニットでのフローティングゲート電圧ＶＦＧ１を最大化して印加電界を最大化することにより、注入電流ＩＦＧ１を最大化することができる。動作ユニット間で印加電界が加算されることがなく、素子信頼性を確保しながら高速な消去または書き込み動作を行うことができる。
【００９５】
また、動作ユニットＴ１乃至Ｔ３ごとに、ベリファイ期間ＴＶを除外したバイアス印加期間ＴＰ１乃至ＴＰ４の総時間を同じとすれば、バイアス電圧ＶＢＳが印加されている時間を動作ユニットごとに精度よく一致させることができる。フローティングゲート電圧ＶＦＧによる印加電界に対して有効な注入電流ＩＦＧが流れる期間を精度よく一致させることができ、素子信頼性と高速動作に寄与するところ大である。
【００９６】
また、第２または第３実施形態に係る不揮発性半導体記憶セルの制御方法では、書き込み動作の開始より第１所定期間においては、動作ユニット間のバイアス電圧ＶＢＳの増加電圧差である加算電圧ΔＶにより、有効な注入電流ＩＦＧが流れる時間に合わせて動作ユニットの継続時間を設定することができ、素子の信頼性を確保しながら効率的に消去または書き込み動作を行うことができる。加えて、消去動作または書き込み動作の終端部に至る第２所定期間においては、注入電流ＩＦＧが所定電流値ＩＦＧ０に減少する前の段階で、より深いバイアス電圧ＶＢＳを印加する。フローティングゲート電圧ＶＦＧの増大に伴う注入電流ＩＦＧの増大により、書き込み動作を加速させることができる。動作初期における素子信頼性を確保しながら高速な書き込み動作を実現することができる。
【００９７】
また、書き込み動作の終端部に至る第２所定期間において、ベリファイ期間ＴＶの間隔が短縮されるので、動作完了に近づいた段階で、頻繁にベリファイを行うことができ、動作完了と共にバイアス電圧の印加を停止することができる。
【００９８】
更に、第２実施形態によれば、第２バイアス調整ステップでは、１つ前の動作ユニットに対して継続時間を短縮することにより、動作ユニットごとに素子への印加電界を加速して動作の高速化を図ることができる。
【００９９】
また、第３実施形態によれば、第２バイアス調整ステップでは、１つ前の動作ユニット間でのバイアス電圧ＶＢＳの増加電圧差に比して大きな電圧差を印加することにより、動作ユニットごとに素子への印加電界を加速して動作の高速化を図ることができる。
【０１００】
また、第４実施形態に係る不揮発性半導体記憶装置では、不揮発性半導体記憶装置１の製造ばらつきによる不揮発性半導体記憶セルの素子特性の違いに応じて、素子信頼性を確保しながら消去または書き込み動作時間を高速化する制御パラメータを、制御パラメータ設定部２に設定することができる。素子特性に合わせて最適な消去または書き込み動作を設定することができ、不揮発性半導体記憶装置１の特性試験における歩留まりの向上を図ることができる。
【０１０１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１乃至第３実施形態においては、書き込み動作（図２）を例にとり、制御方法を説明したが、本発明はこれに限定されるものではなく、消去動作についても、バイアス電圧ＶＢＳを、コントロールゲート電圧ＶＣＧまたはウェル電圧ＶＷＬとして同様に適用することができる。この場合、コントロールゲート電圧ＶＣＧは負電圧であり、フローティングゲート電圧ＶＦＧも負電圧となる。従って、消去電流も電流方向が逆となり、注入電流ＩＦＧに代えて、ＦＮ−トンネリングによる放出電流ＩＦＧとなる。
【０１０２】
また、第１実施形態においては、所定電流値ＩＦＧ０を有限の電流値として説明したが、注入電流ＩＦＧ＝０として、電流が流れなくなる時点を動作ユニットの終了時点としてもよいことは言うまでもない。
また、動作サイクルの周期が、動作ユニットごとに短縮されていく場合を例に説明したが、動作サイクルを各動作ユニットで同一の最短周期とする構成、消去または書き込み動作の完了に至る終端部においてのみ最短周期に切り替える構成等のバリエーションが可能であることは言うまでもない。
更に、バイアス電圧ＶＢＳにおける初期電圧Ｖ０および加算電圧ΔＶにより誘起されるフローティングゲート電圧ＶＦＧ１は、同等であるとして説明したが、各々で異なる電圧が誘起される構成も可能である。この場合には、第１の動作ユニットの継続時間と、第２の動作ユニット以降の継続時間とを異なる時間に調整してやれば同様の効果を奏することとなる。
【０１０３】
また、第２または第３実施形態においては、動作サイクルを動作ユニット間で一定にする必要はない。消去または書き込み動作の初期段階においては、動作サイクルの周期を長周期とすることも可能である。
また、第２バイアス調整ステップにおける加速動作については、動作ユニットごとに、動作ユニットの継続時間を短縮し、あるいは動作ユニット間のバイアス電圧ＶＢＳにおける加算電圧を増大し、動作を加速する場合を示したが、所定数の動作ユニットごとに加速する制御や、第１バイアス調整ステップに対して加速する制御とすることも可能である。
また、第２実施形態と第３実施形態を組み合わせた制御を行なうことも可能である。
【０１０４】
ここで、本発明に関する技術思想を以下に列記する。
（付記１） 消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、前記バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、前記動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、
前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、１つ前の前記動作ユニットとの前記バイアス電圧の電圧差に対して正の相関を有して調整されるバイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部において、前記動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする不揮発性半導体記憶セルの制御方法。
（付記２） 前記バイアス調整ステップでは、前記動作ユニットの継続時間は、前記不揮発性半導体記憶セルへの前記バイアス電圧の印加による消去または書き込み用の電流が、所定電流値に減少する時間に応じて調整されることを特徴とする付記１に記載の不揮発性半導体記憶セルの制御方法。
（付記３） 前記ベリファイステップに至る前記動作ユニットにおいては、前記動作サイクルの周期が、前記動作ユニットごとに減少することを特徴とする付記１に記載の不揮発性半導体記憶セルの制御方法。
（付記４） 前記バイアス調整ステップでは、隣接する前記動作ユニット間の前記バイアス電圧の電圧差、および前記動作ユニットの継続時間は、前記動作ユニット間で同じであることを特徴とする付記１に記載の不揮発性半導体記憶セルの制御方法。
（付記５） 前記バイアス調整ステップでは、隣接する前記動作ユニット間の前記バイアス電圧の電圧差、および前記動作ユニットにおける前記バイアス印加期間の総時間は、前記動作ユニット間で同じであることを特徴とする付記１に記載の不揮発性半導体記憶セルの制御方法。
（付記６） 消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、前記バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、前記動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、
前記消去動作または前記書き込み動作の開始より第１所定期間において、前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、１つ前の前記動作ユニットとの前記バイアス電圧の電圧差に対して正の相関を有して調整される第１バイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部に至る第２所定期間において、前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、前記第１バイアス調整ステップにおいて調整される時間に比して短縮される第２バイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部において、前記動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする不揮発性半導体記憶セルの制御方法。
（付記７） 前記第１バイアス調整ステップでは、前記動作ユニットの継続時間は、前記不揮発性半導体記憶セルへの前記バイアス電圧の印加による消去または書き込み用の電流が、前記所定電流値に減少する時間に応じて調整され、
前記第２バイアス調整ステップでは、前記動作ユニットの継続時間は、前記不揮発性半導体記憶セルへの前記バイアス電圧の印加による消去または書き込み用の電流が、前記所定電流値に至る前の時間に調整されることを特徴とする付記６に記載の不揮発性半導体記憶セルの制御方法。
（付記８） 前記ベリファイステップは、前記第２バイアス調整ステップにおいて行われることを特徴とする付記６に記載の不揮発性半導体記憶セルの制御方法。
（付記９） 前記第２バイアス調整ステップでは、前記動作ユニットの継続時間は、先行する前記動作ユニットの継続時間に比して短縮されることを特徴とする付記６に記載の不揮発性半導体記憶セルの制御方法。
（付記１０） 前記第２バイアス調整ステップでは、前記動作ユニットにおける前記動作サイクルの数が、先行する前記動作ユニットにおける前記動作サイクルの数に比して減少することを特徴とする付記９に記載の不揮発性半導体記憶セルの制御方法。
（付記１１） 前記先行する動作ユニットとは、前記第１バイアス調整ステップにおける前記動作ユニットであることを特徴とする付記９に記載の不揮発性半導体記憶セルの制御方法。
（付記１２） 前記先行する動作ユニットとは、１つ前の前記動作ユニットであることを特徴とする付記９に記載の不揮発性半導体記憶セルの制御方法。
（付記１３） 前記第２バイアス調整ステップでは、隣接する前記動作ユニット間の前記バイアス電圧の電圧差は同じであることを特徴とする付記１２に記載の不揮発性半導体記憶セルの制御方法。
（付記１４） 前記第２バイアス調整ステップでは、前記動作ユニット間の前記バイアス電圧の電圧差は、先行する前記動作ユニット間の前記バイアス電圧の電圧差に比して増大することを特徴とする付記６に記載の不揮発性半導体記憶セルの制御方法。
（付記１５） 前記先行する動作ユニットとは、前記第１バイアス調整ステップにおける前記動作ユニットであることを特徴とする付記１４に記載の不揮発性半導体記憶セルの制御方法。
（付記１６） 前記先行する動作ユニットとは、１つ前の前記動作ユニットであることを特徴とする付記１４に記載の不揮発性半導体記憶セルの制御方法。
（付記１７） 前記第２バイアス調整ステップでの前記動作ユニットの継続時間は、第１バイアス調整ステップでの前記動作ユニットの継続時間と同等であることを特徴とする付記１６に記載の不揮発性半導体記憶セルの制御方法。
（付記１８） 消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、前記バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、前記動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う不揮発性半導体記憶装置であって、
前記消去動作または前記書き込み動作時の制御パラメータを設定する制御パラメータ設定部と、
前記制御パラメータ設定部からの前記制御パラメータに応じて、前記消去動作または前記書き込み動作を制御する制御部とを備えることを特徴とする不揮発性半導体記憶装置。
（付記１９） 前記制御パラメータ設定部は、前記制御パラメータの外部からの設定が可能な記憶部を備えることを特徴とする付記１８に記載の不揮発性半導体記憶装置。
（付記２０） 前記記憶部は、書き換え可能であることを特徴とする付記１９に記載の不揮発性半導体記憶装置。
（付記２１） 前記制御パラメータは、前記消去動作または前記書き込み動作において前記不揮発性半導体記憶セルに印加する、前記バイアス電圧、前記バイアス印加期間の継続時間、あるいは前記動作サイクルの回数、更に、前記バイアス電圧を変化させる場合においては、開始バイアス電圧、最終バイアス電圧、あるいは前記バイアス電圧間の電圧差のうち少なくとも１つであることを特徴とする付記１８に記載の不揮発性半導体記憶装置。
（付記２２） 前記制御パラメータは、消去特性試験または書き込み特性試験において、消去動作の完了または書き込み動作の完了が確認されるまでの時間と、その間のバイアス条件に基づき、設定されることを特徴とする付記１８に記載の不揮発性半導体記憶装置。
【０１０５】
【発明の効果】
本発明によれば、過度な電界を印加することなく信頼性を確保した上で、消去動作または書き込み動作を高速に行うことができる不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 不揮発性半導体記憶セルの消去動作を示す概念図である。
【図２】 不揮発性半導体記憶セルの書き込み動作を示す概念図である。
【図３】 第１実施形態の波形図である。
【図４】 第２実施形態の波形図である。
【図５】 第３実施形態の波形図である。
【図６】 第４実施形態の不揮発性半導体記憶装置の回路ブロック図である。
【図７】 従来技術（特許文献１）の波形図である。
【符号の説明】
１ 不揮発性半導体記憶装置
２ 制御パラメータ設定部
３ 消去／書き込み制御部
４ 消去／書き込み回路
５ メモリセルアレイ
ＣＧ コントロールゲート端子
ＦＧ フローティングゲート端子
Ｄ ドレイン端子
Ｓ ソース端子
Ｔ１乃至Ｔ７ 動作ユニット
ＴＰ１乃至ＴＰ４ バイアス印加期間
ＴＶ ベリファイ期間
ＩＦＧ 注入電流
ＩＦＧ０ 所定注入電流値
ＶＢＳ バイアス電圧
ＶＣＧ コントロールゲート電圧
ＶＤ ドレイン電圧
ＶＷＬ ウェル電圧
ΔＶ 加算電圧
Ｖ０ 初期電圧
【発明の属する技術分野】
本発明は、不揮発性半導体記憶セルへの消去動作または書き込み動作に関するものであり、特に、消去動作または書き込み動作を、信頼性を確保した上で高速に行うための制御方法、および不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
特許文献１に開示されている不揮発性半導体記憶装置では、書き込み時間等の短縮を目的としており、書き込みのパルス波形において、パルスの電圧を各印加サイクル毎に上げていくＩＳＰＰ法に対してさらに改良を加えて、パルスの電圧のみではなく、パルス幅も変化させる。
【０００３】
書き込み開始後、最初に幅ＴPW1、電圧ＶW1の書き込みパルスＳP1が発生される。２回目の書き込みでは、幅ＴPW2、電圧ＶW1よりステップ電圧ΔＶ1だけ大きい電圧に設定されている書き込みパルスＳP2が発生される。
【０００４】
ここで、２回目以降のパルスに対して、第２の幅をもつパルスを所定の回数において生成し、上記所定の回数以降、上記第２の幅よりさらに短い第３の幅をもつパルスを生成するように構成することも可能である。この場合のパルス波形を図７に示す。図７では，所定の回数を、第２の幅では２回、更に第３の幅では３回として図示している。第２および第３のパルスは第２の幅ＴＰ２００で、第４乃至第６のパルスは第３の幅ＴＰ３００を有して構成される。ここで、特許文献１はＩＳＰＰ法の改良であるため、パルスの電圧は各印加サイクルごとに大きくなる。
【０００５】
また、特許文献２に開示されている不揮発性半導体記憶装置では、高速なデータ書き込みを目的としており、書き込み電圧ＶＰＰが上限のＶＰＰｍａｘになるまでは、書き込み時間は、一定時間ｔである。書き込み電圧を書き込み回数ごとにΔＶＰＰずつ上昇させ、上限のＶＰＰｍａｘに達したとき、これ以降のデータの書き込みについては、一定値ＶＰＰｍａｘを維持しつつ、書き込み時間はＴ（ｎ）＝４×Ｔ（ｎ−１）になるように長くする。書き込み電圧ＶＰＰが制限されているため、次回の書き込み動作におけるメモリセルのしきい電圧の変動分のさらなる拡大を、書き込み時間を変化させることによって達成している。
【０００６】
【特許文献１】
特開平１１−３９８８７号公報（段落００１５、段落００２０−段落００２６、第１図、請求項５）
【特許文献２】
特開平８−３２９６９４号公報（段落００１２、段落００３１、段落００３３、第２図）
【０００７】
【発明が解決しようとする課題】
特許文献１では、書き込み時間等の短縮を目的としている。不揮発性半導体記憶セルのフローティングゲートへの消去動作や書き込み動作のための、トンネル電流（消去動作の場合）やホットエレクトロン電流（書き込み動作の場合）は、パルス印加時における、フローティングゲートと、ソースあるいはチャネル領域との間の電界に応じて流れる。印加される電界は、残存電界に、１サイクル前のパルス電圧からの電圧の増加分が加算されてパルス印加時に最大となる。その後は、フローティングゲートからの電荷の放出（消去動作の場合）やフローティングゲートへの電荷の注入（書き込み動作の場合）が進行するにつれて緩和されていく。従って、トンネル電流やホットエレクトロン電流はパルス印加時に最大の電流が流れ、その後、徐々に減少していく電流波形となる。
【０００８】
図７に示すように特許文献１に示される従来技術では、パルスごとにパルスの電圧を大きくすると共に、この間のパルス幅を所定の回数のパルスごとに短縮していく構成である。このため、トンネル電流等が流れることにより所定の減衰波形に従い印加電界が徐々に緩和されていくところ、パルスごとにパルス電圧が増大しながら、他方でパルス幅が減少することとなる。パルス幅の減少に伴いトンネル電流等が流れており印加電界が残存した状態で、新たなパルス波形により新たな電界が加算されてしまう。
【０００９】
トンネル電流等が流れており消去等の動作が継続している段階で、先行して新たな電界を加算することとなり、不揮発性半導体記憶セルに対して過度の電界を印加することとなり素子の信頼性上問題である。
【００１０】
また、不揮発性半導体記憶セルの消去動作等においては、ゲート破壊電圧等の素子耐圧に至らない範囲内での電界の印加が必要なことは言うまでもない。従って、パルスごとに印加電界が加算されてしまう特許文献１においては、消去動作等が完了する終端部において、印加電界が素子耐圧以内に収まるように消去動作等の初期段階における印加電界を制限する必要がある。このため、消去動作等の初期段階において、トンネル電流等が制限されてしまい消去動作等が効率よく行われないという問題がある。
【００１１】
また、特許文献２では、高速なデータ書き込みを目的としており、各回の書き込みを確実に行うために、書き込み電圧ＶＰＰが上限の電圧ＶＰＰｍａｘに達した後は、書き込み時間を長くする。
【００１２】
しかしながら、書き込み動作の完了に近づく後段において、１回の書き込み時間が長くなってしまい、１回の書き込み期間の途中で書き込みが完了してしまう場合に、その後、その書き込み動作が終了するまでに不要な電界が印加され続けてしまい、信頼性上問題である。
【００１３】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、過度な電界を印加することなく信頼性を確保した上で、消去動作または書き込み動作を高速に行うための制御方法、および不揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る不揮発性半導体記憶セルの制御方法は、消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、消去動作または書き込み動作の進行に従い、連続する少なくとも１つの動作サイクルを含む動作ユニットごとにバイアス電圧が深くなり、動作ユニットの継続時間が、１つ前の動作ユニットとのバイアス電圧の電圧差に対して正の相関を有して調整されるバイアス調整ステップと、消去動作または書き込み動作の終端部において、動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする。
【００１５】
請求項１の不揮発性半導体記憶セルの制御方法では、バイアス調整ステップとして、１動作サイクルまたは２以上の動作サイクルを含んで構成される動作ユニットで同じバイアス電圧が印加されると共に、動作ユニットの切り替わりでより深いバイアス電圧が印加される。動作ユニットの継続時間は、動作ユニット間でのバイアス電圧の増加電圧差に対して正の相関を有して設定される。すなわち、バイアス電圧の増加電圧差が大きな場合には、バイアス電圧が増加した動作ユニットの継続時間が長くなり、バイアス電圧の増加電圧差が小さな場合には、バイアス電圧が増加した動作ユニットの継続時間は短くなる。また、ベリファイステップにおいて、消去動作または書き込み動作の終端部で動作サイクルの周期を最短周期として、ベリファイ期間の時間間隔を短縮する。
【００１６】
これにより、バイアス電圧の増加電圧差に対して正の相関を有してバイアス電圧増加後の動作ユニットの継続時間が決定されるので、増加電圧差に応じて不揮発性半導体記憶セルへの印加電界による、消去または書き込み電流が流れる時間に合わせて動作ユニットの継続時間を設定することができる。電流が減少して残存電界が低下した段階で更なるバイアス電圧を印加することができ、残存電界に印加電界が加算されることはない。素子の信頼性を確保しながら効率的に消去または書き込み動作を行うことができる。
【００１７】
印加電界に対する消去または書き込み用の電流は、正の相関を有して一意に定まるので、大きな増加電圧差のバイアス電圧の印加により大きな電界が印加される場合には、消去または書き込みに有効な電流が流れる時間は長くなる。動作ユニットの継続時間を長くすることにより、印加電界が低下するまでの有効な電流を継続して流すことができる。また、小さな増加電圧差のバイアス電圧の印加により小さな電界が印加される場合には、消去または書き込みに有効な電流が流れる時間は短くなる。動作ユニットの継続時間を短くすることにより、印加電界の低下による電流の減少に合わせて次の動作ユニットに移行することができる。何れの場合にも、印加電界の低下に合わせて更なるバイアス電圧が印加されることとなり、印加電界が加算されてしまうことはなく信頼性を維持しながら高速な消去または書き込みを行うことができる。
【００１８】
また、消去動作または書き込み動作の終端部において、ベリファイ期間の間隔が最短周期に短縮されるので、消去または書き込み動作の完了に近づいた段階で、頻繁にベリファイを行うことができ、消去または書き込み動作の完了と共にバイアス電圧の印加を停止することができる。動作完了後に不必要なバイアス電圧の印加が継続することはなく、不必要な電界ストレスによる素子の信頼性劣化を防止することができる。
【００１９】
動作ユニットの開始時には、不揮発性半導体記憶セルに残存している印加電界は低下しているので、動作ユニットの初期に印加できる電界を、素子耐圧の範囲内で常に最大とすることができる。各動作ユニットにおける消去または書き込み電流を最大化することができ、高速動作を行わせることができる。
【００２０】
また、請求項２に係る不揮発性半導体記憶セルの制御方法は、請求項１に記載の不揮発性半導体記憶セルの制御方法において、ベリファイステップに至る動作ユニットにおいては、動作サイクルの周期が、動作ユニットごとに減少することを特徴とする。
【００２１】
これにより、動作ユニットごとにベリファイ期間の間隔が短縮されると共に、バイアス印加期間自体も短縮される。動作ユニットの切り替わりが進み、消去または書き込み動作の完了に近づくに応じて、短い時間のバイアス電圧印加ごとにベリファイを行うことができ、消去または書き込み動作の完了と共にバイアス電圧の印加を停止することができる。動作完了後に不必要なバイアス電圧の印加が継続されることはなく、不必要な電界ストレスによる素子の信頼性劣化を防止することができる。
【００２２】
また、請求項３に係る不揮発性半導体記憶セルの制御方法は、請求項１に記載の不揮発性半導体記憶セルの制御方法において、バイアス調整ステップでは、隣接する動作ユニット間のバイアス電圧の電圧差、および動作ユニットの継続時間は、動作ユニット間で同じであることを特徴とする。
【００２３】
これにより、動作ユニットの終了時点で残存電界が充分に低下する設定とすれば、素子に印加される電界は各動作ユニットで同等となる。各動作ユニットでの印加電界を最大化しながら、動作ユニット間で印加電界が加算されることがなく、素子信頼性を確保しながら高速な消去または書き込み動作を行うことができる。
【００２４】
また、請求項４に係る不揮発性半導体記憶セルの制御方法は、請求項１に記載の不揮発性半導体記憶セルの制御方法では、バイアス調整ステップにおいて、隣接する動作ユニット間のバイアス電圧の電圧差、および動作ユニットにおけるバイアス印加期間の総時間は、動作ユニット間で同じであることを特徴とする。
【００２５】
これにより、動作ユニットごとに、ベリファイ期間を除外したバイアス印加期間の総時間を同じとするので、バイアス電圧が印加されている時間を動作ユニットごとに精度よく一致させることができる。印加電界に対して有効な電流が流れる期間を精度よく一致させることができ、素子信頼性と高速動作に寄与するところ大である。
【００２６】
また、請求項５に係る不揮発性半導体記憶セルの制御方法は、消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、消去動作または書き込み動作の開始より第１所定期間において、消去動作または書き込み動作の進行に従い、連続する少なくとも１つの動作サイクルを含む動作ユニットごとにバイアス電圧が深くなり、動作ユニットの継続時間が、１つ前の動作ユニットとのバイアス電圧の電圧差に対して正の相関を有して調整される第１バイアス調整ステップと、消去動作または書き込み動作の終端部に至る第２所定期間において、消去動作または書き込み動作の進行に従い、連続する少なくとも１つの動作サイクルを含む動作ユニットごとにバイアス電圧が深くなり、動作ユニットの継続時間が、第１バイアス調整ステップにおいて調整される時間に比して短縮される第２バイアス調整ステップと、消去動作または書き込み動作の終端部において、動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする。
【００２７】
請求項５の不揮発性半導体記憶セルの制御方法では、消去動作または書き込み動作の開始より第１所定期間においては、第１バイアス調整ステップにより、１動作サイクルまたは２以上の動作サイクルを含んで構成される動作ユニットで同じバイアス電圧が印加されると共に、動作ユニットの切り替わりでより深いバイアス電圧が印加される。動作ユニットの継続時間は、動作ユニット間でのバイアス電圧の増加電圧差に対して正の相関を有して設定される。消去動作または書き込み動作の終端部に至る第２所定期間においては、第２バイアス調整ステップにより、動作ユニットの切り替わりでより深いバイアス電圧が印加されると共に、動作ユニットの継続時間は、第１バイアス調整ステップにおいて調整される時間に比して短縮して設定される。更に、ベリファイステップにより、消去動作または書き込み動作の終端部で動作サイクルの周期を最短周期として、ベリファイ期間の時間間隔を短縮する。
【００２８】
ここで、第１所定期間とは、消去動作または書き込み動作の開始からの所定期間であり、消去動作または書き込み動作の初期においてバイアス電圧の印加を必要最小限とどめて素子の信頼性を確保するための期間である。また、第２所定期間とは、消去動作または書き込み動作が完了する終端部に至る所定期間であり、素子の信頼性を確保しながらバイアス状態を加速することにより、消去動作または書き込み動作を短時間で完了させるための期間である。
【００２９】
これにより、消去動作または書き込み動作の開始より第１所定期間においては、動作ユニット間のバイアス電圧の増加電圧差に応じた素子への印加電界により、有効な電流が流れる時間に合わせて動作ユニットの継続時間を設定することができ、素子の信頼性を確保しながら効率的に消去または書き込み動作を行うことができる。加えて、消去動作または書き込み動作の終端部においては、印加電界による電流が所定電流値に減少する前であって印加電界が残存している段階で、より深いバイアス電圧を印加して印加電界を加算する。印加電界の加算による電流の増大により消去または書き込み動作を加速させることができる。動作初期における素子信頼性を確保しながら高速な消去または書き込み動作を実現することができる。
【００３０】
また、消去動作または書き込み動作の終端部において、ベリファイ期間の間隔が短縮されるので、消去または書き込み動作の完了に近づいた段階で、頻繁にベリファイを行うことができ、消去または書き込み動作の完了と共にバイアス電圧の印加を停止することができる。動作完了後に不必要なバイアス電圧の印加がされることはなく、不必要な電界ストレスによる素子の信頼性劣化を防止することができる。
【００３１】
また、請求項６に係る不揮発性半導体記憶セルの制御方法は、請求項５に記載の不揮発性半導体記憶セルの制御方法において、第２バイアス調整ステップでは、動作ユニットの継続時間は、先行する動作ユニットの継続時間に比して短縮されることを特徴とする。
【００３２】
これにより、第２バイアス調整ステップでは、先行する動作ユニットに対して継続時間を短縮することにより素子への印加電界を加速しており、動作の高速化を図ることができる。
【００３３】
また、請求項７に係る不揮発性半導体記憶セルの制御方法は、請求項６に記載の不揮発性半導体記憶セルの制御方法において、先行する動作ユニットとは、１つ前の動作ユニットであることを特徴とする。これにより、動作ユニットごとに素子への印加電界は加速されることとなり、動作の高速化を図ることができる。
【００３４】
また、請求項８に係る不揮発性半導体記憶セルの制御方法は、請求項５に記載の不揮発性半導体記憶セルの制御方法において、第２バイアス調整ステップでは、動作ユニット間のバイアス電圧の電圧差は、先行する動作ユニット間のバイアス電圧の電圧差に比して増大することを特徴とする。
【００３５】
これにより、第２バイアス調整ステップでは、先行する動作ユニット間でのバイアス電圧の増加電圧差に比して大きな電圧差を印加することにより素子への印加電界を加速しており、動作の高速化を図ることができる。
【００３６】
また、請求項９に係る不揮発性半導体記憶セルの制御方法は、請求項８に記載の不揮発性半導体記憶セルの制御方法において、先行する動作ユニットとは、１つ前の動作ユニットであることを特徴とする。これにより、動作ユニットごとに素子への印加電界は加速されることとなり、動作の高速化を図ることができる。
【００３７】
また、請求項１０に係る不揮発性半導体記憶装置は、請求項１または５に記載の不揮発 性半導体記憶セルの制御方法を実現する不揮発性半導体記憶装置であって、消去動作または書き込み動作時の制御パラメータを設定する制御パラメータ設定部と、制御パラメータ設定部からの制御パラメータに応じて、消去動作または書き込み動作を制御する制御部とを備えることを特徴とする。
【００３８】
請求項１０の不揮発性半導体記憶装置では、制御パラメータ設定部に、消去動作または書き込み動作時の制御パラメータが設定され、制御パラメータに従って、制御部が消去動作または書き込み動作の制御を行うことにより、請求項１または５に記載の不揮発性半導体記憶セルの制御方法を実現する。
【００３９】
これにより、請求項１または５に記載の不揮発性半導体記憶セルの制御方法を実現する際、不揮発性半導体記憶装置における不揮発性半導体記憶セル等の素子特性の違いに応じて、素子信頼性を確保しながら消去または書き込み動作時間を高速化する制御パラメータを設定することができる。素子特性に合わせて最適な消去または書き込み動作を設定することができ、不揮発性半導体記憶装置の特性試験における歩留まりの向上を図ることができる。
【００４０】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。
【００４１】
図１および図２は、不揮発性半導体記憶セルの断面図において、各々、消去動作時および書き込み動作時におけるバイアス電圧と、電荷の移動について示した概念図である。
【００４２】
図１は、消去動作である。フローティングゲート端子ＦＧからフローティングゲート端子ＦＧ下のチャネル領域へのＦＮ−トンネリング電流により電荷を放出することにより消去動作を行う場合を示している。いわゆるチャネルイレーズの場合である。チャネル領域を構成するＰ型ウェル領域には、正電圧のウェル電圧ＶＷＬ（＞０Ｖ）を印加し、コントロールゲート端子ＣＧには、負電圧のコントロールゲート電圧ＶＣＧ（＜０Ｖ）を印加する。ソース端子Ｓおよびドレイン端子Ｄは、フローティング状態に維持される。
【００４３】
正電圧のウェル電圧ＶＷＬ（＞０Ｖ）と、負電圧のコントロールゲート電圧ＶＣＧ（＜０Ｖ）とにより、不揮発性半導体記憶セルには、チャネル領域からフローティングゲート端子ＦＧを介してコントロールゲート端子ＣＧに向けて電界が印加される。この電界によりフローティングゲート端子ＦＧも所定電位にバイアスされる。この電界が所定電界値を上回った場合に、ゲート酸化膜を介してＦＮ−トンネリング電流が流れる。
【００４４】
フローティングゲート端子ＦＧに蓄積されていた電子が、ＦＮ−トンネリング現象によりゲート酸化膜を通過してチャネル領域に到達する。到達した電子はウェル電圧ＶＷＬより流れ出す。電子が流れ出すことによりフローティングゲート端子ＦＧの電位が上昇し、チャネル領域との印加電界が減少する。印加電界の減少に応じてＦＮ−トンネリング電流も減少し所定電界値に到達すると、トンネリング電流は流れなくなり消去動作は停止する。この状態から更なる消去動作を継続する場合には、より深いバイアス電圧を印加して印加電界を所定電界値以上にする必要がある。
【００４５】
図２は、書き込み動作である。ドレイン端子Ｄ近傍のチャネル領域からフローティングゲート端子ＦＧへのホットエレクトロン電流により電荷を注入することにより書き込み動作を行う。ソース端子Ｓを基準電圧（０Ｖ）として、ドレイン端子Ｄに正電圧のドレイン電圧ＶＤ（＞０Ｖ）を印加すると共に、コントロールゲート端子ＣＧには、正電圧のコントロールゲート電圧ＶＣＧ（＞０Ｖ）を印加する。
【００４６】
正電圧のコントロールゲート電圧ＶＣＧとドレイン電圧ＶＤとの電位関係により、不揮発性半導体記憶セルを飽和領域の動作状態に維持する。すなわち、チャネル領域内の所定位置にピンチオフ点が生成されるバイアス状態とする。ドレイン端子Ｄからピンチオフ点への高電界により、電荷（この場合は、電子）がドレイン端子Ｄに向かって加速され、ドレイン端子Ｄの近傍でホットエレクトロンを生成する。一方、コントロールゲート端子ＣＧとチャネル領域との間には電界が印加される。この電界によりフローティングゲート端子ＦＧも所定電位にバイアスされる。この電界が所定電界値を上回った場合に、生成されたホットエレクトロンがゲート酸化膜を介してフローティングゲート端子ＦＧ内に注入される。いわゆる、ホットエレクトロン電流として流れる。
【００４７】
ホットエレクトロン電流により、電子がゲート酸化膜を通過してフローティングゲート端子ＦＧに注入される。注入された電子は、コントロールゲート電圧ＶＣＧからの電流として観測される。電子が注入されることによりフローティングゲート端子ＦＧの電位が下降し、チャネル領域との印加電界が減少する。印加電界の減少に応じてホットエレクトロン電流も減少し所定電界値に到達すると、ホットエレクトロン電流は流れなくなり書き込み動作は停止する。この状態から更なる書き込み動作を継続する場合には、より深いバイアス電圧を印加して印加電界を所定電界値以上にする必要がある。
【００４８】
図３は、本発明の第１実施形態に係る書き込み動作（図２）におけるバイアス状態を示す波形図である。バイアス印加期間とベリファイ期間とを動作サイクルとして、動作サイクルを繰り返すことにより書き込み動作（図２）が行われる。第１実施形態は、フローティングゲート端子ＦＧへの注入電流ＩＦＧの特性が、動作ユニットごとに同等な場合の制御方法を示す。
【００４９】
バイアス印加期間ＴＰ１乃至ＴＰ４には、コントロールゲート端子ＣＧに正電圧のバイアス電圧ＶＢＳがバイアスされる。フローティングゲート電圧ＶＦＧには容量結合により正電圧が誘起され、チャネル領域との間に電界が印加される。この印加電界がドレイン端子Ｄの近傍に生成されるホットエレクトロンを加速することにより、フローティングゲート端子ＦＧへのホットエレクトロンの注入が行われ、注入電流ＩＦＧが流れる。
【００５０】
ここで、ベリファイ期間ＴＶは、バイアス印加期間ＴＰ１乃至ＴＰ４による書き込み動作の結果を確認するための通常の読み出し動作を行う期間であり、ベリファイ期間ＴＶの開始に伴いバイアス電圧ＶＢＳの印加は解除される。従って、ベリファイ期間ＴＶにおいては、フローティングゲート電圧が、電圧ＶＦＧ０から通常の読み出し状態の電圧レベルにシフトすると共に、注入電流ＩＦＧ０も流れないのであるが、説明の便宜上図３においては、ベリファイ期間ＴＶにおける動作波形は省略している。
【００５１】
書き込み動作の開始に伴い、第１の動作ユニットＴ１が開始される。第１の動作ユニットＴ１は、バイアス印加期間ＴＰ１とベリファイ期間ＴＶとからなる１サイクルの動作サイクルで構成されている。バイアス印加期間ＴＰ１では、コントロールゲート電圧ＶＣＧへの初期バイアス電圧ＶＢＳとして、初期電圧Ｖ０が印加される（ＶＣＧ＝ＶＢＳ＝Ｖ０）。このバイアス電圧ＶＢＳ＝Ｖ０の印加による容量結合等により、フローティングゲート端子ＦＧには、フローティングゲート電圧ＶＦＧ＝ＶＦＧ１の電圧が誘起される。フローティングゲート電圧ＶＦＧ＝ＶＦＧ１による印加電界により、ホットエレクトロンが注入されて、書き込み電流として注入電流ＩＦＧ＝ＩＦＧ１が流れる。
【００５２】
バイアス印加と共に、フローティングゲート端子ＦＧに印加されるフローティングゲート電圧ＶＦＧ１は、ホットエレクトロンの注入により徐々に電圧レベルが低下する。これにより、フローティングゲート端子ＦＧとチャネル領域との間の印加電界が徐々に低下して、注入電流ＩＦＧも電流ＩＦＧ＝ＩＦＧ１から徐々に減少していく。注入電流ＩＦＧが所定電流値ＩＦＧ０に達する時点でバイアス印加期間ＴＰ１の終了とする。このときのフローティングゲート電圧ＶＦＧはＶＦＧ０である。
【００５３】
ここで、所定電流値ＩＦＧ０とは、ホットエレクトロンの注入効率が低下して効率のよい書き込み動作が行えなくなる限界値を示している。所定電流値ＩＦＧ０以下の注入電流では書き込みの効率が悪く、この状態で書き込みを行う場合、多大な書き込み時間を必要としてしまう電流である。言い換えれば、バイアス電圧ＶＢＳ＝Ｖ０の印加による書き込み動作が有効である期間として、バイアス印加期間ＴＰ１が設定されることとなる。
【００５４】
バイアス印加期間ＴＰ１の終了に引き続いてベリファイ期間ＴＶが行われる。書き込みセルからの読み出し動作を行うことにより、書き込み動作が完了したか否かの確認を行う。通常の読み出し動作は、書き込み動作に比して僅少な時間で行うことができるので、ベリファイ期間に要する時間は僅かである。
【００５５】
引き続き実行される第２の動作ユニットＴ２は、バイアス印加期間ＴＰ２とベリファイ期間ＴＶとからなる動作サイクルを２サイクル有して構成されている。バイアス印加期間ＴＰ２では、コントロールゲート電圧ＶＣＧへの初期バイアス電圧ＶＢＳとして、第１の動作ユニットでの初期電圧Ｖ０に加算電圧ΔＶが加算されて印加される（ＶＣＧ＝ＶＢＳ＝Ｖ０＋ΔＶ）。このバイアス電圧ＶＢＳにより容量結合を受けてフローティングゲート端子ＦＧに電圧が誘起されることになる。バイアス電圧ＶＢＳのうち電圧Ｖ０については、フローティングゲート電圧ＶＦＧを、第１の動作ユニットＴ１の終了時点での電圧ＶＦＧ０に戻す効果を有するのみである。ベリファイ期間ＴＶに移行した際のバイアス電圧ＶＢＳの電圧シフトとは電圧値が等しく電圧遷移方向が逆であるためである。
【００５６】
第２の動作ユニットＴ２において、フローティングゲート端子ＦＧにホットエレクトロンの注入を起こさせるフローティングゲート電圧ＶＦＧ１を誘起するためのバイアス電圧ＶＢＳの増加分が加算電圧ΔＶである。バイアス電圧ＶＢＳとして、第１の動作ユニットＴＰ１に加算すべき加算電圧ΔＶを調整してやれば、フローティングゲート電圧ＶＦＧを、第１の動作ユニットと同じ電圧ＶＦＧ１に設定することができる。これにより、第２の動作ユニットにおいても、第１の動作ユニットと同等な注入電流ＩＦＧ特性を有して書き込み動作を行うことができる。更に、第２の動作ユニットＴ２ではベリファイ期間ＴＶは２回あり、第１の動作ユニットＴ１に対して２倍のベリファイ期間ＴＶを有する。ベリファイ期間に要する時間は僅かであるので、注入電流ＩＦＧが所定注入電流値ＩＦＧ０に到るまでの時間も第１の動作ユニットと第２の動作ユニットとでは同等となる（Ｔ１≒Ｔ２）。
【００５７】
ここで、第２の動作ユニットＴ２では、バイアス印加期間ＴＰ２を、第１の動作ユニットＴ１におけるバイアス印加期間ＴＰ１の略半分として、動作ユニットＴ２の中間にベリファイ期間ＴＶを有している。第１の動作ユニットＴ１に引き続いて行われる第２の動作ユニットＴ２では、書き込み動作が進行しているため、より短いバイアス印加期間ＴＰ２ごとに書き込み状態を確認することが好ましい。これにより、長いバイアス印加期間の途中で書き込み動作が完了してしまい、その後の書き込み動作が不揮発性半導体記憶セルへの過度な電圧ストレスとなってしまうことを防止することが可能である。
【００５８】
更に継続される第３の動作ユニットＴ３では、バイアス印加期間ＴＰ３とベリファイ期間ＴＶとからなる動作サイクルが３サイクルとなる。バイアス印加期間ＴＰ３では、コントロールゲート電圧ＶＣＧへのバイアス電圧ＶＢＳとして、加算電圧ΔＶが更に加算されて印加される（ＶＣＧ＝ＶＢＳ＝Ｖ０＋ΔＶ＋ΔＶ）。更に加算される加算電圧ΔＶにより、フローティングゲート端子ＦＧにホットエレクトロンの注入を起こさせるフローティングゲート電圧ＶＦＧ１を誘起することができる。第２の動作ユニットＴＰ２での加算電圧ΔＶと同等な加算電圧ΔＶにより、フローティングゲート電圧ＶＦＧを、第１および第２の動作ユニットＴ１、Ｔ２と同じ電圧ＶＦＧ１に設定することができる。
【００５９】
また、バイアス印加期間ＴＰ３を、第１の動作ユニットＴ１におけるバイアス印加期間ＴＰ１の略３分の１として、その間に３回のベリファイ期間ＴＶを有している。第３の動作ユニットＴ３では、更に書き込み動作が進行しているため、更に短いバイアス印加期間ＴＰ３ごとに書き込み状態を確認するためである。これにより、長いバイアス印加期間の途中で書き込み動作が完了してしまい、その後の書き込み動作が不揮発性半導体記憶セルへの過度な電圧ストレスとなってしまうことを防止することが可能である。
【００６０】
第４の動作ユニット以降の動作ユニットにおいても、動作ユニットごとにバイアス電圧ＶＢＳとして加算電圧ΔＶを加算していけば、略同一の動作ユニット継続時間により動作ユニットごとに同等な注入電流ＩＦＧ特性を有して書き込み動作を行うことができる。この場合、動作ユニットごとに動作サイクルを短縮していき、ベリファイ期間の周期を短縮していけば、バイアス印加期間の途中で書き込み動作が完了してしまい、その後の書き込み動作が不揮発性半導体記憶セルへの過度な電圧ストレスとなってしまうことを防止することが可能である。書き込み動作の完了直前の動作ユニットにおいては、動作サイクルの周期を、書き込み動作における各動作サイクルのうちで最短周期とすることにより、書き込み完了と略同時に書き込み動作を完了させることができる。
【００６１】
また、以上の説明では、各動作ユニットＴ１乃至Ｔ３の継続時間が略同一であるとし、動作ユニット間で、注入電流ＩＦＧ特性が同等であるとして説明したが、バイアス印加期間の継続時間の総和が各動作ユニットＴ１乃至Ｔ３で同一となるように設定することも可能である。これにより、動作ユニットにおける実際の書き込み動作の時間を動作ユニットごとに更に精度よく一致させることができ、動作ユニット間の加算電圧ΔＶが同一であることと相俟って、動作ユニット間の注入電流ＩＦＧ特性を更に一致させることができる。
【００６２】
図４は、本発明の第２実施形態に係る書き込み動作（図２）におけるバイアス状態を示す波形図である。バイアス印加期間とベリファイ期間とを動作サイクルとして、動作サイクルを繰り返すことにより書き込み動作（図２）が行われる。第２実施形態は、書き込み動作の開始より第１所定期間においては、フローティングゲート端子ＦＧへの注入電流ＩＦＧの特性が動作ユニットごとに同等な特性としながら、書き込み動作の終端部に至る第２所定期間において、電流注入量を増大させていくことにより書き込み動作を加速する場合のうち、動作ユニットの継続時間を制御する制御方法を示す。
【００６３】
ここで、第１所定期間とは、書き込み動作の開始からの所定期間であり、書き込み動作の初期においてバイアス電圧ＶＢＳの印加を必要最小限とどめて素子の信頼性を確保するための期間である。図４において（Ｉ）に示す期間である。また、第２所定期間とは、書き込み動作が完了する終端部に至る所定期間であり、素子の信頼性を確保しながらバイアス状態を加速することにより、書き込み動作を短時間で完了させるための期間である。図４において（ＩＩ）に示す期間である。
【００６４】
尚、ベリファイ期間ＴＶにおける、フローティングゲート電圧ＶＦＧおよび注入電流ＩＦＧの動作波形については、図３と同様、説明の便宜上省略している。
【００６５】
第２実施形態では、第１実施形態と同様に動作ユニット間のバイアス電圧ＶＢＳは、初期電圧Ｖ０を起点として、加算電圧ΔＶが順次加算されていく。また、書き込み動作の開始からの第１所定期間の動作ユニットにおいては、動作ユニットの継続時間はＴ４であり、第１実施形態における動作ユニットの継続時間と同等である。
【００６６】
第２実施形態では、第１実施形態に代えて、動作サイクルは動作ユニットによらず一定の周期で構成されており、その周期は書き込み動作の完了直前の動作ユニットにおける最短周期である。更に、書き込み動作の終端部に至る第２所定期間の動作ユニットにおいては、動作ユニットごとに動作ユニットの継続時間が短縮される構成である。動作サイクル数を減少させることにより実現している。
【００６７】
書き込み動作の前半において、第１乃至第３の動作ユニットでは、動作ユニットごとに５サイクルの動作サイクルＰ１乃至Ｐ５により動作ユニットが構成されており、各動作ユニットにおける継続時間は同じである。加えて、動作ユニット間のバイアス電圧ＶＢＳは、加算電圧ΔＶの電圧差を有して増大していく。従って、フローティングゲート端子ＦＧに誘起されるフローティングゲート電圧ＶＦＧは、電圧ＶＦＧ１となり動作ユニットごとに同等となり、フローティングゲート電圧ＶＦＧ１による注入電流ＩＦＧも電流ＩＦＧ１となって動作ユニットごとに同等となる。更に、各動作ユニットの継続時間も同じであるので、動作ユニット間で同等の注入電流ＩＦＧ特性を有して書き込み動作が行われる。
【００６８】
従って、第２実施形態の書き込み動作における前半では、第１実施形態と同等な書き込み動作が行われる。
【００６９】
書き込み動作の後半においては、動作ユニットごとに動作サイクルが１サイクルずつ減少することにより継続時間が短縮されていく。例えば、３周期の動作サイクルＰ１乃至Ｐ３を有する動作ユニットＴ６の継続時間は、４周期の動作サイクルＰ１乃至Ｐ４を有する動作ユニットＴ５の継続時間に比して１サイクルの動作サイクルが減少する。
【００７０】
一方、バイアス電圧ＶＢＳは、書き込み動作の前半と同様に動作ユニットごとに加算電圧ΔＶずつ増大しており、動作ユニット開始時に誘起されるフローティングゲート電圧ＶＦＧの増分は、電圧ΔＶＦＧ（ＶＦＧ１−ＶＦＧ０）となる。これに伴う注入電流ＩＦＧの増分は、電流ΔＩＦＧ（ＩＦＧ１−ＩＦＧ０）である。
【００７１】
動作ユニットごとの継続時間の短縮により、動作ユニットの開始時に誘起されるフローティングゲート電圧の増分ΔＶＦＧに伴う注入電流の増分ΔＩＦＧは、動作ユニットの継続期間に流れることはできない。従って、次の動作ユニットが開始される時点で、フローティングゲート電圧ＶＦＧに残留電圧ΔＶＬ１が残留すると共に、注入電流ＩＦＧとして残留電流ΔＩＬ１が流れている。この状態で新たな動作ユニットが開始され、加算電圧ΔＶが加算されたバイアス電圧ＶＢＳが印加されるので、フローティングゲート電圧ＶＦＧ、および注入電流ＩＦＧの各々の増分は、ΔＶＦＧ＋ΔＶＬ１、およびΔＩＦＧ＋ΔＩＬ１となる。残留電圧ΔＶＬ１、および残留電流ΔＩＬ１が加算された状態となる。
【００７２】
新たに開始された動作ユニットでは、動作ユニットの継続時間が更に短縮されるので、残留電圧ΔＶＬ１、および残留電流ΔＩＬ１より大きな新たな残留電圧ΔＶＬ２、および残留電流ΔＩＬ２が残留することとなる。従って、更に次の動作ユニットにおいては、残留電圧ΔＶＬ１＋ΔＶＬ２が加算された更に大きなフローティングゲート電圧ＶＦＧが誘起されると共に、残留電流ΔＩＬ１＋ΔＩＬ２が加算された更に大きな注入電流ＩＦＧが流れることとなる。書き込み動作の後半においては、動作ユニットごとに大きな注入電流ＩＦＧが流れることとなり、書き込み動作が加速される。
【００７３】
図５は、本発明の第３実施形態に係る書き込み動作（図２）におけるバイアス状態を示す波形図である。バイアス印加期間とベリファイ期間とを動作サイクルとして、動作サイクルを繰り返すことにより書き込み動作（図２）が行われる。第３実施形態は、書き込み動作の開始より第１所定期間においては、フローティングゲート端子ＦＧへの注入電流ＩＦＧの特性が動作ユニットごとに同等な特性としながら、書き込み動作の終端部に至る第２所定期間において、電流注入量を増大させていくことにより書き込み動作を加速する場合のうち、動作ユニット間のバイアス電圧ＶＢＳ値を制御する制御方法を示す。
【００７４】
ここで、第１所定期間とは、書き込み動作の開始からの所定期間であり、書き込み動作の初期においてバイアス電圧ＶＢＳの印加を必要最小限とどめて素子の信頼性を確保するための期間である。図５において（Ｉ）に示す期間である。また、第２所定期間とは、書き込み動作が完了する終端部に至る所定期間であり、素子の信頼性を確保しながらバイアス状態を加速することにより、書き込み動作を短時間で完了させるための期間である。図５において（ＩＩ）に示す期間である。
【００７５】
尚、ベリファイ期間ＴＶにおける、フローティングゲート電圧ＶＦＧおよび注入電流ＩＦＧの動作波形については、図３と同様、説明の便宜上省略している。
【００７６】
第３実施形態では、第２実施形態と同様に、動作サイクルは動作ユニットによらず一定の周期で構成されており、その周期は書き込み動作の完了直前の動作ユニットにおける最短周期である。
【００７７】
また、第２実施形態において書き込み動作における後半の動作ユニットの継続時間を動作ユニットごとに短縮することに代えて、各動作ユニットの継続時間を同一に維持しながら、動作ユニット間のバイアス電圧ＶＢＳの増分を大きくする構成である。
【００７８】
書き込み動作の前半においては、第２実施形態と同様の動作である。第１、第２の動作ユニットでは、動作ユニットごとに４サイクルの動作サイクルＰ１乃至Ｐ４により動作ユニットＴ７が構成されており、各動作ユニットにおける継続時間は同じである。加えて、動作ユニット間のバイアス電圧ＶＢＳは、加算電圧ΔＶ１の電圧差を有して増大していく。従って、フローティングゲート端子ＦＧに誘起されるフローティングゲート電圧ＶＦＧは、電圧ＶＦＧ１となり動作ユニットごとに同等となる。フローティングゲート電圧ＶＦＧ１による注入電流ＩＦＧも電流ＩＦＧ１となって動作ユニットごとに同等となる。更に、各動作ユニットの継続時間も同じであるので、動作ユニット間で同等の注入電流ＩＦＧ特性を有して書き込み動作が行われる。
【００７９】
書き込み動作の後半においては、各動作ユニットは、４サイクルの動作サイクルを有しており同等の継続時間である。これに対して、動作ユニット間のバイアス電圧ＶＢＳの加算電圧が、動作ユニットごとに大きくなっていく。すなわち、書き込み動作の前半における加算電圧ΔＶ１に比して、動作ユニットごとに加算される加算電圧ΔＶ２乃至ΔＶ４は、動作ユニットごとに大きくなっていく（ΔＶ１＜ΔＶ２＜ΔＶ３＜ΔＶ４）。
【００８０】
バイアス電圧ＶＢＳの増大に伴い、動作ユニット開始時に誘起されるフローティングゲート電圧ＶＦＧの増分は動作ユニットごとに、電圧ΔＶＦＧ（ＶＦＧ１−ＶＦＧ０）より大きくなる。加算電圧ΔＶ２によるフローティングゲート電圧ＶＦＧの増分は、電圧ΔＶＦＧ１（＞ΔＶＦＧ）となる。更に、加算電圧ΔＶ３（＞ΔＶ２）によるフローティングゲート電圧ＶＦＧの増分は、電圧ΔＶＦＧ２（＞ΔＶＦＧ１＞ΔＶＦＧ）となる。これに伴う注入電流ＩＦＧの増分も、電流ΔＩＦＧ（ＩＦＧ１−ＩＦＧ０）より大きくなり、電圧ΔＶＦＧ１に対しては電流ΔＩＦＧ１（＞ΔＩＦＧ）となる。更に、電圧ΔＶＦＧ２に対しては電流ΔＩＦＧ２（＞ΔＩＦＧ１＞ΔＩＦＧ）となる。
【００８１】
先行する動作ユニットにおける加算電圧ΔＶ１に比して、より大きな加算電圧ΔＶ２が加算されたバイアス電圧ＶＢＳが印加されると、フローティングゲート端子ＦＧには、先行する動作ユニットでのフローティングゲート電圧の増分ΔＶＦＧに比して、より大きな電圧の増分ΔＶＦＧ１が誘起される。このため、注入電流の増分ΔＩＦＧ１は、先行する動作ユニットでの増分ΔＩＦＧに比して大きくなる。その結果、動作ユニットの継続時間Ｔ７の終了時点においても、注入電流ＩＦＧが所定電流値ＩＦＧ０まで減少することはない。従って、次の動作ユニットが開始される時点で、フローティングゲート電圧ＶＦＧに残留電圧ΔＶＬ３が残留すると共に、注入電流ＩＦＧとして残留電流ΔＩＬ３が流れている。この状態で新たな動作ユニットが開始され、更に大きな加算電圧ΔＶ３が加算されたバイアス電圧ＶＢＳが印加される。フローティングゲート電圧ＶＦＧ、および注入電流ＩＦＧの各々の増分は、ΔＶＦＧ２＋ΔＶＬ３、およびΔＩＦＧ２＋ΔＩＬ３となる。バイアス電圧ＶＢＳにおける加算電圧ΔＶ３の増加分に、残留電圧ΔＶＬ３、および残留電流ΔＩＬ３が加算された状態となる。
【００８２】
新たに開始された動作ユニットでは、バイアス電圧ＶＢＳにおける加算電圧ΔＶ３は、先行する動作ユニットにおける加算電圧ΔＶ２に比してさらに加算された電圧である。このため、残留電圧ΔＶＬ３、および残留電流ΔＩＬ３より大きな新たな残留電圧ΔＶＬ４、および残留電流ΔＩＬ４が残留することとなる。動作ユニットごとにバイアス電圧ＶＢＳにおける加算電圧が増大していくことにより、動作ユニットの終了時点でのフローティングゲート電圧ＶＦＧの残留電圧、および注入電流ＩＦＧの残留電流が動作ユニットごとに大きくなる。書き込み動作の後半において、動作ユニットごとにより大きな注入電流ＩＦＧが流れることとなり、書き込み動作が加速される。
【００８３】
図６には、第４実施形態として、外部からの制御パラメータの設定に応じて、消去動作または書き込み動作の動作シーケンスを適宜に変更が可能な不揮発性半導体記憶装置１を示す。
【００８４】
不揮発性半導体記憶装置１は、不揮発性半導体記憶セルを備えたメモリセルアレイ５と、メモリセルアレイ５に備えられた不揮発性半導体記憶セルに対して消去または書き込み動作を行う消去／書き込み回路４と、消去／書き込み回路４に制御信号を供給する消去／書き込み制御部３と、消去／書き込み制御部３に対して制御用の制御パラメータを供給する制御パラメータ設定部２とを備えて構成されている。
【００８５】
メモリセルアレイ５に備えられている不揮発性半導体記憶セルは、図１または図２に示した断面構造を有する記憶セルであり、メモリセルアレイ５内にマトリクス状に配置されている。配置された不揮発性半導体記憶セルは、製造上のばらつきによりトランジスタ特性が所定の広がりを有してばらつくことが一般的である。この特性ばらつきにより、不揮発性半導体記憶セルにおける消去特性や書き込み特性が不揮発性半導体記憶装置１ごとに所定の広がりを有してばらつくこととなる。具体的には、平均的な特性に比して、少ないストレスの印加で消去または書き込みが完了する特性を有する不揮発性半導体記憶装置や、逆に、平均的な特性に比して、多くのストレスを印加しないと消去または書き込みが完了しない特性を有する不揮発性半導体記憶装置が、不揮発性半導体記憶装置ごとに所定のばらつきを有して製造されることが一般的である。
【００８６】
消去／書き込み回路４とは、メモリセルアレイ５内の個々の不揮発性半導体記憶セルに各種のバイアスを印加すると共に、データの入出力を行う回路を備えている。コントロールゲート電圧ＶＣＧ、ウェル電圧ＶＷＬ、ソース電圧ＶＳ、ドレイン電圧ＶＤ等の電圧印加を行い、メモリセルとの間のデータ入出力を行う。
【００８７】
消去／書き込み制御部３とは、消去／書き込み回路４の動作を制御する回路である。消去／書き込み動作における各種の動作タイミングを制御すると共に、コントロールゲート電圧ＶＣＧ等へのバイアス電圧のバイアス印加期間、バイアス印加回数、バイアス電圧や動作サイクル、動作ユニット等の切り替え制御等の各種の制御を行う。
【００８８】
制御パラメータ設定部２には、記憶手段を備えており、消去／書き込み制御部３における各種の制御動作に対するパラメータを格納することができる。ヒューズやワンタイムＲＯＭ等の書き込み回数が１回である記憶手段や、ＲＡＭや不揮発性半導体記憶セル等の書き換え可能なメモリ素子、レジスタ等のデータ保持機能を有する回路要素等、制御パラメータを記憶しておくことができる記憶手段であれば、適宜に選択して構成することができる。
【００８９】
製品出荷前の特性試験において、製造ばらつきに起因する不揮発性半導体記憶セルの特性ばらつきを測定する。この測定結果に基づき、素子信頼性を確保した上で消去／書き込み動作を高速に行うことができる制御パラメータを設定する。
【００９０】
ここで、適切な制御パラメータの設定方法としては、特性試験における消去／書き込み試験において、最初に消去／書き込みが完了するまでのバイアス条件、時間等のパラメータを考慮して設定することができる。すなわち、長い消去／書き込み時間を要するチップに対しては、消去／書き込み動作を開始するバイアス電圧や動作終了時のバイアス電圧を特性試験におけるバイアス電圧に比して更に深くすること、消去／書き込み動作を加速するタイミングをより早い段階に設定すること、または消去／書き込み動作の後半において、動作ユニットの継続時間を短縮することまたは動作ユニット間のバイアス電圧の加算電圧を大きく設定するなどのパラメータの設定が考えられる。尚、消去／書き込み時間が短いチップに対しては逆の設定を行えばよい。これらの制御を具体化するために、バイアス電圧、バイアス印加期間の継続時間、あるいは動作サイクルの回数、更に、バイアス電圧を変化させる場合においては、開始バイアス電圧、最終バイアス電圧、あるいはバイアス電圧間の電圧差のうち少なくとも１つを適宜に組み合わせて、不揮発性半導体記憶装置ごとに所望の動作制御を実現することができる。
【００９１】
以上詳細に説明したとおり、第１実施形態に係る不揮発性半導体記憶セルの制御方法では、バイアス電圧ＶＢＳの増加電圧差である初期電圧Ｖ０または加算電圧ΔＶに対して、正の相関を有して動作ユニットＴ１乃至Ｔ３の継続時間が決定される。具体的には、加算電圧ΔＶに応じて誘起されるフローティングゲート電圧ＶＦＧ１による電界印加によって、有効な注入電流ＩＦＧが流れる時間に合わせて動作ユニットＴ１乃至Ｔ３の継続時間を設定することができる。注入電流ＩＦＧが減少して残存電界が低下した段階で、更なるバイアス電圧ＶＢＳを印加することができ、残存電界に印加電界が加算されることはない。素子の信頼性を確保しながら効率的に書き込み動作を行うことができる。
【００９２】
また、注入電流ＩＦＧは正の相関を有して一意に定まるので、バイアス電圧ＶＢＳとして大きな増加電圧差が印加される場合には、注入電流ＩＦＧが流れる時間は長くなる。動作ユニットＴ１乃至Ｔ３の継続時間を長くすることにより、印加電界が低下するまでの有効な注入電流ＩＦＧを継続して流すことができる。また、バイアス電圧ＶＢＳとして小さな増加電圧差が印加される場合には、注入電流ＩＦＧが流れる時間は短くなる。動作ユニットＴ１乃至Ｔ３の継続時間を短くすることにより、印加電界の低下による注入電流ＩＦＧの減少に合わせて次の動作ユニットに移行することができる。何れの場合にも、印加電界の低下に合わせて更なるバイアス電圧が印加されることとなり、印加電界が加算されてしまうことはなく信頼性を維持しながら高速な消去または書き込みを行うことができる。
【００９３】
また、動作ユニットごとに、バイアス印加期間ＴＰ１乃至ＴＰ４が短縮され、同時にベリファイ期間ＴＶの間隔も短縮される。動作ユニットの切り替わりが進み、書き込み動作の完了に近づくに応じて、短い時間のバイアス電圧ＶＢＳの印加ごとにベリファイを行うことができ、書き込み動作の完了と共にバイアス電圧ＶＢＳの印加を停止することができる。動作完了後に不必要なバイアス電圧ＶＢＳの印加が継続されることはなく、不必要な電界ストレスによる素子の信頼性劣化を防止することができる。
【００９４】
また、動作ユニット間のバイアス電圧ＶＢＳの増分である加算電圧ΔＶが一定であり、各動作ユニットの継続時間を一定にして、各動作ユニットの終了時点での残存電界が充分に低下する設定としている。このため、素子に印加される電界は各動作ユニットで同等となる。各動作ユニットでのフローティングゲート電圧ＶＦＧ１を最大化して印加電界を最大化することにより、注入電流ＩＦＧ１を最大化することができる。動作ユニット間で印加電界が加算されることがなく、素子信頼性を確保しながら高速な消去または書き込み動作を行うことができる。
【００９５】
また、動作ユニットＴ１乃至Ｔ３ごとに、ベリファイ期間ＴＶを除外したバイアス印加期間ＴＰ１乃至ＴＰ４の総時間を同じとすれば、バイアス電圧ＶＢＳが印加されている時間を動作ユニットごとに精度よく一致させることができる。フローティングゲート電圧ＶＦＧによる印加電界に対して有効な注入電流ＩＦＧが流れる期間を精度よく一致させることができ、素子信頼性と高速動作に寄与するところ大である。
【００９６】
また、第２または第３実施形態に係る不揮発性半導体記憶セルの制御方法では、書き込み動作の開始より第１所定期間においては、動作ユニット間のバイアス電圧ＶＢＳの増加電圧差である加算電圧ΔＶにより、有効な注入電流ＩＦＧが流れる時間に合わせて動作ユニットの継続時間を設定することができ、素子の信頼性を確保しながら効率的に消去または書き込み動作を行うことができる。加えて、消去動作または書き込み動作の終端部に至る第２所定期間においては、注入電流ＩＦＧが所定電流値ＩＦＧ０に減少する前の段階で、より深いバイアス電圧ＶＢＳを印加する。フローティングゲート電圧ＶＦＧの増大に伴う注入電流ＩＦＧの増大により、書き込み動作を加速させることができる。動作初期における素子信頼性を確保しながら高速な書き込み動作を実現することができる。
【００９７】
また、書き込み動作の終端部に至る第２所定期間において、ベリファイ期間ＴＶの間隔が短縮されるので、動作完了に近づいた段階で、頻繁にベリファイを行うことができ、動作完了と共にバイアス電圧の印加を停止することができる。
【００９８】
更に、第２実施形態によれば、第２バイアス調整ステップでは、１つ前の動作ユニットに対して継続時間を短縮することにより、動作ユニットごとに素子への印加電界を加速して動作の高速化を図ることができる。
【００９９】
また、第３実施形態によれば、第２バイアス調整ステップでは、１つ前の動作ユニット間でのバイアス電圧ＶＢＳの増加電圧差に比して大きな電圧差を印加することにより、動作ユニットごとに素子への印加電界を加速して動作の高速化を図ることができる。
【０１００】
また、第４実施形態に係る不揮発性半導体記憶装置では、不揮発性半導体記憶装置１の製造ばらつきによる不揮発性半導体記憶セルの素子特性の違いに応じて、素子信頼性を確保しながら消去または書き込み動作時間を高速化する制御パラメータを、制御パラメータ設定部２に設定することができる。素子特性に合わせて最適な消去または書き込み動作を設定することができ、不揮発性半導体記憶装置１の特性試験における歩留まりの向上を図ることができる。
【０１０１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１乃至第３実施形態においては、書き込み動作（図２）を例にとり、制御方法を説明したが、本発明はこれに限定されるものではなく、消去動作についても、バイアス電圧ＶＢＳを、コントロールゲート電圧ＶＣＧまたはウェル電圧ＶＷＬとして同様に適用することができる。この場合、コントロールゲート電圧ＶＣＧは負電圧であり、フローティングゲート電圧ＶＦＧも負電圧となる。従って、消去電流も電流方向が逆となり、注入電流ＩＦＧに代えて、ＦＮ−トンネリングによる放出電流ＩＦＧとなる。
【０１０２】
また、第１実施形態においては、所定電流値ＩＦＧ０を有限の電流値として説明したが、注入電流ＩＦＧ＝０として、電流が流れなくなる時点を動作ユニットの終了時点としてもよいことは言うまでもない。
また、動作サイクルの周期が、動作ユニットごとに短縮されていく場合を例に説明したが、動作サイクルを各動作ユニットで同一の最短周期とする構成、消去または書き込み動作の完了に至る終端部においてのみ最短周期に切り替える構成等のバリエーションが可能であることは言うまでもない。
更に、バイアス電圧ＶＢＳにおける初期電圧Ｖ０および加算電圧ΔＶにより誘起されるフローティングゲート電圧ＶＦＧ１は、同等であるとして説明したが、各々で異なる電圧が誘起される構成も可能である。この場合には、第１の動作ユニットの継続時間と、第２の動作ユニット以降の継続時間とを異なる時間に調整してやれば同様の効果を奏することとなる。
【０１０３】
また、第２または第３実施形態においては、動作サイクルを動作ユニット間で一定にする必要はない。消去または書き込み動作の初期段階においては、動作サイクルの周期を長周期とすることも可能である。
また、第２バイアス調整ステップにおける加速動作については、動作ユニットごとに、動作ユニットの継続時間を短縮し、あるいは動作ユニット間のバイアス電圧ＶＢＳにおける加算電圧を増大し、動作を加速する場合を示したが、所定数の動作ユニットごとに加速する制御や、第１バイアス調整ステップに対して加速する制御とすることも可能である。
また、第２実施形態と第３実施形態を組み合わせた制御を行なうことも可能である。
【０１０４】
ここで、本発明に関する技術思想を以下に列記する。
（付記１） 消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、前記バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、前記動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、
前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、１つ前の前記動作ユニットとの前記バイアス電圧の電圧差に対して正の相関を有して調整されるバイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部において、前記動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする不揮発性半導体記憶セルの制御方法。
（付記２） 前記バイアス調整ステップでは、前記動作ユニットの継続時間は、前記不揮発性半導体記憶セルへの前記バイアス電圧の印加による消去または書き込み用の電流が、所定電流値に減少する時間に応じて調整されることを特徴とする付記１に記載の不揮発性半導体記憶セルの制御方法。
（付記３） 前記ベリファイステップに至る前記動作ユニットにおいては、前記動作サイクルの周期が、前記動作ユニットごとに減少することを特徴とする付記１に記載の不揮発性半導体記憶セルの制御方法。
（付記４） 前記バイアス調整ステップでは、隣接する前記動作ユニット間の前記バイアス電圧の電圧差、および前記動作ユニットの継続時間は、前記動作ユニット間で同じであることを特徴とする付記１に記載の不揮発性半導体記憶セルの制御方法。
（付記５） 前記バイアス調整ステップでは、隣接する前記動作ユニット間の前記バイアス電圧の電圧差、および前記動作ユニットにおける前記バイアス印加期間の総時間は、前記動作ユニット間で同じであることを特徴とする付記１に記載の不揮発性半導体記憶セルの制御方法。
（付記６） 消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、前記バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、前記動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、
前記消去動作または前記書き込み動作の開始より第１所定期間において、前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、１つ前の前記動作ユニットとの前記バイアス電圧の電圧差に対して正の相関を有して調整される第１バイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部に至る第２所定期間において、前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、前記第１バイアス調整ステップにおいて調整される時間に比して短縮される第２バイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部において、前記動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする不揮発性半導体記憶セルの制御方法。
（付記７） 前記第１バイアス調整ステップでは、前記動作ユニットの継続時間は、前記不揮発性半導体記憶セルへの前記バイアス電圧の印加による消去または書き込み用の電流が、前記所定電流値に減少する時間に応じて調整され、
前記第２バイアス調整ステップでは、前記動作ユニットの継続時間は、前記不揮発性半導体記憶セルへの前記バイアス電圧の印加による消去または書き込み用の電流が、前記所定電流値に至る前の時間に調整されることを特徴とする付記６に記載の不揮発性半導体記憶セルの制御方法。
（付記８） 前記ベリファイステップは、前記第２バイアス調整ステップにおいて行われることを特徴とする付記６に記載の不揮発性半導体記憶セルの制御方法。
（付記９） 前記第２バイアス調整ステップでは、前記動作ユニットの継続時間は、先行する前記動作ユニットの継続時間に比して短縮されることを特徴とする付記６に記載の不揮発性半導体記憶セルの制御方法。
（付記１０） 前記第２バイアス調整ステップでは、前記動作ユニットにおける前記動作サイクルの数が、先行する前記動作ユニットにおける前記動作サイクルの数に比して減少することを特徴とする付記９に記載の不揮発性半導体記憶セルの制御方法。
（付記１１） 前記先行する動作ユニットとは、前記第１バイアス調整ステップにおける前記動作ユニットであることを特徴とする付記９に記載の不揮発性半導体記憶セルの制御方法。
（付記１２） 前記先行する動作ユニットとは、１つ前の前記動作ユニットであることを特徴とする付記９に記載の不揮発性半導体記憶セルの制御方法。
（付記１３） 前記第２バイアス調整ステップでは、隣接する前記動作ユニット間の前記バイアス電圧の電圧差は同じであることを特徴とする付記１２に記載の不揮発性半導体記憶セルの制御方法。
（付記１４） 前記第２バイアス調整ステップでは、前記動作ユニット間の前記バイアス電圧の電圧差は、先行する前記動作ユニット間の前記バイアス電圧の電圧差に比して増大することを特徴とする付記６に記載の不揮発性半導体記憶セルの制御方法。
（付記１５） 前記先行する動作ユニットとは、前記第１バイアス調整ステップにおける前記動作ユニットであることを特徴とする付記１４に記載の不揮発性半導体記憶セルの制御方法。
（付記１６） 前記先行する動作ユニットとは、１つ前の前記動作ユニットであることを特徴とする付記１４に記載の不揮発性半導体記憶セルの制御方法。
（付記１７） 前記第２バイアス調整ステップでの前記動作ユニットの継続時間は、第１バイアス調整ステップでの前記動作ユニットの継続時間と同等であることを特徴とする付記１６に記載の不揮発性半導体記憶セルの制御方法。
（付記１８） 消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、前記バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、前記動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う不揮発性半導体記憶装置であって、
前記消去動作または前記書き込み動作時の制御パラメータを設定する制御パラメータ設定部と、
前記制御パラメータ設定部からの前記制御パラメータに応じて、前記消去動作または前記書き込み動作を制御する制御部とを備えることを特徴とする不揮発性半導体記憶装置。
（付記１９） 前記制御パラメータ設定部は、前記制御パラメータの外部からの設定が可能な記憶部を備えることを特徴とする付記１８に記載の不揮発性半導体記憶装置。
（付記２０） 前記記憶部は、書き換え可能であることを特徴とする付記１９に記載の不揮発性半導体記憶装置。
（付記２１） 前記制御パラメータは、前記消去動作または前記書き込み動作において前記不揮発性半導体記憶セルに印加する、前記バイアス電圧、前記バイアス印加期間の継続時間、あるいは前記動作サイクルの回数、更に、前記バイアス電圧を変化させる場合においては、開始バイアス電圧、最終バイアス電圧、あるいは前記バイアス電圧間の電圧差のうち少なくとも１つであることを特徴とする付記１８に記載の不揮発性半導体記憶装置。
（付記２２） 前記制御パラメータは、消去特性試験または書き込み特性試験において、消去動作の完了または書き込み動作の完了が確認されるまでの時間と、その間のバイアス条件に基づき、設定されることを特徴とする付記１８に記載の不揮発性半導体記憶装置。
【０１０５】
【発明の効果】
本発明によれば、過度な電界を印加することなく信頼性を確保した上で、消去動作または書き込み動作を高速に行うことができる不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 不揮発性半導体記憶セルの消去動作を示す概念図である。
【図２】 不揮発性半導体記憶セルの書き込み動作を示す概念図である。
【図３】 第１実施形態の波形図である。
【図４】 第２実施形態の波形図である。
【図５】 第３実施形態の波形図である。
【図６】 第４実施形態の不揮発性半導体記憶装置の回路ブロック図である。
【図７】 従来技術（特許文献１）の波形図である。
【符号の説明】
１ 不揮発性半導体記憶装置
２ 制御パラメータ設定部
３ 消去／書き込み制御部
４ 消去／書き込み回路
５ メモリセルアレイ
ＣＧ コントロールゲート端子
ＦＧ フローティングゲート端子
Ｄ ドレイン端子
Ｓ ソース端子
Ｔ１乃至Ｔ７ 動作ユニット
ＴＰ１乃至ＴＰ４ バイアス印加期間
ＴＶ ベリファイ期間
ＩＦＧ 注入電流
ＩＦＧ０ 所定注入電流値
ＶＢＳ バイアス電圧
ＶＣＧ コントロールゲート電圧
ＶＤ ドレイン電圧
ＶＷＬ ウェル電圧
ΔＶ 加算電圧
Ｖ０ 初期電圧
Claims (10)
- 消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、前記バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、前記動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、
前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、１つ前の前記動作ユニットとの前記バイアス電圧の電圧差に対して正の相関を有して調整されるバイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部において、前記動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする不揮発性半導体記憶セルの制御方法。 - 前記ベリファイステップに至る前記動作ユニットにおいては、前記動作サイクルの周期が、前記動作ユニットごとに減少することを特徴とする請求項１に記載の不揮発性半導体記憶セルの制御方法。
- 前記バイアス調整ステップでは、隣接する前記動作ユニット間の前記バイアス電圧の電圧差、および前記動作ユニットの継続時間は、前記動作ユニット間で同じであることを特徴とする請求項１に記載の不揮発性半導体記憶セルの制御方法。
- 前記バイアス調整ステップでは、隣接する前記動作ユニット間の前記バイアス電圧の電圧差、および前記動作ユニットにおける前記バイアス印加期間の総時間は、前記動作ユニット間で同じであることを特徴とする請求項１に記載の不揮発性半導体記憶セルの制御方法。
- 消去または書き込み用のバイアス電圧を印加するバイアス印加期間と、前記バイアス印加期間の終了後に結果確認を行うベリファイ期間とを動作サイクルとして、前記動作サイクルを繰り返し行うことにより不揮発性半導体記憶セルに対して消去動作または書き込み動作を行う際、
前記消去動作または前記書き込み動作の開始より第１所定期間において、前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、１つ前の前記動作ユニットとの前記バイアス電圧の電圧差に対して正の相関を有して調整される第１バイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部に至る第２所定期間において、前記消去動作または前記書き込み動作の進行に従い、連続する少なくとも１つの前記動作サイクルを含む動作ユニットごとに前記バイアス電圧が深くなり、前記動作ユニットの継続時間が、前記第１バイアス調整ステップにおいて調整される時間に比して短縮される第２バイアス調整ステップと、
前記消去動作または前記書き込み動作の終端部において、前記動作サイクルの周期が最短周期となるベリファイステップとを有することを特徴とする不揮発性半導体記憶セルの制御方法。 - 前記第２バイアス調整ステップでは、前記動作ユニットの継続時間は、先行する前記動作ユニットの継続時間に比して短縮されることを特徴とする請求項５に記載の不揮発性半導体記憶セルの制御方法。
- 前記先行する動作ユニットとは、１つ前の前記動作ユニットであることを特徴とする請求項６に記載の不揮発性半導体記憶セルの制御方法。
- 前記第２バイアス調整ステップでは、前記動作ユニット間の前記バイアス電圧の電圧差は、先行する前記動作ユニット間の前記バイアス電圧の電圧差に比して増大することを特徴とする請求項５に記載の不揮発性半導体記憶セルの制御方法。
- 前記先行する動作ユニットとは、１つ前の前記動作ユニットであることを特徴とする請求項８に記載の不揮発性半導体記憶セルの制御方法。
- 請求項１または５に記載の不揮発性半導体記憶セルの制御方法を実現する不揮発性半導体記憶装置であって、
前記消去動作または前記書き込み動作時の制御パラメータを設定する制御パラメータ設定部と、
前記制御パラメータ設定部からの前記制御パラメータに応じて、前記消去動作または前記書き込み動作を制御する制御部とを備えることを特徴とする不揮発性半導体記憶装置。
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