KR20140020634A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 동작 방법은 프로그램/소거 횟수 저장부에 저장된 프로그램/소거 횟수를 독출하는 단계, 독출한 프로그램/소거 횟수에 따라 프로그램 펄스의 폭을 설정하는 단계, 및 설정된 폭을 갖는 프로그램 펄스에 따라 프로그램 동작을 수행하는 단계를 포함하되, 상기 프로그램 펄스의 폭을 설정하는 단계에서 프로그램/소거 횟수가 증가할수록 프로그램 펄스의 폭이 감소되도록 설정하는 것을 특징으로 한다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and Operating method thereof}
본 발명은 반도체 메모리 장치 및 그의 동작 방법에 관한 것으로, 특히 데이터 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
일반적으로 반도체 메모리 장치의 메모리 셀에 데이터를 저장하기 위해서 프로그램 동작을 실시하여 메모리 셀의 문턱전압을 상승시킨다. 프로그램 동작 시 컨트롤 게이트에 고전압을 인가하면, FN 터널링에 의해 플로팅 게이트에 전자가 유입되어 메모리 셀의 문턱전압이 상승한다.
그러나 메모리 셀에 프로그램/소거 동작이 반복됨에 따라 플로팅 게이트에 유입되었던 전자들이 터널 산화막 등에 트랩된다. 이로 인해 프로그램/소거 횟수가 증가할수록 메모리 셀들의 프로그램 속도가 빨라지는 현상이 알려져 있다.
이와 같이 프로그램/소거 횟수가 증가할수록 메모리 셀들의 프로그램 속도가 빨라짐에도 불구하고 동일한 프로그램 전압으로 프로그램 동작을 수행할 경우 데이터 신뢰성이 낮아지는 문제점이 있다.
본 발명의 실시예는 프로그램/소거 횟수에 따라 펄스 폭이 변경된 프로그램 전압으로 프로그램 동작을 실시함으로써 데이터의 신뢰성을 개선할 수 있다.
반도체 메모리 장치의 동작 방법은 프로그램/소거 횟수 저장부에 저장된 프로그램/소거 횟수를 독출하는 단계, 독출한 프로그램/소거 횟수에 따라 프로그램 펄스의 폭을 설정하는 단계, 및 설정된 폭을 갖는 프로그램 펄스에 따라 프로그램 동작을 수행하는 단계를 포함하되, 상기 프로그램 펄스의 폭을 설정하는 단계에서 프로그램/소거 횟수가 증가할수록 프로그램 펄스의 폭이 감소되도록 설정하는 것을 특징으로 한다.
반도체 메모리 장치의 동작 방법은 프로그램/소거 횟수 저장부에 저장된 프로그램/소거 횟수를 독출하는 단계, 독출한 프로그램/소거 횟수에 따라 프로그램 전압의 인가 시간을 설정하는 단계; 및 설정된 시간 동안 선택 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계를 포함하되, 상기 프로그램 전압의 인가 시간을 설정하는 단계에서 프로그램/소거 횟수가 증가할수록 프로그램 전압의 인가 시간이 감소되도록 설정하는 것을 특징으로 한다.
반도체 메모리 장치는 워드라인에 연결된 메모리 셀들, 상기 메모리 셀들의 프로그램/소거 횟수를 저장하도록 구성된 프로그램/소거 횟수 저장부, 및 상기 프로그램/소거 횟수에 따라, 상기 메모리 셀들의 프로그램 동작 시 상기 워드라인에 프로그램 펄스를 인가하되, 상기 프로그램/소거 횟수가 증가할수록 펄스 폭이 감소된 프로그램 펄스를 인가하도록 구성된 제어부를 포함한다.
반도체 메모리 장치는 워드라인에 연결된 메모리 셀들, 상기 메모리 셀들의 프로그램/소거 횟수를 저장하도록 구성된 프로그램/소거 횟수 저장부, 및 상기 프로그램/소거 횟수에 따라, 상기 메모리 셀들의 프로그램 동작 시 상기 워드라인에 프로그램전압을 인가하되, 상기 프로그램/소거 횟수가 증가할수록 상기 프로그램전압을 인가하는 시간을 감소시키도록 구성된 제어부를 포함한다.
본 발명의 실시예는 프로그램/소거 횟수에 따라 펄스 폭이 변경된 프로그램 전압으로 프로그램 동작을 실시함으로써 데이터의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 3은 도 2의 반도체 메모리 장치의 동작 방법시에 인가되는 전압을 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 6은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 어레이(110), 프로그램/소거 횟수 저장부(120), 및 제어부(130)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들을 포함한다. 각 메모리 블록들은 워드라인에 연결된 다수의 메모리 셀들을 포함하는데, 각 메모리 셀에는 일반 데이터가 저장된다.
프로그램/소거 횟수 저장부(120)는 메모리 셀들의 프로그램/소거 횟수를 저장하도록 구성된다. 특히, 프로그램/소거 횟수 저장부(120)는 반도체 메모리 장치의 동작에 필요한 각종 파라미터나 특수 데이터가 저장되는 플래그 셀들을 포함할 수 있다.
제어부(130)는 반도체 메모리 장치의 각종 동작을 제어한다. 제어부(130)는 프로그램/소거 횟수에 따라 프로그램 펄스의 폭을 변경하기 위한 제1 제어신호를 출력하도록 구성된 프로그램 전압 제어부(132)와, 프로그램 전압 제어부(132)로부터 출력된 제1 제어신호에 따라 펄스 폭이 변경된 프로그램 펄스를 공급하도록 구성된 프로그램 전압 공급부(134)를 포함한다.
특히, 프로그램 전압 제어부(132)는 프로그램/소거 횟수가 증가할수록 프로그램 펄스의 폭을 감소시키도록 제1 제어신호를 출력할 수 있다.
프로그램 전압 제어부(132)는 프로그램/소거 횟수에 따라 프로그램 전압을 인가하는 시간을 조절하기 위한 제2 제어신호를 출력하도록 구성될 수 있다. 이때, 프로그램 전압 공급부(134)는 프로그램 전압 제어부(132)로부터 출력된 제2 제어신호에 따라 프로그램 전압을 공급하는 시간을 조절할 수 있다.
특히, 프로그램 전압 제어부(132)는 프로그램/소거 횟수가 증가할수록 프로그램 전압을 인가하는 시간을 감소시키도록 제2 제어신호를 출력할 수 있다.
프로그램 전압 제어부(132)는 소거 동작이 실시되기 전에 프로그램/소거 횟수 저장부(120)에 저장된 프로그램/소거 횟수 정보를 독출하여 임시 저장한다. 이는 프로그램/소거 횟수 저장부(120)가 플래그 셀들로 구성되는 경우, 소거 동작이 블록단위로 수행되는 바 플래그 셀에 대해서도 소거 동작이 수행되므로, 이 동작에 의해 프로그램/소거 횟수가 소거되는 것을 방지하기 위함이다. 이때, 임시저장을 위해 메모리 셀들에 실시되는 독출동작이 프로그램/소거 횟수 저장부(120)의 플래그 셀들에 실시된다.
소거 동작이 수행된 후에는 임시 저장된 프로그램/소거 횟수를 '1' 증가시켜 프로그램/소거 횟수 저장부(120)에 저장한다. 저장을 위해 메모리 셀들에 실시되는 프로그램동작이 프로그램/소거 횟수 저장부(120)의 플래그 셀들에 실시된다.
이하, 상기 구성을 갖는 반도체 메모리 장치의 동작 방법에 대해 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 2를 참조하면, 우선 호스트로부터 프로그램 명령이 입력되면(210), 제어부가 프로그램/소거 횟수 저장부에 저장된 프로그램/소거 횟수를 독출한다(220). 프로그램/소거 횟수 저장부는 플래그 셀들로 구성되어 있으므로 일반 메모리 셀에서 수행되는 독출 동작에 의하여 프로그램/소거 횟수를 독출할 수 있다.
다음으로, 프로그램/소거 횟수에 따른 프로그램 펄스를 설정한다(230).
본 발명의 실시예에서는 프로그램/소거 횟수가 낮은 초기 동작시에는 펄스 폭이 넓은 프로그램 펄스를 설정하고, 프로그램/소거 횟수가 증가할수록 프로그램 펄스의 폭을 좁게 재설정한다. 프로그램 펄스의 폭을 재설정할 프로그램/소거 횟수를 재설정 기준값(Ref(n))이라 한다.
예를 들어, 재설정 기준값으로는 다음과 같은 값을 설정할 수 있다.
Ref(n)={1, 100, 500, 1000, …}
또는, Ref(n)={1, 1K, 5K, 10K, 15K, 20K, …}
또는, Ref(n)={1, 1K, 10K, 20K, 30K, …}
또는, Ref(n)={1, 1K, 10K, 100K, 1000K, …}
이때, 재설정 기준값은 반도체 메모리 장치의 특성에 따라 설계자가 변경가능하다. 한편, 재설정 기준값이 변경될 때마다 프로그램 펄스의 폭을 감소시키는 방향으로 재설정한다.
즉, 프로그램/소거 동작을 하지 않았던 경우 최초로 인가되는 프로그램 펄스의 폭을 Vw(0)라고 할 때, 그 다음 재설정 기준값이 되면 프로그램 펄스의 폭을 변경하여 설정한다. 프로그램 시작 펄스의 폭을 Vw(n)으로 나타낸다.
n=0 일 때, 즉, 최초 프로그램 동작 시에는 제1 펄스 폭(Vw(0))을 갖는 프로그램 펄스를 프로그램 전압으로 설정한다.
n=1 일 때, 즉 프로그램/소거 동작 횟수가 제1 재설정 기준값(Ref(1))과 같은 경우에는 제1 펄스 폭(Vw(0)) 보다 좁은 제2 펄스 폭(Vw(1))을 갖는 프로그램 펄스를 프로그램 전압으로 설정한다.
n=N일 때, 즉 프로그램/소거 동작 횟수가 제N 재설정 기준값(Ref(N))과 같은 경우에는 제N 펄스 폭(Vw(N-1)) 보다 좁은 제N+1 펄스 폭(Vw(N+1))을 갖는 프로그램 펄스를 프로그램 전압으로 설정한다.
바람직하게는 각 프로그램 전압 간의 차이는 스텝전압과 같도록, 예를 들어 0.2~1V인 것을 특징으로 한다.
다음으로, 설정된 프로그램 전압을 선택 워드라인에 인가하여 프로그램 동작을 수행한다(240). 즉, 설정된 프로그램 전압을 프로그램 전압 공급부를 통하여 메모리 셀들이 연결된 워드라인에 인가하여 프로그램 동작을 수행한다.
그 다음, 검증 동작을 실시하여 메모리 셀들의 문턱전압이 검증전압 이상으로 상승되었는지를 판단한다(250). 문턱전압이 검증전압 보다 낮은 메모리 셀이 있으면 프로그램 전압을 상승시킨 후(270), 다시 프로그램 동작을 수행(240)한다.
모든 메모리 셀들의 문턱전압이 검증전압 이상으로 상승하였으면 프로그램/소거 횟수를 갱신한다(260). 즉, 프로그램/소거 횟수를 '1' 증가시켜 프로그램 횟수 저장부의 플래그 셀에 재저장한다.
도 2에서는 프로그램/소거 횟수의 증가에 따라 프로그램 전압의 펄스 폭을 감소시키는 것을 설명하였지만, 프로그램/소거 횟수의 증가에 따라 프로그램 전압이 인가되는 시간을 감소시키는 것 또한 가능하다.
도 3은 도 2의 반도체 메모리 장치의 동작 방법시에 인가되는 전압을 도시한 도면이다.
도 3을 참조하면, 프로그램/소거 횟수가 낮은 초기 동작 시(0~Ref(1))에는 제1 펄스 폭(A)을 갖는 프로그램 전압을 기초로 프로그램 동작을 수행한다.
그리고 프로그램/소거 횟수가 증가하여 특정 구간(Ref(1)~Ref(2))에 해당하는 경우에는 제1 펄스 폭(A) 보다 좁은 제2 펄스 폭(B)을 갖는 프로그램 전압을 기초로 프로그램 동작을 수행한다.
그리고 프로그램/소거 횟수가 증가하여 특정 구간(Ref(2)~Ref(3))에 해당하는 경우에는 제2 펄스 폭(B) 보다 좁은 제3 펄스 폭(C)을 갖는 프로그램 전압을 기초로 프로그램 동작을 수행한다.
이와 같이, 프로그램/소거 횟수 증가에 따라 펄스 폭이 감소된 프로그램 전압을 기초로 프로그램 동작을 수행한다.
따라서 프로그램/소거 횟수가 증가하더라도 데이터 신뢰성을 개선할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 8에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이
120: 프로그램/소거 횟수 저장부
130: 제어부
132: 프로그램 전압 제어부
134: 프로그램 전압 공급부

Claims (6)

  1. 프로그램/소거 횟수 저장부에 저장된 프로그램/소거 횟수를 독출하는 단계;
    독출한 프로그램/소거 횟수에 따라 프로그램 펄스의 폭을 설정하는 단계; 및
    설정된 폭을 갖는 프로그램 펄스에 따라 프로그램 동작을 수행하는 단계를 포함하되,
    상기 프로그램 펄스의 폭을 설정하는 단계에서 프로그램/소거 횟수가 증가할수록 프로그램 펄스의 폭이 감소되도록 설정하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  2. 프로그램/소거 횟수 저장부에 저장된 프로그램/소거 횟수를 독출하는 단계;
    독출한 프로그램/소거 횟수에 따라 프로그램 전압의 인가 시간을 설정하는 단계; 및
    설정된 시간 동안 선택 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계를 포함하되,
    상기 프로그램 전압의 인가 시간을 설정하는 단계에서 프로그램/소거 횟수가 증가할수록 프로그램 전압의 인가 시간이 감소되도록 설정하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 프로그램/소거 횟수 저장부는 플래그 셀로 구성되는 반도체 메모리 장치의 동작 방법.
  4. 워드라인에 연결된 메모리 셀들;
    상기 메모리 셀들의 프로그램/소거 횟수를 저장하도록 구성된 프로그램/소거 횟수 저장부; 및
    상기 프로그램/소거 횟수에 따라, 상기 메모리 셀들의 프로그램 동작 시 상기 워드라인에 프로그램 펄스를 인가하되, 상기 프로그램/소거 횟수가 증가할수록 펄스 폭이 감소된 프로그램 펄스를 인가하도록 구성된 제어부를 포함하는 반도체 메모리 장치.
  5. 워드라인에 연결된 메모리 셀들;
    상기 메모리 셀들의 프로그램/소거 횟수를 저장하도록 구성된 프로그램/소거 횟수 저장부; 및
    상기 프로그램/소거 횟수에 따라, 상기 메모리 셀들의 프로그램 동작 시 상기 워드라인에 프로그램전압을 인가하되, 상기 프로그램/소거 횟수가 증가할수록 상기 프로그램전압을 인가하는 시간을 감소시키도록 구성된 제어부를 포함하는 반도체 메모리 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 프로그램/소거 횟수 저장부는 플래그 셀로 구성되는 반도체 메모리 장치.
KR1020120087775A 2012-08-10 2012-08-10 반도체 메모리 장치 및 그의 동작 방법 KR20140020634A (ko)

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