JP3856694B2 - フラッシュメモリ素子及びその消去方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ素子及びその消去方法に係り、特にフラッシュセルアレイ内でドレイン領域に接続されるビットラインと接地との間に所定の容量のキャパシタを連結し、セルの消去動作時にドレイン領域と半導体基板間のダイオード逆バイアス状態で発生するホットキャリアの増加を加速化させ、前記ホットキャリアによってセルの過消去または未消去を防止することにより、別のプリプログラム及び検証とポストプログラム及び検証の動作なしで過消去問題を解決してセルの消去動作における時間及び電力の消費を減少させることが可能なフラッシュメモリ素子及びその消去方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、ＤＲＡＭ(dynamic random access memory)やＳＲＡＭ(static random access memory)などの如く、時間経過に伴ってデータを失う揮発性(volatile)であってデータ入／出力の速いＲＡＭ製品と、一度データを入力するとその状態を維持する不揮発性(nonvolatile)であってデータ入／出力の遅いＲＯＭ(read only memory)製品とに大別される。
【０００３】
前記ＲＯＭ製品は、ＲＯＭ、ＰＲＯＭ(programmable ROM)、ＥＰＲＯＭ(erasable PROM)、ＥＥＰＲＯＭ(electrically EPROM)に分類することができるが、このようなＲＯＭ製品の中でも、特に電気的方法でデータをプログラム及び消去できるＥＥＰＲＯＭに対する需要が増加しつつある趨勢にある。前記ＥＥＰＲＯＭまたは一括消去機能付きフラッシュＥＥＲＰＯＭは、フローティングゲートとコントロールゲートが積層されたスタック型ゲート構造を有する。
【０００４】
フラッシュメモリセルは、ノートブック、ＰＤＡｓ、セルラー電話などの移動型電子素子(portable electronics)、コンピュータＢＩＯＳ及びプリンタなどに広く用いられる。回路的観点からみれば、前記フラッシュメモリセルは、ｎ個のセルトランジスタが直列に連結されて単位ストリング(string)を成し、このような単位ストリングがビットラインと接地ラインとの間に並列に連結され、高集積化に有利なＮＡＮＤ型と、それぞれのセルトランジスタがビットラインと接地ラインとの間に並列に連結され、高速動作に有利なＮＯＲ型とに区分される。
【０００５】
次に、基本的なＮＯＲ型フラッシュメモリセルの構造及びその動作方式を図１及び図２に基づいて説明する。図１は前記ＮＯＲ型フラッシュメモリセルアレイの等価回路図、図２は図１に示す単位セルの垂直断面図である。
【０００６】
図１を参照すると、互いに直交するように構成された多数のワードラインＷ／Ｌと多数のビットラインＢ／Ｌとの間に多数のメモリセルＭＣが接続され、それぞれのメモリセルＭＣのソース領域は共通ソースラインＣＳＬ(common source line)に接続される。
【０００７】
前記メモリセルＭＣの構造を図２に基づいて考察すると、フローティングゲート１２と半導体基板１０との間に１００Å程度の厚さにトンネル酸化膜１１が形成され、前記フローティングゲート１２とワードラインＷ／Ｌとしてのコントロールゲート１４との間に、高誘電率を有する酸化膜／窒化膜／酸化膜（ＯＮＯ）構造の層間誘電膜１３が形成される。また、前記積層ゲートにセルフアラインされ、ソース及びドレイン領域１５及び１６が形成される。
【０００８】
前記ＮＯＲ型フラッシュメモリセルは、チャネル熱電子（channel hot eletron;ＣＨＥ）注入方式でプログラムし、ＦＮトンネルリング(Fowler-Nordheim tunneling)方式でソースまたはバルク基板を用いて消去する。
【０００９】
まず、プログラム動作は、フローティングゲート１２に電子を蓄えてセルＭＣのしきい値電圧Ｖｔｈを初期Ｖｔｈ値２Ｖ内外から７Ｖ程度に増加させる動作である。即ち、選択ビットラインＢ／Ｌに５〜７Ｖ、コントロールゲート１４として用いられる選択ワードラインＷ／Ｌに９〜１２Ｖを印加し、共通ソースラインＣＳＬ及び半導体基板１０に０Ｖを印加すると、チャネル熱電子の一部がゲート電界によってトンネル酸化膜１１を介してフローティングゲート１２に注入されることにより、プログラムが行われる。
【００１０】
消去動作は、フローティングゲート１２の電子を放電させ、メモリセルＭＣのしきい値電圧を初期Ｖｔｈの２Ｖ内外に低める動作である。即ち、選択ビットラインＢ／Ｌをフローティングさせ、共通ソースラインＣＳＬに１２〜１５Ｖを印加し、コントロールゲート１４として用いられる選択ワードラインＷ／Ｌに−８Ｖを印加し、半導体基板１０に８Ｖを印加すると、フローティングゲート１２とソース領域１５間の電圧差によって１００Å程度のトンネル酸化膜１１を介したＦ−Ｎトンネルリング方式でフローティングゲート１２内の電子がソース領域１５へ放電されることにより、消去が行われる。消去動作は多数のワードラインＷ／ＬとビットラインＢ／Ｌを含む数百〜数千ビットを一つのブロックとして進行する一括ブロック消去方式を採用する。
【００１１】
読出動作は、選択ビットラインＢ／Ｌに１Ｖ内外の電圧を印加し、ワードラインＷ／Ｌに４〜５Ｖを印加して、消去及びプログラムセルを介した電流経路の発生有無を感知する。
【００１２】
このような構造を有するＮＯＲ型フラッシュメモリセルにおける問題点は、過消去(overerase)による外乱(disturbance)現象である。過消去とは、正常的な消去セルのしきい値電圧が２Ｖであるが、単位セルの工程上の欠陥、トンネル酸化膜の劣化現象及びトンネルエッジ酸化(tunnel edge oxidation)などの原因によってトンネリング電界が変化し、特定セルの消去しきい値電圧が０Ｖ以下に低くなる現象をいう。
【００１３】
通常、プログラム動作時に、６Ｖのプログラム電圧が印加された選択ビットラインと１２Ｖが印加された選択ワードラインに連結された選択セルのみを介した電流発生によって、選択セルがプログラムされなければならない。しかし、０Ｖが印加された非選択ワードラインに過消去セルがある場合には、０Ｖ以下のしきい値電圧によってビットライン電圧が非選択セルを介して放電されることにより、選択セルを介した電流量が減少する。
【００１４】
これにより、プログラムに必要な熱電子の発生が抑えられ、選択セルがプログラミングされないという問題が発生する。また、読出動作時にも、非選択過消去されたセルを介した非正常的な電流経路によって選択セルがプログラム状態の時にも、過消去されたセルを介した電流流れが前記選択セルを消去状態と誤読する問題が発生する。
【００１５】
このようにセルが過消去されることを防止するために、従来のフラッシュメモリセルでは、初期セルのしきい値電圧をある程度一致させるために、プリプログラム(pre-program)を実施し、消去が完了した後も過消去されたセルを無くすために、ソフトプログラム過程のポストプログラム(post-program)を実施することにより、過消去されたセルを除去する。
【００１６】
しかし、このような方式は、消去及び消去検証のアルゴリズムの他に、図３に示すようにプログラム状態が検証されるまで続くプリプログラム（段階Ｓ３１）及びプリプログラム検証（段階Ｓ３２）と、過消去されたセルが無くなるまで実施されるポストプログラム（段階Ｓ３５）及びポストプログラム検証（段階Ｓ３６）がさらに実施されることにより、セル消去動作における時間的効率性を低下させる。
【００１７】
また、フラッシュセルの消去段階（段階Ｓ３３）時に使用されるＦ−Ｎトンネリング方式では、殆ど電流が流れないため実際消耗される電力は大きくないが、プリプログラム（段階Ｓ３１）では単一セル当たり約２００μＡ以上が流れ、ポストプログラム（段階Ｓ３５）ではビットラインＢ／Ｌ当たり２００μＡ以上が流れることにより、実際消耗される電力は、消去（段階Ｓ３３）時ではなく、過消去防止のためにアルゴリズム（段階Ｓ３１及びＳ３５）内で増加する。
【００１８】
しかも、従来の消去アルゴリズムでは、ポストプログラムのための周辺回路がさらに必要であり、消去動作の時に、ネガティブチャージポンプ回路だけでなく、ポジティブチャージポンプ回路を同時に駆動させなければならないので、内部クロックによって駆動される周辺回路ブロックで付加的な電流が発生し、電流の損失を加重させることになる。
【００１９】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、フラッシュメモリセルアレイ内でドレイン領域に接続されるビットラインと接地端子との間に所定の容量のキャパシタを連結し、セルの消去動作時にドレイン領域と半導体基板間のダイオード逆バイアス状態で発生するホットキャリアの増加を加速化させてセルの過消去または未消去問題を解決することにより、セル消去動作における時間及び電力の消費を減らすことにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、多数のワードラインと多数のビットラインとの間に多数のメモリセルがそれぞれ接続されてなるメモリセルアレイと、前記各ビットラインに接続される多数のスイッチング手段と、前記多数のスイッチング手段と接地との間に接続されるキャパシタとからなる。
【００２１】
また、多数のワードラインと多数のビットラインとの間に多数のメモリセルがそれぞれ接続されてなるメモリセルアレイを有するメモリ素子において、前記メモリセルの消去動作時に過消去及び未消去が防止されるように、前記多数のビットラインと接地との間にキャパシタが接続されたことを特徴とする。
【００２２】
また、半導体基板上に積層されたフローティングゲート及びコントロールゲート、フローティングゲート両側部の半導体基板に形成されたソース及びドレインからなるフラッシュメモリセルの消去方法において、前記コントロールゲート、ソース及びドレイン、半導体基板にそれぞれ消去バイアス電圧が印加され、前記フローティングゲートに注入された電子が前記半導体基板を介して放電されるにつれて消去動作が行われるが、前記ドレインと接地との間のキャパシタンスによる電流の増加によって前記半導体基板からホットキャリアが生成され、生成されたホットキャリアが前記フローティングゲートに注入されることにより、過消去及び未消去が防止されるようにすることを特徴とする。
【００２３】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【００２４】
図４は本発明の一実施例によるフラッシュメモリ素子を説明するためのフラッシュメモリセルアレイの等価回路図である。図５は図４の単位セルＭＣを示す垂直断面図、図６は図４のキャパシタの垂直断面図である。
【００２５】
図４を参照すると、本発明のフラッシュメモリセルアレイは、互いに直交するように構成された多数のワードラインＷ／Ｌ及び多数のビットラインＢ／Ｌと、前記多数のワードラインＷ／Ｌと多数のビットラインＢ／Ｌとの間に接続される多数のメモリセルＭＣと、それぞれのビットラインＢ／Ｌに接続される多数のスイッチング手段４０と、前記多数のスイッチング手段４０と接地Ｖｓｓとの間に接続されるキャパシタ４１とからなる。また、それぞれのメモリセルＭＣのソース領域と接続される共通ソースラインＣＳＬを含む。
【００２６】
前記メモリセルＭＣは、図５に示すように、半導体基板５０上に形成されるトンネル酸化膜５１、情報格納のためのフローティングゲート５２、情報のプログラム及び消去のためのコントロールゲート５４、前記フローティングゲート５２と前記コントロールゲート５４との間に形成される層間誘電膜５３、前記共通ソースラインＣＳＬに連結されるソース領域５５、及び前記ビットラインＢ／Ｌに連結されるドレイン領域５６からなるスタック構造型セルであり、或いは前記ワードラインＷ／Ｌを選択するための選択ゲートと、前記ワードラインＷ／Ｌに接続され、情報のプログラム及び消去のためのコントロールゲートと、情報格納のためのフローティングゲートとからなるゲート（図示せず）、前記ソースラインＣＳＬに連結されるソース領域、及び前記ビットラインＢ／Ｌに連結されるドレイン領域からなるスプリット構造型セルである。
【００２７】
前記スイッチング手段４０は、バルク側の８Ｖの高電圧がキャパシタ４１へ伝達されなければならないので、一般的なＰＭＯＳトランジスタからなるスイッチング素子が用いられるか、或いは半導体素子のうちスイッチング可能なスイッチング素子が用いられることができる。
【００２８】
前記スイッチング素子は、電源端子Ｖｃｃ、接地端子Ｖｓｓ及び外部の駆動回路の出力端子のいずれか一つに接続され、或いは所定のスイッチによって交互に接続され、前記端子からの出力信号（消去信号）に基づいて駆動される。即ち、前記スイッチング手段４０は、前記出力信号によって制御され、前記ビットラインＢ／Ｌと前記キャパシタ４１との連結を短絡または開放(open)させる作用をする。
【００２９】
前記キャパシタ４１は、一般的なキャパシタ素子をセルアレイに追加形成して使用するか、或いはフラッシュメモリセルのアレイ面積を減らすためにメモリセルＭＣとして用いられていないダミーセルを用いて形成することもできる。前記キャパシタ４１をさらにセルアレイに形成する場合、前記キャパシタ４１は前記単位セルＭＣと同一の工程によって形成される。
【００３０】
例えば、図６に示すように、キャパシタ４１の形成は、半導体基板６０上にトンネル酸化膜６１を形成した後、その上部にフローティングゲート６２（第２電極）、層間誘電体膜６３及びコントロールゲート６４（第１電極）からなる積層型ゲートを形成することによりなされる。
【００３１】
このようにキャパシタ４１を実現するための積層型ゲートは、単位セルＭＣを形成するための製造工程と同一の製造工程で同時に形成されるが、前記フローティングゲート６２は接地Ｖｓｓに接続されて接地状態に維持され、前記コントロールゲート６４及び半導体基板６０はビットラインＢ／Ｌに連結され、前記トンネル酸化膜６１と前記層間誘電膜６３は並列に連結され、キャパシタ構造を形成する。
【００３２】
次に、このように構成された本発明のフラッシュメモリセルアレイにおける消去動作を図７及び図８に基づいて詳細に説明する。
【００３３】
図７を参照すると、従来の消去動作がプリプログラム及びプリプログラム検証、消去及び消去検証、並びにポストプログラム及びポストプログラム検証段階からなるのに反し、本発明のフラッシュメモリセルの消去動作は、消去（段階Ｓ６１）及び消去検証（段階Ｓ６２）段階のみからなる。
【００３４】
これは、本発明のフラッシュメモリセルアレイを構成する単位セルＭＣのドレイン領域５６と接地端子Ｖｓｓとの間に所定の大きさ（約２０ｆＦ）のキャパシタンスを有するキャパシタ４１を接続することにより、消去動作の際に発生する過消去を前もって防止することにより、前記プリプログラム及びプリプログラム検証、ポストプログラム及びポストプログラム検証が必要でないからである。
【００３５】
詳しくは、本願発明の単位セルＭＣは、図５に示すように一般的な積層ゲートのスタック構造を取っており、ソース領域５５にはソース電圧Ｖｓ、ドレイン領域５６にはドレイン電圧Ｖｄ、コントロールゲート５４にはゲート電圧Ｖｇ、半導体基板５０にはバルク電圧Ｖｂが印加されると仮定する。
【００３６】
図８に示すように、時間Ｔ0〜Ｔ1区間において、スイッチング手段４０（ここではＰＭＯＳトランジスタの場合）にはハイ信号が入力され、オフ状態を維持する。これは、セルＭＣの読出動作時、キャパシタ４１がＲＣ遅延をさせて読出動作を遅延させることにより、消去動作時間以外の時間にはビットラインＢ／Ｌとキャパシタ４１との連結を遮断することにより、キャパシタ４１が消去動作以外の他の動作に影響を与えないようにするためである。
【００３７】
一方、コントロールゲート５４にはワードラインＷ／Ｌを介して０Ｖのゲート電圧Ｖｇが印加され、半導体基板５０には０Ｖのバルク電圧Ｖｂが印加され、ソース及びドレイン領域（５５及び５６）は０Ｖまたはフローティング状態を維持する。次に、ｔ1時間に、スイッチング手段４０がターンオンすることにより、ビットラインＢ／Ｌ、キャパシタ４１及び接地端子Ｖｓｓの間に電流パス経路が形成される。
【００３８】
時間Ｔ1〜Ｔ2区間、即ちこの区間は消去動作を始めるための準備期間である。この区間では、ソース及びドレイン領域（５５及び５６）は、フローティング状態または０Ｖを維持し、半導体基板５０には８Ｖのバルク電圧Ｖｂが印加されて、前記半導体基板５０の電位はバルク電圧Ｖｂの電位に上昇し始める。
【００３９】
前記半導体基板５０がバルク電圧Ｖｂだけ上昇し始めると、半導体基板５０とソース領域５５との間、半導体基板５０とドレイン領域５６との間に正バイアスがかかり、前記ソース領域５５及びドレイン領域５６には半導体基板５０に印加されるバルク電圧Ｖｂが伝達され、最小７.２Ｖ以上に上昇する（時間ｔ2）。
【００４０】
この状態で、ワードＷ／Ｌを介して−８Ｖ程度の負バイアス電圧（消去バイアス電圧）のゲート電圧Ｖｇがコントロールゲート５４に印加されると（時間Ｔ2）、フローティングゲート５２とソース及びドレイン領域（５５及び５６）または半導体基板５０との間の電圧差によってトンネル酸化膜５１を介したＦ−Ｎトンネリング方式でフローティングゲート５２内の電子がソース領域５５、ドレイン領域５６または半導体基板５０へ放電されることにより、消去動作が始まる。
【００４１】
一方、ｔ1時間にビットラインＢ／Ｌ、キャパシタ４１及び接地端子Ｖｓｓの間に電流パス経路が形成されることにより、ドレイン領域５６の電位が少なくとも７.２Ｖ以上に上昇すると、前記キャパシタ４１はドレイン領域５６の電位がビットラインＢ／Ｌを介して伝達され、所定の電位に充電され始める。
【００４２】
時間Ｔ2〜Ｔ3区間、即ちこの区間は消去動作が維持される区間である。この区間では、コントロールゲート５４はワードラインＷ／Ｌを介して−８Ｖのゲート電圧Ｖｇが引き続き印加されて、半導体基板５０には８Ｖのバルク電圧Ｖｂが引き続き印加され、ソース及びドレイン領域（５５及び５６）は最小限７.２Ｖの電位に維持されることにより、消去動作が引き続き行われる。
【００４３】
次に、ワードラインＷ／Ｌを介して０Ｖのゲート電圧Ｖｇがコントロールゲート５４に印加されると（時間Ｔ3）、コントロールゲート５４とソース及びドレイン領域（５５及び５６）または半導体基板５０との間の電圧差が大きく減少（１８Ｖから８Ｖに減少 ）することにより、それ以上のＦ−Ｎトンネリングが生じなくて消去動作が完了する。
【００４４】
時間Ｔ３〜Ｔ４区間、即ちこの区間は消去補償区間である。この区間では、消去動作が完了した後（時間Ｔ3）、フローティングゲート５２の状態が過消去または未消去（消去が完全に行われていない状態）された時、これを補償するための区間である。
【００４５】
例えば、前記消去動作によってセルのフローティングゲート５２が過消去されてホール量の多い正（＋）の電圧状態になってしきい値電圧が低くなるか、或いは前記消去動作によってセルのフローティングゲート５２が未消去されて電子量の多い負（−）の電圧状態になってしきい値電圧が高くなる場合に、これを補償するための区間である。
【００４６】
次に、前記消去補償動作を詳細に説明する。前記消去動作が完了した後（時間Ｔ3）、半導体基板５０に０Ｖのバルク電圧Ｖｂが印加されて前記半導体基板５０の電位が０Ｖに下降する間（時間Ｔ4）、ソース及びドレイン領域（５５及び５６）の電位は少なくとも７.２Ｖを維持する（時間Ｔ4〜ｔ3区間）。
【００４７】
これにより、半導体基板５０とソース及びドレイン領域（５５及び５６）との間に逆バイアスがかかり、半導体基板５０とソース領域５５との間、または半導体基板５０とドレイン領域５６との間にアバランシェ(avalanche)によってＢＴＢＴ(Band To Band Tunneling)電流が発生することにより、チャネル領域にホットキャリアが増加する。
【００４８】
この際、発生するホットキャリアのうちフローティングゲート５２が負（−）の電圧状態（消去しきい値電圧より高い）であれば、ホールがフローティングゲート５２に注入され、フローティングゲート５２が正（＋）の電圧状態（消去しきい値電圧より低い）であれば、電子がフローティングゲート５２に注入される。
【００４９】
即ち、フローティングゲート５２が未消去されて多くの電子が存在するプログラム状態であれば、ホットキャリアのうちホールが注入されてセルのしきい値電圧を下降させ、フローティングゲート５２が過消去されて多くのホールが存在する過消去状態であれば、ホットキャリアのうち電子が注入されてセルのしきい値電圧を上昇させる。
【００５０】
このような現象はキャパシタ４１によってさらに加速化されるが、これは、前区間で予め充填されたキャパシタ４１が逆バイアスによってドレイン領域５６への放電を始めるにつれて、チャネル領域に十分な量のホットキャリアが発生し得るように十分な電流を発生させる役割をするからである。
【００５１】
また、消去動作が未完了してフローティングゲート５２がプログラム状態の場合には、トンネル酸化膜５１に過電圧がかかる状態なので、この場合に発生するＦ−Ｎトンネリングによってフローティングゲート５２から通り抜ける電子の量に比べて、ＢＴＢＴによってフローティングゲート５２へホールが注入される量が非常に少ないので、セルの消去速度には殆ど影響を与えない。
【００５２】
逆に、フローティングゲート５２が十分消去されている状態では、Ｆ−Ｎトンネリングによってフローティングゲート５２を通り抜ける電子の量が非常に少ないので、後続のＢＴＢＴによって電子がフローティングゲート５２に注入される量と、前記フローティング５２を通り抜ける電子の量とが一致する地点でセルの消去が停止し、過消去が行われなくなる。
【００５３】
次に、前述したように、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間に形成されるキャパシタの作用を図９に基づいて説明する。
【００５４】
図９はセルの消去時間ｓｅｃに対するセルのしきい値電圧Ｖの変化特性図である。セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成する場合（グラフ上には実線で表示）と、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成していない場合（グラフ上には点線で表示）とを比較して示す。また、セルのドレイン領域をフローティングさせた場合（□）と、ドレイン領域にキャパシタを連結させた場合（〇）とを比較して示す。
【００５５】
ここで、セルの消去条件は、コントロールゲートに印加されるゲート電圧（Ｖｇ）を−８Ｖとし、半導体基板に印加されるバルク電圧（Ｖｂ）を８Ｖとし、消去パルスを２ｍｓとする。但し、前記キャパシタのキャパシタンスは２０ｆＦとする。
【００５６】
図９を参照すると、消去時間ｓｅｃが１００μｓ〜１ｓの間では、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成する場合と、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成しない場合とは、同一にセルのしきい値電圧Ｖが約０.７Ｖまで下降することが分かる。
【００５７】
しかし、消去時間ｓｅｃが１ｓを経過する時点から、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成していない場合はセルのしきい値電圧Ｖが０.７Ｖ以下に下降し、これに対し、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成する場合は、セルのしきい値電圧Ｖが０.７Ｖに一定に維持されることが分かる。このような現象はセルのドレイン領域をフローティングさせる場合とドレイン領域をキャパシタと連結させる場合においても同様に現れる。
【００５８】
従って、本発明は、従来のフラッシュメモリセルの消去分布を改善するために、セルのドレイン領域に接続するビットラインと接地端子との間に、約２０ｆＦ程度のキャパシタンスを有するキャパシタを連結させて、セルの消去動作時、ドレイン領域と半導体基板間のダイオード逆バイアス状態でホットキャリアの増加をさらに加速化することにより、セルの過消去または未消去を前もって防止するための自己収斂方式のソフトプログラムを新しい方法として適用する。
【００５９】
【発明の効果】
上述したように、本発明は、フラッシュセルアレイ内でドレイン領域に接続されるビットラインと接地端子との間に所定の容量のキャパシタを連結して、セル消去動作の時、ドレイン領域と半導体基板間のダイオード逆バイアス状態で発生するホットキャリアの増加を加速化させ、前記ホットキャリアによってセルの過消去または未消去を防止することにより、別途のプリプログラム及び検証とポストプログラム及び検証の動作なしで過消去問題を解決してセル消去動作における時間及び電力の消費を減少させることができる。
【００６０】
また、前記プリプログラム及び検証とポストプログラム及び検証の動作なしで過消去問題を解決することにより、向後の低電圧フラッシュメモリ素子において速い検証で高い消去収率を確保することができる。
【００６１】
また、本発明で提示されている自己収斂消去概念は、今後の高性能、低い供給電圧及びマルチレベルフラッシュメモリセルなどの重要技術に適用することができ、セルの消去分布を改善することができ、低電圧フラッシュメモリセルで高い消去収率を確保することができるため、マルチレベルフラッシュメモリセルなどに広く活用することができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリセルアレイの等価回路図である。
【図２】図１のメモリセルの垂直断面図である。
【図３】従来のフラッシュメモリセルの消去流れ図である。
【図４】本発明の一実施例に係るフラッシュメモリセルアレイの等価回路図である。
【図５】図４に示すメモリセルの垂直断面図である。
【図６】図４に示すキャパシタの垂直断面図である。
【図７】図４に示すフラッシュメモリセルの消去流れ図である。
【図８】図７の消去流れ図によるメモリセル消去パルスのタイミング図である。
【図９】従来のフラッシュメモリセルと本発明のフラッシュメモリセルとの消去比較特性図である。
【符号の説明】
１０、５０、６０ 半導体基板
１１、５１、６１ トンネル酸化膜
１２、５２、６２ フローティングゲート
１３、５３、６３ 層間誘電膜
１４、５４、６４ コントロールゲート
１５、５５ ソース領域
１６、５６ ドレイン領域
４０ スイッチング手段
４１ キャパシタ
【発明の属する技術分野】
本発明は、フラッシュメモリ素子及びその消去方法に係り、特にフラッシュセルアレイ内でドレイン領域に接続されるビットラインと接地との間に所定の容量のキャパシタを連結し、セルの消去動作時にドレイン領域と半導体基板間のダイオード逆バイアス状態で発生するホットキャリアの増加を加速化させ、前記ホットキャリアによってセルの過消去または未消去を防止することにより、別のプリプログラム及び検証とポストプログラム及び検証の動作なしで過消去問題を解決してセルの消去動作における時間及び電力の消費を減少させることが可能なフラッシュメモリ素子及びその消去方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、ＤＲＡＭ(dynamic random access memory)やＳＲＡＭ(static random access memory)などの如く、時間経過に伴ってデータを失う揮発性(volatile)であってデータ入／出力の速いＲＡＭ製品と、一度データを入力するとその状態を維持する不揮発性(nonvolatile)であってデータ入／出力の遅いＲＯＭ(read only memory)製品とに大別される。
【０００３】
前記ＲＯＭ製品は、ＲＯＭ、ＰＲＯＭ(programmable ROM)、ＥＰＲＯＭ(erasable PROM)、ＥＥＰＲＯＭ(electrically EPROM)に分類することができるが、このようなＲＯＭ製品の中でも、特に電気的方法でデータをプログラム及び消去できるＥＥＰＲＯＭに対する需要が増加しつつある趨勢にある。前記ＥＥＰＲＯＭまたは一括消去機能付きフラッシュＥＥＲＰＯＭは、フローティングゲートとコントロールゲートが積層されたスタック型ゲート構造を有する。
【０００４】
フラッシュメモリセルは、ノートブック、ＰＤＡｓ、セルラー電話などの移動型電子素子(portable electronics)、コンピュータＢＩＯＳ及びプリンタなどに広く用いられる。回路的観点からみれば、前記フラッシュメモリセルは、ｎ個のセルトランジスタが直列に連結されて単位ストリング(string)を成し、このような単位ストリングがビットラインと接地ラインとの間に並列に連結され、高集積化に有利なＮＡＮＤ型と、それぞれのセルトランジスタがビットラインと接地ラインとの間に並列に連結され、高速動作に有利なＮＯＲ型とに区分される。
【０００５】
次に、基本的なＮＯＲ型フラッシュメモリセルの構造及びその動作方式を図１及び図２に基づいて説明する。図１は前記ＮＯＲ型フラッシュメモリセルアレイの等価回路図、図２は図１に示す単位セルの垂直断面図である。
【０００６】
図１を参照すると、互いに直交するように構成された多数のワードラインＷ／Ｌと多数のビットラインＢ／Ｌとの間に多数のメモリセルＭＣが接続され、それぞれのメモリセルＭＣのソース領域は共通ソースラインＣＳＬ(common source line)に接続される。
【０００７】
前記メモリセルＭＣの構造を図２に基づいて考察すると、フローティングゲート１２と半導体基板１０との間に１００Å程度の厚さにトンネル酸化膜１１が形成され、前記フローティングゲート１２とワードラインＷ／Ｌとしてのコントロールゲート１４との間に、高誘電率を有する酸化膜／窒化膜／酸化膜（ＯＮＯ）構造の層間誘電膜１３が形成される。また、前記積層ゲートにセルフアラインされ、ソース及びドレイン領域１５及び１６が形成される。
【０００８】
前記ＮＯＲ型フラッシュメモリセルは、チャネル熱電子（channel hot eletron;ＣＨＥ）注入方式でプログラムし、ＦＮトンネルリング(Fowler-Nordheim tunneling)方式でソースまたはバルク基板を用いて消去する。
【０００９】
まず、プログラム動作は、フローティングゲート１２に電子を蓄えてセルＭＣのしきい値電圧Ｖｔｈを初期Ｖｔｈ値２Ｖ内外から７Ｖ程度に増加させる動作である。即ち、選択ビットラインＢ／Ｌに５〜７Ｖ、コントロールゲート１４として用いられる選択ワードラインＷ／Ｌに９〜１２Ｖを印加し、共通ソースラインＣＳＬ及び半導体基板１０に０Ｖを印加すると、チャネル熱電子の一部がゲート電界によってトンネル酸化膜１１を介してフローティングゲート１２に注入されることにより、プログラムが行われる。
【００１０】
消去動作は、フローティングゲート１２の電子を放電させ、メモリセルＭＣのしきい値電圧を初期Ｖｔｈの２Ｖ内外に低める動作である。即ち、選択ビットラインＢ／Ｌをフローティングさせ、共通ソースラインＣＳＬに１２〜１５Ｖを印加し、コントロールゲート１４として用いられる選択ワードラインＷ／Ｌに−８Ｖを印加し、半導体基板１０に８Ｖを印加すると、フローティングゲート１２とソース領域１５間の電圧差によって１００Å程度のトンネル酸化膜１１を介したＦ−Ｎトンネルリング方式でフローティングゲート１２内の電子がソース領域１５へ放電されることにより、消去が行われる。消去動作は多数のワードラインＷ／ＬとビットラインＢ／Ｌを含む数百〜数千ビットを一つのブロックとして進行する一括ブロック消去方式を採用する。
【００１１】
読出動作は、選択ビットラインＢ／Ｌに１Ｖ内外の電圧を印加し、ワードラインＷ／Ｌに４〜５Ｖを印加して、消去及びプログラムセルを介した電流経路の発生有無を感知する。
【００１２】
このような構造を有するＮＯＲ型フラッシュメモリセルにおける問題点は、過消去(overerase)による外乱(disturbance)現象である。過消去とは、正常的な消去セルのしきい値電圧が２Ｖであるが、単位セルの工程上の欠陥、トンネル酸化膜の劣化現象及びトンネルエッジ酸化(tunnel edge oxidation)などの原因によってトンネリング電界が変化し、特定セルの消去しきい値電圧が０Ｖ以下に低くなる現象をいう。
【００１３】
通常、プログラム動作時に、６Ｖのプログラム電圧が印加された選択ビットラインと１２Ｖが印加された選択ワードラインに連結された選択セルのみを介した電流発生によって、選択セルがプログラムされなければならない。しかし、０Ｖが印加された非選択ワードラインに過消去セルがある場合には、０Ｖ以下のしきい値電圧によってビットライン電圧が非選択セルを介して放電されることにより、選択セルを介した電流量が減少する。
【００１４】
これにより、プログラムに必要な熱電子の発生が抑えられ、選択セルがプログラミングされないという問題が発生する。また、読出動作時にも、非選択過消去されたセルを介した非正常的な電流経路によって選択セルがプログラム状態の時にも、過消去されたセルを介した電流流れが前記選択セルを消去状態と誤読する問題が発生する。
【００１５】
このようにセルが過消去されることを防止するために、従来のフラッシュメモリセルでは、初期セルのしきい値電圧をある程度一致させるために、プリプログラム(pre-program)を実施し、消去が完了した後も過消去されたセルを無くすために、ソフトプログラム過程のポストプログラム(post-program)を実施することにより、過消去されたセルを除去する。
【００１６】
しかし、このような方式は、消去及び消去検証のアルゴリズムの他に、図３に示すようにプログラム状態が検証されるまで続くプリプログラム（段階Ｓ３１）及びプリプログラム検証（段階Ｓ３２）と、過消去されたセルが無くなるまで実施されるポストプログラム（段階Ｓ３５）及びポストプログラム検証（段階Ｓ３６）がさらに実施されることにより、セル消去動作における時間的効率性を低下させる。
【００１７】
また、フラッシュセルの消去段階（段階Ｓ３３）時に使用されるＦ−Ｎトンネリング方式では、殆ど電流が流れないため実際消耗される電力は大きくないが、プリプログラム（段階Ｓ３１）では単一セル当たり約２００μＡ以上が流れ、ポストプログラム（段階Ｓ３５）ではビットラインＢ／Ｌ当たり２００μＡ以上が流れることにより、実際消耗される電力は、消去（段階Ｓ３３）時ではなく、過消去防止のためにアルゴリズム（段階Ｓ３１及びＳ３５）内で増加する。
【００１８】
しかも、従来の消去アルゴリズムでは、ポストプログラムのための周辺回路がさらに必要であり、消去動作の時に、ネガティブチャージポンプ回路だけでなく、ポジティブチャージポンプ回路を同時に駆動させなければならないので、内部クロックによって駆動される周辺回路ブロックで付加的な電流が発生し、電流の損失を加重させることになる。
【００１９】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、フラッシュメモリセルアレイ内でドレイン領域に接続されるビットラインと接地端子との間に所定の容量のキャパシタを連結し、セルの消去動作時にドレイン領域と半導体基板間のダイオード逆バイアス状態で発生するホットキャリアの増加を加速化させてセルの過消去または未消去問題を解決することにより、セル消去動作における時間及び電力の消費を減らすことにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、多数のワードラインと多数のビットラインとの間に多数のメモリセルがそれぞれ接続されてなるメモリセルアレイと、前記各ビットラインに接続される多数のスイッチング手段と、前記多数のスイッチング手段と接地との間に接続されるキャパシタとからなる。
【００２１】
また、多数のワードラインと多数のビットラインとの間に多数のメモリセルがそれぞれ接続されてなるメモリセルアレイを有するメモリ素子において、前記メモリセルの消去動作時に過消去及び未消去が防止されるように、前記多数のビットラインと接地との間にキャパシタが接続されたことを特徴とする。
【００２２】
また、半導体基板上に積層されたフローティングゲート及びコントロールゲート、フローティングゲート両側部の半導体基板に形成されたソース及びドレインからなるフラッシュメモリセルの消去方法において、前記コントロールゲート、ソース及びドレイン、半導体基板にそれぞれ消去バイアス電圧が印加され、前記フローティングゲートに注入された電子が前記半導体基板を介して放電されるにつれて消去動作が行われるが、前記ドレインと接地との間のキャパシタンスによる電流の増加によって前記半導体基板からホットキャリアが生成され、生成されたホットキャリアが前記フローティングゲートに注入されることにより、過消去及び未消去が防止されるようにすることを特徴とする。
【００２３】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【００２４】
図４は本発明の一実施例によるフラッシュメモリ素子を説明するためのフラッシュメモリセルアレイの等価回路図である。図５は図４の単位セルＭＣを示す垂直断面図、図６は図４のキャパシタの垂直断面図である。
【００２５】
図４を参照すると、本発明のフラッシュメモリセルアレイは、互いに直交するように構成された多数のワードラインＷ／Ｌ及び多数のビットラインＢ／Ｌと、前記多数のワードラインＷ／Ｌと多数のビットラインＢ／Ｌとの間に接続される多数のメモリセルＭＣと、それぞれのビットラインＢ／Ｌに接続される多数のスイッチング手段４０と、前記多数のスイッチング手段４０と接地Ｖｓｓとの間に接続されるキャパシタ４１とからなる。また、それぞれのメモリセルＭＣのソース領域と接続される共通ソースラインＣＳＬを含む。
【００２６】
前記メモリセルＭＣは、図５に示すように、半導体基板５０上に形成されるトンネル酸化膜５１、情報格納のためのフローティングゲート５２、情報のプログラム及び消去のためのコントロールゲート５４、前記フローティングゲート５２と前記コントロールゲート５４との間に形成される層間誘電膜５３、前記共通ソースラインＣＳＬに連結されるソース領域５５、及び前記ビットラインＢ／Ｌに連結されるドレイン領域５６からなるスタック構造型セルであり、或いは前記ワードラインＷ／Ｌを選択するための選択ゲートと、前記ワードラインＷ／Ｌに接続され、情報のプログラム及び消去のためのコントロールゲートと、情報格納のためのフローティングゲートとからなるゲート（図示せず）、前記ソースラインＣＳＬに連結されるソース領域、及び前記ビットラインＢ／Ｌに連結されるドレイン領域からなるスプリット構造型セルである。
【００２７】
前記スイッチング手段４０は、バルク側の８Ｖの高電圧がキャパシタ４１へ伝達されなければならないので、一般的なＰＭＯＳトランジスタからなるスイッチング素子が用いられるか、或いは半導体素子のうちスイッチング可能なスイッチング素子が用いられることができる。
【００２８】
前記スイッチング素子は、電源端子Ｖｃｃ、接地端子Ｖｓｓ及び外部の駆動回路の出力端子のいずれか一つに接続され、或いは所定のスイッチによって交互に接続され、前記端子からの出力信号（消去信号）に基づいて駆動される。即ち、前記スイッチング手段４０は、前記出力信号によって制御され、前記ビットラインＢ／Ｌと前記キャパシタ４１との連結を短絡または開放(open)させる作用をする。
【００２９】
前記キャパシタ４１は、一般的なキャパシタ素子をセルアレイに追加形成して使用するか、或いはフラッシュメモリセルのアレイ面積を減らすためにメモリセルＭＣとして用いられていないダミーセルを用いて形成することもできる。前記キャパシタ４１をさらにセルアレイに形成する場合、前記キャパシタ４１は前記単位セルＭＣと同一の工程によって形成される。
【００３０】
例えば、図６に示すように、キャパシタ４１の形成は、半導体基板６０上にトンネル酸化膜６１を形成した後、その上部にフローティングゲート６２（第２電極）、層間誘電体膜６３及びコントロールゲート６４（第１電極）からなる積層型ゲートを形成することによりなされる。
【００３１】
このようにキャパシタ４１を実現するための積層型ゲートは、単位セルＭＣを形成するための製造工程と同一の製造工程で同時に形成されるが、前記フローティングゲート６２は接地Ｖｓｓに接続されて接地状態に維持され、前記コントロールゲート６４及び半導体基板６０はビットラインＢ／Ｌに連結され、前記トンネル酸化膜６１と前記層間誘電膜６３は並列に連結され、キャパシタ構造を形成する。
【００３２】
次に、このように構成された本発明のフラッシュメモリセルアレイにおける消去動作を図７及び図８に基づいて詳細に説明する。
【００３３】
図７を参照すると、従来の消去動作がプリプログラム及びプリプログラム検証、消去及び消去検証、並びにポストプログラム及びポストプログラム検証段階からなるのに反し、本発明のフラッシュメモリセルの消去動作は、消去（段階Ｓ６１）及び消去検証（段階Ｓ６２）段階のみからなる。
【００３４】
これは、本発明のフラッシュメモリセルアレイを構成する単位セルＭＣのドレイン領域５６と接地端子Ｖｓｓとの間に所定の大きさ（約２０ｆＦ）のキャパシタンスを有するキャパシタ４１を接続することにより、消去動作の際に発生する過消去を前もって防止することにより、前記プリプログラム及びプリプログラム検証、ポストプログラム及びポストプログラム検証が必要でないからである。
【００３５】
詳しくは、本願発明の単位セルＭＣは、図５に示すように一般的な積層ゲートのスタック構造を取っており、ソース領域５５にはソース電圧Ｖｓ、ドレイン領域５６にはドレイン電圧Ｖｄ、コントロールゲート５４にはゲート電圧Ｖｇ、半導体基板５０にはバルク電圧Ｖｂが印加されると仮定する。
【００３６】
図８に示すように、時間Ｔ0〜Ｔ1区間において、スイッチング手段４０（ここではＰＭＯＳトランジスタの場合）にはハイ信号が入力され、オフ状態を維持する。これは、セルＭＣの読出動作時、キャパシタ４１がＲＣ遅延をさせて読出動作を遅延させることにより、消去動作時間以外の時間にはビットラインＢ／Ｌとキャパシタ４１との連結を遮断することにより、キャパシタ４１が消去動作以外の他の動作に影響を与えないようにするためである。
【００３７】
一方、コントロールゲート５４にはワードラインＷ／Ｌを介して０Ｖのゲート電圧Ｖｇが印加され、半導体基板５０には０Ｖのバルク電圧Ｖｂが印加され、ソース及びドレイン領域（５５及び５６）は０Ｖまたはフローティング状態を維持する。次に、ｔ1時間に、スイッチング手段４０がターンオンすることにより、ビットラインＢ／Ｌ、キャパシタ４１及び接地端子Ｖｓｓの間に電流パス経路が形成される。
【００３８】
時間Ｔ1〜Ｔ2区間、即ちこの区間は消去動作を始めるための準備期間である。この区間では、ソース及びドレイン領域（５５及び５６）は、フローティング状態または０Ｖを維持し、半導体基板５０には８Ｖのバルク電圧Ｖｂが印加されて、前記半導体基板５０の電位はバルク電圧Ｖｂの電位に上昇し始める。
【００３９】
前記半導体基板５０がバルク電圧Ｖｂだけ上昇し始めると、半導体基板５０とソース領域５５との間、半導体基板５０とドレイン領域５６との間に正バイアスがかかり、前記ソース領域５５及びドレイン領域５６には半導体基板５０に印加されるバルク電圧Ｖｂが伝達され、最小７.２Ｖ以上に上昇する（時間ｔ2）。
【００４０】
この状態で、ワードＷ／Ｌを介して−８Ｖ程度の負バイアス電圧（消去バイアス電圧）のゲート電圧Ｖｇがコントロールゲート５４に印加されると（時間Ｔ2）、フローティングゲート５２とソース及びドレイン領域（５５及び５６）または半導体基板５０との間の電圧差によってトンネル酸化膜５１を介したＦ−Ｎトンネリング方式でフローティングゲート５２内の電子がソース領域５５、ドレイン領域５６または半導体基板５０へ放電されることにより、消去動作が始まる。
【００４１】
一方、ｔ1時間にビットラインＢ／Ｌ、キャパシタ４１及び接地端子Ｖｓｓの間に電流パス経路が形成されることにより、ドレイン領域５６の電位が少なくとも７.２Ｖ以上に上昇すると、前記キャパシタ４１はドレイン領域５６の電位がビットラインＢ／Ｌを介して伝達され、所定の電位に充電され始める。
【００４２】
時間Ｔ2〜Ｔ3区間、即ちこの区間は消去動作が維持される区間である。この区間では、コントロールゲート５４はワードラインＷ／Ｌを介して−８Ｖのゲート電圧Ｖｇが引き続き印加されて、半導体基板５０には８Ｖのバルク電圧Ｖｂが引き続き印加され、ソース及びドレイン領域（５５及び５６）は最小限７.２Ｖの電位に維持されることにより、消去動作が引き続き行われる。
【００４３】
次に、ワードラインＷ／Ｌを介して０Ｖのゲート電圧Ｖｇがコントロールゲート５４に印加されると（時間Ｔ3）、コントロールゲート５４とソース及びドレイン領域（５５及び５６）または半導体基板５０との間の電圧差が大きく減少（１８Ｖから８Ｖに減少 ）することにより、それ以上のＦ−Ｎトンネリングが生じなくて消去動作が完了する。
【００４４】
時間Ｔ３〜Ｔ４区間、即ちこの区間は消去補償区間である。この区間では、消去動作が完了した後（時間Ｔ3）、フローティングゲート５２の状態が過消去または未消去（消去が完全に行われていない状態）された時、これを補償するための区間である。
【００４５】
例えば、前記消去動作によってセルのフローティングゲート５２が過消去されてホール量の多い正（＋）の電圧状態になってしきい値電圧が低くなるか、或いは前記消去動作によってセルのフローティングゲート５２が未消去されて電子量の多い負（−）の電圧状態になってしきい値電圧が高くなる場合に、これを補償するための区間である。
【００４６】
次に、前記消去補償動作を詳細に説明する。前記消去動作が完了した後（時間Ｔ3）、半導体基板５０に０Ｖのバルク電圧Ｖｂが印加されて前記半導体基板５０の電位が０Ｖに下降する間（時間Ｔ4）、ソース及びドレイン領域（５５及び５６）の電位は少なくとも７.２Ｖを維持する（時間Ｔ4〜ｔ3区間）。
【００４７】
これにより、半導体基板５０とソース及びドレイン領域（５５及び５６）との間に逆バイアスがかかり、半導体基板５０とソース領域５５との間、または半導体基板５０とドレイン領域５６との間にアバランシェ(avalanche)によってＢＴＢＴ(Band To Band Tunneling)電流が発生することにより、チャネル領域にホットキャリアが増加する。
【００４８】
この際、発生するホットキャリアのうちフローティングゲート５２が負（−）の電圧状態（消去しきい値電圧より高い）であれば、ホールがフローティングゲート５２に注入され、フローティングゲート５２が正（＋）の電圧状態（消去しきい値電圧より低い）であれば、電子がフローティングゲート５２に注入される。
【００４９】
即ち、フローティングゲート５２が未消去されて多くの電子が存在するプログラム状態であれば、ホットキャリアのうちホールが注入されてセルのしきい値電圧を下降させ、フローティングゲート５２が過消去されて多くのホールが存在する過消去状態であれば、ホットキャリアのうち電子が注入されてセルのしきい値電圧を上昇させる。
【００５０】
このような現象はキャパシタ４１によってさらに加速化されるが、これは、前区間で予め充填されたキャパシタ４１が逆バイアスによってドレイン領域５６への放電を始めるにつれて、チャネル領域に十分な量のホットキャリアが発生し得るように十分な電流を発生させる役割をするからである。
【００５１】
また、消去動作が未完了してフローティングゲート５２がプログラム状態の場合には、トンネル酸化膜５１に過電圧がかかる状態なので、この場合に発生するＦ−Ｎトンネリングによってフローティングゲート５２から通り抜ける電子の量に比べて、ＢＴＢＴによってフローティングゲート５２へホールが注入される量が非常に少ないので、セルの消去速度には殆ど影響を与えない。
【００５２】
逆に、フローティングゲート５２が十分消去されている状態では、Ｆ−Ｎトンネリングによってフローティングゲート５２を通り抜ける電子の量が非常に少ないので、後続のＢＴＢＴによって電子がフローティングゲート５２に注入される量と、前記フローティング５２を通り抜ける電子の量とが一致する地点でセルの消去が停止し、過消去が行われなくなる。
【００５３】
次に、前述したように、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間に形成されるキャパシタの作用を図９に基づいて説明する。
【００５４】
図９はセルの消去時間ｓｅｃに対するセルのしきい値電圧Ｖの変化特性図である。セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成する場合（グラフ上には実線で表示）と、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成していない場合（グラフ上には点線で表示）とを比較して示す。また、セルのドレイン領域をフローティングさせた場合（□）と、ドレイン領域にキャパシタを連結させた場合（〇）とを比較して示す。
【００５５】
ここで、セルの消去条件は、コントロールゲートに印加されるゲート電圧（Ｖｇ）を−８Ｖとし、半導体基板に印加されるバルク電圧（Ｖｂ）を８Ｖとし、消去パルスを２ｍｓとする。但し、前記キャパシタのキャパシタンスは２０ｆＦとする。
【００５６】
図９を参照すると、消去時間ｓｅｃが１００μｓ〜１ｓの間では、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成する場合と、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成しない場合とは、同一にセルのしきい値電圧Ｖが約０.７Ｖまで下降することが分かる。
【００５７】
しかし、消去時間ｓｅｃが１ｓを経過する時点から、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成していない場合はセルのしきい値電圧Ｖが０.７Ｖ以下に下降し、これに対し、セルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成する場合は、セルのしきい値電圧Ｖが０.７Ｖに一定に維持されることが分かる。このような現象はセルのドレイン領域をフローティングさせる場合とドレイン領域をキャパシタと連結させる場合においても同様に現れる。
【００５８】
従って、本発明は、従来のフラッシュメモリセルの消去分布を改善するために、セルのドレイン領域に接続するビットラインと接地端子との間に、約２０ｆＦ程度のキャパシタンスを有するキャパシタを連結させて、セルの消去動作時、ドレイン領域と半導体基板間のダイオード逆バイアス状態でホットキャリアの増加をさらに加速化することにより、セルの過消去または未消去を前もって防止するための自己収斂方式のソフトプログラムを新しい方法として適用する。
【００５９】
【発明の効果】
上述したように、本発明は、フラッシュセルアレイ内でドレイン領域に接続されるビットラインと接地端子との間に所定の容量のキャパシタを連結して、セル消去動作の時、ドレイン領域と半導体基板間のダイオード逆バイアス状態で発生するホットキャリアの増加を加速化させ、前記ホットキャリアによってセルの過消去または未消去を防止することにより、別途のプリプログラム及び検証とポストプログラム及び検証の動作なしで過消去問題を解決してセル消去動作における時間及び電力の消費を減少させることができる。
【００６０】
また、前記プリプログラム及び検証とポストプログラム及び検証の動作なしで過消去問題を解決することにより、向後の低電圧フラッシュメモリ素子において速い検証で高い消去収率を確保することができる。
【００６１】
また、本発明で提示されている自己収斂消去概念は、今後の高性能、低い供給電圧及びマルチレベルフラッシュメモリセルなどの重要技術に適用することができ、セルの消去分布を改善することができ、低電圧フラッシュメモリセルで高い消去収率を確保することができるため、マルチレベルフラッシュメモリセルなどに広く活用することができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリセルアレイの等価回路図である。
【図２】図１のメモリセルの垂直断面図である。
【図３】従来のフラッシュメモリセルの消去流れ図である。
【図４】本発明の一実施例に係るフラッシュメモリセルアレイの等価回路図である。
【図５】図４に示すメモリセルの垂直断面図である。
【図６】図４に示すキャパシタの垂直断面図である。
【図７】図４に示すフラッシュメモリセルの消去流れ図である。
【図８】図７の消去流れ図によるメモリセル消去パルスのタイミング図である。
【図９】従来のフラッシュメモリセルと本発明のフラッシュメモリセルとの消去比較特性図である。
【符号の説明】
１０、５０、６０ 半導体基板
１１、５１、６１ トンネル酸化膜
１２、５２、６２ フローティングゲート
１３、５３、６３ 層間誘電膜
１４、５４、６４ コントロールゲート
１５、５５ ソース領域
１６、５６ ドレイン領域
４０ スイッチング手段
４１ キャパシタ
Claims (12)
- 複数のワードラインと複数のビットラインとの間に複数のメモリセルがそれぞれ接続されてなるメモリセルアレイと、
前記各ビットラインに接続される複数のスイッチング手段と、
前記メモリセルの消去動作のとき過消去および未消去を防止するように前記複数のスイッチング手段と接地との間に接続されるキャパシタとからなることを特徴とするフラッシュメモリ素子。 - 前記スイッチング手段は、ＰＭＯＳトランジスタまたはスイッチング可能な半導体素子のうち、いずれか一つからなり、読出し動作のときには前記スイッチング素子を開放させて、消去動作のときには前記スイッチング素子を短絡させて前記ビットラインと前記キャパシタの一端を電気的に接続させることを特徴とする請求項１記載のフラッシュメモリ素子。
- 前記キャパシタの第１電極は前記メモリセルのコントロールゲートからなり、第２電極は前記メモリセルのフローティングゲートからなることを特徴とする請求項１記載のフラッシュメモリ素子。
- 前記キャパシタは２０ｆＦのキャパシタンスを有することを特徴とする請求項３記載のフラッシュメモリ素子。
- 複数のワードラインと複数のビットラインとの間に複数のメモリセルがそれぞれ接続されてなるメモリセルアレイを有するフラッシュメモリ素子において、
前記メモリセルの消去動作時に過消去及び未消去が防止されるように、前記複数のビットラインと接地との間にキャパシタが接続されたことを特徴とするフラッシュメモリ素子。 - 前記複数のビットラインと接地との間に接続され、消去信号によって駆動される複数のスイッチング手段をさらに含むことを特徴とする請求項５記載のフラッシュメモリ素子。
- 前記スイッチング手段は、ＰＭＯＳトランジスタまたはスイッチング可能な半導体素子からなり、消去動作時にターンオンするように構成されることを特徴とする請求項６記載のフラッシュメモリ素子。
- 前記キャパシタは、ダミーセルを利用して形成するが、前記キャパシタの第１電極は前記メモリダミーセルのコントロールゲートからなり、第２電極は前記メモリダミーセルのフローティングゲートからなることを特徴とする請求項５記載のフラッシュメモリ素子。
- 半導体基板上に積層されたフローティングゲート及びコントロールゲート、フローティングゲート両側部の半導体基板に形成されたソース及びドレインからなるフラッシュメモリセルの消去方法において、
前記コントロールゲート、ソース及びドレイン、半導体基板にそれぞれ消去バイアス電圧が印加され、前記フローティングゲートに注入された電子が前記半導体基板を介して放電されることにより、消去動作が行われるが、前記ドレインと接地との間のキャパシタンスによる電流の増加によって前記半導体基板からホットキャリアが生成され、生成されたホットキャリアが前記フローティングゲートに注入されることにより、過消去及び未消去が防止されるようにすることを特徴とするフラッシュメモリ素子の消去方法。 - 前記キャパシタスは、第１電極が前記メモリセルのコントロールゲートからなり、第２電極が前記メモリセルのフローティングゲートからなるキャパシタによって提供されることを特徴とする請求項９記載のフラッシュメモリ素子の消去方法。
- 前記消去動作時、前記フローティングゲートが消去しきい値電圧より高ければ、前記ホットキャリアのうち複数のホールが前記フローティングゲートに注入されることを特徴とする請求項９記載のフラッシュメモリ素子の消去方法。
- 前記消去動作時、前記フローティングゲートが消去しきい値電圧より低ければ、前記ホットキャリアのうち複数の電子が前記フローティングゲートに注入されることを特徴とする請求項９記載のフラッシュメモリ素子の消去方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-71715 | 2001-11-19 | ||
| KR10-2001-0071715A KR100454143B1 (ko) | 2001-11-19 | 2001-11-19 | 플래쉬 메모리 소자 및 그 소거 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003157684A JP2003157684A (ja) | 2003-05-30 |
| JP3856694B2 true JP3856694B2 (ja) | 2006-12-13 |
Family
ID=19716079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001389281A Expired - Fee Related JP3856694B2 (ja) | 2001-11-19 | 2001-12-21 | フラッシュメモリ素子及びその消去方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6504765B1 (ja) |
| JP (1) | JP3856694B2 (ja) |
| KR (1) | KR100454143B1 (ja) |
| TW (1) | TW541527B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366020B2 (en) * | 1999-07-28 | 2008-04-29 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an overerase of flash memory cells and erase method thereof |
| US7061810B2 (en) * | 2001-10-09 | 2006-06-13 | Micron Technology, Inc. | Erasing flash memory without pre-programming the flash memory before erasing |
| KR100454143B1 (ko) * | 2001-11-19 | 2004-10-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 소거 방법 |
| KR100525921B1 (ko) * | 2001-12-20 | 2005-11-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 |
| US6778443B2 (en) * | 2001-12-25 | 2004-08-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device having memory blocks pre-programmed before erased |
| US7234052B2 (en) * | 2002-03-08 | 2007-06-19 | Samsung Electronics Co., Ltd | System boot using NAND flash memory and method thereof |
| KR100463954B1 (ko) * | 2002-05-17 | 2004-12-30 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 소거 방법 |
| US6847557B2 (en) * | 2003-01-24 | 2005-01-25 | Winbond Electronics Corp. | Method of erasing non-volatile memory data |
| EP1597733B1 (de) * | 2003-02-27 | 2009-12-02 | Infineon Technologies AG | Verfahren zum auslesen von uniform-channel-program-flash memory zellen |
| US6975538B2 (en) * | 2003-10-08 | 2005-12-13 | Micron Technology, Inc. | Memory block erasing in a flash memory device |
| US20050080472A1 (en) * | 2003-10-10 | 2005-04-14 | Atkinson Robert Emmett | Lead stabilization devices and methods |
| US7079424B1 (en) * | 2004-09-22 | 2006-07-18 | Spansion L.L.C. | Methods and systems for reducing erase times in flash memory devices |
| US7450433B2 (en) * | 2004-12-29 | 2008-11-11 | Sandisk Corporation | Word line compensation in non-volatile memory erase operations |
| JP2006221364A (ja) * | 2005-02-09 | 2006-08-24 | Toshiba Corp | 半導体装置及びｂｉｏｓ認証システム |
| JP2007109010A (ja) | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | データ記憶装置 |
| JP2008004236A (ja) * | 2006-06-26 | 2008-01-10 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置の消去放電制御方法 |
| JP2009146497A (ja) * | 2007-12-13 | 2009-07-02 | Renesas Technology Corp | 半導体装置 |
| US7924610B2 (en) * | 2009-01-08 | 2011-04-12 | Elite Semiconductor Memory Technology Inc. | Method for conducting over-erase correction |
| KR20100105133A (ko) * | 2009-03-20 | 2010-09-29 | 삼성전자주식회사 | 노어 플래시 메모리 장치의 및 그것의 동작 방법 |
| KR101139081B1 (ko) * | 2010-07-09 | 2012-04-30 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 소거 방법 |
| CN102543194A (zh) * | 2010-12-28 | 2012-07-04 | 上海复旦微电子股份有限公司 | 一种用于闪存存储器的擦除方法 |
| KR20190020880A (ko) * | 2017-08-21 | 2019-03-05 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898619A (en) * | 1993-03-01 | 1999-04-27 | Chang; Ko-Min | Memory cell having a plural transistor transmission gate and method of formation |
| GB9423036D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | An integrated circuit memory device |
| JP3692664B2 (ja) * | 1996-11-08 | 2005-09-07 | ソニー株式会社 | 不揮発性半導体記憶装置 |
| US5852576A (en) * | 1997-02-28 | 1998-12-22 | Advanced Micro Devices, Inc. | High voltage NMOS pass gate for integrated circuit with high voltage generator and flash non-volatile memory device having the pass gate |
| JP3694422B2 (ja) * | 1999-06-21 | 2005-09-14 | シャープ株式会社 | ロウデコーダ回路 |
| US6125057A (en) * | 1999-06-21 | 2000-09-26 | Lucent Technologies Inc. | Segmented source memory array |
| IT1313199B1 (it) * | 1999-07-22 | 2002-06-17 | St Microelectronics Srl | Dispositivo di memoria non volatile con basso consumo di potenza erelativi metodi di scrittura, lettura e cancellazione. |
| JP4249352B2 (ja) * | 1999-11-09 | 2009-04-02 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| KR100454143B1 (ko) * | 2001-11-19 | 2004-10-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 소거 방법 |
-
2001
- 2001-11-19 KR KR10-2001-0071715A patent/KR100454143B1/ko not_active IP Right Cessation
- 2001-12-21 JP JP2001389281A patent/JP3856694B2/ja not_active Expired - Fee Related
- 2001-12-21 TW TW090131868A patent/TW541527B/zh not_active IP Right Cessation
- 2001-12-27 US US10/026,940 patent/US6504765B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100454143B1 (ko) | 2004-10-26 |
| JP2003157684A (ja) | 2003-05-30 |
| TW541527B (en) | 2003-07-11 |
| US6504765B1 (en) | 2003-01-07 |
| KR20030041007A (ko) | 2003-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040408 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060301 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060912 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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