JP2003157684A - フラッシュメモリ素子及びその消去方法 - Google Patents
フラッシュメモリ素子及びその消去方法Info
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- JP2003157684A JP2003157684A JP2001389281A JP2001389281A JP2003157684A JP 2003157684 A JP2003157684 A JP 2003157684A JP 2001389281 A JP2001389281 A JP 2001389281A JP 2001389281 A JP2001389281 A JP 2001389281A JP 2003157684 A JP2003157684 A JP 2003157684A
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- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Abstract
(57)【要約】
【課題】 セルの消去動作における時間及び電力の消費
を減少させることが可能なフラッシュメモリ素子及びそ
の消去方法を提供すること。 【解決手段】 多数のワードラインと多数のビットライ
ンとの間に多数のメモリセルがそれぞれ接続されてなる
メモリセルアレイと、前記各ビットラインに接続される
多数のスイッチング手段と、前記多数のスイッチング手
段と接地との間に接続されるキャパシタとからなる。
を減少させることが可能なフラッシュメモリ素子及びそ
の消去方法を提供すること。 【解決手段】 多数のワードラインと多数のビットライ
ンとの間に多数のメモリセルがそれぞれ接続されてなる
メモリセルアレイと、前記各ビットラインに接続される
多数のスイッチング手段と、前記多数のスイッチング手
段と接地との間に接続されるキャパシタとからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
素子及びその消去方法に係り、特にフラッシュセルアレ
イ内でドレイン領域に接続されるビットラインと接地と
の間に所定の容量のキャパシタを連結し、セルの消去動
作時にドレイン領域と半導体基板間のダイオード逆バイ
アス状態で発生するホットキャリアの増加を加速化さ
せ、前記ホットキャリアによってセルの過消去または未
消去を防止することにより、別のプリプログラム及び検
証とポストプログラム及び検証の動作なしで過消去問題
を解決してセルの消去動作における時間及び電力の消費
を減少させることが可能なフラッシュメモリ素子及びそ
の消去方法に関する。
素子及びその消去方法に係り、特にフラッシュセルアレ
イ内でドレイン領域に接続されるビットラインと接地と
の間に所定の容量のキャパシタを連結し、セルの消去動
作時にドレイン領域と半導体基板間のダイオード逆バイ
アス状態で発生するホットキャリアの増加を加速化さ
せ、前記ホットキャリアによってセルの過消去または未
消去を防止することにより、別のプリプログラム及び検
証とポストプログラム及び検証の動作なしで過消去問題
を解決してセルの消去動作における時間及び電力の消費
を減少させることが可能なフラッシュメモリ素子及びそ
の消去方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は、ＤＲＡＭ(dynamic
random access memory)やＳＲＡＭ(static random acc
ess memory)などの如く、時間経過に伴ってデータを失
う揮発性(volatile)であってデータ入／出力の速いＲＡ
Ｍ製品と、一度データを入力するとその状態を維持する
不揮発性(nonvolatile)であってデータ入／出力の遅い
ＲＯＭ(read only memory)製品とに大別される。
random access memory)やＳＲＡＭ(static random acc
ess memory)などの如く、時間経過に伴ってデータを失
う揮発性(volatile)であってデータ入／出力の速いＲＡ
Ｍ製品と、一度データを入力するとその状態を維持する
不揮発性(nonvolatile)であってデータ入／出力の遅い
ＲＯＭ(read only memory)製品とに大別される。
【０００３】前記ＲＯＭ製品は、ＲＯＭ、ＰＲＯＭ(pro
grammable ROM)、ＥＰＲＯＭ(erasable PROM)、ＥＥＰ
ＲＯＭ(electrically EPROM)に分類することができる
が、このようなＲＯＭ製品の中でも、特に電気的方法で
データをプログラム及び消去できるＥＥＰＲＯＭに対す
る需要が増加しつつある趨勢にある。前記ＥＥＰＲＯＭ
または一括消去機能付きフラッシュＥＥＲＰＯＭは、フ
ローティングゲートとコントロールゲートが積層された
スタック型ゲート構造を有する。
grammable ROM)、ＥＰＲＯＭ(erasable PROM)、ＥＥＰ
ＲＯＭ(electrically EPROM)に分類することができる
が、このようなＲＯＭ製品の中でも、特に電気的方法で
データをプログラム及び消去できるＥＥＰＲＯＭに対す
る需要が増加しつつある趨勢にある。前記ＥＥＰＲＯＭ
または一括消去機能付きフラッシュＥＥＲＰＯＭは、フ
ローティングゲートとコントロールゲートが積層された
スタック型ゲート構造を有する。
【０００４】フラッシュメモリセルは、ノートブック、
ＰＤＡｓ、セルラー電話などの移動型電子素子(portabl
e electronics)、コンピュータＢＩＯＳ及びプリンタな
どに広く用いられる。回路的観点からみれば、前記フラ
ッシュメモリセルは、ｎ個のセルトランジスタが直列に
連結されて単位ストリング(string)を成し、このような
単位ストリングがビットラインと接地ラインとの間に並
列に連結され、高集積化に有利なＮＡＮＤ型と、それぞ
れのセルトランジスタがビットラインと接地ラインとの
間に並列に連結され、高速動作に有利なＮＯＲ型とに区
分される。
ＰＤＡｓ、セルラー電話などの移動型電子素子(portabl
e electronics)、コンピュータＢＩＯＳ及びプリンタな
どに広く用いられる。回路的観点からみれば、前記フラ
ッシュメモリセルは、ｎ個のセルトランジスタが直列に
連結されて単位ストリング(string)を成し、このような
単位ストリングがビットラインと接地ラインとの間に並
列に連結され、高集積化に有利なＮＡＮＤ型と、それぞ
れのセルトランジスタがビットラインと接地ラインとの
間に並列に連結され、高速動作に有利なＮＯＲ型とに区
分される。
【０００５】次に、基本的なＮＯＲ型フラッシュメモリ
セルの構造及びその動作方式を図１及び図２に基づいて
説明する。図１は前記ＮＯＲ型フラッシュメモリセルア
レイの等価回路図、図２は図１に示す単位セルの垂直断
面図である。
セルの構造及びその動作方式を図１及び図２に基づいて
説明する。図１は前記ＮＯＲ型フラッシュメモリセルア
レイの等価回路図、図２は図１に示す単位セルの垂直断
面図である。
【０００６】図１を参照すると、互いに直交するように
構成された多数のワードラインＷ／Ｌと多数のビットラ
インＢ／Ｌとの間に多数のメモリセルＭＣが接続され、
それぞれのメモリセルＭＣのソース領域は共通ソースラ
インＣＳＬ(common source line)に接続される。
構成された多数のワードラインＷ／Ｌと多数のビットラ
インＢ／Ｌとの間に多数のメモリセルＭＣが接続され、
それぞれのメモリセルＭＣのソース領域は共通ソースラ
インＣＳＬ(common source line)に接続される。
【０００７】前記メモリセルＭＣの構造を図２に基づい
て考察すると、フローティングゲート１２と半導体基板
１０との間に１００Å程度の厚さにトンネル酸化膜１１
が形成され、前記フローティングゲート１２とワードラ
インＷ／Ｌとしてのコントロールゲート１４との間に、
高誘電率を有する酸化膜／窒化膜／酸化膜（ＯＮＯ）構
造の層間誘電膜１３が形成される。また、前記積層ゲー
トにセルフアラインされ、ソース及びドレイン領域１５
及び１６が形成される。
て考察すると、フローティングゲート１２と半導体基板
１０との間に１００Å程度の厚さにトンネル酸化膜１１
が形成され、前記フローティングゲート１２とワードラ
インＷ／Ｌとしてのコントロールゲート１４との間に、
高誘電率を有する酸化膜／窒化膜／酸化膜（ＯＮＯ）構
造の層間誘電膜１３が形成される。また、前記積層ゲー
トにセルフアラインされ、ソース及びドレイン領域１５
及び１６が形成される。
【０００８】前記ＮＯＲ型フラッシュメモリセルは、チ
ャネル熱電子（channel hot eletron;ＣＨＥ）注入方式
でプログラムし、ＦＮトンネルリング(Fowler-Nordheim
tunneling)方式でソースまたはバルク基板を用いて消
去する。
ャネル熱電子（channel hot eletron;ＣＨＥ）注入方式
でプログラムし、ＦＮトンネルリング(Fowler-Nordheim
tunneling)方式でソースまたはバルク基板を用いて消
去する。
【０００９】まず、プログラム動作は、フローティング
ゲート１２に電子を蓄えてセルＭＣのしきい値電圧Ｖｔ
ｈを初期Ｖｔｈ値２Ｖ内外から７Ｖ程度に増加させる動
作である。即ち、選択ビットラインＢ／Ｌに５〜７Ｖ、
コントロールゲート１４として用いられる選択ワードラ
インＷ／Ｌに９〜１２Ｖを印加し、共通ソースラインＣ
ＳＬ及び半導体基板１０に０Ｖを印加すると、チャネル
熱電子の一部がゲート電界によってトンネル酸化膜１１
を介してフローティングゲート１２に注入されることに
より、プログラムが行われる。
ゲート１２に電子を蓄えてセルＭＣのしきい値電圧Ｖｔ
ｈを初期Ｖｔｈ値２Ｖ内外から７Ｖ程度に増加させる動
作である。即ち、選択ビットラインＢ／Ｌに５〜７Ｖ、
コントロールゲート１４として用いられる選択ワードラ
インＷ／Ｌに９〜１２Ｖを印加し、共通ソースラインＣ
ＳＬ及び半導体基板１０に０Ｖを印加すると、チャネル
熱電子の一部がゲート電界によってトンネル酸化膜１１
を介してフローティングゲート１２に注入されることに
より、プログラムが行われる。
【００１０】消去動作は、フローティングゲート１２の
電子を放電させ、メモリセルＭＣのしきい値電圧を初期
Ｖｔｈの２Ｖ内外に低める動作である。即ち、選択ビッ
トラインＢ／Ｌをフローティングさせ、共通ソースライ
ンＣＳＬに１２〜１５Ｖを印加し、コントロールゲート
１４として用いられる選択ワードラインＷ／Ｌに−８Ｖ
を印加し、半導体基板１０に８Ｖを印加すると、フロー
ティングゲート１２とソース領域１５間の電圧差によっ
て１００Å程度のトンネル酸化膜１１を介したＦ−Ｎト
ンネルリング方式でフローティングゲート１２内の電子
がソース領域１５へ放電されることにより、消去が行わ
れる。消去動作は多数のワードラインＷ／Ｌとビットラ
インＢ／Ｌを含む数百〜数千ビットを一つのブロックと
して進行する一括ブロック消去方式を採用する。
電子を放電させ、メモリセルＭＣのしきい値電圧を初期
Ｖｔｈの２Ｖ内外に低める動作である。即ち、選択ビッ
トラインＢ／Ｌをフローティングさせ、共通ソースライ
ンＣＳＬに１２〜１５Ｖを印加し、コントロールゲート
１４として用いられる選択ワードラインＷ／Ｌに−８Ｖ
を印加し、半導体基板１０に８Ｖを印加すると、フロー
ティングゲート１２とソース領域１５間の電圧差によっ
て１００Å程度のトンネル酸化膜１１を介したＦ−Ｎト
ンネルリング方式でフローティングゲート１２内の電子
がソース領域１５へ放電されることにより、消去が行わ
れる。消去動作は多数のワードラインＷ／Ｌとビットラ
インＢ／Ｌを含む数百〜数千ビットを一つのブロックと
して進行する一括ブロック消去方式を採用する。
【００１１】読出動作は、選択ビットラインＢ／Ｌに１
Ｖ内外の電圧を印加し、ワードラインＷ／Ｌに４〜５Ｖ
を印加して、消去及びプログラムセルを介した電流経路
の発生有無を感知する。
Ｖ内外の電圧を印加し、ワードラインＷ／Ｌに４〜５Ｖ
を印加して、消去及びプログラムセルを介した電流経路
の発生有無を感知する。
【００１２】このような構造を有するＮＯＲ型フラッシ
ュメモリセルにおける問題点は、過消去(overerase)に
よる外乱(disturbance)現象である。過消去とは、正常
的な消去セルのしきい値電圧が２Ｖであるが、単位セル
の工程上の欠陥、トンネル酸化膜の劣化現象及びトンネ
ルエッジ酸化(tunnel edge oxidation)などの原因によ
ってトンネリング電界が変化し、特定セルの消去しきい
値電圧が０Ｖ以下に低くなる現象をいう。
ュメモリセルにおける問題点は、過消去(overerase)に
よる外乱(disturbance)現象である。過消去とは、正常
的な消去セルのしきい値電圧が２Ｖであるが、単位セル
の工程上の欠陥、トンネル酸化膜の劣化現象及びトンネ
ルエッジ酸化(tunnel edge oxidation)などの原因によ
ってトンネリング電界が変化し、特定セルの消去しきい
値電圧が０Ｖ以下に低くなる現象をいう。
【００１３】通常、プログラム動作時に、６Ｖのプログ
ラム電圧が印加された選択ビットラインと１２Ｖが印加
された選択ワードラインに連結された選択セルのみを介
した電流発生によって、選択セルがプログラムされなけ
ればならない。しかし、０Ｖが印加された非選択ワード
ラインに過消去セルがある場合には、０Ｖ以下のしきい
値電圧によってビットライン電圧が非選択セルを介して
放電されることにより、選択セルを介した電流量が減少
する。
ラム電圧が印加された選択ビットラインと１２Ｖが印加
された選択ワードラインに連結された選択セルのみを介
した電流発生によって、選択セルがプログラムされなけ
ればならない。しかし、０Ｖが印加された非選択ワード
ラインに過消去セルがある場合には、０Ｖ以下のしきい
値電圧によってビットライン電圧が非選択セルを介して
放電されることにより、選択セルを介した電流量が減少
する。
【００１４】これにより、プログラムに必要な熱電子の
発生が抑えられ、選択セルがプログラミングされないと
いう問題が発生する。また、読出動作時にも、非選択過
消去されたセルを介した非正常的な電流経路によって選
択セルがプログラム状態の時にも、過消去されたセルを
介した電流流れが前記選択セルを消去状態と誤読する問
題が発生する。
発生が抑えられ、選択セルがプログラミングされないと
いう問題が発生する。また、読出動作時にも、非選択過
消去されたセルを介した非正常的な電流経路によって選
択セルがプログラム状態の時にも、過消去されたセルを
介した電流流れが前記選択セルを消去状態と誤読する問
題が発生する。
【００１５】このようにセルが過消去されることを防止
するために、従来のフラッシュメモリセルでは、初期セ
ルのしきい値電圧をある程度一致させるために、プリプ
ログラム(pre-program)を実施し、消去が完了した後も
過消去されたセルを無くすために、ソフトプログラム過
程のポストプログラム(post-program)を実施することに
より、過消去されたセルを除去する。
するために、従来のフラッシュメモリセルでは、初期セ
ルのしきい値電圧をある程度一致させるために、プリプ
ログラム(pre-program)を実施し、消去が完了した後も
過消去されたセルを無くすために、ソフトプログラム過
程のポストプログラム(post-program)を実施することに
より、過消去されたセルを除去する。
【００１６】しかし、このような方式は、消去及び消去
検証のアルゴリズムの他に、図３に示すようにプログラ
ム状態が検証されるまで続くプリプログラム（段階Ｓ３
１）及びプリプログラム検証（段階Ｓ３２）と、過消去
されたセルが無くなるまで実施されるポストプログラム
（段階Ｓ３５）及びポストプログラム検証（段階Ｓ３
６）がさらに実施されることにより、セル消去動作にお
ける時間的効率性を低下させる。
検証のアルゴリズムの他に、図３に示すようにプログラ
ム状態が検証されるまで続くプリプログラム（段階Ｓ３
１）及びプリプログラム検証（段階Ｓ３２）と、過消去
されたセルが無くなるまで実施されるポストプログラム
（段階Ｓ３５）及びポストプログラム検証（段階Ｓ３
６）がさらに実施されることにより、セル消去動作にお
ける時間的効率性を低下させる。
【００１７】また、フラッシュセルの消去段階（段階Ｓ
３３）時に使用されるＦ−Ｎトンネリング方式では、殆
ど電流が流れないため実際消耗される電力は大きくない
が、プリプログラム（段階Ｓ３１）では単一セル当たり
約２００μＡ以上が流れ、ポストプログラム（段階Ｓ３
５）ではビットラインＢ／Ｌ当たり２００μＡ以上が流
れることにより、実際消耗される電力は、消去（段階Ｓ
３３）時ではなく、過消去防止のためにアルゴリズム
（段階Ｓ３１及びＳ３５）内で増加する。
３３）時に使用されるＦ−Ｎトンネリング方式では、殆
ど電流が流れないため実際消耗される電力は大きくない
が、プリプログラム（段階Ｓ３１）では単一セル当たり
約２００μＡ以上が流れ、ポストプログラム（段階Ｓ３
５）ではビットラインＢ／Ｌ当たり２００μＡ以上が流
れることにより、実際消耗される電力は、消去（段階Ｓ
３３）時ではなく、過消去防止のためにアルゴリズム
（段階Ｓ３１及びＳ３５）内で増加する。
【００１８】しかも、従来の消去アルゴリズムでは、ポ
ストプログラムのための周辺回路がさらに必要であり、
消去動作の時に、ネガティブチャージポンプ回路だけで
なく、ポジティブチャージポンプ回路を同時に駆動させ
なければならないので、内部クロックによって駆動され
る周辺回路ブロックで付加的な電流が発生し、電流の損
失を加重させることになる。
ストプログラムのための周辺回路がさらに必要であり、
消去動作の時に、ネガティブチャージポンプ回路だけで
なく、ポジティブチャージポンプ回路を同時に駆動させ
なければならないので、内部クロックによって駆動され
る周辺回路ブロックで付加的な電流が発生し、電流の損
失を加重させることになる。
【００１９】
【発明が解決しようとする課題】従って、本発明は、か
かる問題点を解決するためのもので、その目的は、フラ
ッシュメモリセルアレイ内でドレイン領域に接続される
ビットラインと接地端子との間に所定の容量のキャパシ
タを連結し、セルの消去動作時にドレイン領域と半導体
基板間のダイオード逆バイアス状態で発生するホットキ
ャリアの増加を加速化させてセルの過消去または未消去
問題を解決することにより、セル消去動作における時間
及び電力の消費を減らすことにある。
かる問題点を解決するためのもので、その目的は、フラ
ッシュメモリセルアレイ内でドレイン領域に接続される
ビットラインと接地端子との間に所定の容量のキャパシ
タを連結し、セルの消去動作時にドレイン領域と半導体
基板間のダイオード逆バイアス状態で発生するホットキ
ャリアの増加を加速化させてセルの過消去または未消去
問題を解決することにより、セル消去動作における時間
及び電力の消費を減らすことにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、多数のワードラインと多数のビットライ
ンとの間に多数のメモリセルがそれぞれ接続されてなる
メモリセルアレイと、前記各ビットラインに接続される
多数のスイッチング手段と、前記多数のスイッチング手
段と接地との間に接続されるキャパシタとからなる。
に、本発明は、多数のワードラインと多数のビットライ
ンとの間に多数のメモリセルがそれぞれ接続されてなる
メモリセルアレイと、前記各ビットラインに接続される
多数のスイッチング手段と、前記多数のスイッチング手
段と接地との間に接続されるキャパシタとからなる。
【００２１】また、多数のワードラインと多数のビット
ラインとの間に多数のメモリセルがそれぞれ接続されて
なるメモリセルアレイを有するメモリ素子において、前
記メモリセルの消去動作時に過消去及び未消去が防止さ
れるように、前記多数のビットラインと接地との間にキ
ャパシタが接続されたことを特徴とする。
ラインとの間に多数のメモリセルがそれぞれ接続されて
なるメモリセルアレイを有するメモリ素子において、前
記メモリセルの消去動作時に過消去及び未消去が防止さ
れるように、前記多数のビットラインと接地との間にキ
ャパシタが接続されたことを特徴とする。
【００２２】また、半導体基板上に積層されたフローテ
ィングゲート及びコントロールゲート、フローティング
ゲート両側部の半導体基板に形成されたソース及びドレ
インからなるフラッシュメモリセルの消去方法におい
て、前記コントロールゲート、ソース及びドレイン、半
導体基板にそれぞれ消去バイアス電圧が印加され、前記
フローティングゲートに注入された電子が前記半導体基
板を介して放電されるにつれて消去動作が行われるが、
前記ドレインと接地との間のキャパシタンスによる電流
の増加によって前記半導体基板からホットキャリアが生
成され、生成されたホットキャリアが前記フローティン
グゲートに注入されることにより、過消去及び未消去が
防止されるようにすることを特徴とする。
ィングゲート及びコントロールゲート、フローティング
ゲート両側部の半導体基板に形成されたソース及びドレ
インからなるフラッシュメモリセルの消去方法におい
て、前記コントロールゲート、ソース及びドレイン、半
導体基板にそれぞれ消去バイアス電圧が印加され、前記
フローティングゲートに注入された電子が前記半導体基
板を介して放電されるにつれて消去動作が行われるが、
前記ドレインと接地との間のキャパシタンスによる電流
の増加によって前記半導体基板からホットキャリアが生
成され、生成されたホットキャリアが前記フローティン
グゲートに注入されることにより、過消去及び未消去が
防止されるようにすることを特徴とする。
【００２３】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を詳細に説明する。
好適な実施例を詳細に説明する。
【００２４】図４は本発明の一実施例によるフラッシュ
メモリ素子を説明するためのフラッシュメモリセルアレ
イの等価回路図である。図５は図４の単位セルＭＣを示
す垂直断面図、図６は図４のキャパシタの垂直断面図で
ある。
メモリ素子を説明するためのフラッシュメモリセルアレ
イの等価回路図である。図５は図４の単位セルＭＣを示
す垂直断面図、図６は図４のキャパシタの垂直断面図で
ある。
【００２５】図４を参照すると、本発明のフラッシュメ
モリセルアレイは、互いに直交するように構成された多
数のワードラインＷ／Ｌ及び多数のビットラインＢ／Ｌ
と、前記多数のワードラインＷ／Ｌと多数のビットライ
ンＢ／Ｌとの間に接続される多数のメモリセルＭＣと、
それぞれのビットラインＢ／Ｌに接続される多数のスイ
ッチング手段４０と、前記多数のスイッチング手段４０
と接地Ｖｓｓとの間に接続されるキャパシタ４１とから
なる。また、それぞれのメモリセルＭＣのソース領域と
接続される共通ソースラインＣＳＬを含む。
モリセルアレイは、互いに直交するように構成された多
数のワードラインＷ／Ｌ及び多数のビットラインＢ／Ｌ
と、前記多数のワードラインＷ／Ｌと多数のビットライ
ンＢ／Ｌとの間に接続される多数のメモリセルＭＣと、
それぞれのビットラインＢ／Ｌに接続される多数のスイ
ッチング手段４０と、前記多数のスイッチング手段４０
と接地Ｖｓｓとの間に接続されるキャパシタ４１とから
なる。また、それぞれのメモリセルＭＣのソース領域と
接続される共通ソースラインＣＳＬを含む。
【００２６】前記メモリセルＭＣは、図５に示すよう
に、半導体基板５０上に形成されるトンネル酸化膜５
１、情報格納のためのフローティングゲート５２、情報
のプログラム及び消去のためのコントロールゲート５
４、前記フローティングゲート５２と前記コントロール
ゲート５４との間に形成される層間誘電膜５３、前記共
通ソースラインＣＳＬに連結されるソース領域５５、及
び前記ビットラインＢ／Ｌに連結されるドレイン領域５
６からなるスタック構造型セルであり、或いは前記ワー
ドラインＷ／Ｌを選択するための選択ゲートと、前記ワ
ードラインＷ／Ｌに接続され、情報のプログラム及び消
去のためのコントロールゲートと、情報格納のためのフ
ローティングゲートとからなるゲート（図示せず）、前
記ソースラインＣＳＬに連結されるソース領域、及び前
記ビットラインＢ／Ｌに連結されるドレイン領域からな
るスプリット構造型セルである。
に、半導体基板５０上に形成されるトンネル酸化膜５
１、情報格納のためのフローティングゲート５２、情報
のプログラム及び消去のためのコントロールゲート５
４、前記フローティングゲート５２と前記コントロール
ゲート５４との間に形成される層間誘電膜５３、前記共
通ソースラインＣＳＬに連結されるソース領域５５、及
び前記ビットラインＢ／Ｌに連結されるドレイン領域５
６からなるスタック構造型セルであり、或いは前記ワー
ドラインＷ／Ｌを選択するための選択ゲートと、前記ワ
ードラインＷ／Ｌに接続され、情報のプログラム及び消
去のためのコントロールゲートと、情報格納のためのフ
ローティングゲートとからなるゲート（図示せず）、前
記ソースラインＣＳＬに連結されるソース領域、及び前
記ビットラインＢ／Ｌに連結されるドレイン領域からな
るスプリット構造型セルである。
【００２７】前記スイッチング手段４０は、バルク側の
８Ｖの高電圧がキャパシタ４１へ伝達されなければなら
ないので、一般的なＰＭＯＳトランジスタからなるスイ
ッチング素子が用いられるか、或いは半導体素子のうち
スイッチング可能なスイッチング素子が用いられること
ができる。
８Ｖの高電圧がキャパシタ４１へ伝達されなければなら
ないので、一般的なＰＭＯＳトランジスタからなるスイ
ッチング素子が用いられるか、或いは半導体素子のうち
スイッチング可能なスイッチング素子が用いられること
ができる。
【００２８】前記スイッチング素子は、電源端子Ｖｃ
ｃ、接地端子Ｖｓｓ及び外部の駆動回路の出力端子のい
ずれか一つに接続され、或いは所定のスイッチによって
交互に接続され、前記端子からの出力信号（消去信号）
に基づいて駆動される。即ち、前記スイッチング手段４
０は、前記出力信号によって制御され、前記ビットライ
ンＢ／Ｌと前記キャパシタ４１との連結を短絡または開
放(open)させる作用をする。
ｃ、接地端子Ｖｓｓ及び外部の駆動回路の出力端子のい
ずれか一つに接続され、或いは所定のスイッチによって
交互に接続され、前記端子からの出力信号（消去信号）
に基づいて駆動される。即ち、前記スイッチング手段４
０は、前記出力信号によって制御され、前記ビットライ
ンＢ／Ｌと前記キャパシタ４１との連結を短絡または開
放(open)させる作用をする。
【００２９】前記キャパシタ４１は、一般的なキャパシ
タ素子をセルアレイに追加形成して使用するか、或いは
フラッシュメモリセルのアレイ面積を減らすためにメモ
リセルＭＣとして用いられていないダミーセルを用いて
形成することもできる。前記キャパシタ４１をさらにセ
ルアレイに形成する場合、前記キャパシタ４１は前記単
位セルＭＣと同一の工程によって形成される。
タ素子をセルアレイに追加形成して使用するか、或いは
フラッシュメモリセルのアレイ面積を減らすためにメモ
リセルＭＣとして用いられていないダミーセルを用いて
形成することもできる。前記キャパシタ４１をさらにセ
ルアレイに形成する場合、前記キャパシタ４１は前記単
位セルＭＣと同一の工程によって形成される。
【００３０】例えば、図６に示すように、キャパシタ４
１の形成は、半導体基板６０上にトンネル酸化膜６１を
形成した後、その上部にフローティングゲート６２（第
２電極）、層間誘電体膜６３及びコントロールゲート６
４（第１電極）からなる積層型ゲートを形成することに
よりなされる。
１の形成は、半導体基板６０上にトンネル酸化膜６１を
形成した後、その上部にフローティングゲート６２（第
２電極）、層間誘電体膜６３及びコントロールゲート６
４（第１電極）からなる積層型ゲートを形成することに
よりなされる。
【００３１】このようにキャパシタ４１を実現するため
の積層型ゲートは、単位セルＭＣを形成するための製造
工程と同一の製造工程で同時に形成されるが、前記フロ
ーティングゲート６２は接地Ｖｓｓに接続されて接地状
態に維持され、前記コントロールゲート６４及び半導体
基板６０はビットラインＢ／Ｌに連結され、前記トンネ
ル酸化膜６１と前記層間誘電膜６３は並列に連結され、
キャパシタ構造を形成する。
の積層型ゲートは、単位セルＭＣを形成するための製造
工程と同一の製造工程で同時に形成されるが、前記フロ
ーティングゲート６２は接地Ｖｓｓに接続されて接地状
態に維持され、前記コントロールゲート６４及び半導体
基板６０はビットラインＢ／Ｌに連結され、前記トンネ
ル酸化膜６１と前記層間誘電膜６３は並列に連結され、
キャパシタ構造を形成する。
【００３２】次に、このように構成された本発明のフラ
ッシュメモリセルアレイにおける消去動作を図７及び図
８に基づいて詳細に説明する。
ッシュメモリセルアレイにおける消去動作を図７及び図
８に基づいて詳細に説明する。
【００３３】図７を参照すると、従来の消去動作がプリ
プログラム及びプリプログラム検証、消去及び消去検
証、並びにポストプログラム及びポストプログラム検証
段階からなるのに反し、本発明のフラッシュメモリセル
の消去動作は、消去（段階Ｓ６１）及び消去検証（段階
Ｓ６２）段階のみからなる。
プログラム及びプリプログラム検証、消去及び消去検
証、並びにポストプログラム及びポストプログラム検証
段階からなるのに反し、本発明のフラッシュメモリセル
の消去動作は、消去（段階Ｓ６１）及び消去検証（段階
Ｓ６２）段階のみからなる。
【００３４】これは、本発明のフラッシュメモリセルア
レイを構成する単位セルＭＣのドレイン領域５６と接地
端子Ｖｓｓとの間に所定の大きさ（約２０ｆＦ）のキャ
パシタンスを有するキャパシタ４１を接続することによ
り、消去動作の際に発生する過消去を前もって防止する
ことにより、前記プリプログラム及びプリプログラム検
証、ポストプログラム及びポストプログラム検証が必要
でないからである。
レイを構成する単位セルＭＣのドレイン領域５６と接地
端子Ｖｓｓとの間に所定の大きさ（約２０ｆＦ）のキャ
パシタンスを有するキャパシタ４１を接続することによ
り、消去動作の際に発生する過消去を前もって防止する
ことにより、前記プリプログラム及びプリプログラム検
証、ポストプログラム及びポストプログラム検証が必要
でないからである。
【００３５】詳しくは、本願発明の単位セルＭＣは、図
５に示すように一般的な積層ゲートのスタック構造を取
っており、ソース領域５５にはソース電圧Ｖｓ、ドレイ
ン領域５６にはドレイン電圧Ｖｄ、コントロールゲート
５４にはゲート電圧Ｖｇ、半導体基板５０にはバルク電
圧Ｖｂが印加されると仮定する。
５に示すように一般的な積層ゲートのスタック構造を取
っており、ソース領域５５にはソース電圧Ｖｓ、ドレイ
ン領域５６にはドレイン電圧Ｖｄ、コントロールゲート
５４にはゲート電圧Ｖｇ、半導体基板５０にはバルク電
圧Ｖｂが印加されると仮定する。
【００３６】図８に示すように、時間Ｔ0〜Ｔ1区間にお
いて、スイッチング手段４０（ここではＰＭＯＳトラン
ジスタの場合）にはハイ信号が入力され、オフ状態を維
持する。これは、セルＭＣの読出動作時、キャパシタ４
１がＲＣ遅延をさせて読出動作を遅延させることによ
り、消去動作時間以外の時間にはビットラインＢ／Ｌと
キャパシタ４１との連結を遮断することにより、キャパ
シタ４１が消去動作以外の他の動作に影響を与えないよ
うにするためである。
いて、スイッチング手段４０（ここではＰＭＯＳトラン
ジスタの場合）にはハイ信号が入力され、オフ状態を維
持する。これは、セルＭＣの読出動作時、キャパシタ４
１がＲＣ遅延をさせて読出動作を遅延させることによ
り、消去動作時間以外の時間にはビットラインＢ／Ｌと
キャパシタ４１との連結を遮断することにより、キャパ
シタ４１が消去動作以外の他の動作に影響を与えないよ
うにするためである。
【００３７】一方、コントロールゲート５４にはワード
ラインＷ／Ｌを介して０Ｖのゲート電圧Ｖｇが印加さ
れ、半導体基板５０には０Ｖのバルク電圧Ｖｂが印加さ
れ、ソース及びドレイン領域（５５及び５６）は０Ｖま
たはフローティング状態を維持する。次に、ｔ1時間
に、スイッチング手段４０がターンオンすることによ
り、ビットラインＢ／Ｌ、キャパシタ４１及び接地端子
Ｖｓｓの間に電流パス経路が形成される。
ラインＷ／Ｌを介して０Ｖのゲート電圧Ｖｇが印加さ
れ、半導体基板５０には０Ｖのバルク電圧Ｖｂが印加さ
れ、ソース及びドレイン領域（５５及び５６）は０Ｖま
たはフローティング状態を維持する。次に、ｔ1時間
に、スイッチング手段４０がターンオンすることによ
り、ビットラインＢ／Ｌ、キャパシタ４１及び接地端子
Ｖｓｓの間に電流パス経路が形成される。
【００３８】時間Ｔ1〜Ｔ2区間、即ちこの区間は消去動
作を始めるための準備期間である。この区間では、ソー
ス及びドレイン領域（５５及び５６）は、フローティン
グ状態または０Ｖを維持し、半導体基板５０には８Ｖの
バルク電圧Ｖｂが印加されて、前記半導体基板５０の電
位はバルク電圧Ｖｂの電位に上昇し始める。
作を始めるための準備期間である。この区間では、ソー
ス及びドレイン領域（５５及び５６）は、フローティン
グ状態または０Ｖを維持し、半導体基板５０には８Ｖの
バルク電圧Ｖｂが印加されて、前記半導体基板５０の電
位はバルク電圧Ｖｂの電位に上昇し始める。
【００３９】前記半導体基板５０がバルク電圧Ｖｂだけ
上昇し始めると、半導体基板５０とソース領域５５との
間、半導体基板５０とドレイン領域５６との間に正バイ
アスがかかり、前記ソース領域５５及びドレイン領域５
６には半導体基板５０に印加されるバルク電圧Ｖｂが伝
達され、最小７.２Ｖ以上に上昇する（時間ｔ2）。
上昇し始めると、半導体基板５０とソース領域５５との
間、半導体基板５０とドレイン領域５６との間に正バイ
アスがかかり、前記ソース領域５５及びドレイン領域５
６には半導体基板５０に印加されるバルク電圧Ｖｂが伝
達され、最小７.２Ｖ以上に上昇する（時間ｔ2）。
【００４０】この状態で、ワードＷ／Ｌを介して−８Ｖ
程度の負バイアス電圧（消去バイアス電圧）のゲート電
圧Ｖｇがコントロールゲート５４に印加されると（時間
Ｔ2）、フローティングゲート５２とソース及びドレイ
ン領域（５５及び５６）または半導体基板５０との間の
電圧差によってトンネル酸化膜５１を介したＦ−Ｎトン
ネリング方式でフローティングゲート５２内の電子がソ
ース領域５５、ドレイン領域５６または半導体基板５０
へ放電されることにより、消去動作が始まる。
程度の負バイアス電圧（消去バイアス電圧）のゲート電
圧Ｖｇがコントロールゲート５４に印加されると（時間
Ｔ2）、フローティングゲート５２とソース及びドレイ
ン領域（５５及び５６）または半導体基板５０との間の
電圧差によってトンネル酸化膜５１を介したＦ−Ｎトン
ネリング方式でフローティングゲート５２内の電子がソ
ース領域５５、ドレイン領域５６または半導体基板５０
へ放電されることにより、消去動作が始まる。
【００４１】一方、ｔ1時間にビットラインＢ／Ｌ、キ
ャパシタ４１及び接地端子Ｖｓｓの間に電流パス経路が
形成されることにより、ドレイン領域５６の電位が少な
くとも７.２Ｖ以上に上昇すると、前記キャパシタ４１
はドレイン領域５６の電位がビットラインＢ／Ｌを介し
て伝達され、所定の電位に充電され始める。
ャパシタ４１及び接地端子Ｖｓｓの間に電流パス経路が
形成されることにより、ドレイン領域５６の電位が少な
くとも７.２Ｖ以上に上昇すると、前記キャパシタ４１
はドレイン領域５６の電位がビットラインＢ／Ｌを介し
て伝達され、所定の電位に充電され始める。
【００４２】時間Ｔ2〜Ｔ3区間、即ちこの区間は消去動
作が維持される区間である。この区間では、コントロー
ルゲート５４はワードラインＷ／Ｌを介して−８Ｖのゲ
ート電圧Ｖｇが引き続き印加されて、半導体基板５０に
は８Ｖのバルク電圧Ｖｂが引き続き印加され、ソース及
びドレイン領域（５５及び５６）は最小限７.２Ｖの電
位に維持されることにより、消去動作が引き続き行われ
る。
作が維持される区間である。この区間では、コントロー
ルゲート５４はワードラインＷ／Ｌを介して−８Ｖのゲ
ート電圧Ｖｇが引き続き印加されて、半導体基板５０に
は８Ｖのバルク電圧Ｖｂが引き続き印加され、ソース及
びドレイン領域（５５及び５６）は最小限７.２Ｖの電
位に維持されることにより、消去動作が引き続き行われ
る。
【００４３】次に、ワードラインＷ／Ｌを介して０Ｖの
ゲート電圧Ｖｇがコントロールゲート５４に印加される
と（時間Ｔ3）、コントロールゲート５４とソース及び
ドレイン領域（５５及び５６）または半導体基板５０と
の間の電圧差が大きく減少（１８Ｖから８Ｖに減少 ）
することにより、それ以上のＦ−Ｎトンネリングが生じ
なくて消去動作が完了する。
ゲート電圧Ｖｇがコントロールゲート５４に印加される
と（時間Ｔ3）、コントロールゲート５４とソース及び
ドレイン領域（５５及び５６）または半導体基板５０と
の間の電圧差が大きく減少（１８Ｖから８Ｖに減少 ）
することにより、それ以上のＦ−Ｎトンネリングが生じ
なくて消去動作が完了する。
【００４４】時間Ｔ３〜Ｔ４区間、即ちこの区間は消去
補償区間である。この区間では、消去動作が完了した後
（時間Ｔ3）、フローティングゲート５２の状態が過消
去または未消去（消去が完全に行われていない状態）さ
れた時、これを補償するための区間である。
補償区間である。この区間では、消去動作が完了した後
（時間Ｔ3）、フローティングゲート５２の状態が過消
去または未消去（消去が完全に行われていない状態）さ
れた時、これを補償するための区間である。
【００４５】例えば、前記消去動作によってセルのフロ
ーティングゲート５２が過消去されてホール量の多い正
（＋）の電圧状態になってしきい値電圧が低くなるか、
或いは前記消去動作によってセルのフローティングゲー
ト５２が未消去されて電子量の多い負（−）の電圧状態
になってしきい値電圧が高くなる場合に、これを補償す
るための区間である。
ーティングゲート５２が過消去されてホール量の多い正
（＋）の電圧状態になってしきい値電圧が低くなるか、
或いは前記消去動作によってセルのフローティングゲー
ト５２が未消去されて電子量の多い負（−）の電圧状態
になってしきい値電圧が高くなる場合に、これを補償す
るための区間である。
【００４６】次に、前記消去補償動作を詳細に説明す
る。前記消去動作が完了した後（時間Ｔ3）、半導体基
板５０に０Ｖのバルク電圧Ｖｂが印加されて前記半導体
基板５０の電位が０Ｖに下降する間（時間Ｔ4）、ソー
ス及びドレイン領域（５５及び５６）の電位は少なくと
も７.２Ｖを維持する（時間Ｔ4〜ｔ3区間）。
る。前記消去動作が完了した後（時間Ｔ3）、半導体基
板５０に０Ｖのバルク電圧Ｖｂが印加されて前記半導体
基板５０の電位が０Ｖに下降する間（時間Ｔ4）、ソー
ス及びドレイン領域（５５及び５６）の電位は少なくと
も７.２Ｖを維持する（時間Ｔ4〜ｔ3区間）。
【００４７】これにより、半導体基板５０とソース及び
ドレイン領域（５５及び５６）との間に逆バイアスがか
かり、半導体基板５０とソース領域５５との間、または
半導体基板５０とドレイン領域５６との間にアバランシ
ェ(avalanche)によってＢＴＢＴ(Band To Band Tunneli
ng)電流が発生することにより、チャネル領域にホット
キャリアが増加する。
ドレイン領域（５５及び５６）との間に逆バイアスがか
かり、半導体基板５０とソース領域５５との間、または
半導体基板５０とドレイン領域５６との間にアバランシ
ェ(avalanche)によってＢＴＢＴ(Band To Band Tunneli
ng)電流が発生することにより、チャネル領域にホット
キャリアが増加する。
【００４８】この際、発生するホットキャリアのうちフ
ローティングゲート５２が負（−）の電圧状態（消去し
きい値電圧より高い）であれば、ホールがフローティン
グゲート５２に注入され、フローティングゲート５２が
正（＋）の電圧状態（消去しきい値電圧より低い）であ
れば、電子がフローティングゲート５２に注入される。
ローティングゲート５２が負（−）の電圧状態（消去し
きい値電圧より高い）であれば、ホールがフローティン
グゲート５２に注入され、フローティングゲート５２が
正（＋）の電圧状態（消去しきい値電圧より低い）であ
れば、電子がフローティングゲート５２に注入される。
【００４９】即ち、フローティングゲート５２が未消去
されて多くの電子が存在するプログラム状態であれば、
ホットキャリアのうちホールが注入されてセルのしきい
値電圧を下降させ、フローティングゲート５２が過消去
されて多くのホールが存在する過消去状態であれば、ホ
ットキャリアのうち電子が注入されてセルのしきい値電
圧を上昇させる。
されて多くの電子が存在するプログラム状態であれば、
ホットキャリアのうちホールが注入されてセルのしきい
値電圧を下降させ、フローティングゲート５２が過消去
されて多くのホールが存在する過消去状態であれば、ホ
ットキャリアのうち電子が注入されてセルのしきい値電
圧を上昇させる。
【００５０】このような現象はキャパシタ４１によって
さらに加速化されるが、これは、前区間で予め充填され
たキャパシタ４１が逆バイアスによってドレイン領域５
６への放電を始めるにつれて、チャネル領域に十分な量
のホットキャリアが発生し得るように十分な電流を発生
させる役割をするからである。
さらに加速化されるが、これは、前区間で予め充填され
たキャパシタ４１が逆バイアスによってドレイン領域５
６への放電を始めるにつれて、チャネル領域に十分な量
のホットキャリアが発生し得るように十分な電流を発生
させる役割をするからである。
【００５１】また、消去動作が未完了してフローティン
グゲート５２がプログラム状態の場合には、トンネル酸
化膜５１に過電圧がかかる状態なので、この場合に発生
するＦ−Ｎトンネリングによってフローティングゲート
５２から通り抜ける電子の量に比べて、ＢＴＢＴによっ
てフローティングゲート５２へホールが注入される量が
非常に少ないので、セルの消去速度には殆ど影響を与え
ない。
グゲート５２がプログラム状態の場合には、トンネル酸
化膜５１に過電圧がかかる状態なので、この場合に発生
するＦ−Ｎトンネリングによってフローティングゲート
５２から通り抜ける電子の量に比べて、ＢＴＢＴによっ
てフローティングゲート５２へホールが注入される量が
非常に少ないので、セルの消去速度には殆ど影響を与え
ない。
【００５２】逆に、フローティングゲート５２が十分消
去されている状態では、Ｆ−Ｎトンネリングによってフ
ローティングゲート５２を通り抜ける電子の量が非常に
少ないので、後続のＢＴＢＴによって電子がフローティ
ングゲート５２に注入される量と、前記フローティング
５２を通り抜ける電子の量とが一致する地点でセルの消
去が停止し、過消去が行われなくなる。
去されている状態では、Ｆ−Ｎトンネリングによってフ
ローティングゲート５２を通り抜ける電子の量が非常に
少ないので、後続のＢＴＢＴによって電子がフローティ
ングゲート５２に注入される量と、前記フローティング
５２を通り抜ける電子の量とが一致する地点でセルの消
去が停止し、過消去が行われなくなる。
【００５３】次に、前述したように、セルのビットライ
ンＢ／Ｌと接地端子Ｖｓｓとの間に形成されるキャパシ
タの作用を図９に基づいて説明する。
ンＢ／Ｌと接地端子Ｖｓｓとの間に形成されるキャパシ
タの作用を図９に基づいて説明する。
【００５４】図９はセルの消去時間ｓｅｃに対するセル
のしきい値電圧Ｖの変化特性図である。セルのビットラ
インＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成
する場合（グラフ上には実線で表示）と、セルのビット
ラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形
成していない場合（グラフ上には点線で表示）とを比較
して示す。また、セルのドレイン領域をフローティング
させた場合（□）と、ドレイン領域にキャパシタを連結
させた場合（〇）とを比較して示す。
のしきい値電圧Ｖの変化特性図である。セルのビットラ
インＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形成
する場合（グラフ上には実線で表示）と、セルのビット
ラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパシタを形
成していない場合（グラフ上には点線で表示）とを比較
して示す。また、セルのドレイン領域をフローティング
させた場合（□）と、ドレイン領域にキャパシタを連結
させた場合（〇）とを比較して示す。
【００５５】ここで、セルの消去条件は、コントロール
ゲートに印加されるゲート電圧（Ｖｇ）を−８Ｖとし、
半導体基板に印加されるバルク電圧（Ｖｂ）を８Ｖと
し、消去パルスを２ｍｓとする。但し、前記キャパシタ
のキャパシタンスは２０ｆＦとする。
ゲートに印加されるゲート電圧（Ｖｇ）を−８Ｖとし、
半導体基板に印加されるバルク電圧（Ｖｂ）を８Ｖと
し、消去パルスを２ｍｓとする。但し、前記キャパシタ
のキャパシタンスは２０ｆＦとする。
【００５６】図９を参照すると、消去時間ｓｅｃが１０
０μｓ〜１ｓの間では、セルのビットラインＢ／Ｌと接
地端子Ｖｓｓとの間にキャパシタを形成する場合と、セ
ルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャ
パシタを形成しない場合とは、同一にセルのしきい値電
圧Ｖが約０.７Ｖまで下降することが分かる。
０μｓ〜１ｓの間では、セルのビットラインＢ／Ｌと接
地端子Ｖｓｓとの間にキャパシタを形成する場合と、セ
ルのビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャ
パシタを形成しない場合とは、同一にセルのしきい値電
圧Ｖが約０.７Ｖまで下降することが分かる。
【００５７】しかし、消去時間ｓｅｃが１ｓを経過する
時点から、セルのビットラインＢ／Ｌと接地端子Ｖｓｓ
との間にキャパシタを形成していない場合はセルのしき
い値電圧Ｖが０.７Ｖ以下に下降し、これに対し、セル
のビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパ
シタを形成する場合は、セルのしきい値電圧Ｖが０.７
Ｖに一定に維持されることが分かる。このような現象は
セルのドレイン領域をフローティングさせる場合とドレ
イン領域をキャパシタと連結させる場合においても同様
に現れる。
時点から、セルのビットラインＢ／Ｌと接地端子Ｖｓｓ
との間にキャパシタを形成していない場合はセルのしき
い値電圧Ｖが０.７Ｖ以下に下降し、これに対し、セル
のビットラインＢ／Ｌと接地端子Ｖｓｓとの間にキャパ
シタを形成する場合は、セルのしきい値電圧Ｖが０.７
Ｖに一定に維持されることが分かる。このような現象は
セルのドレイン領域をフローティングさせる場合とドレ
イン領域をキャパシタと連結させる場合においても同様
に現れる。
【００５８】従って、本発明は、従来のフラッシュメモ
リセルの消去分布を改善するために、セルのドレイン領
域に接続するビットラインと接地端子との間に、約２０
ｆＦ程度のキャパシタンスを有するキャパシタを連結さ
せて、セルの消去動作時、ドレイン領域と半導体基板間
のダイオード逆バイアス状態でホットキャリアの増加を
さらに加速化することにより、セルの過消去または未消
去を前もって防止するための自己収斂方式のソフトプロ
グラムを新しい方法として適用する。
リセルの消去分布を改善するために、セルのドレイン領
域に接続するビットラインと接地端子との間に、約２０
ｆＦ程度のキャパシタンスを有するキャパシタを連結さ
せて、セルの消去動作時、ドレイン領域と半導体基板間
のダイオード逆バイアス状態でホットキャリアの増加を
さらに加速化することにより、セルの過消去または未消
去を前もって防止するための自己収斂方式のソフトプロ
グラムを新しい方法として適用する。
【００５９】
【発明の効果】上述したように、本発明は、フラッシュ
セルアレイ内でドレイン領域に接続されるビットライン
と接地端子との間に所定の容量のキャパシタを連結し
て、セル消去動作の時、ドレイン領域と半導体基板間の
ダイオード逆バイアス状態で発生するホットキャリアの
増加を加速化させ、前記ホットキャリアによってセルの
過消去または未消去を防止することにより、別途のプリ
プログラム及び検証とポストプログラム及び検証の動作
なしで過消去問題を解決してセル消去動作における時間
及び電力の消費を減少させることができる。
セルアレイ内でドレイン領域に接続されるビットライン
と接地端子との間に所定の容量のキャパシタを連結し
て、セル消去動作の時、ドレイン領域と半導体基板間の
ダイオード逆バイアス状態で発生するホットキャリアの
増加を加速化させ、前記ホットキャリアによってセルの
過消去または未消去を防止することにより、別途のプリ
プログラム及び検証とポストプログラム及び検証の動作
なしで過消去問題を解決してセル消去動作における時間
及び電力の消費を減少させることができる。
【００６０】また、前記プリプログラム及び検証とポス
トプログラム及び検証の動作なしで過消去問題を解決す
ることにより、向後の低電圧フラッシュメモリ素子にお
いて速い検証で高い消去収率を確保することができる。
トプログラム及び検証の動作なしで過消去問題を解決す
ることにより、向後の低電圧フラッシュメモリ素子にお
いて速い検証で高い消去収率を確保することができる。
【００６１】また、本発明で提示されている自己収斂消
去概念は、今後の高性能、低い供給電圧及びマルチレベ
ルフラッシュメモリセルなどの重要技術に適用すること
ができ、セルの消去分布を改善することができ、低電圧
フラッシュメモリセルで高い消去収率を確保することが
できるため、マルチレベルフラッシュメモリセルなどに
広く活用することができる。
去概念は、今後の高性能、低い供給電圧及びマルチレベ
ルフラッシュメモリセルなどの重要技術に適用すること
ができ、セルの消去分布を改善することができ、低電圧
フラッシュメモリセルで高い消去収率を確保することが
できるため、マルチレベルフラッシュメモリセルなどに
広く活用することができる。
【図１】従来のフラッシュメモリセルアレイの等価回路
図である。
図である。
【図２】図１のメモリセルの垂直断面図である。
【図３】従来のフラッシュメモリセルの消去流れ図であ
る。
る。
【図４】本発明の一実施例に係るフラッシュメモリセル
アレイの等価回路図である。
アレイの等価回路図である。
【図５】図４に示すメモリセルの垂直断面図である。
【図６】図４に示すキャパシタの垂直断面図である。
【図７】図４に示すフラッシュメモリセルの消去流れ図
である。
である。
【図８】図７の消去流れ図によるメモリセル消去パルス
のタイミング図である。
のタイミング図である。
【図９】従来のフラッシュメモリセルと本発明のフラッ
シュメモリセルとの消去比較特性図である。
シュメモリセルとの消去比較特性図である。
１０、５０、６０ 半導体基板
１１、５１、６１ トンネル酸化膜
１２、５２、６２ フローティングゲート
１３、５３、６３ 層間誘電膜
１４、５４、６４ コントロールゲート
１５、５５ ソース領域
１６、５６ ドレイン領域
４０ スイッチング手段
４１ キャパシタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B025 AA01 AB01 AC01 AD08 AE05
AE06
5F083 EP02 EP23 EP77 ER15 ER16
ER19 ER22 ER30 GA05 GA17
LA12 LA18 PR43 PR52 ZA28
5F101 BA01 BB05 BC02 BD02 BD33
BE07 BH21
Claims (12)
- 【請求項１】 複数のワードラインと複数のビットライ
ンとの間に複数のメモリセルがそれぞれ接続されてなる
メモリセルアレイと、 前記各ビットラインに接続される複数のスイッチング手
段と、 前記複数のスイッチング手段と接地との間に接続される
キャパシタとからなることを特徴とするフラッシュメモ
リ素子。 - 【請求項２】 前記スイッチング手段は、ＰＭＯＳトラ
ンジスタまたはスイッチング可能な半導体素子からな
り、消去動作時にターンオンするように構成されること
を特徴とする請求項１記載のフラッシュメモリ素子。 - 【請求項３】 前記キャパシタの第１電極は前記メモリ
セルのコントロールゲートからなり、第２電極は前記メ
モリセルのフローティングゲートからなることを特徴と
する請求項１記載のフラッシュメモリ素子。 - 【請求項４】 前記キャパシタは２０ｆＦのキャパシタ
ンスを有することを特徴とする請求項３記載のフラッシ
ュメモリ素子。 - 【請求項５】 複数のワードラインと複数のビットライ
ンとの間に複数のメモリセルがそれぞれ接続されてなる
メモリセルアレイを有するフラッシュメモリ素子におい
て、 前記メモリセルの消去動作時に過消去及び未消去が防止
されるように、前記複数のビットラインと接地との間に
キャパシタが接続されたことを特徴とすることを特徴と
するフラッシュメモリ素子。 - 【請求項６】 前記複数のビットラインと接地との間に
接続され、消去信号によって駆動される複数のスイッチ
ング手段をさらに含むことを特徴とする請求項５記載の
フラッシュメモリ素子。 - 【請求項７】 前記スイッチング手段は、ＰＭＯＳトラ
ンジスタまたはスイッチング可能な半導体素子からな
り、消去動作時にターンオンするように構成されること
を特徴とする請求項６記載のフラッシュメモリ素子。 - 【請求項８】 前記キャパシタの第１電極は前記メモリ
セルのコントロールゲートからなり、第２電極は前記メ
モリセルのフローティングゲートからなることを特徴と
する請求項５記載のフラッシュメモリ素子。 - 【請求項９】 半導体基板上に積層されたフローティン
グゲート及びコントロールゲート、フローティングゲー
ト両側部の半導体基板に形成されたソース及びドレイン
からなるフラッシュメモリセルの消去方法において、 前記コントロールゲート、ソース及びドレイン、半導体
基板にそれぞれ消去バイアス電圧が印加され、前記フロ
ーティングゲートに注入された電子が前記半導体基板を
介して放電されることにより、消去動作が行われるが、
前記ドレインと接地との間のキャパシタンスによる電流
の増加によって前記半導体基板からホットキャリアが生
成され、生成されたホットキャリアが前記フローティン
グゲートに注入されることにより、過消去及び未消去が
防止されるようにすることを特徴とするフラッシュメモ
リ素子の消去方法。 - 【請求項１０】 前記キャパシタスは、第１電極が前記
メモリセルのコントロールゲートからなり、第２電極が
前記メモリセルのフローティングゲートからなるキャパ
シタによって提供されることを特徴とする請求項９記載
のフラッシュメモリ素子。 - 【請求項１１】 前記消去動作時、前記フローティング
ゲートが消去しきい値電圧より高ければ、前記ホットキ
ャリアのうち複数のホールが前記フローティングゲート
に注入されることを特徴とする請求項９記載のフラッシ
ュメモリ素子の消去方法。 - 【請求項１２】 前記消去動作時、前記フローティング
ゲートが消去しきい値電圧より低ければ、前記ホットキ
ャリアのうち複数の電子が前記フローティングゲートに
注入されることを特徴とする請求項９記載のフラッシュ
メモリ素子の消去方法。
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