KR100454143B1

KR100454143B1 - 플래쉬 메모리 소자 및 그 소거 방법

Info

Publication number: KR100454143B1
Application number: KR10-2001-0071715A
Authority: KR
Inventors: 주석진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-11-19
Filing date: 2001-11-19
Publication date: 2004-10-26
Also published as: JP2003157684A; KR20030041007A; US6504765B1; JP3856694B2; TW541527B

Abstract

본 발명은 플래쉬 메모리 소자 및 그 소거 방법에 관한 것으로, 플래쉬 셀 어레이 내에 드레인 영역과 접속되는 비트라인과 접지 사이에 소정 용량의 캐패시터를 연결하여 셀의 소거 동작시 드레인 영역과 반도체 기판 간의 다이오드 역바이어스 상태에서 발생하는 핫캐리어의 증가를 가속화시켜 상기 핫캐리어에 의해 셀의 과소거 또는 미소거를 방지하므로써 별도의 프리프로그램 및 검증과 포스트프로그램 및 검증 동작없이 과소거 문제를 해결하여 셀 소거 동작에서의 시간과 전력 소비를 감소시킬 수 있는 플래쉬 메모리 소자 및 그 소거 방법을 제시한다.

Description

플래쉬 메모리 소자 및 그 소거 방법{Flash memory device and method of erasing the same}

본 발명은 플래쉬 메모리 소자 및 그 소거 방법에 관한 것으로, 특히, 플래쉬 셀 어레이 내에 드레인 영역과 접속되는 비트라인과 접지 사이에 소정 용량의 캐패시터를 연결하여 셀의 소거 동작시 드레인 영역과 반도체 기판 간의 다이오드 역바이어스 상태에서 발생하는 핫캐리어의 증가를 가속화시켜 상기 핫캐리어에 의해 셀의 과소거 또는 미소거를 방지하므로써 별도의 프리프로그램 및 검증과 포스트프로그램 및 검증 동작없이 과소거 문제를 해결하여 셀 소거 동작에서의 시간과 전력 소비를 감소시킬 수 있는 플래쉬 메모리 소자 및 그 소거 방법에 관한 것이다.

반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지하는 비휘발성(nonvolatile)이면서 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분된다. 상기 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM) 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이러한 ROM 제품중에서 전기적 방법으로 데이터를 프로그램(program) 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래쉬 EEPROM은 플로팅 게이트와 콘트롤 게이트가 적층된 스택형 게이트 구조를 갖는다.

플래쉬 메모리 셀은 노트북(notebook), PDAs, 셀룰러 폰(cellular phone) 등의 이동형 전자소자(portable electronics)와 컴퓨터 BIOS 및 프린터(printer) 등에 널리 사용된다. 회로적 관점에서 살펴보면, 상기 플래쉬 메모리 셀은 n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 고집적화에 유리한 NAND형과 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 고속 동작에 유리한 NOR형으로 구분된다.

기본적인 NOR형 플래쉬 메모리 셀의 구조 및 그 동작 방식을 도 1 및 도 2를 통해 설명하면 다음과 같다. 도 1은 상기 NOR형 플래쉬 메모리 셀 어레이의 등가회로도이고, 도 2는 도 1에 도시된 단위 셀의 수직 단면도이다.

도 1를 참조하면, 서로 직교하도록 구성된 다수의 워드라인(W/L)과 다수의 비트라인(B/L) 간에 다수의 메모리 셀(MC)이 접속되고 각각의 메모리 셀(MC)의 소오스 영역은 공통 소오스라인(common source line; CSL)에 접속된다.

상기 메모리 셀(MC)의 구조를 도 2를 통해 살펴보면, 플로팅 게이트(12)와 반도체 기판(10) 사이에 100Å 정도의 두께로 터널 산화막(11)이 형성되고, 상기 플로팅 게이트(12)와 워드라인(W/L)으로 제공되는 콘트롤 게이트(14) 사이에 고유전율을 가지는 산화막/질화막/산화막(oxide/nitrid/oxide; ONO) 구조를 가진 층간 유전막(13)이 형성된다. 또한, 상기 적층 게이트에 셀프-얼라인되어 소오스 및 드레인 영역(15 및 16)이 형성된다.

상기의 NOR형 플래쉬 메모리 셀의 동작은 채널 열전자(channel hot elecrton; CHE) 주입 방식을 이용하여 프로그램(program)하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 소오스나 벌크 기판을 통해 소거(erase)한다.

먼저, 프로그램 동작은 플로팅 게이트(12)에 전자를 저장하여 셀(MC)의 문턱 전압(threshold voltage; Vth)을 초기 Vth 값인 2V 내외에서 7V 정도로 증가시키는 동작이다. 즉, 선택 비트라인(B/L)에 5 내지 7V, 콘트롤 게이트(14)로 사용되는 선택 워드라인(W/L)에 9 내지 12V를 인가하고 공통 소오스라인(CSL)및 반도체 기판(10)에 0V를 인가하면, 채널 열전자 중에서 일부가 게이트 전계에 의해 터널 산화막(11)을 통해 플로팅 게이트(12)에 주입됨으로써 프로그램이 이루어진다.

소거 동작은 플로팅 게이트(12)의 전자를 방전시켜 셀(MC)의 문턱 전압을 초기 Vth인 2V 내외로 낮추는 동작이다. 즉, 선택 비트라인(W/L)을 플로팅 시키고, 공통 소오스라인(CSL)에 12 내지 15V를 인가하며, 콘트롤 게이트(14)로 사용되는 선택 워드라인(W/L)에 -8V를 인가하고, 반도체 기판(10)에 8V를 인가하면, 플로팅게이트(12)와 소오스 영역(15) 사이의 전압 차에 의해 100Å 정도의 터널 산화막(11)을 통한 F-N 터널링 방식으로 플로팅 게이트(12) 내의 전자가 소오스 영역(15)으로 방전됨으로써 소거가 이루어진다. 소거 동작은 다수의 워드라인(W/L)과 비트라인(B/L)을 포함하는 수백 내지 수천 비트들을 하나의 블록으로 진행하는 일괄 블록 소거 방식을 채용한다.

독출 동작은 선택 비트라인(B/L)에 1V 내외의 전압을 인가하고 워드라인(W/L)에 4 내지 5V를 인가하여 소거 및 프로그램 셀을 통한 전류경로의 발생 유/무를 감지한다.

이러한 구조를 갖는 NOR형 플래쉬 메모리 셀에서 발생하는 문제점은 과소거(overerase)에 의하 외란(disturbance) 현상이다. 과소거란, 정상적인 소거 셀의 문턱전압이 2V 인데 반하여, 단위 셀의 공정상 결함, 터널 산화막의 열화 현상 및 터널 가장자리 산화(tunnel edge oxidation)등의 원인에 의해 터널링 전계가 변화하여 특정 셀의 소거 문턱 전압이 0V 이하로 낮아지는 현상을 말한다. 통상적으로, 프로그램 동작시 6V의 프로그램 전압이 인가된 선택 비트라인과 12V가 인가된 선택 워드라인에 연결되어진 선택 셀만을 통한 전류 발생에 의하여 선택 셀이 프로그램되어야 한다. 그러나, 0V가 인가된 비선택 워드라인에 과소거된 셀이 있을 경우에는 0V 이하의 문턱 전압으로 인하여 비트라인 전압이 비선택 셀을 통해 방전됨으로써 선택 셀을 통한 전류량이 감소된다. 이에 따라, 프로그램에 필요한 열전자의 발생이 억제되어 선택 셀이 프로그래밍되지 못하는 문제가 발생한다. 또한, 독출동작시에도, 비선택 과소거된 셀을 통한 비정상적인 전류경로로 인하여 선택셀이 프로그램 상태일 때에도 과소거된 셀을 통한 전류 흐름이 상기 선택 셀을 소거 상태로 오독하는 문제가 발생한다.

상기와 같이 셀이 과소거되는 것을 방지하기 위해 종래의 플래쉬 셀에서는 초기 셀의 문턱전압을 어느 정도 일치시키기 위해 프리프로그램(pre-program)을 실시하고, 소거가 완료된 후에도 과소거된 셀을 없애주기 위해 소프트 프로그램 과정인 포스트프로그램(post-program)을 실시해서 과소거된 셀을 제거해준다. 그러나, 이러한 방식은 소거 및 소거 검증의 알고리즘 외에 도 3에 도시된 바와 같이 프로그램 상태가 검증될 때까지 계속되는 프리프로그램(단계 S31) 및 프리프로그램 검증(단계 S32)과, 과소거된 셀이 없어질 때까지 실시되는 포스트프로그램(단계 S35) 및 포스트프로그램 검증(단계 S36)이 추가적으로 실시되므로써 셀 소거 동작에서의 시간적 효율성을 떨어뜨리게 된다. 또한, 플래쉬 셀의 소거(단계 S33)시 사용되는 F-N 터널링 방식에서는 거의 전류가 흐르지 않아 실제 소모되는 전력은 크지 않으나, 프리프로그램(단계 S31)에서는 단일 셀당 대략 200㎂ 이상이 흐르고, 포스트프로그램(단계 S35)에서는 비트라인(B/L)당 200㎂ 이상이 흐르므로써 실제 소모되는 전력은 소거(단계 S33)에서가 아니라 과소거 방지를 위한 알고리즘(S31 및 S35) 내에서 증가하게 된다. 게다가, 종래의 소거 알고리즘에서는 포스트프로그램을 위한 주변회로가 추가로 필요하고, 소거 동작시 네가티브 차지펌프회로(negative charge pump circuit)뿐만 아니라, 포지티브 차지펌프회로(positive charge pump circuit)를 동시에 구동시켜야 하므로써 내부 클럭에 의해 구동되는 주변 회로 블록에서 부가적인 전류가 발생하여 전력의 손실을 가중시키게 된다.

따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 플래쉬 셀 어레이 내에 드레인 영역과 접속되는 비트라인과 접지단자 사이에 소정 용량의 캐패시터를 연결하여 셀의 소거 동작시 드레인 영역과 반도체 기판 간의 다이오드 역바이어스 상태에서 발생하는 핫캐리어의 증가를 가속화시켜 셀의 과소거 또는 미소거를 해결하여 셀 소거 동작에서의 시간과 전력 소비를 줄이는데 그 목적이 있다.

도 1은 종래의 플래쉬 메모리 셀 어레이의 등가회로도.

도 2는 도 1에 도시된 메모리 셀의 수직 단면도.

도 3은 종래의 플래쉬 메모리 셀의 소거 흐름도.

도 4는 본 발명의 일 실시예에 따른 플래쉬 메모리 셀 어레이의 등가회로도.

도 5는 도 4에 도시된 메모리 셀의 수직 단면도.

도 6은 도 4에 도시된 캐패시터의 수직 단면도.

도 7은 도 4에 도시된 플래쉬 메모리 셀의 소거 흐름도.

도 8은 도 7에 도시된 소거 흐름도에 따른 메모리 셀 소거 펄스의 타이밍도.

도 9는 종래의 플래쉬 메모리 셀과 본 발명의 플래쉬 메모리 셀의 소거 비교 특성도.

<도면의 주요 부분에 대한 부호의 설명>

10, 50, 60 : 반도체 기판 11, 51, 61 : 터널 산화막

12, 52, 62 : 플로팅 게이트 13, 53, 63 : 층간 유전막

14, 54, 64 : 콘트롤 게이트 15, 55 : 소오스 영역

16, 56 : 드레인 영역 40 : 스위칭 수단

41 : 캐패시터

상술한 목적을 달성하기 위해 본 발명은 다수의 워드라인과 다수의 비트라인 간에 다수의 메모리 셀이 각각 접속되어 이루어지는 메모리 셀 어레이; 상기 각 비트라인에 접속되는 다수의 스위칭 수단; 및 상기 다수의 스위칭 수단 및 접지 간에 접속되는 캐패시터로 이루어진다.

또한, 다수의 워드라인과 다수의 비트라인 간에 다수의 메모리 셀이 각각 접속되어 이루어지는 메모리 셀 어레이를 갖는 메모리 소자에 있어서, 상기 메모리 셀의 소거 동작시 과소거 및 미소거가 방지되도록 하기 위해 상기 다수의 비트라인과 접지 사이에 캐패시터가 접속된 것을 특징으로 한다.

또한, 반도체 기판 상에 적층된 플로팅 게이트 및 콘트롤 게이트와, 플로팅 게이트 양측부의 반도체 기판에 형성된 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 소거 방법에 있어서, 상기 콘트롤 게이트, 소오스 및 드레인, 반도체 기판에 각각 소거 바이어스 전압이 인가되어 상기 플로팅 게이트에 주입된 전자가 상기 반도체 기판을 통해 방전됨에 따라 소거 동작이 이루어지되, 상기 드레인과 접지 간의 캐패시턴스에 의한 전류의 증가에 따라 상기 반도체 기판에서 핫 캐리어가 생성되고, 생성된 핫 캐리어가 상기 플로팅 게이트로 주입됨에 따라 과소거 및 미소거가 방지되도록 하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자를 설명하기 위해 도시한 플래쉬 메모리 셀 어레이의 등가회로도이고, 도 5는 도 4에 도시된 단위 셀(MC)을 도시한 수직 단면도이며, 도 6은 도 4에 도시된 캐패시터의 수직 단면도이다.

도 4를 참조하면, 본 발명의 플래쉬 메모리 셀 어레이는 서로 직교하도록 구성된 다수의 워드라인(W/L) 및 다수의 비트라인(B/L)과, 상기 다수의 워드라인(W/L)과 다수의 비트라인(B/L) 간에 접속되는 다수의 메모리 셀(MC)과, 각각의 비트라인(B/L)과 접속되는 다수의 스위칭수단(40)과, 상기 다수의 스위칭수단(40)과 접지(Vss) 간에 접속되는 캐패시터(41)로 이루어진다. 또한, 각각의 메모리 셀(MC)의 소오스 영역과 접속되는 공통 소오스라인(CSL)을 포함한다.

상기 메모리 셀(MC)은 도 5에 도시된 바와 같이, 반도체 기판(50) 상에 형성되는 터널 산화막(51), 정보 저장을 위한 플로팅 게이트(52), 정보의 프로그램 및 소거를 위한 콘트롤 게이트(54), 상기 플로팅 게이트(52)와 상기 콘트롤 게이트(54) 사이에 형성되는 층간 유전막(53), 상기 공통 소오스라인(CSL)과 연결되는 소오스 영역(55) 및 상기 비트라인(B/L)과 연결되는 드레인 영역(56)으로 이루어진 스택 구조형 셀이거나, 상기 워드라인(W/L)을 선택하기 위한 셀렉트 게이트, 상기 워드라인(W/L)과 접속되어 정보의 프로그램 및 소거를 위한 콘트롤 게이트 및 정보 저장을 위한 플로팅 게이트로 구성되는 게이트(도시되지 않음)와 상기 소오스라인(CSL)과 연결되는 소오스 영역 및 상기 비트라인(B/L)과 연결되는 드레인 영역으로 이루어진 스플리트 구조형 셀이다.

상기 스위칭 수단(40)은 벌크쪽의 8V인 높은 전압이 캐패시터(41)로 전달되어야 하므로, 일반적인 PMOS 트랜지스터로 구성되는 스위칭 소자가 사용되거나, 반도체 소자중 스위칭이 가능한 스위칭 소자가 사용될 수 있으며, 상기 스위칭 소자들은 전원 단자(Vcc), 접지 단자(Vss) 및 외부의 구동회로의 출력단자중 어느 하나와 접속되거나, 소정 스위치에 의해 교대로 접속되어 상기 단자들에서 출력되는 출력신호에 따라 구동된다. 즉, 상기 스위칭 수단(40)은 상기 출력신호에 의해 제어되어 상기 비트라인(B/L)과 상기 캐패시터(41)간의 연결을 단락(shot) 또는 개방(open)시키는 작용을 한다.

상기 캐패시터(41)는 일반적인 캐패시터 소자를 셀 어레이에 추가로 형성하여 사용하거나, 플래쉬 메모리 셀의 어레이 면적을 줄이기 위해 메모리 셀(MC)로 사용되지 않은 더미 셀(dummy cell)을 이용하여 형성할 수도 있다. 상기캐패시터(41)를 추가로 셀 어레이에 형성하는 경우 상기 캐패시터(41)는 상기 단위 셀(MC)과 동일한 공정을 통해 형성된다. 예를 들면, 도 6에 도시된 바와 같이 캐패시터(41)는 반도체 기판(60) 상에 터널 산화막(61)을 형성한 후, 그 상부에 플로팅 게이트(62), 층간 유전막(63) 및 콘트롤 게이트(64)로 이루어진 적층형 게이트를 형성하므로써 이루어진다.

이와 같이 캐패시터(41)를 구현하기 위한 적층형 게이트는 단위 셀(MC)을 형성하기 위한 제조 공정과 동일한 제조 공정으로 동시에 형성되는데, 상기 플로팅 게이트(62)는 접지(Vss)에 접속되어 접지상태로 유지되고, 상기 콘트롤 게이트(64) 및 반도체 기판(60)은 비트라인(B/L)과 연결되므로써 상기 터널 산화막(61)과 상기 층간 유전막(63)은 병렬로 연결되어 캐패시터 구조를 형성하게 된다.

상기와 같이 구성된 본 발명의 플래쉬 메모리 셀 어레이에 있어서의 소거 동작을 도 7 및 도 8을 통해 상세히 설명하면 다음과 같다.

도 7을 참조하면, 종래의 소거 동작이 프리프로그램 및 프리프로그램 검증, 소거 및 소거 검증 및 포스트프로그램 및 포스트프로그램 검증 단계로 이루어지는데 반해, 본 발명의 플래쉬 메모리 셀의 소거 동작은 소거(단계 S61) 및 소거 검증(단계 S62) 단계로만 이루어진다. 이는, 본 발명의 플래쉬 메모리 셀 어레이를 구성하는 단위 셀(MC)의 드레인 영역(56)과 접지단자(Vss) 사이에 소정 크기(약 20fF)의 정전용량(capacitance)을 가진 캐패시터(41)를 접속하므로써 소거 동작시 발생하는 과소거를 미연에 방지함에 따라 상기 프리프로그램 및 프리프로그램 검증및 포스트프로그램 및 포스트프로그램 검증이 필요하지 않기 때문이다.

상세히 하면, 본원 발명의 단위 셀(MC)이 도 5에 도시된 바와 같이 일반적인 적층 게이트의 스택 구조로 이루어지고, 소오스 영역(55)에는 소오스 전압(Vs),드레인 영역(56)에는 드레인 전압(Vd), 콘트롤 게이트(54)에는 게이트 전압(Vg), 반도체 기판(50)에는 벌크 전압(Vb)이 인가된다고 하자.

도 8에 도시된 바와 같이, T0 에서 T1 구간동안, 스위칭 수단(40)(여기서, PMOS일 경우)에는 하이(High) 신호가 입력되어 오프(off) 상태를 유지하게 된다. 이는, 셀(MC)의 독출 동작시 캐패시터(41)가 RC 지연을 시켜 독출동작을 지연시킴에 따라 소거 동작 시간외의 시간에는 비트라인(B/L)과 캐패시터(41)의 연결을 차단하므로써 캐패시터(41)로 하여금 소거 동작 이외의 다른 동작에 영향을 미치지 않도록 하기 위함이다. 한편, 콘트롤 게이트(54)에는 워드라인(W/L)을 통해 0V의 게이트 전압(Vg)이 인가되고, 반도체 기판(50)에는 0V의 벌크 전압(Vb)이 인가되며, 소오스 및 드레인 영역(55 및 56)은 0V 또는 플로팅 상태를 유지하게 된다. 이어서, t1 시간에 스위칭 수단(40)이 턴-온됨에 따라 비트라인(B/L), 캐패시터(41) 및 접지단자(Vss) 간에 전류 패스(pass)경로가 형성된다.

T1 에서 T2 구간동안, 이 구간은 소거 동작을 시작하기 위한 준비기간으로서 소오스 및 드레인 영역(55 및 56)은 플로팅 상태 또는 0V로 유지되고, 반도체 기판(50)에는 8V의 벌크 전압(Vb)이 인가되어 상기 반도체 기판(50)의 전위는 벌크 전압(Vb)의 전위로 상승하기 시작한다. 상기 반도체 기판(50)이 벌크 전압(Vb) 만큼 상승하기 시작하면, 반도체 기판(50)과 소오스 영역(55), 반도체 기판(50)과 드레인 영역(56) 간에 정바이어스가 걸려, 상기 소오스 영역(55) 및 드레인 영역(56)에는 반도체 기판(50)으로 인가되는 벌크 전압(Vb)이 전달되어 최소 7.2V 이상으로 상승하게 된다(t2). 이 상태에서, 워드라인(W/L)을 통해 -8V 정도의 음(-)의 바이어스 전압인 게이트 전압(Vg)이 콘트롤 게이트(54)로 인가되면(T2), 플로팅 게이트(52)와 소오스 및 드레인 영역(55 및 56) 또는 반도체 기판(50) 사이의 전압 차에 의해 터널 산화막(51)을 통한 F-N 터널링 방식으로 플로팅 게이트(52) 내의 전자가 소오스 영역(55), 드레인 영역(56) 또는 반도체 기판(50)으로 방전되므로써 소거 동작이 시작된다.

한편, t1 시간에 비트라인(B/L), 캐패시터(41) 및 접지단자(Vss) 간에 전류 패스(pass)경로가 형성됨에 따라, 드레인 영역(56)의 전위가 최소 7.2V 이상으로 상승하게 되면, 상기 캐패시터(41)는 드레인 영역(56)의 전위가 비트라인(B/L)을 통해 전달되어 소정 전위로 충전(charge)되기 시작한다.

T2 에서 T3 구간동안, 이 구간은 소거 동작이 유지되는 구간으로서, 콘트롤 게이트(54)는 워드라인(W/L)을 통해 -8V의 게이트 전압(Vg)이 계속적으로 인가되고, 반도체 기판(50)에는 8V의 벌크 전압(Vb)이 계속적으로 인가되어 소오스 및 드레인 영역(55 및 56)은 최소한 7.2V의 전위로 유지되므로써 소거 동작이 계속적으로 이루어진다. 이어서, 워드라인(W/L)을 통해 0V의 게이트 전압(Vg)이 콘트롤 게이트(54)에 인가되면(T3), 콘트롤 게이트(54)와 소오스 및 드레인 영역(55 및 56) 또는 반도체 기판(50) 사이의 전압 차가 크게 감소(18V에서 8V로 감소)하므로써 더 이상의 F-N 터널링이 일어나지 않아 소거 동작이 완료된다.

T3 에서 T4 구간동안, 이 구간은 소거 보상 구간으로서 소거 동작이 완료된 후(T3), 플로팅 게이트(52)의 상태가 과소거 또는 미소거(소거가 완전히 이루어지지 않은 상태)되었을 때 이를 보상하기 위한 구간이다. 예를 들면, 상기 소거 동작에 의해 셀의 플로팅 게이트(52)가 과소거되어 홀의 양이 많은 양(+)의 전압상태가 되어 문턱전압이 낮아지거나, 상기 소거 동작에 의해 셀의 플로팅 게이트(52)가 미소거되어 전자의 양이 많은 음(-)의 전압상태가 되어 문턱전압이 높아지는 경우에 이를 보상하기 위한 구간이다.

상기 소거 보상 동작을 상세히 설명하면 다음과 같다. 상기 소거 동작이 완료된 후(T3), 반도체 기판(50)에 0V의 벌크 전압(Vb)이 인가되어 상기 반도체 기판(50)의 전위가 0V로 하강하는 동안(T4), 소오스 및 드레인 영역(55 및 56)의 전위는 최소 7.2V를 유지하게 된다(T4 에서 t3 구간). 이로 인해, 반도체 기판(50)과 소오스 및 드레인 영역(55 및 56) 간에 역바이어스가 걸려 반도체 기판(50)과 소오스 영역(55) 또는 반도체 기판(50)과 드레인 영역(56) 간에 애벌런치(avalanche)에 의해 BTBT(Band To Band Tunnelling) 전류가 발생하므로써 채널 영역에 핫캐리어(hot carrier)가 증가하게 된다. 이때, 발생하는 핫캐리어중 플로팅 게이트(52)가 음(-)의 전압상태이면 홀이 플로팅 게이트(52)로 주입되고, 플로팅 게이트(52)가 양(+)의 전압상태이면 전자가 플로팅 게이트(52)로 주입된다. 즉, 플로팅 게이트(52)가 미소거되어 전자가 많이 존재하는 프로그램 상태이면 핫캐리어중 홀이 주입되어 셀의 문턱전압을 하강시키고, 플로팅 게이트(52)가 과소거되어 홀이 많이 존재하는 과소거 상태이면 핫캐리어중 전자가 주입되어 셀의 문턱전압을 상승시키게 된다. 이러한, 현상은 캐패시터(41)에 의해 더욱 가속화되는데, 이는 전(before) 구간에서 미리 충전된 캐패시터(41)가 역바이어스에 의해 드레인 영역(56)으로 방전을 시작함에 따라 채널영역에 충분한 양의 핫캐리어가 발생할 수 있도록 충분한 전류를 발생시키는 역할을 하기 때문이다.

또한, 소거 동작이 완료되지 않아 플로팅 게이트(52)가 프로그램 상태일 경우에는 터널 산화막(51)에 과전압이 걸리는 상태이므로, 이 경우에 발생되는 F-N 터널링에 의해 플로팅 게이트(52)로부터 빠져 나오는 전자의 양에 비해 BTBT에 의해 플로팅 게이트(52)로 홀이 주입되는 양이 아주 작으므로 셀의 소거 속도에는 거의 영향을 미치지 않는다. 반대로, 플로팅 게이트(52)가 충분히 소거되어 있는 상태에서는 F-N 터널링에 의해 플로팅 게이트(52)를 빠져 나오는 전자의 양이 아주 작으므로, 이 후에 이루어지는 BTBT에 의해 전자가 플로팅 게이트(52)로 주입되는 양과 상기 플로팅 게이트(52)를 빠져 나오는 전자의 양이 일치가 되는 지점에서 셀의 소거가 멈추게 되어 과소거가 이루어지지 않게 된다.

상기에서 설명한 바와 같이, 셀의 비트라인(B/L)과 접지단자(Vss) 사이에 형성되는 캐패시터의 작용을 도 9를 통해 설명하면 다음과 같다.

도 9는 셀의 소거 시간(sec)에 대한 셀의 문턱전압(V)의 변화 특성도로서, 셀의 비트라인(B/L)과 접지단자(Vss) 사이에 캐패시터를 형성하는 경우(그래프 상에는 실선으로 표시)와, 셀의 비트라인(B/l)과 접지단자(Vss) 사이에 캐패시터를 형성하지 않은 경우(그래프 상에는 점선으로 표시)를 비교하여 도시한다. 또한, 셀의 드레인 영역을 플로팅시켰을 경우( ■)와, 드레인 영역에 캐패시터를 연결시켰을 경우( ●)를 비교하여 도시한다.

여기서, 셀의 소거 조건은 콘트롤 게이트에 인가되는 게이트 전압(Vg)을 -8V로 하고, 반도체 기판에 인가되는 벌크 전압(Vb)을 8V로 하며, 소거 펄스를 2ms로 한다. 단, 상기 캐패시터의 정전용량은 20fF으로 한다.

도 9를 참조하면, 소거 시간(sec)이 100㎲ 에서 1s 동안에는 셀의 비트라인(B/L)과 접지단자(Vss) 사이에 캐패시터를 형성하는 경우와, 셀의 비트라인(B/l)과 접지단자(Vss) 사이에 캐패시터를 형성하지 않는 경우가 동일하게 셀 문턱 전압(V)이 약 0.7V까지 하강하는 것을 알 수 있다. 그러나, 소거 시간(sec)이 1s를 경과하는 시점부터 셀의 비트라인과 접지단자(Vss) 사이에 캐패시터를 형성하지 않은 경우에는 셀의 문턱 전압(V)이 0.7V 이하로 하강하는데 반해, 셀의 비트라인과 접지단자(Vss) 사이에 캐패시터를 형성하는 경우에는 셀의 문턱 전압(V)이 0.7V로 일정하게 유지되는 것을 알 수 있다. 이러한 현상은 셀의 드레인 영역을 플로팅 시키는 경우와 드레인 영역을 캐패시터와 연결시키는 경우에서도 동일하게 나타난다.

따라서, 본 발명은 종래의 플래쉬 메모리 셀의 소거 분포를 개선하기 위해, 셀의 드레인 영역과 접속되는 비트라인과 접지단자 사이에 대략 20fF 정도의 정전용량을 갖는 캐패시터를 연결시켜 셀의 소거 동작시 드레인 영역과 반도체 기판 간의 다이오드 역바이어스 상태에서 핫캐리어의 증가를 더욱 가속화하므로써 셀의 과소거 또는 미소거를 미리 방지하기 위한 자기 수렴 방식의 소프트 프로그램을 새로운 방법을 적용한다.

본 발명은 플래쉬 셀 어레이 내에 드레인 영역과 접속되는 비트라인과 접지단자 사이에 소정 용량의 캐패시터를 연결하여 셀의 소거 동작시 드레인 영역과 반도체 기판 간의 다이오드 역바이어스 상태에서 발생하는 핫캐리어의 증가를 가속화시켜 상기 핫캐리어에 의해 셀의 과소거 또는 미소거를 방지하므로써 별도의 프리프로그램 및 검증과 포스트프로그램 및 검증 동작없이 과소거 문제를 해결하여 셀 소거 동작에서의 시간과 전력 소비를 감소시킬 수 있다.

또한, 상기 프리프로그램 및 검증과 포스트프로그램 및 검증 동작없이 과소거 문제를 해결하므로써 향후 저전압 플래쉬 메모리 소자에서 빠른 검증으로 높은 소거 수율을 확보할 수 있다.

또한, 본 발명에서 제시되고 있는 자기 수렴 소거 개념은 향후 고성능, 낮은 공급 전압 및 멀티레벨 플래쉬 메모리 셀등의 중요 기술에 적용할 수 있고, 셀 소거 분포를 개선할 수 있으며, 저전압 플래쉬 메모리 셀에서 높은 소거 수율을 확보할 수 있어 멀티레벨 플래쉬 메모리 셀등에 널리 활용할 수 있다.

Claims

다수의 워드라인과 다수의 비트라인 간에 접속된 다수의 메모리 셀을 포함하는 메모리 셀 어레이;

다수의 상기 비트라인에 접속된 다수의 스위칭 소자; 및

다수의 상기 스위칭 소자 및 접지전원 간에 접속된 캐패시터를 포함하되,

독출 동작시에는 상기 스위칭 소자를 개방(open)시켜 상기 비트라인과 상기 캐패시터 간의 접속을 차단함으로써 상기 캐패시터에 의한 영향을 최소화하고, 소거 동작시에는 상기 스위칭 소자를 단락(shot)시켜 상기 비트라인과 상기 캐패시터의 일단을 전기적으로 접속시킴으로써 상기 메모리 셀의 드레인 영역과 반도체 기판 간의 다이오드 역바이어스 상태에서 핫캐리어를 증가시켜 상기 메모리 셀의 과소거 또는 미소거를 방지하는 플래쉬 메모리 소자.
제 1 항에 있어서,

상기 스위칭 소자는 PMOS 트랜지스터이거나, 스위칭이 가능한 반도체 소자들 중 어느 하나인 플래쉬 메모리 소자.
제 1 항에 있어서,

상기 캐패시터는, 상기 메모리 셀 어레이에 형성된 메모리 셀들 중 상기 메모리 셀로 사용되지 않는 더미(dummy)셀을 이용하여 형성하되, 제 1 전극은 상기 더미셀의 콘트롤 게이트로 이루어지고, 제 2 전극은 상기 더미셀의 플로팅 게이트로 이루어진 플래쉬 메모리 소자.
제 1 항에 있어서,

상기 캐패시터는 20fF의 정전용량을 갖는 플래쉬 메모리 소자.
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삭제
삭제
삭제
상기 제 1 항의 구성을 갖는 플래쉬 메모리 소자의 소거 방법에 있어서,

(a) 스위칭 소자를 단락시켜 비트라인과 캐패시터의 일단을 전기적으로 접속시키는 단계;

(b) 콘트롤 게이트에 제1 게이트 전압을 인가하고, 소오스 및 드레인에 소오스 및 드레인 전압을 인가하며, 반도체 기판에 제1 벌크 전압을 인가하여 소거 동작을 수행하는 단계;

(c) 상기 콘트롤 게이트에 상기 제1 게이트 전압보다 높은 제2 게이트 전압을 인가하여 소거 동작을 완료하는 단계; 및

(d) 상기 반도체 기판에 상기 제1 벌크 전압보다 낮은 제2 벌크 전압을 인가하여 상기 (b) 단계에서 과소거 또는 미소거된 메모리 셀을 보상하는 단계를 포함하는 플래쉬 메모리 소자의 소거 방법.
제 9 항에 있어서,

상기 캐패시터는, 상기 메모리 셀 어레이에 형성된 메모리 셀들 중 상기 메모리 셀로 사용되지 않는 더미셀을 이용하여 형성하되, 제 1 전극은 상기 더미셀의 콘트롤 게이트로 이루어지고, 제 2 전극은 상기 더미셀의 플로팅 게이트로 이루어진 플래쉬 메모리 소자의 소거 방법.
제 9 항에 있어서,

상기 (d) 단계에서는 플로팅 게이트가 소거 문턱전압보다 높으면 상기 드레인과 상기 반도체 기판 간에 BTBT(Band To Band Tunnelling)에 의해 생성된 핫캐리어 중 다수의 홀이 상기 플로팅 게이트로 주입되어 상기 (b) 단계를 통해 미소거된 셀을 보상하는 플래쉬 메모리 소자의 소거 방법.
제 9 항에 있어서,

상기 (d) 단계에서는 플로팅 게이트가 소거 문턱전압보다 낮으면 상기 드레인과 상기 반도체 기판 간에 BTBT에 의해 생성된 핫캐리어 중 다수의 전자가 상기 플로팅 게이트로 주입되어 상기 (b) 단계를 통해 과소거된 셀을 보상하는 플래쉬 메모리 소자의 소거 방법.