KR100858293B1

KR100858293B1 - Ｎａｎｄ 메모리 셀 어레이, 상기 ｎａｎｄ 메모리 셀어레이를 구비하는 ｎａｎｄ 플래시 메모리 및 ｎａｎｄ플래시 메모리의 데이터 처리방법

Info

Publication number: KR100858293B1
Application number: KR1020070098632A
Authority: KR
Inventors: 최웅림
Original assignee: 최웅림
Priority date: 2007-10-01
Filing date: 2007-10-01
Publication date: 2008-09-11
Also published as: CN101809671A; US20100214845A1; TW200917260A; WO2009045004A1

Abstract

본 발명은 고에너지 전하주입 방식으로 프로그램이 가능한 NAND 메모리 셀 어레이, 상기 NAND 메모리 셀 어레이를 구비하는 NAND 플래시 메모리 및 상기 NAND 메모리 셀 어레이에 데이터를 기록하거나 기록된 데이터를 읽거나 기록된 데이터를 소거하는데 사용되는 NAND 플래시 메모리 데이터 처리방식을 개시한다. 상기 NAND 메모리 셀 어레이는 하나의 선택트랜지스터 및 적어도 두개의 저장트랜지스터를 구비하며, 벌크 및 게이트에 인가되는 전압을 제어하여 고에너지 전하주입 방식으로 프로그램 할 수 있다.

NAND 플래시, 메모리, 고에너지 전하주입

Description

ＮＡＮＤ 메모리 셀 어레이, 상기 ＮＡＮＤ 메모리 셀 어레이를 구비하는 ＮＡＮＤ 플래시 메모리 및 ＮＡＮＤ 플래시 메모리의 데이터 처리방법{NAND memory cell array, NAND flash memory including the memory cell array, and Methods for processing NAND flash memory data.}

본 발명은 플래시 메모리에 관한 것으로, 특히 저전류 저전압 저소비전력으로 프로그램 할 수 있는 NAND 메모리 셀 어레이 및 NAND 메모리 셀 데이터 처리 방법에 관한 것이다.

플래시(Flash) 메모리 아키텍처(Architecture)는 크게 비트라인(Bit Line)과 접지라인(Ground Line) 사이에 배치된 메모리 셀(Cell)들이 배치방식에 따라 NOR 플래시 메모리 및 NAND 플래시 메모리로 구별할 수 있다. NOR 플래시 메모리는 메모리 셀들이 비트선과 접지선 사이에 병렬로 배치되고 NAND 플래시 메모리는 직렬로 배치된다.

NOR 플래시 메모리의 경우, 메모리 셀을 프로그램(program) 할 때 즉 메모리 셀에 데이터를 저장할 때는 고에너지 전하주입(Hot Carrier Injection)방식을 이용하지만, 셀에 프로그램 된 내용을 소거(erase)할 때는 FN 터널링(Fowler-Nordheim Tunneling) 방식을 이용한다.

NOR형 메모리 셀에서 데이터를 저장하는데 사용되는 N형 저장트랜지스터는, 드레인, 소스, 플로팅(Floating)게이트, 제어게이트 및 벌크(Bulk)의 5단자로 표시할 수 있다. 고에너지 전하주입방식으로 상기와 같은 N형 저장트랜지스터들로 구성된 NOR형의 메모리 셀을 프로그램 할 때에는, 상기 N형 저장트랜지스터의 드레인에 4V(Volts)∼5V, 제어게이트에 9V 정도의 고전압을 인가하고 소스에는 접지전압(Ground Voltage)을 인가한다.

이 때 전자가 소스와 드레인 사이에 형성된 채널(Channel)을 따라 이동하게 되는데, 상기 전자들은 채널의 포화 영역(Saturation Region)에 존재하는 강한 전계(Electric field)로부터 높은 운동 에너지를 갖게 된다. 강한 전계로부터 높은 운동에너지를 얻은 고에너지 전자(Hot electron) 중의 일부는 상기 플로팅게이트와 상기 채널 영역사이에 있는 플로팅게이트 절연체(Dielectric)의 전위장벽을 관통하여 플로팅게이트로 주입된다. 플로팅게이트에 주입된 전자는 다른 외부적인 변화가 없는 한 절연체의 전위장벽에 의해 고립된다. 상기 플로팅게이트의 상부에 위치한 제어게이트에서 볼 때, 플로팅게이트에 고립된 전자는 N형 저장트랜지스터의 문턱전압(Threshold Voltage) 상승으로 이어지므로, 결국 상기 N형 저장트랜지스터는 프로그램 된 것이 된다.

FN 터널링 현상은 포울러(Fowller)와 노드하임(Nordheim)에 의해 밝혀진 물리적 현상으로, 절연체를 사이에 둔 2개의 전극(Electrode)에 높은 전압을 인가하여 상기 절연체에 높은 전계를 형성시킬 경우, 상기 절연체를 관통하는 터널 전류 가 전계에 대해 지수 함수적으로 증가하는 것을 말한다.

FN 터널링 현상을 이용하여 플로팅게이트에 고립된 전자를 소거하는 방식에는 제어게이트와 벌크에 고전압을 인가하는 방식과 제어게이트와 소스 또는 제어게이트와 드레인에 고전압을 인가하는 방식으로 구별할 수 있다.

제어게이트와 벌크에 고전압을 인가하는 방식은, 예를 들면, 제어게이트에 대략 -9V를 인가하고 벌크에 +8V 정도의 전압을 인가하는 방식인데, 인가된 전압에 의해 플로팅게이트와 벌크사이에 존재하는 절연체에 강한 전계가 형성된다. 인가된 전압에 의해 플로팅게이트에 고립되어 있는 전자가 플로팅게이트와 접한 절연체 쪽으로 이동하고, 이동된 전자들은 상기 절연체에 형성된 강한 전계에 의해 벌크영역으로 터널링 된다. 플로팅게이트에 고립되어 있던 전자를 제거함으로서 제어게이트에서 본 N형 저장트랜지스터의 문턱전압은 하강하게 된다. 상술한 바와 같이 플로팅게이트에 고립된 전자의 소거는 프로그램의 반대 의미를 가진다.

상기 제어게이트와 벌크에 고전압을 인가하는 방식의 소거 동작 시, N형 셀 모스트랜지스터의 소스 또는 드레인 확산영역에는 바이어스 전압이 인가되지 않기 때문에, 플로팅게이트에 고립된 전자를 벌크로 소거할 때 고전압을 이용하더라도 N형 저장트랜지스터의 확산영역 면적이나 게이트 길이가 문제가 되지 않는다.

반면에, 제어게이트와 소스 또는 제어게이트와 드레인 사이에 높은 바이어스 전압을 인가하여 플로팅게이트에 고립된 전자를 소거하는 FN 터널링 방식의 경우에는, 소스 또는 드레인 확산 영역에 매우 높은 전압이 인가되어야 하므로 상기 확산영역의 크기가 커져야 하기 때문에 결국 메모리 셀 사이즈가 매우 커지는 단점이 있다.

종래의 선택트랜지스터를 구비한 셀은,

1. 하나의 선택트랜지스터와 하나의 저장트랜지스터를 구비하는 2-트랜지스터 셀,

2. 하나의 저장트랜지스터의 양 쪽에 2개의 선택트랜지스터를 구비하는 3-트랜지스터 셀,

3. 직렬 연결된 복수 개의 저장트랜지스터들의 양 끝 쪽에 2개의 선택트랜지스터를 구비하는 NAND 셀로 크게 구별할 수 있다.

상기와 같이 선택트랜지스터를 구비한 셀에서는 선택한 셀을 프로그램 또는 읽기 위해서는 반드시 프로그램 또는 읽기 전류가 선택트랜지스터를 통과하거나 선택트랜지스터 및 다른 셀을 하나 이상 통과하여 해당 셀에 접근해야 한다. 따라서 이러한 구조에서는 통과해야만 하는 소자들의 직렬저항 때문에 적어도 100

(Micro Ampere) 이상의 높은 전류가 흘러야 하는 고에너지 전하주입 프로그램 방식을 적용하기 어려웠다. 따라서 선택트랜지스터가 있는 셀 구조에서는 소모 전류가 거의 없는 제어게이트 및 소스 또는 제어게이트 및 드레인 사이에 고전압을 인가하는 FN 터널링 프로그램 방식을 사용하여 셀에 프로그램 하였다. 그러나 위에서 설명하였듯이 FN 터널링 방식의 프로그램을 위해서는 소스 또는 드레인 확산 영역에 14V 이상의 고전압이 인가되어야 하므로 셀 사이즈가 커지는 단점이 있었다. 반면에 고에너지 전하주입 방식에서는 드레인 단자에 5V 이하의 상대적으로 매우 낮은 전압이 인가된다.

NAND 플래시 메모리는 적어도 16개 이상의 복수 개의 저장트랜지스터들을 직렬로 연결한 구조를 가진다. 따라서 복수 개의 직렬로 연결된 저장트랜지스터들 중 중간에 위치한 임의의 저장트랜지스터의 드레인 및 소스에 접근하기 위해서는 이웃하는 다른 저장트랜지스터들을 통해야만 한다. 이 때 이웃하는 저장트랜지스터를 패스 트랜지스터라고 한다. 따라서 상기와 같이 비트선과 접지선 사이에 직렬로 연결된 복수 개의 저장트랜지스터를 구비하는 NAND 셀을 고에너지 전하주입 방식으로 프로그램 하고자 하는 경우, 상기 비트선을 통하여 인가된 대략 5V 이상의 드레인 전압을 적어도 100

(Micro Ampere) 이상의 높은 전류와 함께 프로그램 하고자 하는 셀까지 전달시켜야 한다. 이 때 직렬로 연결된 저장트랜지스터들의 턴 온 저항에 의한 전압 강하가 발생하므로 이를 막기 위해 패스 트랜지스터들의 게이트에 매우 높은 전압을 인가해야 된다. 그러나 이러한 높은 게이트 전압은 패스 트랜지스터의 전하 저장 상태를 변경시키는 디스터버 현상을 발생시키므로 어느 이상의 전압을 인가할 수 없다. 이러한 이유로 높은 전류와 전압을 직렬로 연결된 복수 개의 다른 저장트랜지스터들을 통과시켜야 하는 고에너지 전하주입 방식은 종래의 NAND 셀 구조와 종래의 프로그램 방식에서는 사용하기 어려웠다. 따라서 NAND 플래시 메모리의 경우 프로그램 및 소거를 FN 터널링 방식으로만 할 수 밖에 없었다.

이러한 NAND 플래시 메모리와 NOR 플래시 메모리의 또 다른 큰 차이 점 중의 하나는 동작 전압의 크기이다. NOR 플래시는 보통 최대 전압 신호의 크기가 10V 정도이지만 NAND 플래시의 최대 동작 신호의 크기는 20V 정도로 매우 높다. 집적회로의 동작 전압이 크면 그만큼 회로의 면적이 증가하고 이는 다시 칩 면적의 증가를 가져온다. 특히 프로그램 동작 시의 전압과 전류의 크기가 클수록 셀 트랜지스터의 길이와 폭 및 셀 사이의 공간의 크기가 커지므로 셀 사이즈가 커지게 되며, 셀의 축소성(Scale-ability)도 나빠지게 된다. NAND 플래시는 FN 터널링 방식으로 프로그램 하므로 동작 전류는 작지만 동작 전압이 너무 높은 것이 단점이고, 반면에 고에너지 주입 방식을 사용하는 NOR 플래시는 동작 전압은 낮은 반면에 동작 전류가 너무 높은 것이 단점이다. 따라서 NAND 플래시 메모리에 저전압 저전류 고에너지 주입 방식을 적용한다면 이상적인 플래시 메모리가 될 것이다.

본 발명이 이루고자 하는 기술적 과제는, 고에너지 전하주입 방식으로 프로그램이 가능한 NAND 메모리 셀 어레이를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 고에너지 전하주입 방식으로 프로그램이 가능한 NAND 플래시 메모리를 제공하는데 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는, NAND 플래시 메모리 셀에 데이터를 기록하거나 기록된 데이터를 읽거나 소거하는 NAND 플래시 메모리 데이터 처리방식을 제공하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명의 일실시예에 따른 NAND 메모리 셀 어레이는, 선택트랜지스터 및 저장장치를 구비한다. 상기 선택트랜지스터는 일 단자에 비트라인이 연결되고 게이트 단자에 선택신호가 인가된다. 상기 저장장치는 해당 워드라인에 응답하여 동작하며 일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 소스라인에 연결된다. 특히 상기 저장장치는, 상기 선택트랜지스터의 다른 일 단자와 상기 소스라인 사이에 직렬로 연결된 적어도 2개의 저장트랜지스터를 구비하며, 상기 저장트랜지스터들은 게이트에 상기 워드라인이 연결되고 벌크(Bulk) 영역에는 데이터 기록(프로그램) 시에 벌크바이어스(Back Bias) 전압이 인가되며, 상기 게이트와 상기 벌크 사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비한다. (청구항 제1항)

상기 기술적 과제를 이루기 위한 본 발명의 다른 일실시예 따른 NAND 메모리 셀 어레이는, 비트라인과 소스라인사이에 직렬로 연결된 적어도 2개의 저장트랜지스터를 구비하는 저장장치를 구비한다. 2개의 저장트랜지스터를 구비할 경우 상기 저장장치는, 일 단자가 상기 비트라인에 연결되고 게이트에 제1워드신호가 인가된 제1저장트랜지스터 및 일 단자가 상기 제1저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결되며 게이트에 제2원드라인이 연결된 제2저장트랜지스터를 구비하고, 3개 이상의 저장트랜지스터를 구비할 경우의 상기 저장장치는, 일 단자가 비트라인에 연결되고 게이트에 제1워드라인이 연결된 제1저장트랜지스터; 일 단자가 상기 제(N-2, N은 3이거나 3보다 큰 정수)저장트랜지스터의 다른 일 단자에 연결되고 게이트에 제(N-1)워드신호가 인가되는 제(N-1)저장트랜지스터; 및 일 단자가 제(N-1)저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 소스라인에 연결되며 게이트에 제N워드신호가 인가되는 제N저장트랜지스터를 구비하며, 상기 모든 저장트랜지스터의 벌크(Bulk) 영역에는 데이터 기록(프로그 램) 시에 벌크바이어스(Back Bias) 전압이 인가되며, 상기 게이트와 상기 벌크 사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비한다. (청구항 제10항)

상기 다른 기술적 과제를 이루기 위한 본 발명의 일실시예에 따른 NAND 플래시 메모리는, 하나의 선택신호 및 적어도 2개의 워드라인에 응답하여 동작하며, 일 단자가 해당 비트라인에 연결되고 다른 일 단자가 소스라인에 연결된 NAND 메모리 셀 어레이를 복수개 구비하며, 상기 NAND 메모리 셀 어레이는, 일 단자가 상기 비트라인에 연결되고 게이트 단자에 상기 선택신호가 인가된 선택트랜지스터 및 적어도 2개의 워드라인에 응답하여 동작하며, 일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결된 저장장치를 구비하며, 상기 저장장치는, 게이트에 상기 해당 워드라인이 연결되고 벌크(Bulk) 영역에는 데이터 기록(프로그램) 시에 가변시킬 수 있는 벌크바이어스 전압이 인가되며, 상기 게이트와 상기 벌크 사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비하는 적어도 하나의 저장트랜지스터를 구비한다. (청구항 제16항)

상기 다른 기술적 과제를 이루기 위한 본 발명의 다른 일실시예에 따른 NAND 플래시 메모리는, 적어도 2개의 워드라인(Word Line)에 응답하여 동작하며, 일 단자가 해당 비트라인(Bit Line)에 연결되고 다른 일 단자가 소스라인(Source Line)에 연결된 NAND 메모리 셀 어레이를 복수개 구비하며, 상기 NAND 메모리 셀 어레이는, 적어도 2개의 워드라인에 응답하여 동작하며 상기 비트라인과 상기 소스라인 사이에 직렬로 연결된 적어도 2개의 저장트랜지스터를 구비하며, 상기 저장트랜지스터들의 게이트에 상기 해당 워드라인이 연결되고 벌크(Bulk) 영역에는 데이터 기 록(프로그램) 시에 벌크바이어스 전압이 인가되며, 상기 게이트와 상기 벌크 사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비한다. (청구항 제18항)

상기 또 다른 기술적 과제를 이루기 위한 본 발명의 일실시예에 따른 NAND 플래시 메모리 데이터 처리방법은, 일 단자에 비트라인이 연결되고 게이트에 선택신호가 인가되는 선택트랜지스터 및 상기 선택트랜지스터의 다른 일 단자와 소스라인 사이에 직렬로 연결되며 적어도 2개의 워드라인 신호 및 벌크 영역에 인가되는 벌크바이어스 전압에 응답하여 동작하는 적어도 2개의 저장트랜지스터를 구비하는 메모리 셀 어레이를 복수 개 구비하는 NAND 플래시 메모리의 데이터 처리방법에 있어서, 상기 비트라인을 통해 인가되는 전압, 상기 소스라인을 통해 인가되는 전압 및 상기 벌크바이어스전압에 의해, 상기 벌크 영역 또는 상기 적어도 2개의 저장트랜지스터의 채널 영역에서 발생한 고에너지를 얻은 전하를 이용하여 상기 NAND 플래시 메모리에 데이터를 기록한다. (청구항 제20항)

상기 또 다른 기술적 과제를 이루기 위한 본 발명의 또 다른 일실시예에 따른 NAND 플래시 메모리 데이터 처리방법은, 일 단자에 비트라인이 연결되고 게이트에 선택신호가 인가되는 선택트랜지스터 및 상기 선택트랜지스터의 다른 일 단자 및 소스라인 사이에 직렬로 연결되며 적어도 2개의 워드라인 신호 및 벌크 영역에 인가되는 벌크바이어스전압에 응답하여 동작하는 적어도 2개의 저장트랜지스터를 구비하는 메모리 셀 어레이를 복수 개 구비하는 NAND 플래시 메모리의 데이터 처리방법에 있어서, 상기 비트라인을 통해 인가되는 전압, 상기 소스라인을 통해 인가되는 전압 및 상기 벌크바이어스전압에 의해, 상기 벌크 영역 또는 상기 적어도 2 개의 저장트랜지스터의 채널 영역에서 발생한 고에너지를 얻은 전하를 이용하여 상기 저장트랜지스터에 데이터를 기록하며, 상기 적어도 2개의 저장트랜지스터들 중 데이터를 저장시키고자 하는 해당 저장트랜지스터의 게이트에 인가되는 해당 워드라인의 전압준위를 가변시키면서 데이터를 기록한다. (청구항 제25항)

상기 또 다른 기술적 과제를 이루기 위한 본 발명의 또 다른 일실시예에 따른 NAND 플래시 메모리 데이터 처리방법은, 비트라인과 소스라인 사이에 직렬로 연결되며, 적어도 2개의 워드라인 및 벌크 영역에 인가되는 벌크바이어스에 응답하여 동작하는 적어도 2개의 저장트랜지스터를 구비하는 메모리 셀 어레이를 복수 개 구비하는 NAND 플래시 메모리의 데이터 처리방법에 있어서, 상기 비트라인이 인가되는 확산영역에서 생성된 전하들 중 고에너지를 얻은 전하를 이용하여 상기 NAND 플래시 메모리에 데이터를 기록하며, 상기 적어도 2개의 저장트랜지스터들 중 데이터를 저장시키고자 하는 해당 저장트랜지스터의 게이트에 인가되는 해당 워드라인의 전압준위를 가변시키면서 데이터를 기록한다. (청구항 제40항)

본 발명에 따른 NAND 메모리 셀 어레이는 하나의 선택트랜지스터만을 구비하는 구조이며, 이러한 구조에 고에너지 주입 프로그램 방식을 적용하여 셀을 프로그램 함으로써, 보다 안정적이고 고속 읽기 및 고속 쓰기를 동시에 구현할 수 있으며, 셀 사이즈를 줄이고 셀의 축소성을 개선시키며, 저전류 및 저전압 동작에 기인한 회로영역의 면적 감소로 메모리 셀이 차지하는 전체면적을 감소시킬 수 있다.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.

본 발명의 핵심 아이디어에 대하여 먼저 언급한다.

비트라인 및 직렬로 연결된 복수 개의 저장트랜지스터들의 일 단자 사이에 드레인 선택트랜지스터를 배치하고, 소스라인은 저장트랜지스터들의 다른 일 단자와 직접 연결시킴으로서 하나의 선택트랜지스터만을 사용하는 NAND 플래시 메모리 및 고에너지 전하주입 방법(Hot Carrier Injection Method)을 NAND 플래시 메모리에 적용하기 위한 바이어스 조건을 제시한다.

종래에는 NAND 플래시 메모리에 데이터를 기록하고자 할 때 FN 터널링 방식을 사용하였으므로 비트라인과 연결된 드레인 선택트랜지스터 및 소스라인과 연결된 소스 선택트랜지스터의 2개의 선택트랜지스터가 구비된 NAND 플래시 메모리 구조를 사용하였다. 그러나 본 발명에서는 NAND 플래시 메모리에 데이터를 기록하고자 할 때 저 전류, 저 전압 방식으로도 가능한 고에너지 전하주입 방식을 수행하는 방법 및 상기 방법이 가능한 NAND 플래시 구조를 제안한다.

종래의 경우 NAND 플래시 메모리 셀을 구성하는 직렬 저장트랜지스터의 개수는 32개 정도였다. 직렬 연결된 트랜지스터들의 개수가 많을수록 직렬 저항에 의한 전류 감소로 데이터의 읽기 속도가 느려지고 데이터의 신뢰성이 훼손될 확률이 높아진다. 따라서 NAND 플래시 메모리는 셀로부터 데이터를 읽는데 소비되는 시간이 너무 길어서 프로그램 코드 저장 및 실행용으로 사용할 수 없었다. 본 발명에서 제안하는 NAND 플래시 메모리 및 NAND 플래시 메모리 데이터 처리방법은, 직렬 저장 트랜지스터의 개수를 감소시켜 데이터를 기록하거나 읽는 시간을 단축시키고, 데이터의 신뢰성을 강화시킴으로써 데이터 저장용으로 사용될 수 있을 뿐만 아니라 코드 저장 및 실행용으로도 사용될 수 있도록 한다.

도 1은 본 발명의 제1실시예에 따른 NAND 메모리 셀 어레이의 단면도이다.

도 1을 참조하면, 상기 NAND 메모리 셀 어레이는 드레인 선택트랜지스터(Select Tr) 및 4개의 저장트랜지스터(Cell(Storage) Tr)가 직렬로 연결되어 있다. 점선으로 그려진 사각형 내부에 도시된 4개의 트랜지스터들(Cell(Storage) Tr)이 왼쪽으로부터 오른쪽으로 방향으로 제1저장트랜지스터 내지 제4저장트랜지스터이다. 도 1에는 4개의 저장트랜지스터들이 도시되어 있지만 이는 설명의 편의를 위한 것으로, 본 발명에 따른 NAND 메모리 셀 어레이는 4개보다 적거나 4개 이상의 저장트랜지스터를 구비하는 것도 가능하다.

드레인 선택트랜지스터(Select Tr)는, 일 단자(Drain)는 콘택(Contact)을 경유하여 비트라인(Bit line)과 연결되고 게이트에는 선택신호(미도시)가 인가된다. 제1저장트랜지스터의 일 단자는 드레인 선택트랜지스터(Select Tr)의 다른 일 단자에 연결되며, 게이트에는 제1워드라인(미도시)이 연결된다. 제2저장트랜지스터의 일 단자는 제1저장트랜지스터의 다른 일 단자에 연결되며 게이트에는 제2워드라인(미도시)이 연결된다. 제3저장트랜지스터의 일 단자는 제2저장트랜지스터의 다른 일 단자에 연결되고 게이트에는 제3워드라인(미도시)이 연결된다. 제4저장트랜지스터의 일 단자는 제3저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자(Source)는 소스라인(VS)에 연결되며 게이트에는 제4워드라인(미도시)이 연결된 다.

도 1에는 자세하게 도시되어 있지 않지만, 상기 4개의 저장트랜지스터(Cell(Storage) Tr)의 공통 벌크(Substrate) 영역에는 전압준위를 가변시킬 수 있는 벌크바이어스 전압이 인가된다. 선택트랜지스터(Select Tr)의 벌크 영역에도 동일한 벌크바이어스 전압이 인가되지만 분리할 수도 있다. 특히 벌크바이어스의 전압준위는 상기 4개의 저장트랜지스터(Cell(Storage) Tr)에 데이터를 기록할 때 인가 하는 것이 본 발명의 핵심 아이디어 중의 하나이다.

상기 드레인 선택트랜지스터(Select Tr) 및 상기 4개의 저장트랜지스터(Cell(Storage) Tr)는 불순물이 주입된 확산영역들(Cell Source/Drain)을 통하여 서로 직렬로 연결되어 있다. 또한 4개의 저장트랜지스터(Cell(Storage) Tr)의 게이트 단자(Gate)와 벌크 영역 사이에는 전하 축적용 플로팅게이트 또는 전하 축적용 절연체(Floating-gate or Dielectric Storage)를 구비한다.

여기서 전하 축적용 절연체는 적어도 한 층의 산화막(Oxide) 및 적어도 한 층의 질화막(Nitride)이 적층되거나, 사면체의 비결정질 탄소(Tetrahedral Amorphous Carbon) 층과 적어도 한 층의 산화막이 적층된 결합물질이다. 상기 전하 축적용 절연체의 예를 들면, ON(Oxide-Nitride)층, ONO(Oxide-Nitride-Oxide)층 및 TAC-O(Tetrahedral Amorphous Carbon-Oxide)층 등이 있다.

도면에는 표시되어 있지 않지만, 선택트랜지스터(Select Tr)의 게이트 절연체로는 단일 산화막 또는 상기 전하 축적용 절연체를 사용할 수 있다. 이하의 모든 설명에서는, 따로 언급하지 않더라도 사용되는 모든 저장트랜지스터에는 상기 플로 팅게이트 및 상기 전하 축적용 절연체가 적용될 수 있으며, 모든 선택트랜지스터에도 상기 전하 축적용 절연체가 적용될 수 있다. 또한 모든 저장트랜지스터들(Cell(Storage) Tr) 및 선택트랜지스터(Select Tr)의 벌크 영역에는 벌크 바이어스가 인가되고 있다.

이하의 도면에서도 게이트에 연결된 선택신호 및 워드라인 신호가 도시되어 있지 않지만 이는 도1과 마찬가지로 설명을 위하여 도면을 간단하게 표시하고자 하였기 때문이다. 이하의 도면에 대한 게이트와 선택신호 및 워드라인들과의 연결에 대한 것은, 도1의 설명을 통하여 쉽게 유추할 수 있으므로 더 이상 언급하지 않을 것이다.

도 2는 본 발명의 제2실시예에 따른 NAND 메모리 셀 어레이의 단면도이다.

도 2를 참조하면, 도 1에 도시된 NAND 메모리 셀 어레이과 비교할 때, 비트라인(Bit line)에 연결된 드레인 선택트랜지스터(Select Tr)의 일 단자를 형성하는 확산영역(Drain) 및 소스라인(VS)에 연결된 제4저장트랜지스터의 일 단자를 형성하는 확산영역(Source)을 제외하고는 확산영역이 없다는 점 이외에는 동일하다. 점선으로 그려진 사각형 내부에 도시된 서로 직렬로 연결된 4개의 트랜지스터들이 왼쪽으로부터 제1저장트랜지스터 내지 제4저장트랜지스터이다.

도 3은 본 발명의 제3실시예에 따른 NAND 메모리 셀 어레이의 단면도이다.

도 3을 참조하면, 도 2에 도시된 NAND 메모리 셀 어레이와 비교할 때, 선택트랜지스터(Select Tr)와 제1저장트랜지스터가 추가된 확산영역을 통하여 연결된다는 것을 제외하고는 동일하다. 점선으로 그려진 사각형 내부에 도시된 4개의 트랜 지스터들(Cell(Storage) Tr)이 왼쪽으로부터 제1저장트랜지스터 내지 제4저장트랜지스터이다.

도 1 내지 도 3에서는 선택트랜지스터(Select Tr)를 사용하는 NAND 메모리 셀 어레이에 대하여 제안한 것이다. 본 발명에서는 선택트랜지스터를 사용하지 않는 NAND 메모리 셀 어레이도 제안한다.

도 4는 본 발명의 제4실시예에 따른 NAND 메모리 셀 어레이의 단면도이다.

도 4를 참조하면, 상기 NAND 메모리 셀 어레이는, 선택트랜지스터가 없고 직렬로 연결된 저장트랜지스터들(Cell(Storage) Tr)의 한 쪽 단자에 바로 비트라인(Bit line)이 연결되며 다른 한 쪽 단자에 소스(Source)가 연결된다.

도 1 내지 도 4에 도시된 NAND 메모리 셀 어레이는 벌크(Bulk)에 고정된 전압 또는 가변시킬 수 있는 전압을 인가함으로서, 고에너지 전하주입 방식을 통한 프로그램을 수행할 수 있도록 한다. 이에 대해서는 후술할 것이다.

도 5는 도 1 내지 도 3에 도시된 본 발명에 따른 NAND 메모리 셀 어레이와 비트라인 및 소스라인과의 연결 관계를 나타낸다.

도 5를 참조하면, 본 발명에 따른 NAND 메모리 셀 어레이의 경우 비트라인(Bit line1 또는 Bit line2)과 직접 연결된 하나의 선택트랜지스터만(Select Tr.)을 사용하고, 종래에 사용하던 소스라인(Source line)과 연결된 선택트랜지스터는 사용하지 않는다. 또한 본 발명에서 제안하는 NAND 메모리 셀 어레이의 경우 저장트랜지스터들의 벌크바이어스 전압(미도시)을 인가함으로써 종래의 NAND 플래시 메모리에서는 수행하지 못하였던 고에너지 전하주입 방법을 이용하여 프로그램 할 수 있다. 이 부분에 대해서는 후술한다.

선택트랜지스터(Select Tr.)의 게이트에는 선택신호라인(Select line)을 통하여 선택신호가 인가되고, 4개의 저장트랜지스터의 게이트 각각에 연결된 워드라인(Word line1 ~ Word line4)을 통하여 워드신호가 인가된다.

도 6은 도 4에 도시된 본 발명에 따른 NAND 메모리 셀 어레이와 비트라인 및 소스라인과의 연결 관계를 나타낸다.

도 6을 참조하면, 비트라인(Bit line1 또는 Bit line2)에 저장트랜지스터(Cell(Storage) Tr)가 직접 연결된다는 것을 알 수 있다. 이 경우에도 벌크바이어스 전압을 인가함으로써 종래의 NAND 플래시 메모리에서는 수행하지 못하였던 고에너지 전하주입 방법을 이용하여 프로그램 할 수 있다. 4개의 저장트랜지스터의 게이트 각각에 연결된 워드라인(Word line1 ~ Word line4)을 통하여 워드신호가 인가된다.

도 7은 도 5에 도시된 플래시 메모리를 구성하는 하나의 NAND 메모리 셀 어레이를 나타낸다.

도 8은 도 7에 도시된 NAND 메모리 셀 어레이에 데이터를 저장시키거나 저장된 데이터를 읽거나 소거하는데 필요한 바이어스 조건을 나타낸다.

도 7을 참조하면 NAND 플래시 메모리는 1개의 선택트랜지스터(Select Tr.) 및 4개의 저장트랜지스터들(Cell(Storage) Tr)을 구비한다. 상기 4개의 저장트랜지스터(Cell(Storage) Tr)는 설명의 편의를 위하여 예를 든 것이고, 이보다 적거나 많은 수의 저장트랜지스터를 구비하는 것도 가능하다.

선택트랜지스터의 일 단자가 비트라인(Bit line)을 통해 드레인 전압(VD)을 수신하고, 게이트에는 선택신호라인(Select line)을 통해 선택신호(VSG)가 인가된다. 제1저장트랜지스터의 일 단자가 상기 선택트랜지스터(Select Tr.) 의 다른 일 단자에 연결되고 게이트에 제1워드라인(Word line1)을 통해 제1워드전압(VPSD)이 인가된다. 제2저장트랜지스터의 일 단자가 상기 제1저장트랜지스터의 다른 일 단자에 연결되고 게이트에는 제2워드라인(Word line2)을 통해 제2워드전압(VCG)이 인가된다. 제3저장트랜지스터의 일 단자가 상기 제2저장트랜지스터의 다른 일 단자에 연결되고 게이트에 제3워드라인(Word line3)을 통해 제3워드전압(VPSS)이 인가된다. 제4저장트랜지스터의 일 단자가 상기 제3저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 소스라인(VS)에 연결되며 게이트에 제4워드라인(Word line3)을 통해 제4워드전압(VPSS)이 인가된다.

이하에서는 점선 타원으로 표시된 저장트랜지스터(Selected Cell)에 데이터를 저장하거나 저장된 데이터를 읽거나 저장된 데이터를 소거하는 것에 대하여 설명한다.

도 8에 도시된 표를 참조하면, 메모리 셀에 데이터를 저장하거나(Program), 저장된 데이터를 읽거나(Read) 및 저장된 데이터를 소거할 때(Erase), 각각의 트랜지스터의 게이트 및 벌크에 인가되어야 할 바이어스 조건들을 알 수 있다. 비트라인의 전압준위(VD), 제1워드라인 내지 제4워드라인에 인가되는 전압준위(VCG, VPSD, VPSS), 소스라인의 전압준위(VS) 및 벌크바이어스의 전압준위(VB)를 조절함으로서 해당 저장트랜지스터에 데이터를 저장하거나, 저장된 데이터를 읽거나 소거 할 수 있다.

이하에서는 N형 모스트랜지스터를 사용하는 경우에 대해서 설명한다. 그러나 P형 모스트랜지스터의 경우에도 잘 알려진 이론대로 마찬가지로 적용될 수 있다.

4개의 저장트랜지스터 중에서 제2저장트랜지스터(Selected Cell)에 데이터를 기록할 경우에 대하여 설명한다.

제2저장트랜지스터(Selected Cell)에 데이터를 저장시키고자 할 때 즉 제2저장트랜지스터(Selected Cell)의 플로팅 게이트 또는 전하 축적용 절연체에 비트라인(VD)으로부터 공급되는 전하를 고에너지 주입 방식으로 저장시키고자 할 때, 데이터를 저장하고자 하는 제2저장트랜지스터(Selected Cell)의 드레인과 소스 양단에는 높은 전압이 인가되어야 하고, 반면에 그 이외의 저장트랜지스터들의 드레인과 소스 양단에는 전압이 가능한 낮게 인가되도록 되어야 한다. 이러한 조건하에서는, 선택되지 않은 나머지 저장트랜지스터들은 전압과 전류를 잘 통과시켜 주는 통과(Pass) 트랜지스터의 역할을 하게 되고, 데이터를 저장하고자 하는 저장트랜지스터의 드레인과 소스 양단에는 고전계가 형성되어 이 고전계(High Electric Field)에 의한 고에너지 전하가 형성된다. 이렇게 형성된 고에너지 전하는 제2저장트랜지스터의 게이트에 인가된 전압에 의해 형성된 게이트와 벌크 영역사이의 수직전계에 의해 플로팅게이트 또는 전하 축적용 절연체로 이끌려가서 포획된다.

따라서 이러한 조건을 만들기 위해서는 선택된 제2저장트랜지스터의 게이트에는 나머지 통과 저장트랜지스터들에 비해 상대적으로 낮은 게이트 전압을 인가해야 한다. 게이트 전압이 낮으면 해당 트랜지스터의 채널 저항이 크게 되고 따라서 상기 트랜지스터의 드레인과 소스에 걸리는 전압이 상대적으로 높게 된다. 이 때 인가되어야 할 적정한 전압 레벨은 저장트랜지스터의 물리적 특성에 따라 조절하면 된다.

이러한 원리를 도 8을 참조하여 적용하면, 제2저장트랜지스터(Selected Cell)의 게이트에 인가되는 신호의 전압준위(VCG)는 나머지 저장트랜지스터들의 게이트에 인가되는 신호들의 전압준위(VPSD, VPSS)에 비해 낮게 한다.

여기서 선택된 제2저장트랜지스터를 중심으로 비트라인 쪽에 위치한 제1저장트랜지스터의 게이트 전압준위(VPSD)와 소스라인 쪽에 위치한 제3 및 제4저장트랜지스터들의 게이트 전압준위(VPSS)는 서로 다른 값일 수 있다. 상기와 같이 선택되지 않은 나머지 저장트랜지스터들의 게이트에 인가되는 신호의 전압준위는 드레인 전압의 크기와 저장트랜지스터의 물리적 특성에 따라 적절한 값을 선택해야 한다.

도 8을 참조하면, 제1저장트랜지스터의 게이트에 인가되는 신호의 전압준위(VPSD)는 대략 3V에서 12V 사이의 값이 되며, 제3 및 제4저장트랜지스터의 게이트에 인가되는 신호의 전압준위(VPSS)는 대략 3V에서 12V 사이의 값이 된다.

제2저장트랜지스터에 데이터를 저장시키고자 할 때, 제2저장트랜지스터의 게이트에 인가되는 신호의 전압준위(VCG)는 대략 3V에서 12V 사이의 일정한 값을 인가할 수도 있지만 프로그램 동작 중에 낮은 전압에서 높은 전압으로 점점 증가시키면서 프로그램 할 수도 있다. 예를 들면, 프로그램의 초기에는 -3V에서 3V 사이의 적절한 값으로 세팅한 후 0V에서 12V 사이의 적절한 값으로 점진적으로 증가시키면서 프로그램 할 수도 있다. 이 때 게이트 전압을 증가시키는 방식은 계단형 또는 선형 또는 그 이외의 다양한 모양의 신호로 증가시킬 수 있다. 또한 상기 게이트 전압의 증가 속도(rate of VCG)도 프로그램 속도와 동작 전류에 대한 목표 값에 따라 조절할 수 있다. 예를 들면, 계단형 신호인 경우, 각 전압계단 사이의 전압차이와 각 전압계단의 시간(pulse width)을 조절하여 성능과 전력소모를 목표에 최적화시킬 수 있다.

일반적으로 게이트 전압의 증가 속도가 커지면 프로그램 속도는 증가하지만 대신 동작 전류가 높아진다. 동작 전류가 어느 이상 높아지면 반대로 프로그램 속도가 감소할 수 있다. 따라서 해당 저장트랜지스터의 물리적 특성과 목표로 하는 제품 사양에 따라 적절한 조건을 선택하면 된다.

또 다른 예를 들면, 프로그램 시에 목표로 하는 문턱전압에 근접한 지점까지는 고속으로 프로그램 한 후 문턱전압 근처에서는 프로그램 속도를 감소시켜 정밀한 프로그램을 할 수도 있다. 이러한 방식은 특히 멀티레벨(Multi Level) 프로그램 시에 유용할 수 있다.

이와 같이 데이터를 저장시키고자 하는 해당 저장트랜지스터의 게이트에 인가되는 신호의 전압준위를 낮은 값으로부터 높은 값으로 점진적으로 증가시키는 방식을 NAND형 셀 어레이에 적용하면, NAND형 셀 어레이에 고에너지 전하주입 프로그램 방식을 보다 쉽게 적용할 수 있게 된다. 게이트에 인가되는 신호의 전압준위를 증가시키면서 프로그램을 하는 방식은 프로그램 시의 동작 전류를 매우 낮게 조절할 수 있으며, 게이트 전압이 낮으면 채널 전류가 작아지는 것은 모스트랜지스터의 일반적인 현상이다.

데이터를 저장하고자 하는 임의의 저장트랜지스터의 게이트에 인가되는 신호의 전압준위를 일정한 값으로 고정한 후 고에너지 주입 프로그램을 실시하면, 프로그램 시간이 지날수록, 즉, 프로그램이 진행되어 문턱전압이 증가할수록 프로그램 효율이 감소하며 문턱전압은 점점 어떤 값으로 수렴되게 된다. 따라서 프로그램 초기에 해당 저장트랜지스터의 게이트에 인가되는 신호의 전압준위를 낮게 하여 프로그램을 실시하면 문턱전압은 목표 값보다 낮은 값으로 수렴할 수 있다. 따라서 프로그램 시작 후 적절한 시간(pulse width) 후에 게이트에 인가되는 신호의 전압준위를 증가시키면 프로그램 속도가 다시 증가하게 되므로 문턱전압은 다시 더 높은 값으로 증가하게 된다.

저장트랜지스터의 게이트에 인가되는 신호의 전압준위를 일정한 값으로 고정시킨 후 프로그램을 진행시킬 경우, 프로그램이 진행되면서 해당 저장트랜지스터의 문턱전압이 증가하게 되는데, 문턱전압이 증가하기 때문에 프로그램 동작 전류는 점차 감소하게 된다. 이 때 게이트에 인가되는 신호의 전압준위를 다시 증가시키면 전류 값도 증가하였다가 프로그램이 진행되면서 점점 감소하게 된다. 이렇게 게이트에 인가되는 신호의 전압준위를 단계적으로 증가시키는 방식으로 프로그램을 수행하면 프로그램 전류를 매우 낮게 조절할 수 있으며 낮은 게이트 전압으로 프로그램을 수행 할 수 있다.

상술한 게이트전압 가변방식을 NAND형 셀 어레이에 저 전압 저 전류의 고에너지 전하주입 프로그램에 적용할 수 있다.

고에너지 전하주입 방식의 프로그램 효율은 고에너지 전하의 발생 수량과 발 생된 고에너지 전하의 저장장치로의 이동률에 의해 결정된다. 상기 상술한 게이트전압 가변방식은 동작 전류를 감소시키는 방안이며, 동작 전류를 감소시킴으로서 직렬연결 저장트랜지스터들을 통한 드레인 전압의 전달 효율을 높여 프로그램 효율을 개선시키는 방법이다.

이하에서는 고에너지 전하의 발생률을 높이는 방법에 대하여 상술한다.

주어진 트랜지스터의 구조에서 드레인 전압을 높이면 고에너지를 얻은 전하의 수량이 증가한다. 그러나 드레인 전압을 높이면 트랜지스터가 파괴(Breakdown) 영역에 들어갈 수 있으며 누설 전류가 증가하게 되며 동작 전류가 증가하게 된다. 또한 높은 전압과 전류를 공급하기 위한 고전압 발생 회로의 면적과 드레인 전압의 전달 경로에 있는 트랜지스터들의 사이즈도 증가하게 된다. 드레인 전압과 전류가 증가하면 특히 NAND형 셀 어레이에 있어서는 통과 경로에 있는 셀 저장트랜지스터들의 사이즈를 크게 하거나 이들의 게이트에 인가되는 신호의 전압준위를 증가시켜야 하며, 이는 셀의 축소성(Scale-ability)을 열악하게 만드는 원인이 된다.

따라서 셀 및 회로의 면적을 감소시키고 셀의 축소성을 개선시키기 위해서는 드레인 전압을 감소시키면서 고에너지 전하의 발생률을 증가시키는 방법이 필요하다. 이러한 목표는 기판에 벌크바이어스(Back-bias)를 인가하여 프로그램 함으로써 달성할 수 있다. 기판에 마이너스 벌크바이어스를 인가한 상태에서 드레인과 게이트에 전압을 인가하여 고에너지 전하주입 프로그램을 실시하면 채널 및 기판 영역에 고에너지 전하의 발생률이 증가하고 따라서 프로그램 효율이 크게 증가한다. 즉, 드레인 전류 중에서 실제 프로그램에 사용되는 전류의 량이 크게 증가한다.

프로그램 효율은 드레인 전류에 대한 저장트랜지스터로 흐르는 게이트 전류의 비율을 말한다. 따라서 프로그램 효율이 높다는 것은 동일한 프로그램 특성을 달성하기 위해 필요한 드레인 전류의 량이 적다는 뜻이 된다. 또한 이러한 벌크바이어스 방식을 적용하면 동일한 프로그램 특성을 달성하기 위하여 필요한 드레인 전압도 크게 줄일 수 있다. 따라서 이러한 벌크바이어스 방식을 NAND형 셀 어레이에 적용하면 저 전류 저 전압 고에너지 전하주입 방식을 달성할 수 있다. 도 8을 참조하면 벌크에 인가되는 벌크바이어스 전압은 대략 -4V에서 0V 사이의 값을 사용한다.

지금까지 상술한 게이트 전압 가변 방식과 벌크바이어스 인가 방식을 동시에 NAND형 어레이에 적용하면 더욱 효과적으로 고속 저 전류 저 전압 고에너지 전하주입 프로그램을 달성할 수 있다.

따라서 NAND형 셀 어레이에서 종래의 방법과 달리 소비 전류가 적고 저 전압으로 고에너지 전하주입 프로그램 동작을 수행할 수 있다는 점이 본 발명의 뛰어난 장점이다.

상기 해당 저장트랜지스터의 플로팅 게이트 또는 전하 축적용 절연체에 저장되는 전하들의 양에 대응하여 결정되는 문턱전압의 종류가 2개 이상이 될 수 있기 때문에, 메모리 셀에 데이터를 처리하는 과정에 사용되는 워드라인들의 전압준위도 이에 따라 변할 수 있다는 것도 쉽게 예상할 수 있다.

이상에서는 도 8을 참조하여 메모리 셀에 데이터를 저장하는(Program) 과정을 설명하였다. 해당 저장트랜지스터에 저장된 데이터를 읽거나(Read) 소거할 때(Erase)의 동작에 대해서는 도 8에 표시된 바이어스 범위 내에서 적절한 조건에서 쉽게 적용할 수 있으므로, 제2저장트랜지스터에 저장된 데이터를 읽거나(Read) 소거할 때(Erase)의 동작에 대하여 자세한 설명을 하지는 않는다. 다만 여기서 소거 시의 동작 방식은 NAND 플래시 메모리와 같이 단극(single polarity) 전압을 사용하여 20V의 높은 전압을 사용할 수도 있지만, 본 발명의 저 전압 프로그램 방식을 보다 효과적으로 활용하기 위해서는 NOR 플래시 메모리에서 사용하는 양극(dual polarity) 방식을 적용하여 최대 전압준위를 대략 9V 이내로 줄이는 것이 유리할 수 있다.

도 9는 도 6에 도시된 플래시 메모리를 구성하는 하나의 NAND 메모리 셀 어레이를 나타낸다.

도 10은 도 9에 도시된 NAND 메모리 셀 어레이에 데이터를 저장시키거나 저장된 데이터를 읽거나 소거하는데 필요한 바이어스 조건을 나타낸다.

도 9를 참조하면, 제1저장트랜지스터의 일 단자가 상기 비트라인(VD)과 직접 연결되고 게이트에 제1워드라인(Word line1)을 통해 제1워드전압(VPSD)이 인가된다. 제2저장트랜지스터의 일 단자가 상기 제1저장트랜지스터의 다른 일 단자에 연결되고 게이트에는 제2워드라인(Word line2)을 통해 제2워드전압(VCG)이 인가된다. 제3저장트랜지스터의 일 단자가 상기 제2저장트랜지스터의 다른 일 단자에 연결되고 게이트에 제3워드라인(Word line3)을 통해 제3워드전압(VPSS)이 인가된다. 제4저장트랜지스터의 일 단자가 상기 제3저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 소스라인(VS)에 연결되며 게이트에 제4워드라인(Word line4)을 통 해 제4워드전압(VPSS)이 인가된다.

도 9에 도시된 NAND 메모리 셀 어레이는 도 7에 도시된 NAND 메모리 셀 어레이에서 사용하는 선택트랜지스터(Select Tr.)가 없다는 점에서 차이가 있다.

도 10에 도시된 표를 참조하면, 메모리 셀에 데이터를 저장하거나(Program), 저장된 데이터를 읽거나(Read), 저장된 데이터를 소거(Erase)하는데 필요한 비트라인의 전압준위(VD), 제1워드라인 내지 제4워드라인에 인가되는 전압준위(VCG, VPSD, VPSS), 소스라인의 전압준위(VS) 및 벌크바이어스의 전압준위(VB)에 대해서 알 수 있다.

4개의 저장트랜지스터 중에서 점선 타원으로 표시된 제2저장트랜지스터(Selected Tr)에 데이터를 기록할 경우, 제2저장트랜지스터의 게이트에 인가되는 신호의 전압준위(VCG)와 제1저장트랜지스터의 게이트에 인가되는 신호의 전압준위(VPSD) 및 제3 및 제4저장트랜지스터의 게이트에 인가되는 신호의 전압준위(VPSS)에 대해서는 도 10을 참조하면 된다.

바이어스 인가 방식과 조건 및 그에 따른 프로그램 효율 등에 대해서는 도 7 및 도 8에 대한 설명에서 이미 언급하였다.

도 10에 대한 설명은 도 8에 대한 설명으로부터 쉽게 유추될 수 있으므로 이하에서는 도 9 및 도 10에 대해서 자세하게 설명을 하지 않는다.

종래의 NAND형 셀 어레이는 비트라인 및 소스라인 양쪽에 하나씩 선택트랜지스터가 존재하였다. 상기 소스라인에 설치된 선택트랜지스터는, 터널링 프로그램 방식을 적용하기 위해서 필요한 것이다. 따라서 본 발명에서와 같이 고에너지 전하 주입 방식을 사용하게 된다면 소스라인에 설치된 선택트랜지스터는 필요가 없게 되어 셀의 크기가 감소될 수 있다. 물론 2개의 선택트랜지스터를 그대로 사용하는 것도 가능하지만, 선택트랜지스터에 의한 전압 강하로 인한 메모리 셀의 전기적 특성이 나빠질 수 있으므로, 소스라인에 설치된 선택트랜지스터를 사용하지 않는 것이 바람직할 것이다.

열전자(Hot Electron) 주입 프로그램을 NAND 형 메모리 셀에 적용한 종래의 기술(IEDM-87, P.25.6, 1987 IEEE)의 경우에는 선택트랜지스터가 없는 구조라는 점에서 도 4에 도시된 본원발명과 유사한 점이 있다. 그러나 상기 종래의 NAND형 메모리 셀은 프로그램 시의 전류 및 드레인 전압이 매우 크다는 단점이 있다. 또한 이렇게 높은 동작 전류와 전압을 통과(Pass) 시키기 위하여 매우 높은 패스 게이트 전압(21V)을 사용하여야 한다.

본원발명에서는 저 전류 저 전압으로 데이터 처리를 할 수 있는 NAND 메모리 셀 어레이를 제안하는데, 상기 NAND 메모리 셀 어레이는 하나의 선택트랜지스터와 적어도 두 개의 저장트랜지스터를 구비한다. 여기서 NAND 메모리 셀 어레이에 고에너지 전하주입 방식을 적용함으로서, 바이트 프로그램(기록) 속도를 NOR 수준으로 달성함과 동시에 저 전력 동작을 달성하여 병렬 프로그램 처리 능력을 종래의 NAND 플래시 메모리 수준으로 개선하고 단위시간당 기록 속도를 종래의 NAND 수준 또는 그 이상으로 증가시킬 수 있게 된다. 또한 직렬연결 저장트랜지스터의 개수를 종래의 NAND 플래시 메모리보다 적게 줄이면 메모리 셀에 기록된 데이터를 읽는데 필요한 시간이 감소되므로 NAND 메모리 셀을 코드 저장 및 실행을 위한 저장매체로 사용할 수 있다.

본 발명에서는 소스라인에 설치된 선택트랜지스터가 없으므로 직렬연결 저장트랜지스터 수를 줄여도 유효 셀 사이즈를 작게 유지할 수 있는 장점이 있다. 또한 동작 전압이 종래 NAND 플래시 메모리에 비해 감소하므로 셀 사이즈를 줄일 수 있고 셀의 축소성도 개선된다.

여기서 플래시 메모리에서 셀 사이즈를 결정하는 동작 조건은 오직 프로그램(기록) 조건이라는 것을 언급한다. 소거 시에는 셀 블록 단위로 바이어스가 인가되므로 단위 셀 사이즈와는 직접적인 관계가 없다. 또한 읽기 시에는 드레인 및 게이트 전압이 프로그램 시보다 매우 낮으므로 이 또한 셀 사이즈에 결정적인 영향을 주지는 않는다.

종래의 플래시 메모리는 고속 읽기가 가능한 NOR 플래시 메모리를 코드 저장용으로 고속으로 쓰기가 가능한 NAND 플래시 메모리를 데이터 저장용으로 사용하였다. 종래의 NAND 플래시 메모리의 경우 데이터를 읽는데 소비되는 시간이 너무 길었기 때문에 코드 저장용으로는 사용되지 못하였으나, 본 발명에 따른 NAND 메모리 셀 어레이를 사용하면 데이터의 기록 및 읽기가 모두 빠르기 때문에 코드 저장용으로 사용될 수 있다. 또한 상기의 데이터 처리가 저 전류 전 전력으로 이루어지므로 종래의 플래시 메모리에 비하여 셀 및 회로 면적이 감소하고 칩 사이즈가 감소하는 상당한 장점이 있다.

상술한 바와 같이, 본 발명에 따른 NAND 메모리 셀 어레이는 선택트랜지스터가 전혀 없거나 하나의 선택트랜지스터 만을 구비하는 구조이며 이러한 구조에 고 에너지 주입 프로그램 방식을 적용하여 셀을 프로그램 함으로써,

1) 프로그램 시 동작 전압이 낮아지게 된다. 즉, 종래와 같이 FN 터널링방식을 적용할 때 셀의 게이트 또는 워드라인 전압은 18V가 되고 확산영역에 인가되는 전압은 7V 정도가 되나, 본 발명에 따른 NAND 메모리 셀 어레이의 경우 고에너지 주입 방식을 사용함으로서 게이트 또는 워드라인 전압은 12V 이하, 그리고 확산영역 전압은 5V 이하의 전압을 인가하면 된다.

2) 일정한 벌크바이어스 전압 하에서 게이트 전압을 낮은 전압으로부터 증가시키면서 프로그램 하는 경우 셀 프로그램 전류는 수

내지 수십

(Nano Ampere)의 낮은 전류로 프로그램이 가능하다.

3) 따라서, 이러한 방식을 NAND형 셀에 적용할 경우 바이트 단위의 프로그램 속도를 NOR형만큼 고속으로 할 수 있을 뿐만 아니라, 저 전류 특성을 이용하여 한번에 많은 셀을 동시에 프로그램 할 수 있으므로 NAND형의 고속 데이터 전송이 동시에 가능해 진다.

4) 또한 선택트랜지스터가 있는 구조의 셀을 사용함으로써 과잉소거 문제가 없으므로 소거 속도를 NAND형 셀 수준으로 빠르게 할 수 있다.

5) NAND형 셀 스트링의 셀 개수를 기존 NAND 셀보다 적게 연결함으로써 읽기 속도도 NOR형 수준으로 할 수 있으며 데이터 신뢰성을 NOR 셀 수준으로 높일 수 있다. 이 때 소스 선택트랜지스터가 없으므로 스트링 셀 개수의 감소에 따른 유효 셀 사이즈의 증가를 상쇄시키거나 감소시킬 수 있다.

6) 선택트랜지스터를 갖는 구조이므로 종래 NOR셀의 문제점인 과잉소거, 비 트라인 디스터버, 비트라인 누설전류 등의 문제를 제거할 수 있다.

7) NAND 스트링 형태이므로 종래 NOR 셀보다 유효 셀 사이즈를 크게 줄일 수 있다.

8) 저 전류 저 전압 고에너지 주입 방식을 적용함으로써 NAND 플래시 메모리 대비 주변회로 면적을 크게 줄일 수 있다.

9) 이렇게 하여 종래 NOR 셀의 장점인 고속 읽기, 고속 바이트 단위 쓰기 및 고 신뢰성 특성과 NAND 셀의 장점인 고속 데이터 전송의 성능상의 장점을 동시에 달성할 수 있다.

10) 또한, NOR 셀보다 셀 사이즈를 줄일 수 있고, 종래의 NAND 플래시 메모리 셀보다 주변회로 면적을 작게 만들 수 있으므로 칩 사이즈가 작게 되어 생산성을 향상시킬 수 있다.

11) 종래 NAND 플래시 메모리는 동작 전압이 너무 높아서 고전압 회로 및 워드라인 드라이버/비트라인 패스 게이트 회로, 그 이외 고전압 전달 회로의 면적이 크다. 따라서 NAND 플래시 메모리는 집적도가 낮아질수록 전체 칩 면적에 대한 셀 면적의 비율이 급격하게 줄어든다. 따라서 NAND 플래시 메모리는 고집적도에서는 NOR 플래시 메모리에 비해 경쟁력이 좋지만, 집적도가 그다지 크기 않은 경우에는 오히려 NOR 플래시 메모리보다 생산성이 떨어진다. 반면에 NOR 셀은 셀의 사이즈가 크므로 고집적도에서는 NAND 플래시 메모리에 비해 경쟁력이 크게 떨어진다.

본 발명의 셀은 NAND에 가까운 작은 셀 사이즈를 가지면서 동시에 NOR 플래시 메모리 수준의 저 전압 동작을 하므로 셀 사이즈와 회로면적을 동시에 줄이는 효과를 얻는다. 따라서 본 발명의 셀을 적용한 칩은 NAND 플래시 메모리 수준의 고집적도와 NOR 플래시 메모리 수준의 저 집적도 플래시 메모리 영역에 걸쳐서 높은 경쟁력을 유지할 수 있는 장점을 가진다.

본 발명은 NOR+NAND 통합형 특성을 가짐과 동시에 칩(Chpi)의 소비면적(Size)에 대한 경쟁력을 높일 수 있는 장점을 갖는다. 이러한 장점은 특히 저가형부터 고급형까지 가격 범위가 다양한 휴대통신기기 등에 특히 유용하게 적용될 수 있다.

이상에서는 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

도 1은 본 발명의 제1실시 예에 따른 NAND 메모리 셀 어레이의 단면도이다.

도 2는 본 발명의 제2실시 예에 따른 NAND 메모리 셀 어레이의 단면도이다.

도 3은 본 발명의 제3실시 예에 따른 NAND 메모리 셀 어레이의 단면도이다.

도 4는 본 발명의 제4실시 예에 따른 NAND 메모리 셀 어레이의 단면도이다.

도 5는 도 1 내지 도 3에 도시된 본 발명에 따른 NAND 메모리 셀 어레이와 비트라인(Bit Line) 및 소스라인(Source Line)과의 연결 관계를 나타낸다.

Claims

일 단자에 비트라인이 연결되고 게이트 단자에 선택신호가 인가된 선택트랜지스터; 및

해당 워드라인에 응답하여 동작하며 일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 소스라인에 연결된 저장장치를 구비하며,

상기 저장장치는,

상기 선택트랜지스터의 다른 일 단자와 상기 소스라인 사이에 직렬로 연결된 적어도 2개의 저장트랜지스터를 구비하며, 상기 저장트랜지스터들은 게이트에 상기 워드라인이 연결되고 벌크(Bulk) 영역에는 데이터 기록(프로그램) 시에 벌크바이어스(Back Bias) 전압이 인가되며, 상기 게이트와 상기 벌크 사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
제1항에 있어서, 상기 전하 축적용 절연체는,

적어도 하나의 산화막(Oxide)과 적어도 하나의 질화막(Nitride)이 결합된 물질이거나, 사면체 비결정질 탄소(Tetrahedral Amorphous Carbon)와 적어도 하나의 산화막이 결합된 물질인 것을 특징으로 하는 NAND 메모리 셀 어레이.
제2항에 있어서, 상기 전하 축적용 절연체는,

ON(Oxide-Nitride)층, ONO(Oxide-Nitride-Oxide)층 및 TAC-O(Tetrahedral Amorphous Carbon-Oxide)층 중의 하나인 것을 특징으로 하는 NAND 메모리 셀 어레이.
제1항에 있어서, 상기 선택트랜지스터의 게이트 절연체는,

단일 산화막이거나 상기 전하 축적용 절연체와 동일한 것을 특징으로 하는 NAND 메모리 셀 어레이.
제1항에 있어서,

2개의 저장트랜지스터를 구비하는 경우의 상기 저장장치는,

일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 게이트에 제1워드라인이 연결된 제1저장트랜지스터; 및

일 단자가 상기 제1저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자에 상기 소스라인이 연결되며 게이트에 제2워드라인이 연결된 제2저장트랜지스터를 구비하고,

3개 이상의 저장트랜지스터를 구비하는 경우의 상기 저장장치는,

일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 게이트에 제1워드라인이 연결된 제1저장트랜지스터;

일 단자가 제(N-2, N은 3이거나 3보다 큰 정수) 저장트랜지스터의 다른 일 단자에 연결되고 게이트에 제(N-1)워드라인이 연결된 제(N-1)저장트랜지스터; 및

일 단자가 상기 제(N-1)저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결되며 게이트에 제N워드라인이 연결된 제N저장트랜지스터를 구비하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
제1항에 있어서,

상기 선택트랜지스터의 일 단자와 다른 일 단자 및 상기 적어도 두개의 저장트랜지스터의 일 단자와 다른 일 단자에는 확산영역을 구비하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
제1항에 있어서,

상기 선택트랜지스터의 일 단자와 다른 일 단자 및 상기 적어도 2개의 저장트랜지스터의 일 단자들과 다른 일 단자들 중 일부에만 확산영역이 존재하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
제7항에 있어서,

상기 선택트랜지스터의 일 단자 및 직렬로 연결된 상기 적어도 2개의 저장트랜지스터 중 마지막의 저장트랜지스터의 다른 일 단자에 확산영역을 구비하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
제7항에 있어서,

상기 선택트랜지스터의 일 단자와 다른 일 단자 및 직렬로 연결된 상기 적어 도 두 개의 저장트랜지스터 중 마지막의 저장트랜지스터의 다른 일 단자에 확산영역을 구비하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
비트라인과 소스라인사이에 직렬로 연결된 적어도 2개의 저장트랜지스터를 구비하는 저장장치를 구비하며,

2개의 저장트랜지스터를 구비할 경우 상기 저장장치는,

일 단자가 상기 비트라인에 연결되고 게이트에 제1워드신호가 인가된 제1저장트랜지스터; 및

일 단자가 상기 제1저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결되며 게이트에 제2원드라인이 연결된 제2저장트랜지스터를 구비하고,

3개 이상의 저장트랜지스터를 구비할 경우의 상기 저장장치는,

일 단자가 비트라인에 연결되고 게이트에 제1워드라인이 연결된 제1저장트랜지스터;

일 단자가 상기 제(N-2, N은 3이거나 3보다 큰 정수)저장트랜지스터의 다른 일 단자에 연결되고 게이트에 제(N-1)워드신호가 인가되는 제(N-1)저장트랜지스터; 및

일 단자가 제(N-1)저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 소스라인에 연결되며 게이트에 제N워드신호가 인가되는 제N저장트랜지스터를 구비하며,

상기 모든 저장트랜지스터의 벌크(Bulk) 영역에는 데이터 기록(프로그램) 시에 벌크바이어스(Back Bias) 전압이 인가되며, 상기 게이트와 상기 벌크 사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
제10항에 있어서, 상기 전하 축적용 절연체는,

적어도 하나의 산화막(Oxide)과 적어도 하나의 질화막(Nitride)이 결합된 물질이거나, 사면체의 비결정질 탄소(Tetrahedral Amorphous Carbon)와 적어도 하나의 산화막이 결합된 물질인 것을 특징으로 하는 NAND 메모리 셀 어레이.
제11항에 있어서, 상기 전하 축적용 절연체는,

ON(Oxide-Nitride)층, ONO(Oxide-Nitride-Oxide)층 및 TAC-O(Tetrahedral Amorphous Carbon-Oxide)층 중의 하나인 것을 특징으로 하는 NAND 메모리 셀 어레이.
제10항에 있어서,

상기 적어도 2개의 저장트랜지스터의 일 단자들과 다른 일 단자들에는 확산영역이 모두 존재하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
제10항에 있어서,

상기 적어도 2개의 저장트랜지스터들 중 일부의 단자들에만 확산영역이 존재하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
제14항에 있어서,

상기 비트라인에 연결된 저장트랜지스터의 일 단자 및 상기 소스라인이 연결된 저장트랜지스터의 다른 일 단자는 확산영역을 구비하는 것을 특징으로 하는 NAND 메모리 셀 어레이.
하나의 선택신호 및 적어도 2개의 워드라인(Word Line)에 응답하여 동작하며, 일 단자가 해당 비트라인(Bit Line)에 연결되고 다른 일 단자가 소스라인(Source Line)에 연결된 NAND 메모리 셀 어레이를 복수개 구비하며,

상기 NAND 메모리 셀 어레이는,

일 단자가 상기 비트라인에 연결되고 게이트 단자에 상기 선택신호가 인가된 선택트랜지스터; 및

적어도 2개의 워드라인에 응답하여 동작하며, 일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결된 저장장치를 구비하며,

상기 저장장치는,

게이트에 상기 해당 워드라인이 연결되고 벌크(Bulk) 영역에는 데이터 기록(프로그램) 시에 벌크바이어스 전압이 인가되며, 상기 게이트와 상기 벌크 사이에 는 플로팅 게이트 또는 전하 축적용 절연체를 구비하는 적어도 하나의 저장트랜지스터를 구비하는 것을 특징으로 하는 NAND 플래시 메모리.
제16항에 있어서,

2개의 저장트랜지스터를 구비하는 경우의 상기 저장장치는,

일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 게이트에 제1워드라인이 연결된 제1저장트랜지스터; 및

일 단자가 상기 제1저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결되며 게이트에 제2워드라인이 연결된 제2저장트랜지스터를 구비하고,

3개 이상의 저장트랜지스터를 구비하는 경우의 상기 저장장치는,

일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 게이트에 제1워드라인이 연결된 제1저장트랜지스터;

일 단자가 상기 제1저장트랜지스터의 다른 일 단자에 연결되고 게이트에 제2워드라인이 연결된 제2저장트랜지스터;

일 단자가 제(N-2, N은 3 또는 3보다 큰 정수)저장트랜지스터의 다른 일 단자에 연결되고 게이트에 제(N-1)워드신호가 연결된 제(N-1)저장트랜지스터; 및

일 단자가 상기 제(N-1)저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결되며 게이트에 제N워드라인이 연결되는 제N저장트랜지스터를 구비하는 것을 특징으로 하는 NAND 플래시 메모리.
적어도 2개의 워드라인(Word Line)에 응답하여 동작하며, 일 단자가 해당 비트라인(Bit Line)에 연결되고 다른 일 단자가 소스라인(Source Line)에 연결된 NAND 메모리 셀 어레이를 복수개 구비하며,

상기 NAND 메모리 셀 어레이는,

적어도 2개의 워드라인에 응답하여 동작하며 상기 비트라인과 상기 소스라인 사이에 직렬로 연결된 적어도 2개의 저장트랜지스터를 구비하며, 상기 저장트랜지스터들의 게이트에 상기 해당 워드라인이 연결되고 벌크(Bulk) 영역에는 데이터 기록(프로그램) 시에 벌크바이어스 전압이 인가되며, 상기 게이트와 상기 벌크 사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비하는 것을 특징으로 하는 NAND 플래시 메모리.
제18항에 있어서,

2개의 저장트랜지스터를 구비할 경우의 상기 NAND 메모리 셀 어레이는,

일 단자가 상기 비트라인에 연결되고 게이트에 제1워드라인이 연결된 제1저장트랜지스터; 및

일 단자가 상기 제1저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결되며 게이트에 제2워드라인이 연결된 제2저장트랜지스터를 구비하고,

3개의 저장트랜지스터를 구비할 경우의 상기 NAND 메모리 셀 어레이는,

일 단자가 비트라인에 연결되고 게이트에 제1워드라인이 연결된 제1저장트랜지스터;

일 단자가 제(N-2, N은 3 또는 3보다 큰 정수)저장트랜지스터의 다른 일 단자에 연결되고 게이트에 제(N-1)워드라인이 연결된 제(N-1)저장트랜지스터; 및

일 단자가 상기 제(N-1)저장트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 상기 소스라인에 연결되며 게이트가 제N워드라인이 연결된 제N저장트랜지스터를 구비하는 것을 특징으로 하는 NAND 플래시 메모리.
일 단자에 비트라인이 연결되고 게이트에 선택신호가 인가되는 선택트랜지스터 및 상기 선택트랜지스터의 다른 일 단자와 소스라인 사이에 직렬로 연결되며 적어도 2개의 워드라인 신호 및 벌크 영역에 인가되는 벌크바이어스 전압에 응답하여 동작하는 적어도 2개의 저장트랜지스터를 구비하는 메모리 셀 어레이를 복수 개 구비하는 NAND 플래시 메모리의 데이터 처리방법에 있어서,

상기 비트라인을 통해 인가되는 전압, 상기 소스라인을 통해 인가되는 전압 및 상기 벌크바이어스전압에 의해, 상기 벌크 영역 또는 상기 적어도 2개의 저장트랜지스터의 채널 영역에서 발생한 고에너지를 얻은 전하를 이용하여 상기 NAND 플래시 메모리에 데이터를 기록하는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제20항에 있어서,

상기 적어도 2개의 저장트랜지스터들은 N형 모스트랜지스터이고, 상기 벌크바이어스는 음의 전압준위를 가지는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제20항에 있어서, 상기 적어도 2개의 저장트랜지스터는,

플로팅 게이트 또는 전하 축적용 절연체를 구비하는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제22항에 있어서,

상기 해당 저장트랜지스터의 플로팅 게이트 또는 전하 축적용 절연체에 저장되는 전하들의 양에 대응하여 결정되는 문턱전압의 종류가 2개 이상인 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제21항에 있어서, 상기 선택트랜지스터가 N형 모스트랜지스터일 경우,

상기 저장트랜지스터에 데이터를 기록할 때,

상기 비트라인의 전압준위는 1V ~ 6V,

상기 선택신호의 전압준위는 3V ~ 12V,

상기 적어도 2개의 워드라인 신호들 중 데이터를 저장시키고자 하는 저장트랜지스터에 인가되는 워드라인의 전압준위는 3V ~ 12V,

나머지 저장 트랜지스터들 중 상기 데이터를 저장시키고자 하는 저장트랜지 스터와 상기 선택트랜지스터의 사이에 있는 저장트랜지스터에 인가되는 워드라인의 전압준위는 3V ~ 12V이고, 데이터를 저장시키고자 하는 저장트랜지스터와 상기 소스라인 사이에 있는 저장트랜지스터에 인가되는 워드라인의 전압준위는 2V ~ 12V,

상기 소스라인의 전압준위는 0V ~ 2V, 그리고

상기 벌크바이어스의 전압준위는 -4V ~ 0V인 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
일 단자에 비트라인이 연결되고 게이트에 선택신호가 인가되는 선택트랜지스터 및 상기 선택트랜지스터의 다른 일 단자 및 소스라인 사이에 직렬로 연결되며 적어도 2개의 워드라인 신호 및 벌크 영역에 인가되는 벌크바이어스전압에 응답하여 동작하는 적어도 2개의 저장트랜지스터를 구비하는 메모리 셀 어레이를 복수 개 구비하는 NAND 플래시 메모리의 데이터 처리방법에 있어서,

상기 비트라인을 통해 인가되는 전압, 상기 소스라인을 통해 인가되는 전압 및 상기 벌크바이어스전압에 의해, 상기 벌크 영역 또는 상기 적어도 2개의 저장트랜지스터의 채널 영역에서 발생한 고에너지를 얻은 전하를 이용하여 상기 저장트랜지스터에 데이터를 기록하며,

상기 적어도 2개의 저장트랜지스터들 중 데이터를 저장시키고자 하는 해당 저장트랜지스터의 게이트에 인가되는 해당 워드라인의 전압준위를 가변시키면서 데이터를 기록하는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제25항에 있어서,

상기 적어도 2개의 저장트랜지스터들은 N형 모스트랜지스터이고, 상기 벌크바이어스는 음의 전압준위를 가지는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제25항에 있어서,

상기 데이터를 저장시키고자 하는 저장트랜지스터에 인가되는 워드라인의 전압준위는, 초기전압준위에서 시작하여 최종전압준위로 가변시키는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리 방법.
제25항에 있어서,

상기 워드라인의 전압준위는 계단형 또는 선형으로 가변시키는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리 방법.
제26항에 있어서,

상기 초기전압준위는 상기 최종전압준위보다 낮은 전압준위를 갖는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리 방법.
제25항에 있어서, 상기 벌크바이어스 전압은 0V(Ground)인 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리 방법.
제25항에 있어서, 상기 적어도 2개의 저장트랜지스터는,

플로팅 게이트 또는 전하 축적용 절연체를 구비하는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제31항에 있어서,

상기 해당 저장트랜지스터의 플로팅 게이트 또는 전하 축적용 절연체에 저장되는 전하들의 양에 대응하여 결정되는 문턱전압의 종류가 2개 이상인 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제26항에 있어서, 상기 선택트랜지스터가 N형 모스트랜지스터일 경우,

상기 저장트랜지스터에 데이터를 기록할 때,

상기 비트라인의 전압준위는 1V ~ 6V,

상기 선택신호의 전압준위는 3V ~ 12V,

상기 적어도 하나의 워드라인 신호들 중 데이터를 저장시키고자 하는 저장트랜지스터에 인가되는 워드라인의 전압준위는 3V ~ 12V,

나머지 저장 트랜지스터들 중 상기 데이터를 저장시키고자 하는 저장트랜지스터와 상기 선택트랜지스터의 사이에 있는 저장트랜지스터에 인가되는 워드라인의 전압준위는 3V ~ 12V이고, 데이터를 저장시키고자 하는 저장트랜지스터와 상기 소스라인 사이에 있는 저장트랜지스터에 인가되는 워드라인의 전압준위는 2V ~ 12V,

상기 소스라인의 전압준위는 0V ~ 2V, 그리고

상기 벌크바이어스의 전압준위는 -4V ~ 0V인 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제29항에 있어서,

상기 초기전압준위는 -3V ~ 3V의 범위내의 전압준위를 가지며 상기 최종전압준위는 0V ~12V의 범위내의 전압준위를 가지는 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제25항에 있어서, 상기 선택트랜지스터 및 상기 적어도 2개의 저장트랜지스터가 N형 모스트랜지스터일 경우,

상기 저장트랜지스터에 저장된 데이터를 소거할 때,

상기 비트라인, 상기 선택신호 및 상기 소스라인은 플로팅,

상기 데이터를 소거하고자 하는 저장트랜지스터에 인가되는 모든 워드라인의 전압준위는 -12V ~ 0V,

상기 벌크바이어스의 전압준위는 VCC(NAND 플래시 메모리회로의 전원전압) ~ 20V인 것을 특징으로 하는 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제35항에 있어서,

데이터를 소거하는 동작의 초기에는 상기 모든 워드라인의 전압준위의 범위는 -12V -4V이지만 데이터를 소거하는 동작이 진행되는 도중 증가하여 데이터를 소거하는 동작의 종료시점에는 상기 모든 워드라인의 전압준위는 0V가 되며,

데이터를 소거하는 동작의 초기에는 상기 벌크바이어스의 전압준위의 범위는 Vcc ~ 12V이지만 데이터를 소거하는 동작이 진행되는 도중 증가하여 데이터를 소거하는 동작의 종료시점에는 상기 벌크바이어스의 전압준위의 범위는 7V ~20V인 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제25항에 있어서, 상기 선택트랜지스터 및 상기 적어도 2개의 저장트랜지스터가 N형 모스트랜지스터일 경우,

상기 저장트랜지스터에 저장된 데이터를 소거할 때,

상기 비트라인 및 상기 소스라인은 플로팅,

상기 선택신호의 전압준위는 플로팅 또는 Vcc ~ 12V,

상기 데이터를 소거하고자 하는 저장트랜지스터에 인가되는 워드라인의 전압준위는 -12V ~ 0V,

나머지 저장트랜지스터에 인가되는 워드라인의 전압준위는 Vcc ~ 20V, 그리고

상기 벌크바이어스의 전압준위는 Vcc ~ 20V인 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제37항에 있어서,

데이터 소거가 시작된 초기의 상기 선택신호의 초기전압준위는, Vcc ~12V이고 데이터 소거가 완료되는 시점에서의 상기 선택신호의 최종전압준위는 플로팅,

데이터 소거가 시작되는 초기의 상기 데이터를 소거하고자 하는 저장트랜지스터에 인가되는 워드라인의 초기전압준위는 -12V ~ 4V이고, 데이터 소거가 완료되는 시점에서의 상기 워드라인의 최종전압준위는 0V,

데이터 소거가 시작되는 초기의 나머지 저장트랜지스터에 인가되는 워드라인의 초기전압준위는 Vcc ~ 12V이고, 데이터 소거가 완료되는 시점에서의 상기 워드라인의 최종전압준위는 7V ~ 20V, 그리고

데이터 소거가 시작되는 초기의 상기 벌크바이어스의 초기전압준위는 Vcc ~ 12V이고, 데이터 소거가 완료되는 시점에서의 상기 벌크바이어스의 최종전압준위는 7V ~ 20V인 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제25항에 있어서, 상기 선택트랜지스터 및 상기 적어도 2개의 저장트랜지스터가 N형 모스트랜지스터일 때,

상기 저장트랜지스터에 저장된 데이터를 읽고자 할 때,

상기 비트라인의 전압준위는 0.4V ~ 2V,

상기 선택신호의 전압준위는 1V ~ 7V,

상기 데이터를 읽고자 하는 저장트랜지스터에 인가되는 워드라인의 전압준위는 0V ~ 5V,

나머지 저장트랜지스터에 인가되는 워드라인의 전압준위는 모두 1 ~ 7V,

상기 소스라인의 전압준위는 0V,

상기 벌크바이어스의 전압준위는 -3V ~ 0V의 범위를 각각 가지는 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
비트라인과 소스라인 사이에 직렬로 연결되며, 적어도 2개의 워드라인 및 벌크 영역에 인가되는 벌크바이어스에 응답하여 동작하는 적어도 2개의 저장트랜지스터를 구비하는 메모리 셀 어레이를 복수 개 구비하는 NAND 플래시 메모리의 데이터 처리방법에 있어서,

상기 비트라인이 인가되는 확산영역에서 생성된 전하들 중 고에너지를 얻은 전하를 이용하여 상기 NAND 플래시 메모리에 데이터를 기록하며,

상기 적어도 2개의 저장트랜지스터들 중 데이터를 저장시키고자 하는 해당 저장트랜지스터의 게이트에 인가되는 해당 워드라인의 전압준위를 가변시키면서 데이터를 기록하는 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제40항에 있어서, 상기 적어도 2개의 저장트랜지스터는,

플로팅 게이트 또는 전하 축적용 절연체를 구비하는 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제41항에 있어서,

상기 해당 저장트랜지스터의 플로팅 게이트 또는 전하 축적용 절연체에 저장되는 전하들의 양에 대응하여 결정되는 문턱전압의 종류가 2개 이상인 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제40항에 있어서, 상기 적어도 2개의 저장트랜지스터가 N형 모스트랜지스터일 경우,

상기 NAND 플래시 메모리에 데이터를 기록할 때,

상기 비트라인의 전압준위는 1V ~ 6V,

상기 선택신호의 전압준위는 3V ~ 12V,

상기 적어도 2개의 워드라인 신호들 중 데이터를 저장시키고자 하는 저장트랜지스터에 인가되는 워드라인의 전압준위는 3V ~ 12V,

나머지 저장 트랜지스터들 중 상기 데이터를 저장시키고자 하는 저장트랜지스터와 상기 비트라인이 연결된 확산영역 사이에 있는 저장트랜지스터에 인가되는 워드라인의 전압준위는 3V ~ 12V이고, 데이터를 저장시키고자 하는 저장트랜지스터와 상기 소스라인이 연결된 확산영역 사이에 있는 저장트랜지스터에 인가되는 워드라인의 전압준위는 2V ~ 12V,

상기 소스라인의 전압준위는 0V ~ 2V,

상기 벌크바이어스의 전압준위는 -4V ~ 0V인 것을 특징으로 하는 NAND 플래시 메모리의 데이터 처리방법.
제40항에 있어서, 상기 적어도 2개의 저장트랜지스터가 N형 모스트랜지스터일 경우,

상기 적어도 2개의 저장트랜지스터에 데이터를 기록하고자 할 때,

상기 적어도 2개의 워드라인 신호들 중 데이터를 저장시키고자 하는 저장트랜지스터에 인가되는 워드라인의 전압은 프로그램 초기에 설정된 초기전압준위로부터 프로그램이 진행되면서 최종전압준위로 가변되며,

상기 초기전압준위의 범위는 -3V ~ 3V이고 최종전압준위의 범위는 0V ~ 12V인 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제40항에 있어서, 상기 적어도 2개의 저장트랜지스터가 N형 모스트랜지스터일 경우,

상기 적어도 2개의 저장트랜지스터에 저장된 데이터를 소거할 때,

상기 비트라인 및 상기 소스라인은 플로팅,

적어도 2개의 저장트랜지스터에 인가되는 모든 워드라인의 전압준위는 -12V ~ 0V,

상기 벌크바이어스의 전압준위는 VCC(NAND 플래시 메모리회로의 전원전압) ~ 20V인 것을 특징으로 하는 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제45항에 있어서,

상기 모든 워드라인의 전압준위는 데이터 소거의 초기에 설정된 초기전압준위로부터 소거가 진행되면서 최종전압준위로 가변되며, 상기 초기전압준위는 -12V ~ -4V이고 상기 최종전압준위는 0V이고,

상기 벌크바이어스의 전압준위는 데이터 소거의 초기에 설정된 초기전압준위로부터 소거가 진행되면서 최종전압준위로 가변되며, 상기 초기전압준위는 Vcc ~ 12V이고 상기 최종전압준위는 7V ~ 20V인 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제40항에 있어서, 상기 적어도 2개의 저장트랜지스터가 N형 모스트랜지스터일 경우,

상기 저장트랜지스터에 저장된 데이터를 소거할 때,

상기 비트라인 및 상기 소스라인은 플로팅,

상기 데이터를 소거하고자 하는 저장트랜지스터에 인가되는 워드라인의 전압준위는 -12V ~ 0V,

나머지 저장트랜지스터에 인가되는 워드라인의 전압준위는 Vcc ~ 20V,

상기 벌크바이어스의 전압준위는 Vcc ~ 20V인 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제47항에 있어서,

상기 데이터를 소거하고자 하는 저장트랜지스터에 인가되는 워드라인의 전압 준위는 데이터 소거의 초기에 설정된 초기전압준위로부터 소거가 진행되면서 최종전압준위로 가변되고, 상기 초기전압준위는 -12V ~ 4V이고, 상기 최종전압준위는 0V이며,

나머지 저장트랜지스터에 인가되는 워드라인의 전압준위는 데이터 소거의 초기에 설정된 초기전압준위로부터 소거가 진행되면서 최종전압준위로 가변되고, 상기 초기전압준위는 Vcc ~ 12V이고, 상기 최종전압준위는 7V ~ 20V이고,

상기 벌크바이어스의 전압준위는 데이터 소거의 초기에 설정되는 초기전압준위로부터 소거가 진행되면서 최종전압준위로 가변되며, 상기 초기전압준위는 Vcc ~ 12V이고 상기 최종전압준위는 7V ~ 20V인 것을 특징으로 하는 NAND 플래시 메모리 데이터 처리방법.
제40항에 있어서, 상기 적어도 2개의 저장트랜지스터가 N형 모스트랜지스터일 경우,

상기 저장트랜지스터에 저장된 데이터를 읽고자 할 때,

상기 비트라인의 전압준위는 0.4V ~ 2V,

상기 데이터를 읽고자 하는 저장트랜지스터에 인가되는 워드라인의 전압준위는 0V ~ 5V,

나머지 저장트랜지스터에 인가되는 워드라인의 전압준위는 모두 1 ~ 7V,

상기 소스라인의 전압준위는 0V,

상기 벌크바이어스의 전압준위는 -3V ~ 0V의 범위를 각각 가지는 것을 특징 으로 하는 NAND 플래시 메모리 데이터 처리방법.