JP6895002B1 - 半導体記憶装置および読出し方法 - Google Patents

Abstract

【課題】 容量結合によるメモリセルのしきい値変動を補償することができる半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリは、監視用ＮＡＮＤストリングＭＳが形成されたＮＡＮＤ型のメモリセルアレイ１１０と、選択ワード線に接続されたメモリセルにプログラムするプログラム手段と、選択ワード線に接続されたメモリセルの読出しを行う読出し手段とを含む。プログラム手段は、選択ワード線にプログラムするとき、監視用ＮＡＮＤストリングＭＳのメモリセルをプログラムする。読出し手段は、選択ワード線ｎのメモリセルを読み出すとき、非選択ワード線ｎ＋１のメモリセルに読出し電圧を印加して監視用ＮＡＮＤストリングを流れる電流を検出する電流検出部１５２と、検出された電流に基づき第１および第２のオフセット電圧を決定するオフセット電圧決定部１５４とを含み、第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、第２のオフセット電圧を付加した読出し電圧を選択ワード線ｎに印加する。【選択図】 図３Ａ

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特にメモリセルアレイの読出し方法に関する。

ＮＡＮＤ型のフラッシュメモリにおいて、ページの読出しまたはプログラムを行うとき、ビット線間の容量カップリングによるノイズを抑制するため、１つのワード線を偶数ページと奇数ページに分けて動作させている。しかし、メモリセルの高集積化が進むと、メモリセル間のＦＧ（Floating Gate）カップリングによる影響を無視できなくなる。例えば、偶数ページのメモリセルＭａにデータ「０」をプログラムし、メモリセルＭａのしきい値が上昇すると、メモリセルＭａに隣接する奇数ページのメモリセルＭｂのしきい値がメモリセルＭａとのＦＧカップリングにより上昇する。次に、奇数ページのメモリセルＭｂにデータ「０」をプログラムし、メモリセルＭｂのしきい値が上昇すると、メモリセルＭａのしきい値がメモリセルＭｂとのＦＧカップリングにより上昇する。このように、メモリセルＭａのしきい値は、プログラムベリファイされた後にメモリセルＭａとのＦＧカップリングにより上昇するため、読出し動作時にメモリセルＭａがオンするマージンが小さくなり動作が不安定になる（特許文献１）。

特許６１０３７８７号公報

フラッシュメモリの読出し動作において、メモリセルの読出しマージンは、隣接する非選択ワード線のメモリセルとのＦＧカップリングによっても変動し得る。例えば、選択ワード線ｎの読出しを行うとき、隣接する非選択ワード線ｎ＋１が既にプログラムされているか否かが読出しマージンに大きな影響を与える。もし、非選択ワード線ｎ＋１のメモリセルｎ＋１がプログラムされていれば、選択ワード線ｎの消去状態にあるメモリセルｎのしきい値Ｖｔがメモリセルｎ＋１とのＦＧカップリングにより上昇する。

特に、ページのプログラムがワード線の若い番号から順番に行われる場合には（ＮＡＮＤストリングの各メモリセルに接続されたワード線の番号がソース線側からビット線側に向けて増加する）、選択ワード線ｎを読出すとき、非選択ワード線ｎ＋１のメモリセルのプログラム状態を考慮することが望ましい。例えば、選択ワード線ｎのプログラムをする場合、ワード線ｎ＋１は未だ消去状態にあるため、選択ワード線ｎのプログラムベリファイのとき、選択ワード線ｎのメモリセルｎのしきい値Ｖｔは、非選択ワード線ｎ＋１のメモリセルｎ＋１とのＦＧカップリングの影響を殆ど受けない。他方、ワード線ｎ＋１のプログラムが既に行われている場合に、選択ワード線ｎの読出しを行うとき、選択ワード線ｎのメモリセルｎのしきい値Ｖｔは、非選択ワード線ｎ＋１のメモリセルｎ＋１とのＦＧカップリングの影響を大きく受けることになる。

読出し動作では、非選択ワード線に読出しパス電圧ＶＰＡＳＳＲを印加し、選択ワード線に読出し電圧ＶＲＥＡＤを印加するが、選択ワード線ｎの消去状態にあるメモリセルｎのしきい値Ｖｔが非選択ワード線ｎ＋１のメモリセルｎ＋１とのＦＧカップリングにより上昇すると、メモリセルｎが読出し電圧ＶＲＥＡＤによって十分にオンしないか、最悪、メモリセルｎがオンしないという事態を招き得る。その結果、消去状態にあるメモリセルｎのデータを正確に読み出すことができず、フラッシュメモリの信頼性が低下してしまう。

図１は、従来のＮＡＮＤ型フラッシュメモリの読出し動作のタイミングチャートである。プリチャージ期間ｔＰＲＥにおいて、選択ワード線および非選択ワード線に読出しパス電圧ＶＰＡＳＳＲ（プログラムされたメモリセルがオンするのに十分高い電圧）が印加され、ビット線側選択トランジスタＳＥＬ＿Ｄがゲート電圧ＶＳＧＤによりオンし、ソース線側選択トランジスタＳＥＬ＿Ｓがゲート電圧０Ｖによりオフし、ビット線および選択されたブロック内のＮＡＮＤストリングに電圧がプリチャージされる。次に、ディスチャージ期間ｔＤＩＳにおいて、選択ワード線に読出し電圧ＶＲＥＡＤ（例えば、０．２Ｖ）が印加され、ソース線側選択トランジスタＳＥＬ＿Ｓがゲート電圧ＶＳＧＳによりオンされる。選択メモリセルがプログラム状態の場合には、ＮＡＮＤストリングが非導通であるためビット線の電位は変化しないが、選択メモリセルが消去状態の場合には、ＮＡＮＤストリングが導通しビット線の電位が低下する。次に、センシング期間ｔＳＥＮにおいて、ページバッファ／センス回路は、クランプされたビット線の電位を検出することで、選択メモリセルがプログラム状態（データ「０」）または消去状態（データ「１」）を判定する。

破線Ａは、選択メモリセルがプログラムされているときのビット線の電位を示し、実線Ｂ、Ｃは、選択メモリセルが消去されているときのビット線の電位を示し、実線Ｂは、非選択ワード線ｎ＋１のプログラムされたメモリセルｎ＋１とのＦＧカップリングによりしきい値Ｖｔが上昇した例であり、実線Ｃは、ワード線ｎ＋１のメモリセルが消去状態にありＦＧカップリングの影響を受けていない例である。

このように、非選択ワード線ｎ＋１のメモリセルｎ＋１がプログラムされていると、選択ワード線ｎの消去状態にあるメモリセルｎのしきい値Ｖｔが正の方向にシフトするため、ディスチャージ期間ｔＤＩＳにおいて、メモリセルｎは十分に電流を流すことができず、その結果、実線Ｂに示すようにビット線の電位が十分に下がらず、プログラムされたメモリセルのビット線の電位（破線Ａ）との差が小さくなる。つまり、読出しマージンが小さくなり、消去状態のメモリセルを誤ってプログラム状態のメモリセルと判定してしまうことがある。

本発明は、このような従来の課題を解決し、容量結合によるメモリセルのしきい値変動を補償することができる半導体記憶装置および読出し方法を提供することを目的とする。

本発明に係る半導体記憶装置の読出し方法は、ＮＡＮＤ型のメモリセルアレイの各ブロックに、少なくとも１つの監視用ＮＡＮＤストリングを用意する第１のステップと、選択ワード線のメモリセルをプログラムするとき、前記監視用ＮＡＮＤストリングのメモリセルをプログラムする第２のステップと、選択ワード線ｎのメモリセルを読み出すとき、前記監視用ＮＡＮＤストリングの非選択ワード線ｎ＋１のメモリセルがプログラムされているか否かを検出する第３のステップと、第３のステップによる検出結果に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１のオフセット電圧および第２のオフセット電圧を決定する第４のステップと、前記第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、前記第２のオフセット電圧を付加した読出し電圧を選択ワード線ｎに印加する第４のステップとを有する。

ある実施態様では、前記第３のステップは、非選択ワード線ｎ＋１に読出し電圧を印加し、選択ワード線ｎおよび他の非選択ワード線に読出しパス電圧を印加し、前記監視用ＮＡＮＤストリングのメモリセルがプログラムされているか否かを検出する。ある実施態様では、前記第３のステップは、前記監視用ＮＡＮＤストリングを流れる電流によりメモリセルがプログラムされているか否かを検出する。ある実施態様では、前記第３のステップは、前記監視用ＮＡＮＤストリングが接続されたビット線の電位によりメモリセルがプログラムされているか否かを検出する。ある実施態様では、前記第２のステップは、選択ワード線のプログラムされるメモリセルの数に基づき前記監視用ＮＡＮＤストリングのメモリセルをプログラムする。ある実施態様では、前記第２のステップは、選択ワード線のプログラムされるメモリセルが過半数であるときに前記監視用ＮＡＮＤストリングのメモリセルをプログラムする。ある実施態様では、前記第３のステップは、ビット線のプリチャージ期間中に実施される。ある実施態様では、ＮＡＮＤストリングの各メモリセルに接続されたワード線の番号がソース線側からビット線側に向けて増加するとき、ブロックのページのプログラムは、ワード線の番号の若い順から実施される。ある実施態様では、前記監視用ＮＡＮＤストリングは、ユーザーによって使用されないメモリセルアレイの領域またはユーザーによってアクセスすることができないメモリセルアレイの領域に用意される。

本発明に係る半導体記憶装置は、複数のブロックを含み、各ブロックには、少なくとも１つの監視用ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、選択ワード線に接続されたメモリセルにプログラムするプログラム手段と、選択ワード線に接続されたメモリセルの読出しを行う読出し手段とを含み、前記プログラム手段は、選択ワード線のメモリセルをプログラムするとき、前記監視用ＮＡＮＤストリングのメモリセルをプログラムし、前記読出し手段は、選択ワード線ｎのメモリセルを読み出すとき、前記監視用ＮＡＮＤストリングの非選択ワード線ｎ＋１のメモリセルがプログラムされているか否かを検出し、検出結果に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１のオフセット電圧および第２のオフセット電圧を決定し、前記第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、前記第２のオフセット電圧を付加した読出し電圧を選択ワード線ｎに印加する。

ある実施態様では、前記プログラム手段は、選択ワード線のプログラムされるメモリセルの数に基づき前記監視用ＮＡＮＤストリングのメモリセルをプログラムする。ある実施態様では、前記読出し手段は、非選択ワード線ｎ＋１に読出し電圧を印加し、選択ワード線ｎおよび他の非選択ワード線に読出しパス電圧を印加し、前記監視用ＮＡＮＤストリングのメモリセルがプログラムされているか否かを検出する。ある実施態様では、前記読出し手段は、ページバッファ／センス回路を含み、当該ページバッファ／センス回路は、前記監視用ＮＡＮＤストリングを流れる電流によりメモリセルがプログラムされているか否かを検出する。ある実施態様では、前記読出し手段は、ページバッファ／センス回路を含み、当該ページバッファ／センス回路は、前記監視用ＮＡＮＤストリングが接続されたビット線の電位によりメモリセルがプログラムされているか否かを検出する。ある実施態様では、前記読出し手段は、ビット線のプリチャージ期間中に前記監視用ＮＡＮＤストリングの非選択ワード線ｎ＋１のメモリセルがプログラムされているか否かを検出する。ある実施態様では、ＮＡＮＤストリングの各メモリセルに接続されたワード線の番号がソース線側からビット線側に向けて増加するとき、前記プログラム手段は、ワード線の番号の若い順からページのプログラムを実施する。

本発明によれば、選択ワード線の読出しを行うとき、隣接する非選択ワード線のメモリセルのプログラム状態を検出し、その検出結果に応じて選択ワード線に読出し電圧を印加するようにしたので、選択メモリセルのしきい値が隣接するメモリセルとのＦＧカップリングにより変動してもしきい値の変動を補償することができる。これにより、メモリセルに記憶されたデータを正確に読み出すことができる。

従来のフラッシュメモリの読出し動作を説明するタイミングチャートである。 本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。 本発明の実施例に係る監視用ＮＡＮＤストリングおよび読出し電圧制御部の構成例を示す図である。 本発明の実施例に係る監視用ＮＡＮＤストリングおよび読出し電圧制御部の他の構成を示す図である。 本発明の実施例によるフラッシュメモリの読出し動作を説明するタイミングチャートである。 従来の電流センス方式によるフラッシュメモリの読出し動作を説明するタイミグチャートである。 本発明の他の実施例に係る電流センス方式によるフラッシュメモリの読出し動作を説明するタイミングチャートである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。

図２は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの内部構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、データ等の入出力を行う入出力バッファ１２０と、入出力バッファ１２０を介して受け取ったアドレスを保持するアドレスレジスタ１３０と、入出力バッファ１２０を介して受け取ったコマンド等に基づき各部を制御するコントローラ１４０と、読出し動作時に選択ワード線および非選択ワード線に印加する読出し電圧および読出しパス電圧を制御する読出し電圧制御部１５０と、アドレスレジスタ１３０からの行アドレスＡｘのデコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレスＡｙのデコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、読出し、プログラムおよび消去等のために必要な種々の電圧（読出し電圧ＶＲＥＡＤ、読出しパス電圧ＶＰＡＳＳＲ、プログラム電圧ＶＰＧＭ、消去電圧ＶＥＲＳなど）を生成する内部電圧生成回路１９０とを含んで構成される。

メモリセルアレイ１１０は、ｍ個の複数のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を含む。１つのブロックには、図３Ａに示すように、ユーザーが使用することができる（またはユーザーによってアクセスすることができる）ユーザー領域ＲＡに形成された１ページ分のＮＡＮＤストリングと、ユーザーが使用することができない（またはユーザーがアクセスすることができない）非ユーザー領域ＲＢに形成された少なくとも１つの監視用ＮＡＮＤストリングＭＳとが形成される。ユーザー領域ＲＡに形成された１つのＮＡＮＤストリングは、ゲートが選択ゲート線ＳＧＳに接続されたソース線側選択トランジスタＳＥＬ＿Ｓ、ゲートがダミーワード線ＤＷＬＳに接続されたソース線側ダミーメモリセル、各ゲートがワード線ＷＬ０、ＷＬ１、・・・ＷＬ３１に接続された３２個のメモリセルと、ゲートがダミーワード線ＤＷＬＤに接続されたビット線側ダミーメモリセルと、ゲートが選択ゲート線ＳＧＤに接続されたビット線側選択トランジスタＳＥＬ＿Ｄとを含む。ソース線側およびビット線側のダミーメモリセルは、消去状態またはプログラム状態のいずれであってもよい。これらのＮＡＮＤストリングは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・ＢＬｎを介してページバッファ／センス回路１７０に接続される。

非ユーザー領域ＲＢに形成された監視用ＮＡＮＤストリングＭＳは、ユーザー領域ＲＡに形成されたＮＡＮＤストリングと同様に構成され、監視用ＮＡＮＤストリングＭＳは、ビット線ＢＬＦを介してページバッファ／センス回路１７０に接続される。監視用ＮＡＮＤストリングＭＳは、読出し動作時に選択ワード線に隣接する非選択ワード線のメモリセルがプログラムされているか否かを監視するために用意される。１つの実施態様では、監視用ＮＡＮＤストリングＭＳの各メモリセルは、当該ブロックのページがプログラムされるときに同時にプログラムされる。例えば、ワード線ｋのページをプログラムするとき、監視用ＮＡＮＤストリングのワード線ｋのメモリセルがプログラムされる。さらにある実施態様では、１ページ内のプログラムするメモリセルの数に応じて監視用ＮＡＮＤストリングのメモリセルをプログラムするようにしてもよい（プログラムは、メモリセルのしきい値を正にシフトさせるデータ）。例えば、ワード線ｋのページをプログラムするとき、ページの過半数のメモリセルにデータ「０」をプログラムする場合に、監視用ＮＡＮＤストリングのワード線ｋのメモリセルをデータ「０」にプログラムし、過半数に満たない場合には、監視用ＮＡＮＤストリングのワード線ｋのメモリセルにデータ「０」をプログラムしない。こうして、監視用ＮＡＮＤストリングＭＳの各メモリセルは、各ワード線がプログラムされた状態にあるか否かを概ね反映する。

なお、メモリセルアレイ１１０は、基板表面に２次元的に形成されるものであってもよいし、基板表面から垂直方向に３次元的に形成されるものであってもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。

コントローラ１４０は、ステートマシンあるいはマイクロコントローラを含み、フラッシュメモリの各動作を制御する。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に読出し電圧ＶＲＥＡＤを印加し、非選択ワード線に読出しパス電圧ＶＰＡＳＳＲを印加し、ビット線側選択トランジスタおよびソース線側選択トランジスタをオンし、ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧ＶＰＧＭを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の全ての選択ワード線に０Ｖを印加し、Ｐウエルに高電圧の消去電圧ＶＥＲＳを印加し、フローティングゲートの電子を基板に引き抜き、ブロック単位でデータを消去する。

コントローラ１４０は、上記したように、選択されたブロックの選択されたページをプログラムするとき、同時に監視用ＮＡＮＤストリングＭＳの選択ページに対応するメモリセルをプログラムする。ある実施態様では、プログラムは、選択されたブロックのソース線側のワード線の番号の若い順から行われる。例えば、図３Ａの例で言えば、プログラムは、ワード線ＷＬ０から順に行われる。

コントローラ１４０は、読出し動作を行うとき（プログラムベリファイを含む）、読出し電圧制御部１５０で制御された読出し電圧ＶＲＥＡＤおよび読出しパス電圧ＶＰＡＳＳＲを選択ワード線および非選択ワード線に印加する。読出し電圧制御部１５０は、コントローラ１４０の制御下において、読出し動作のプリチャージ期間中に、選択ワード線ｎに隣接する非選択ワード線ｎ＋１に読出し電圧ＶＲＥＡＤを印加して監視用ＮＡＮＤストリングＭＳを流れる電流を検出し、検出された電流から読出し電圧ＶＲＥＡＤおよび読出しパス電圧ＶＰＡＳＳＲに付加するためのオフセット電圧を決定する。

選択ワード線ｎのメモリセルｎのしきい値Ｖｔが隣接する非選択ワード線ｎ＋１のメモリセルｎ＋１とのＦＧカップリングにより正の方向にシフトすると、読出し電圧ＶＲＥＡＤの印加によってメモリセルｎがオンしたときに流す電流が小さくなる。監視用ＮＡＮＤストリングＭＳの各メモリセルは、非選択ワード線ｎ＋１のプログラム状態を反映した電流を流すため、この電流を検出することで非選択ワード線ｎ＋１のプログラム状態を知ることができる。

読出し電圧制御部１５０は、例えば、図３Ａに示すように、監視用ＮＡＮＤストリングＭＳのソース線側に接続され、監視用ＮＡＮＤストリングを流れる電流を検出する電流検出部１５２と、検出された電流に基づきオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定するオフセット電圧決定部１５４と、オフセット電圧決定部１５４で決定されたオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２に基づき読出しパス電圧ＶＰＡＳＳＲ＋Ｖｏｆｓ１および読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を生成する読出し電圧生成部１５６とを含む。別の実施態様では、読出し電圧制御部１５０は、例えば、図３Ｂに示すように、監視用ＮＡＮＤストリングＭＳのビット線側に接続されるようにしてもよい。読出し電圧制御部１５０は、ハードウェアおよび／またはソフトウェアにより構成される。

電流検出部１５２による監視用ＮＡＮＤストリングＭＳの電流の検出が行われるとき、選択ワード線ｎに隣接する非選択ワード線ｎ＋１に読出し電圧ＶＲＥＡＤが印加され、選択ワード線ｎ、他の非選択ワード線およびダミーワード線ＤＷＬＳ／ＤＷＬＳに読出しパス電圧ＶＰＡＳＳＲが印加され、ビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓにゲート電圧ＶＳＧＤ／ＶＳＧＳが印加され、監視用ＮＡＮＤストリングＭＳに接続されたビット線ＢＬＦに電圧が印加される。この電圧は、例えば、ページバッファ／センス回路１７０が読出し動作時に印加するプリチャージ電圧である。これにより、監視用ＮＡＮＤストリングＭＳの非選択ワード線ｎ＋１のメモリセルｎ＋１の読出しが行われ、メモリセルｎ＋１がプログラムされていれば監視用ＮＡＮＤストリングに電流が流れず、メモリセルｎ＋１がプログラムされていなければ監視用ＮＡＮＤストリングに電流が流れる。図３Ａに示す構成の場合には、ビット線ＢＬＦから流れ込む電流が電流検出部１５２によって検出され、図３Ｂに示す構成の場合には、ソース線ＳＬに向かって流し出す電流が電流検出部１５２によって検出される。

オフセット電圧決定部１５４は、電流検出部１５２の検出結果に基づきオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定する。オフセット電圧Ｖｏｆｓ１は、ディスチャージ期間中（センシング期間を一部含んでもよい）に非選択ワード線に印加する読出しパス電圧ＶＰＡＳＳＲに付加する電圧であり、オフセット電圧Ｖｏｆｓ２は、ディスチャージ期間中（センシング期間を一部含んでもよい）に選択ワード線に印加する読出し電圧ＶＲＥＡＤに付加する電圧である。

ある実施態様では、オフセット電圧決定部１５４は、電流検出部１５２により電流が検出されないとき、非選択ワード線ｎ＋１のメモリセルｎ＋１がプログラム状態にあると判定する。他方、電流検出部１５２により電流が検出されたとき、非選択ワード線ｎ＋１のメモリセルｎ＋１が消去状態にあると判定する。メモリセルｎ＋１がプログラム状態にあると判定した場合、オフセット電圧決定部１５４は、予め決められたオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定する。決定方法は、任意であるが、例えば、オフセット電圧を生成する回路をイネーブルさせるようにしてもよいし、オフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を設定したルックアップテーブルを用意しておき、オフセット電圧決定部１５４は、このテーブルを参照してオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定するようにしてもよい。メモリセルｎ＋１が消去状態の場合には、オフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２はゼロである。

読出し電圧生成部１５６は、内部電圧生成回路１９０で生成された読出しパス電圧ＶＰＡＳＳＲ、読出し電圧ＶＲＥＡＤに、オフセット電圧決定部１５４で決定されたオフセット電圧Ｖｏｆｓ１／ｏｆｓ２を付加し、読出しパス電圧ＶＰＡＳＳＲ＋Ｖｏｆｓ１、読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を生成する。読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２は選択ワード線ｎに印加され、読出しパス電圧ＶＰＡＳＳＲ＋Ｖｏｆｓ１は非選択ワード線に印加される。

次に、本実施例のフラッシュメモリの読出し動作について図４のタイミングチャートを参照して説明する。コントローラ１４０は、ホスト装置から読出しコマンド、アドレスを入出力バッファ１２０を介して受け取ると、読出し動作を開始する。ここでは、ワード線ｎが選択され、ワード線ｎのページが読み出されるものとする。

プリチャージ期間ｔＰＲＥは、電流検出期間ｔＤＥＴを含み、ビット線のプリチャージと並行して監視用ＮＡＮＤストリングＭＳを流れる電流の検出が行われる。この電流の検出は、言い換えれば、監視用ＮＡＮＤストリングの非選択ワード線ｎ＋１のメモリセルｎ＋１の読出しである。

電流検出期間ｔＤＥＴにおいて、ワード線選択回路１６０は、非選択ワード線ｎ＋１に読出し電圧（例えば、０．２Ｖ）を印加し、選択ワード線ｎおよび他の非選択ワード線に読出しパス電圧ＶＰＡＳＳＲを印加する。読出しパス電圧ＶＰＡＳＳＲは、メモリセルのプログラムの如何にかかわらずメモリセルを導通させる電圧であり、例えば、約６．０Ｖである。ワード線選択回路１６０はさらに、ゲート電圧ＶＳＧＤを印加してビット線側選択トランジスタＳＥＬ＿Ｄを導通させ、また、一定のパルス幅のゲート電圧ＶＳＧＳを印加してソース線側選択トランジスタＳＥＬ＿Ｓを一定期間導通させる。

次に、ページバッファ／センス回路１７０は、ビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎ、ＢＬＦにプリチャージ電圧を印加する。こうして、監視用ＮＡＮＤストリングＭＳの非選択ワード線ｎ＋１のメモリセルｎ＋１の読出しが行われ、監視用ＮＡＮＤストリングＭＳを流れる電流が電流検出部１５２により検出される。監視用ＮＡＮＤストリングＭＳを流れる電流が検出されなければ、メモリセルはプログラム状態であり、電流が検出されれば、メモリセルは消去状態である。この検出結果に基づきオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２が決定される。

電流検出期間ｔＤＥＴが終了すると、ワード線選択回路１６０は、ソース線側選択トランジスタＳＥＬ＿Ｓのゲート電圧を０Ｖにし、ソース線側選択トランジスタＳＥＬ＿Ｓを非導通にする。また、ワード線選択回路１６０は、読出し電圧生成部１５６で生成された読出しパス電圧ＶＰＡＳＳＲ＋Ｖｏｆｓ１を選択ワード線ｎおよび全ての非選択ワード線に印加する。監視用ＮＡＮＤストリングＭＳのメモリセルｎ＋１がプログラムされていると判定された場合には、従来の読出しパス電圧ＶＰＡＳＳＲと比較してオフセット電圧Ｖｏｆｓ１だけ高い電圧が印加される。これにより、メモリセルｎ＋１とのＦＧカップリングによりしきい値Ｖｔが正にシフトした可能性のあるプログラム状態のメモリセルｎが強くオンされ、ビット線およびＮＡＮＤストリングのプリチャージ電圧が予期する電圧より低下するのが抑制される。

プリチャージ後、ビット線およびＮＡＮＤストリングのディスチャージが行われる。ディスチャージ期間ｔＤＩＳにおいて、ワード線選択回路１６０は、読出し電圧生成部１５６で生成された読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を選択ワード線に印加し、また、ソース線側選択トランジスタＳＥＬ＿Ｓにゲート電圧ＶＳＧＳを印加してソース線側選択トランジスタＳＥＬ＿Ｓを導通させる。これにより、選択メモリセルがプログラム状態のＮＡＮＤストリングは、プリチャージ電圧をそのまま保持し（破線Ａで示す）、選択メモリセルが消去状態のＮＡＮＤストリングは、プリチャージ電圧をソース線ＳＬに放電する。実線Ｂは、非選択ワード線ｎ＋１のメモリセルｎ＋１がプログラムされている場合のＮＡＮＤストリングおよびビット線のディスチャージ電位を示し、実線Ｃは、非選択ワード線ｎ＋１のメモリセルｎ＋１がプログラムされていない場合のＮＡＮＤストリングおよびビット線のディスチャージ電位を示している。

本実施例では、選択ワード線ｎに読出し電圧ＶＲＥＡＤ＋Ｖｏｆｓ２を印加することで、非選択ワード線ｎ＋１のプログラムされたメモリセルｎ＋１とのＦＧカップリングによりしきい値Ｖｔがシフトしたメモリセルｎであっても、オフセット電圧Ｖｏｆｓ２の増加に応じてメモリセルｎが強くオンされ、電流の低下が防止される。それ故、メモリセルｎのしきい値Ｖｔの変動が補償され、実線Ｂのディスチャージ電位を実線Ｃのディスチャージ電位と同じレベルにすることができ、読出しマージンの低下が抑制される。

次に、センシング期間ｔＳＥＮにおいて、ページバッファ／センス回路１７０は、ビット線の電位をセンスし、選択メモリセルがプログラム状態（データ「０」）または消去状態（データ「１」）を判定する。プログラムされたメモリセルを含むビット線の電位（破線Ａ）と、消去状態にあるメモリセルを含むビット線の電位（実線Ｂ／Ｃ）との読出しマージンの差が十分に確保されるため、消去状態のメモリセルを誤ってプログラム状態のメモリセルと誤判定することが防止される。

上記実施例では、監視用ＮＡＮＤストリングＭＳの電流の検出を、読出し動作のプリチャージ期間中に行う例を示したが、電流を検出するタイミングは、必ずしもプリチャージ期間に限らず、監視用ＮＡＮＤストリングＭＳの非選択ワード線ｎ＋１の読出しを行ってから、選択ワード線ｎの通常の読出し動作を行うようにしてもよい。

上記実施例では、電流検出部１５２により監視用ＮＡＮＤストリングＭＳの電流を検出することで、監視用ＮＡＮＤストリングＭＳの非選択ワード線ｎ＋１のメモリセルｎ＋１がプログラムされているか否かを判定する例を示したが、これに限らず、監視用ＮＡＮＤストリングＭＳのビット線ＢＬＦの電圧を検出することでメモリセルｎ＋１がプログラムされているか否かを判定するようにしてもよい。この場合、電流検出部１５２に代えて電圧検出部が必要になるが、この電圧検出部は、ページバッファ／センス回路１７０のセンス回路で実施され得る。ページバッファ／センス回路１７０は、通常のページの読出しのときと同様に、監視用ＮＡＮＤストリングＭＳの非選択ワード線ｎ＋１のメモリセルｎ＋１を読み出したとき、監視用ＮＡＮＤストリングＭＳに接続されたビット線ＢＬＦの電位が変化しなければ、メモリセルｎ＋１がプログラムされていると判定し、ビット線ＢＬＦの電位が低下すれば、メモリセルｎ＋１がプログラムされていないと判定することができる。

上記実施例では、メモリセルアレイのページ読出し動作について例示したが、本実施例の読出し方法は、プログラム動作時のプログラムベリファイの読出しにも同様に適用することができる。さらに上記実施例では、選択ワード線ｎの読出しを行うときに非選択ワード線ｎ＋１のプログラム状態に応じた読出し電圧／読出しパス電圧を制御したが、これに限らず、本発明は、選択ワード線ｎの読出しを行うとき、非選択ワード線ｎ−１のプログラム状態に応じた読出し電圧／読出しパス電圧を制御することも可能であるし、さらには、非選択ワード線ｎ＋１と非選択ワード線ｎ−１の双方のプログラム状態に応じた読出し電圧／読出しパス電圧を制御することも可能である。但し、非選択ワード線ｎ＋１と非選択ワード線ｎー１のプログラム状態を検出するには、監視用ＮＡＮＤストリングＭＳのメモリセルｎ＋１の読出しとメモリセルｎ−１の読出しを行う必要がある。

上記実施例では、電流検出部１５２により検出された電流の有無により監視用ＮＡＮＤストリングＭＳの非選択ワード線ｎ＋１のメモリセルのプログラムの有無を判定したが、電流検出部１５２は、監視用ＮＡＮＤストリングの検出電流と基準電流とを比較し、検出電流＜基準電流のときメモリセルがプログラム状態、検出電流≧基準電流のときメモリセルが消去状態と判定するようにしてもよい。この場合、基準電流は、ＦＧカップリングによりしきい値Ｖｔがシフトしていない消去状態のメモリセルが読出し電圧ＶＲＥＡＤに応じて流す電流である。

上記実施例では、１つの監視用ＮＡＮＤストリングを用意したが、監視用ＮＡＮＤストリングを複数用意してもよい。例えば、一方の監視用ＮＡＮＤストリングのメモリセルは、選択ページのプログラムが行われるときに常にプログラムされるようにし、他方の監視用ＮＡＮＤストリングのメモリセルは、選択ページをプログラムするときに、データ「０」をプログラムするメモセルの数に応じてプログラムされるようにする（例えば、プログラムするメモリセルの数が過半数を超える場合にプログラムする）。一方の監視用ＮＡＮＤストリングは、１ページ内のプログラムするメモリセルの数にかかわらず非選択ワード線ｎ＋１のプログラムにより選択ワード線ｎのメモリセルがＦＧカップリングによりしきい値Ｖｔがシフトするワーストケースを想定するのに対し、他方の監視用ストリングは、非選択ワード線ｎ＋１のプログラムするメモリセルの数が過半数に満たない場合に選択ワード線ｎのメモリセルがＦＧカップリングによりしきい値Ｖｔがシフトしないことを想定する。これにより、選択ワード線ｎ＋１のメモリセルのプログラム状態をワーストケースよりも正確に反映する。コントローラ１４０は、ユーザー設定等により、一方の監視用ＮＡＮＤストリングまたは他方の監視用ＮＡＮＤストリングのいずれかを選択して電流を検出することが可能である。あるいは、コントローラ１４０は、一方の監視用ＮＡＮＤストリングと他方の監視用ＮＡＮＤストリングとの双方の電流を検出し、その平均値と基準電流とを比較し、その比較結果に基づきオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２を決定するようにしてもよい。

次に、本発明の第２の実施例について説明する。上記実施例は、ページバッファ／センス回路１７０がビット線の電圧を検出する電圧検出方式を用いたが、第２の実施例は、ビット線を流れる電流を検出する電流検出方式を用いてメモリセルのデータ「０」、「１」を判定する。電圧検出方式は、図４に示すように、ビット線をプリチャージした後にプリチャージした電圧をディスチャージさせるが、電流検出方式は、ビット線を流れる電流をセンスすればよいので、プリチャージとディスチャージのステップを必要としない。

電流検出方式のセンス回路は、例えば、カスコード回路により電流を電圧に変換してメモリセルのデータ「０」、「１」を判定したり、ＮＡＮＤストリングを流れる電流と基準電流とを比較することでメモリセルのデータ「０」、「１」を判定する。電圧検出方式のセンス回路を用いた場合、ビット線間の容量結合によるノイズを抑制するため、偶数ビット線と奇数ビット線の一方を選択し他方をＧＮＤにするシールド読出しが一般的であるが、電流検出方式のセンス回路は、全てのビット線を同時に選択する読出しが可能である。

図５は、従来の電流検出方式による読出し動作を説明するタイミングチャートである。チャージ期間ｔＣＨＡにおいて、選択ワード線および全ての非選択ワード線に読出しパス電圧ＶＰＡＳＳＲが印加され、ビット線側選択トランジスタＳＥＬ＿Ｄがゲート電圧ＶＳＧＤによりオンし、ソース線側選択トランジスタＳＥＬ＿Ｓがゲート電圧ＶＳＧＳによりオンし、ページバッファ／センス回路１７０は、ビット線および選択されたブロック内の全てのＮＡＮＤストリングに電流を流す。

次に、センシング期間ｔＳＥＮにおいて、選択ワード線に読出し電圧ＶＲＥＡＤ（例えば、０．２Ｖ）が印加される。選択メモリセルがプログラム状態の場合には、ＮＡＮＤストリングが非導通であるためビット線に電流は流れず、選択メモリセルが消去状態の場合には、ＮＡＮＤストリングが導通するためビット線に一定の電流が流れる。ここで、破線Ａは、選択メモリセルがプログラムされているときのビット線の電流を示し、実線Ｂ、Ｃは、選択メモリセルが消去されているときのビット線の電流を示す。実線Ｂは、隣接するワード線のメモリセルとのＦＧカップリングによりしきい値Ｖｔが正の方向にシフトし、メモリセルを流れる電流が低下したときのビット線を流れる電流である。実線Ｃは、隣接するワード線のメモリセルとのＦＧカップリングによりしきい値Ｖｔが変動しないか変動が少ないときのビット線を流れる電流である。実線Ｂの場合、破線Ａとの読出しマージンの差が小さくなり、メモリセルの読出しデータの誤判定が生じ得る。

図６は、第２の実施例による電流検出方式の読出し動作を説明するタイミングチャートである。本実施例の場合、チャージ期間ｔＣＨＡにおいて、最初に非選択ワード線ｎ＋１に読出し電圧ＶＲＥＡＤが印加され、監視用ＮＡＮＤストリングＭＳのメモリセルｎ＋１の読出しが行われる。この読出しで検出された電流に基づきオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２が決定され、決定されたオフセット電圧Ｖｏｆｓ１／Ｖｏｆｓ２が読出しパス電圧ＶＰＡＳＳＲおよび読出し電圧ＶＲＥＡＤにほぼリアルタイムで印加される。センシング期間ｔＳＥＮにおいて、非選択ワード線ｎ＋１のメモリセルｎ＋１とのＦＧカップリングによりしきい値Ｖｔがシフトした消去状態のメモリセルｎを含むビット線の電流（実線Ｂ）は、そのようなＦＧカップリングによりしきい値Ｖｔがしていない消去状態のメモリセルを含むビット線の電流（実線Ｃ）と概ね等しくなる。それ故、プログラム状態のメモリセルを含むビット線の電流（破線Ａ）に対する一定の読出しマージンを保つことができ、メモリセルの読出しデータの誤判定が抑制される。

本実施例のように、ページバッファ／センス回路１７０が電流検出方式を用いる場合には、図３Ａ、図３Ｂに示す電流検出部１５２は必須ではなく、ページバッファ／センス回路１７０のセンス回路が電流検出部１５２の機能を実施することができる。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：読出し電圧制御部
１６０：ワード線選択回路 １７０：ページバッファ／センス回路
１８０：列選択回路 １９０：内部電圧生成回路

Claims (16)

1. 半導体記憶装置の読出し方法であって、
   ＮＡＮＤ型のメモリセルアレイの各ブロックに、少なくとも１つの監視用ＮＡＮＤストリングを用意する第１のステップと、
   選択ワード線のメモリセルをプログラムするとき、前記監視用ＮＡＮＤストリングのメモリセルをプログラムする第２のステップと、
   選択ワード線ｎのメモリセルを読み出すとき、前記監視用ＮＡＮＤストリングの非選択ワード線ｎ＋１のメモリセルがプログラムされているか否かを検出する第３のステップと、
   第３のステップによる検出結果に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１のオフセット電圧および第２のオフセット電圧を決定する第４のステップと、
   前記第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、前記第２のオフセット電圧を付加した読出し電圧を選択ワード線ｎに印加する第４のステップと、
   を有する読出し方法。
2. 前記第３のステップは、非選択ワード線ｎ＋１に読出し電圧を印加し、選択ワード線ｎおよび他の非選択ワード線に読出しパス電圧を印加し、前記監視用ＮＡＮＤストリングのメモリセルがプログラムされているか否かを検出する、請求項１に記載の読出し方法。
3. 前記第３のステップは、前記監視用ＮＡＮＤストリングを流れる電流によりメモリセルがプログラムされているか否かを検出する、請求項１または２に記載の読出し方法。
4. 前記第３のステップは、前記監視用ＮＡＮＤストリングが接続されたビット線の電位によりメモリセルがプログラムされているか否かを検出する、請求項１または２に記載の読出し方法。
5. 前記第２のステップは、選択ワード線のプログラムされるメモリセルの数に基づき前記監視用ＮＡＮＤストリングのメモリセルをプログラムする、請求項１に記載の読出し方法。
6. 前記第２のステップは、選択ワード線のプログラムされるメモリセルが過半数であるときに前記監視用ＮＡＮＤストリングのメモリセルをプログラムする、請求項５に記載の読出し方法。
7. 前記第３のステップは、ビット線のプリチャージ期間中に実施される、請求項１または４に記載の読出し方法。
8. ＮＡＮＤストリングの各メモリセルに接続されたワード線の番号がソース線側からビット線側に向けて増加するとき、ブロックのページのプログラムは、ワード線の番号の若い順から実施される、請求項１ないし７いずれか１つに記載の読出し方法。
9. 前記監視用ＮＡＮＤストリングは、ユーザーによって使用されないメモリセルアレイの領域またはユーザーによってアクセスすることができないメモリセルアレイの領域に用意される、請求項１に記載の読出し方法。
10. 複数のブロックを含み、各ブロックには、少なくとも１つの監視用ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、
    選択ワード線に接続されたメモリセルにプログラムするプログラム手段と、
    選択ワード線に接続されたメモリセルの読出しを行う読出し手段とを含み、
    前記プログラム手段は、選択ワード線のメモリセルをプログラムするとき、前記監視用ＮＡＮＤストリングのメモリセルをプログラムし、
    前記読出し手段は、選択ワード線ｎのメモリセルを読み出すとき、前記監視用ＮＡＮＤストリングの非選択ワード線ｎ＋１のメモリセルがプログラムされているか否かを検出し、検出結果に基づき読出しパス電圧および読出し電圧にそれぞれ付加する第１のオフセット電圧および第２のオフセット電圧を決定し、前記第１のオフセット電圧を付加した読出しパス電圧を非選択ワード線に印加し、前記第２のオフセット電圧を付加した読出し電圧を選択ワード線ｎに印加する、半導体記憶装置。
11. 前記プログラム手段は、選択ワード線のプログラムされるメモリセルの数に基づき前記監視用ＮＡＮＤストリングのメモリセルをプログラムする、請求項１０に記載の半導体記憶装置。
12. 前記読出し手段は、非選択ワード線ｎ＋１に読出し電圧を印加し、選択ワード線ｎおよび他の非選択ワード線に読出しパス電圧を印加し、前記監視用ＮＡＮＤストリングのメモリセルがプログラムされているか否かを検出する、請求項１０に記載の半導体記憶装置。
13. 前記読出し手段は、ページバッファ／センス回路を含み、当該ページバッファ／センス回路は、前記監視用ＮＡＮＤストリングを流れる電流によりメモリセルがプログラムされているか否かを検出する、請求項１０に記載の半導体記憶装置。
14. 前記読出し手段は、ページバッファ／センス回路を含み、当該ページバッファ／センス回路は、前記監視用ＮＡＮＤストリングが接続されたビット線の電位によりメモリセルがプログラムされているか否かを検出する、請求項１０に記載の半導体記憶装置。
15. 前記読出し手段は、ビット線のプリチャージ期間中に前記監視用ＮＡＮＤストリングの非選択ワード線ｎ＋１のメモリセルがプログラムされているか否かを検出する、請求項１０に記載の半導体記憶装置。
16. ＮＡＮＤストリングの各メモリセルに接続されたワード線の番号がソース線側からビット線側に向けて増加するとき、前記プログラム手段は、ワード線の番号の若い順からページのプログラムを実施する、請求項１０ないし１５いずれか１つに記載の半導体記憶装置。

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