KR20130072667A

KR20130072667A - 반도체 메모리 장치 및 이의 동작방법

Info

Publication number: KR20130072667A
Application number: KR1020110140197A
Authority: KR
Inventors: 김병렬; 김덕주
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2013-07-02
Also published as: US8824207B2; US20130163335A1; CN103177764A; CN103177764B

Abstract

본 발명은 적어도 네 개의 플레인들의 선택된 페이지를 프로그램하기 위해 상기 선택된 페이지와 연관된 페이지 버퍼들에 프로그램 데이터를 순차적으로 입력하는 단계; 상기 네 개의 플레인들에 대한 프로그램 동작을 실시하는 단계; 상기 프로그램 동작에 대한 검증동작을 실시하는 단계; 및 상기 네 개의 플레인들 중 적어도 두 개의 플레인들에 대한 검증동작이 패스되면, 나머지 두 개의 플레인에 대한 프로그램 동작과 검증동작을 실시하면서 상기 패스된 두 개의 플레인들의 상기 선택된 페이지 이후의 다음 페이지를 프로그램하기 위한 새로운 프로그램 데이터를 상기 다음 페이지와 연관된 페이지 버퍼들에 입력하는 단계를 포함하는 반도체 메모리 장치 및 이의 동작방법으로 이루어진다.

Description

반도체 메모리 장치 및 이의 동작방법{Semiconductor memory device and operating method thereof}

본 발명은 반도체 메모리 장치 및 이의 동작방법에 관한 것으로, 특히 대용량화 및 동작속도 향상을 위한 반도체 메모리 장치 및 이의 프로그램 방법에 관한 것이다.

반도체 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이에 비트라인들을 통해 연결되는 페이지 버퍼들을 포함한다. 메모리 셀 어레이는 다수의 메모리 블럭들로 이루어진 플레인들을 포함하는데, 일반적으로 두 개의 플레인들(제1 플레인 및 제2 플레인)을 포함한다.

두 개의 플레인들을 사용하기 위해서는 다수의 래치들로 이루어진 페이지 버퍼가 요구된다. 구체적으로, 페이지 버퍼는 프로그램 데이터를 입력하거나 리드된 데이터를 저장하기 위한 캐쉬 래치와, 프로그램 및 리드 동작시 데이터를 저장하기 위한 메인 래치와, 플래그 셀을 이용한 동작을 수행하기 위한 플래그 래치와, 더블 검증동작(double verify)시 사용하기 위한 템프 래치를 포함한다.

두 개의 플레인들을 구비한 반도체 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.

제1 플레인과 제2 플레인의 선택된 페이지에 대한 프로그램을 위해 제1 플레인 및 제2 플레인 각각과 연관된 페이지 버퍼들로 프로그램 데이터를 순차적으로 입력한다. 페이지 버퍼에 입력된 프로그램 데이터를 이용하여 제1 플레인과 제2 플레인에 대한 프로그램 동작을 실시한다. 예를 들어, 제1 플레인의 프로그램 동작이 제2 플레인보다 먼저 완료되면, 제2 플레인의 프로그램 동작이 수행되는 동안 제1 플레인과 연관된 페이지 버퍼들의 비어있는 캐쉬 래치에 다음 페이지의 프로그램 동작시 사용될 프로그램 데이터를 입력한다.

이와 같이, 하나의 플레인에 대한 프로그램 동작이 수행되는 동안 프로그램 완료된 다른 플레인의 다음 프로그램 동작을 위한 프로그램 데이터를 미리 입력하면, 두 개의 플레인들을 사용하더라도 프로그램 동작시간을 단축시킬 수 있다.

하지만, 두 개의 플레인만으로는 최근 반도체 장치에서 요구되는 대용량화 및 고속화를 이루는데 한계가 있다.

본 발명에서 해결하고자 하는 과제는, 적어도 네 개의 플레인들을 구비한 반도체 메모리 장치를 제공하여, 반도체 메모리 장치의 대용량화를 이룸과 동시에 프로그램 동작시간을 단축하는 데 있다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작방법은, 적어도 네 개의 플레인들의 선택된 페이지를 프로그램하기 위해 상기 선택된 페이지와 연관된 페이지 버퍼들에 프로그램 데이터를 순차적으로 입력하는 단계; 상기 네 개의 플레인들에 대한 프로그램 동작을 실시하는 단계; 상기 프로그램 동작에 대한 검증동작을 실시하는 단계; 및 상기 네 개의 플레인들 중 적어도 두 개의 플레인들에 대한 검증동작이 패스되면, 나머지 두 개의 플레인에 대한 프로그램 동작과 검증동작을 실시하면서 상기 패스된 두 개의 플레인들의 상기 선택된 페이지 이후의 다음 페이지를 프로그램하기 위한 새로운 프로그램 데이터를 상기 다음 페이지와 연관된 페이지 버퍼들에 입력하는 단계를 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작방법은, 제1 내지 제4 플레인들에 연관된 제1 내지 제4 페이지 버퍼 그룹에 제N 페이지에 대한 프로그램 데이터를 입력하고, 상기 제1 내지 제4 플레인들의 상기 제N 페이지에 대한 프로그램 동작을 실시하는 단계; 상기 제N 페이지에 대한 프로그램 검증동작을 실시하는 단계; 상기 검증동작 결과, 상기 제1 및 제2 플레인들의 상기 제N 페이지에 대한 프로그램 검증이 패스되면, 상기 제1 및 제2 페이지 버퍼 그룹에 제N+1 페이지에 대한 프로그램 데이터를 입력하고, 나머지 상기 제3 및 제4 플레인들의 상기 제N 페이지에 대한 프로그램 동작을 실시하는 단계; 상기 검증동작 결과, 상기 제3 및 제4 플레인들의 상기 제N 페이지에 대한 프로그램 검증이 패스되면, 상기 제3 및 제4 페이지 버퍼 그룹에 상기 제N+1 페이지에 대한 프로그램 데이터를 입력하고, 나머지 상기 제1 및 제2 플레인들의 상기 제N 페이지에 대한 프로그램 동작을 실시하는 단계; 및 상기 네 개의 플레인들의 상기 제N 페이지에 대한 프로그램 검증동작이 모두 패스되면 상기 입력된 제N+1 페이지에 대한 프로그램 데이터를 이용하여 상기 제1 내지 제4 플레인들의 상기 제N+1 페이지에 대한 프로그램 동작을 수행하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는, 제1 내지 제4 플레인들을 포함하는 메모리 셀 어레이; 워드라인들을 통해 상기 제1 및 제2 플레인들과 제3 및 제4 플레인들에 연관된 로우 디코더; 비트라인들을 통해 상기 제1 내지 제4 플레인들에 연결되며, 프로그램 데이터를 입력하기 위한 제1 내지 제4 페이지 버퍼 그룹들; 상기 제1 내지 제4 페이지 버퍼 그룹들에 상기 프로그램 데이터를 전달하기 위한 컬럼 선택 회로; 및 상기 메모리 셀 어레이에 대한 프로그램 동작 중, 제1 및 제2 플레인들 또는 상기 제3 및 제4 플레인들의 프로그램 검증이 패스되면 다음 페이지에 대한 프로그램 데이터를 상기 제1 및 제2 페이지 버퍼 그룹들 또는 상기 제3 및 제4 페이지 버퍼 그룹들에 순차적으로 입력하기 위해 상기 로우 디코더, 상기 제1 내지 제4 페이지 버퍼 그룹들 및 상기 컬럼 선택 회로를 제어하기 위한 제어회로를 포함한다.

적어도 네 개의 플레인들을 구비함으로써 두 개의 플레인들을 사용할 때보다 더 많은 데이터를 저장할 수 있으며, 데이터 용량 증가대비 프로그램 동작시간을 단축할 수 있다.

도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 제1 플레인을 설명하기 위한 블럭도이다.
도 3은 도 2의 제1 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 페이지 버퍼를 개략적으로 설명하기 위한 블럭도이다.
도 5는 도 1의 로직회로를 설명하기 위한 블럭도이다.
도 6은 프로그램 동작 중 로직회로의 동작을 구체적으로 설명하기 위한 타이밍도이다.
도 7은 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.

도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160 및 170) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160 및 170)을 제어하도록 구성된 제어회로(120)를 포함한다.

NAND 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154), 컬럼 선택 회로(160), 및 입출력 회로(170)를 포함한다.

메모리 셀 어레이(110)는 데이터가 저장되는 적어도 네 개의 플레인들을 포함한다. 이하, 네 개의 플레인들을 구비한 반도체 메모리 장치를 예를 들어 설명하도록 한다. 네 개의 플레인들은 제1 플레인, 제2 플레인, 제3 플레인 및 제4 플레인으로 구성되며, 제1 내지 제4 플레인들 각각은 서로 동일하게 구성된다. 네 개의 플레인들 중에서 제1 및 제2 플레인들이 쌍을 이루고 제3 및 제4 플레인들이 쌍을 이룬다. 플레인에 대해서는 도 2에서 구체적으로 설명하도록 한다.

제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)에 포함된 페이지 버퍼들(미도시)을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스(RADD)와 컬럼 어드레스(CADD)를 출력한다. 로우 어드레스(RADD)에 의해 메모리 셀 어레이(110)에 포함된 제1 내지 제4 플레인들 중 하나의 플레인이 선택되고, 선택된 플레인에 포함된 다수의 메모리 블럭들 중 하나의 메모리 블럭이 선택되며, 선택된 메모리 블럭에 포함된 다수의 페이지(page)들 중 하나의 페이지가 선택된다. 컬럼 어드레스(CADD)에 의해 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)에 포함된 페이지 버퍼들이 선택된다.

특히, 제어회로(120)는 프로그램 동작 시 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)로부터 출력된 제1 내지 제4 검증신호들(P1, P2, P3 및 P4)에 응답하여 프로그램 동작을 제어하는 로직회로(200)을 포함한다.

특히, 로직회로(200)는 제1 내지 제4 검증신호들(P1, P2, P3 및 P4)에 따라 프로그램 완료된 플레인들을 판단하고, 판단 결과에 따라 해당 플레인들의 다음 프로그램 동작을 위한 프로그램 데이터 입력 동작을 제어한다. 로직회로(200)에 대해서는 도 5에서 구체적으로 설명하도록 한다.

전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(예컨대, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어회로(120)의 로우 어드레스(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들(Vpgm, Vpass, Vread)을 제1 내지 제4 플레인들의 선택된 메모리 블럭에 연결된 로컬 라인들(DSL, SSL, WL[n:0])로 전달한다.

제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)은 제어회로(120)의 제어에 따라 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)은 비트라인들(BL)을 통해 제1 내지 제4 플레인들에 각각 연결된 페이지 버퍼들(미도시)을 포함한다. 페이지 버퍼들은 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 제1 내지 제4 플레인들의 선택된 메모리 셀들에 데이터를 저장하는데 필요한 전압을 비트라인들(BL)에 각각 인가한다. 구체적으로, 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)은 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작시 비트라인들(BL)을 프리차지하거나, 비트라인들(BL)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BL)에 프로그램 허용전압(예컨대, 0V) 또는 프로그램 금지전압(예컨대, Vcc)을 인가하고, 리드 동작 시에는 메모리 셀들에 저장된 데이터에 따라 비트라인들(BL)의 전압을 조절하여 메모리 셀들에 저장된 데이터를 검출한다.

컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 컬럼 라인들(CL)을 통해 연결된 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)의 페이지 버퍼들에 프로그램 데이터를 입력한다.

입출력 회로(170)는 제어회로(120)로부터 출력된 입출력 신호(IN/OUT)에 따라 프로그램 동작 시에는 프로그램 데이터(DATA)를 컬럼 선택 회로(160)에 전달하며, 독출 동작 시에는 컬럼 선택 회로(160)로부터 전달된 데이터(DATA)를 외부로 출력한다.

도 2는 도 1의 제1 플레인을 설명하기 위한 블럭도이다.

도 2를 참조하면, 제1 플레인은 제1 내지 제k 메모리 블럭들을 포함한다. 도 1에 도시된 제1 내지 제4 플레인들은 서로 동일한 구성으로 이루어지기 때문에, 나머지 제2 내지 제4 플레인들도 제1 플레인과 같이 다수의 메모리 블럭들을 포함한다.

도 3은 도 2의 제1 메모리 블럭을 설명하기 위한 회로도이다.

도 3을 참조하면, 도 2에 도시된 제1 내지 제k 메모리 블럭들은 서로 동일하게 구성되므로 설명의 편의를 위하여 제1 메모리 블럭에 대해서만 설명하도록 한다.

제1 메모리 블럭은 다수의 스트링들(ST)을 포함한다. 스트링들(ST)은 각각에 연관된 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 공통으로 연결되며, 서로 동일하게 구성된다. 스트링(ST)의 구성을 구체적으로 설명하면, 스트링(ST)은 공통 소오스 라인(CSL)에 연결된 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BL)에 연결된 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

도 4는 페이지 버퍼를 개략적으로 설명하기 위한 블럭도이다.

도 4를 참조하면, 페이지 버퍼(PB)들은 도 1의 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154) 각각에 포함되며, 각각의 페이지 버퍼(PB)는 서로 동일하게 구성된다. 도 4에서는 하나의 페이지 버퍼(PB)에 대하여 설명하도록 한다.

페이지 버퍼(PB)는 기본적으로 프로그램 데이터를 입력하거나, 메모리 셀로부터 리드한 데이터를 입력하기 위한 래치를 포함하는데, 도 1에 도시된 바와 같이 네 개의 플레인들을 사용하여 캐쉬 프로그램 동작을 수행하기 위해서는 적어도 네개의 래치가 필요하다. 구체적으로, 페이지 버퍼(PB)는 프로그램 데이터를 입력하거나 리드된 데이터를 저장하기 위한 캐쉬 래치(LAT_C)와, 프로그램 및 리드 동작시 데이터를 저장하기 위한 메인 래치(LAT_M)와, 플래그 셀을 이용하는 동작을 수행하기 위한 플래그 래치(LAT_F)와, 더블 검증동작(double verify)을 위한 템프 래치(LAT_T)를 포함한다. 이 중에서, 캐쉬 프로그램 동작 중에는 캐쉬 래치(LAT_C)와 메인 래치(LAT_M)가 사용된다. 구체적으로 설명하면, 프로그램 동작이 시작되면, 페이지 버퍼(PB)에 입력된 프로그램 데이터가 캐쉬 래치(LAT_C)에 입력되고, 캐쉬 래치(LAT_C)에 입력된 데이터를 메인 래치(LAT_M)로 전송한다. 메인 래치(LAT_M)에 전송된 데이터를 페이지 버퍼(PB)에 연결된 비트라인(BL)에 반영하고, 선택된 메모리 셀들을 프로그램한다. 선택된 메모리 셀의 프로그램이 완료되면, 캐쉬 래치(LAT_C)에는 다음 프로그램 데이터가 입력된다. 이러한 방식으로 캐쉬 래치(LAT_C)에 입력된 데이터는 메인 래치(LAT_M)를 거쳐 비트라인(BL)으로 전송된다.

도 5는 도 1의 로직회로를 설명하기 위한 블럭도이다.

도 5를 참조하면, 로직회로(200)는 플레인 그룹 감지 회로(210), 패스/페일 판단회로(220), 동작 감지 회로(230) 및 동작 명령 회로(240)를 포함한다.

플레인 그룹 감지 회로(210)는 제1 인코더(211) 및 제2 인코더(212)를 포함한다. 제1 인코더(211)는 제1 플레인으로부터 출력된 제1 검증신호(P1)와 제2 플레인으로부터 출력된 제2 검증신호(P2)에 응답하여 제1 그룹 검증 신호(P12_VER)를 출력한다. 제2 인코더(212)는 제3 플레인으로부터 출력된 제3 검증신호(P3)와 제4 플레인으로부터 출력된 제4 검증신호(P4)에 응답하여 제2 그룹 검증 신호(P34_VER)를 출력한다. 제1 인코더(211)는 제1 및 제2 플레인들의 선택된 페이지의 프로그램 동작이 완료될 때에만 제1 그룹 검증 신호(P12_VER)를 출력해야 하므로 AND 게이트 또는 NAND 게이트로 구현하며, 제2 인코더(212)도 제3 및 제4 플레인들의 선택된 페이지의 프로그램 동작이 완료될 때에만 제2 그룹 검증 신호(P34_VER)를 출력해야 하므로 AND 게이트 또는 NAND 게이트로 구현한다. 본 실시 예에서는 제1 인코더(211) 및 제2 인코더(212)가 AND 게이트로 구현된 경우를 예를 들어 설명하도록 한다. AND 게이트를 사용하면, 제1 인코더(211)는 제1 검증신호(P1)와 제2 검증신호(P2)가 모두 하이(high) 일 때에만 하이의 제1 그룹 검증 신호(P12_VER)를 출력하며, 그 이외의 경우에는 항상 로우(low)의 제1 그룹 검증 신호(P12_VER)를 출력한다. 제2 인코더(212)도 제3 검증신호(P3)와 제4 검증신호(P4)가 모두 하이(high) 일 때에만 하이의 제2 그룹 검증 신호(P34_VER)를 출력하며, 그 이외의 경우에는 항상 로우(low)의 제2 그룹 검증 신호(P34_VER)를 출력한다.

패스/페일 판단회로(220)는 제1 그룹 검증 신호(P12_VER) 및 제2 그룹 검증 신호(P34_VER)에 응답하여 제1 동작 완료 신호(MPV1END_12), 제2 동작 완료 신호(MPV1END_34) 및 프로그램 완료 신호(MPGMEND)를 출력한다. 예를 들어, 하이의 제1 그룹 검증 신호(P12_VER)와 로우의 제2 그룹 검증 신호(P34_VER)가 인가되면, 패스/페일 판단회로(220)는 제1 동작 완료 신호(MPV1END_12)만 하이로 출력하고 나머지 제2 동작 완료 신호(MPV1END_34) 및 프로그램 완료 신호(MPGMEND)는 로우로 출력한다. 즉, 패스/페일 판단회로(220)는 제1 및 제2 플레인들의 선택된 페이지의 프로그램 동작이 완료되고 제3 또는 제4 플레인의 선택된 페이지의 프로그램 동작이 어느 하나라도 완료되지 않았으면 제1 동작 완료 신호(MPV1END_12)만 하이로 출력한다. 로우의 제1 그룹 검증 신호(P12_VER)와 하이의 제2 그룹 검증 신호(P34_VER)가 인가되면, 패스/페일 판단회로(220)는 제2 동작 완료 신호(MPV1END_34)만 하이로 출력하고 나머지 제1 동작 완료 신호(MPV1END_12) 및 프로그램 완료 신호(MPGMEND)는 로우로 출력한다. 즉, 패스/페일 판단회로(220)는 제3 및 제4 플레인들의 선택된 페이지의 프로그램 동작이 완료되고 제1 또는 제2 플레인의 선택된 페이지의 프로그램 동작이 어느 하나라도 완료되지 않았으면 제2 동작 완료 신호(MPV1END_34)만 하이로 출력한다. 하이의 제1 및 제2 그룹 검증 신호들(P12_VER 및 P34_VER)이 인가되면, 제1 내지 제4 플레인들의 선택된 페이지의 프로그램 동작이 모두 완료된 것이므로, 패스/페일 판단회로(220)는 프로그램 완료 신호(MPGMEND)만 하이로 출력하고 나머지 제2 동작 완료 신호(MPV1END_34) 및 제1 동작 완료 신호(MPV1END_12)는 로우로 출력한다.

동작 감지 회로(230)는 제1 및 제2 동작 완료 신호들(MPV1END_12 및 MPV1END_34)과 프로그램 완료 신호(MPGEND)에 응답하여 제1 그룹 동작 신호(int_R/B#_12), 제2 그룹 동작 신호(int_R/B#_34) 및 상태 알림 신호(MCON)를 출력한다. 동작 감지 회로(230)는 하이의 제1 동작 완료 신호(MPV1END_12)가 인가되면 하이의 제1 그룹 동작 신호(int_R/B#_12)를 출력하며, 하이의 제2 동작 완료 신호(MPV1END_34)가 인가되면 하이의 제2 그룹 동작 신호(int_R/B#_34)를 출력한다. 제1 그룹 동작 신호(int_R/B#_12) 및 제2 그룹 동작 신호(int_R/B#_34) 중 어느 하나라도 하이의 신호가 출력되면 상태 알림 신호(MCON)도 하이로 출력된다. 상태 알림 신호(MCON)는 사용자(user)에게 일부 페이지 버퍼의 캐쉬 래치(LAT_C)가 비웠음을 알려주는데 사용된다.

동작 명령 신호(240)는 제1 그룹 동작 신호(int_R/B#_12)와 제2 그룹 동작 신호(int_R/B#_34)를 OR 연산하여 레디비지 신호(R/B#)를 출력한다. 레디비지 신호(R/B#)가 하이로 출력될 때마다 선택된 페이지 버퍼의 캐쉬 래치(LAT_C)에 프로그램 데이터를 입력하는 동작이 수행된다.

도 6은 프로그램 동작 중 로직회로의 동작을 구체적으로 설명하기 위한 타이밍도이다.

도 6을 참조하여 로직회로의 동작을 설명하면 다음과 같다.

프로그램 데이터 입력 구간( T1 - T2 )

프로그램 동작이 시작되면, 하이의 제1 그룹 동작 신호(int_R/B#_12) 및 제2 그룹 동작 신호(int_R/B#_34)가 출력되고, 제1 그룹 동작 신호(int_R/B#_12)와 제2 그룹 동작 신호(int_R/B#_34)가 모두 하이를 유지하는 동안 레디비지 신호(R/B#)가 네 번 토글(toggle; 1, 2, 3, 4)하면서 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153 및 154)의 캐쉬 래치(LAT_C)에 제N 페이지에 대한 프로그램 데이터가 순차적으로 입력된다. 도 6에서, 레디비지 신호(R/B#)에 도시된 숫자들(1, 2, 3, 4)은 각각 제1 플레인, 제2 플레인, 제3 플레인, 제4 플레인에 대응되는 숫자를 의미한다. 즉, 프로그램 데이터 입력 구간(T1-T2) 동안에는 레디비지 신호(R/B#)가 '1, 2, 3, 4'로 도시된 바와 같이 순차적으로 하이가 되므로, 제1 플레인에 대응되는 제1 페이지 버퍼 그룹(도 1의 151)에 제N 페이지에 대한 프로그램 데이터가 입력되고(1), 제2 플레인에 대응되는 제2 페이지 버퍼 그룹(도 1의 152)에 제N 페이지에 대한 프로그램 데이터가 입력되고(2), 제3 플레인에 대응되는 제3 페이지 버퍼 그룹(도 1의 153)에 제N 페이지에 대한 프로그램 데이터가 입력되고(3), 제4 플레인에 대응되는 제4 페이지 버퍼 그룹(도 1의 154)에 제N 페이지에 대한 프로그램 데이터가 순차적으로 입력된다. 특히, 제1 및 제2 플레인들이 쌍을 이루고 제3 및 제4 플레인들이 쌍을 이루므로, 로우 디코더(도 1의 140)는 제1 및 제2 플레인들의 동일한 메모리 블럭을 선택하고, 선택된 메모리 블럭의 동일한 페이지를 선택하며, 제3 및 제4 플레인들에서도 동일한 메모리 블럭을 선택하고, 선택된 메모리 블럭의 동일한 페이지를 선택한다. 따라서, 제1 플레인과 제2 플레인의 선택된 페이지는 서로 동일하고, 제3 플레인과 제4 플레인의 선택된 페이지는 서로 동일하다. 이를 위하여, 로우 디코더(도 1의 140)는 제1 및 제2 플레인들과 제3 및 제4 플레인들을 각각 제어한다. 따라서, 제1 및 제2 플레인들의 선택된 페이지와 제3 및 제4 플레인들의 선택된 페이지는 서로 다를 수 있다. 단, 프로그램 동작 시작 후, 첫 번째 프로그램 데이터를 입력할 때에는 제1 내지 제4 플레인들의 동일한 페이지, 즉 제1 페이지가 선택되며, 제1 페이지에 대한 프로그램 데이터가 페이지 버퍼들의 캐쉬 래치(도 4의 LAT_C)에 입력된다. 참고로, 캐쉬 래치(LAT_C)는 제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153, 154)을 구성하는 페이지 버퍼들 각각에 포함된 캐쉬 래치(LAT_C)를 의미한다.

프로그램 구간( T2 - T3 )

제1 내지 제4 페이지 버퍼 그룹들(151, 152, 153, 154)에 입력된 프로그램 데이터를 이용하여 프로그램 동작을 수행한다. 구체적으로, 캐쉬 래치(LAT_C)에 입력된 제N 페이지의 프로그램 데이터를 모두 메인 래치(LAT_M)로 전송하고, 메인 래치(LAT_M)와 비트라인(BL)을 연결시켜 비트라인(BL) 프로그램 데이터를 반영시킨다. 프로그램 데이터가 '0'이면 해당 비트라인들에는 프로그램 허용전압(0V)이 인가되므로, 제N 페이지에 연결된 워드라인에 프로그램 전압이 인가되면 해당 비트라인들에 연결된 메모리 셀들의 문턱전압이 상승한다. 프로그램 데이터가 '1'이면 해당 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 제N 페이지에 연결된 워드라인에 프로그램 전압이 인가되더라도 해당 비트라인들에 연관된 메모리 셀들의 문턱전압은 상승하지 않고 소거 상태를 유지한다. 단, 메모리 셀들 간의 전기적 특성 차이가 있으므로, 프로그램되는 메모리 셀들의 문턱전압 상승 속도는 각기 다를 수 있다. 프로그램 동작이 수행되는 동안(T2-T3)에는 레디비지 신호(R/B#), 제1 그룹 동작 신호(int_R/B#_12) 및 제2 그룹 동작 신호(int_R/B#_34)는 모두 로우가 된다.

검증 및 프로그램 데이터 입력 구간( T3 - T4 )

제1 내지 제4 플레인들의 제N 페이지에 포함된 선택된 메모리 셀들(프로그램되는 메모리 셀들)의 문턱전압이 목표레벨에 도달했는지를 검증하기 위한 검증동작을 수행한다. 검증동작은 제1 내지 제4 플레인들의 선택된 메모리 셀들에 대하여 모두 실시하되, 제1 및 제2 플레인들을 제1 그룹으로 하여 검증하고, 제3 및 제4 플레인들을 제2 그룹으로 그룹화하여 검증한다. 즉, 제1 그룹에 대한 프로그램 검증 패스는 제1 및 제2 플레인들의 선택된 메모리 셀들이 모두 목표레벨에 도달해야만 되며, 제2 그룹에 대한 프로그램 검증 패스 또한 제3 및 제4 플레인들의 선택된 메모리 셀들이 모두 목표레벨에 도달해야한 된다. 제1 및 제2 그룹에 대한 프로그램 검증이 모두 패스되지 않았으면, 제1 또는 제2 그룹의 프로그램 검증이 패스될 때까지 프로그램 전압을 점진적으로 상승시키면서 프로그램 동작을 반복한다. 도 6의 T3-T4 구간과 같이, 제1 그룹에 대한 프로그램 검증은 패스되고, 제2 그룹에 대한 프로그램 검증이 아직 패스되지 않았으면, 제1 그룹 동작 신호(int_R/R#_12)는 하이가 되고 제2 그룹 동작 신호(int_R/B#_34)는 로우를 유지한다. 이와 동시에, 제1 그룹의 제N 페이지에 대한 프로그램이 완료된 상태를 알리기 위한 제1 동작 완료 신호(MPV1END_12)는 하이가 된다. 이처럼, 제1 그룹의 제N 페이지에 대한 프로그램이 완료되면, 제1 그룹에 대응되는 제1 및 제2 페이지 버퍼 그룹들(151 및 152)에서는 각 페이지 버퍼들의 캐쉬 래치(LAT_C)가 비게 된다. 이에, 래디비지 신호(R/B#)가 하이로 될 때마다(1, 2) 제1 및 제2 페이지 버퍼 그룹들(151 및 152)의 캐쉬 래치(LAT_C)에 다음 페이지인 제N+1 페이지의 프로그램 동작을 위한 프로그램 데이터를 순차적으로 입력한다. 즉, 제2 그룹에 대한 프로그램이 아직 완료되지 않았지만, 제1 및 제2 그룹에 대한 프로그램 동작 중 먼저 프로그램 완료된 그룹에 대하여 다음 프로그램에 필요한 프로그램 데이터를 입력함으로써 프로그램 동작시간을 단축할 수 있다.

프로그램 구간( T4 - T5 )

제1 및 제2 플레인들의 제N 페이지에 대한 프로그램 동작이 완료되었으므로, 아직 프로그램이 완료되지 않은 제3 및 제4 플레이들에 대하여 프로그램 동작을 수행한다. 프로그램 동작이 수행되는 동안에는 제1 및 제2 그룹 동작 신호들(int_R/B#_12 및 int_R/B#_34)과 레디비지 신호(R/B#)는 모두 로우가 되지만, 제1 동작 완료 신호(MPV1END_12)는 계속 하이를 유지한다. 즉, 제1 동작 완료 신호(MPV1END_12)는 제1 그룹의 제N 페이지에 대한 프로그램 동작이 완료되었음을 알려주는 신호이므로 제2 그룹에 대한 프로그램 동작이 진행되는 도중에도 계속 하이를 유지한다.

검증 및 프로그램 데이터 입력 구간( T5 - T6 )

제3 및 제4 플레인들을 포함한 제2 그룹의 제N 페이지에 대한 프로그램 검증 동작을 수행한다. 검증 결과, 제3 및 제4 플레인들의 선택된 메모리 셀들의 문턱전압이 모두 목표레벨에 도달했으면 제2 그룹에 대한 프로그램 검증이 패스된다. 제2 그룹에 대한 프로그램 검증이 패스되면 제2 그룹 동작 신호(int_R/B#_34)와 제2 동작 완료 신호(MPV1END_34)는 하이가 된다. 특히, 제2 그룹 동작 신호(int_R/B#_34)가 하이를 유지하는 동안 레디비지 신호(R/B#)도 하이가 되는데, 레디비지 신호(R/B#)가 순차적으로 하이(3, 4)로 될 때마다 제3 및 제4 플레인들의 캐쉬 래치(LAT_C)에 제N+1 페이지의 프로그램 동작을 위한 프로그램 데이터를 순차적으로 입력한다. 이처럼, 검증과 동시에 다음 프로그램 데이터를 입력함으로써 프로그램 동작시간을 단축시킬 수 있다.

검증 구간( T6 - T7 )

제1 및 제2 그룹, 즉 제1 내지 제4 플레인들의 제N 페이지에 대한 프로그램 동작이 모두 완료되었기 때문에 제1 및 제2 동작 완료 신호들(MPV1END_12 및 MPV1END_34)이 모두 하이가 되어 있다. 검증 구간(T6-T7)에서는 최종적으로 제1 및 제2 동작 완료 신호들(MPV1END_12 및 MPV1END_34)에 의해 제1 내지 제4 플레인들의 제N 페이지에 대한 프로그램 동작이 모두 완료되었는지를 확인하고, 제1 및 제2 동작 완료 신호들(MPV1END_12 및 MPV1END_34)이 모두 하이로 검출되면 프로그램 완료 신호(MPGMEND)는 하이가 된다. 프로그램 완료 신호(MPGMEND)가 하이가 되면, 제1 내지 제4 플레인들의 제N 페이지에 대한 프로그램이 모두 완료된 것으로 판단되며, 하이레벨이던 제1 및 제2 동작 완료 신호들(MPV1END_12 및 MPV1END_34)은 모두 로우로 천이된다.

프로그램 구간( T7 - T8 )

제1 내지 제4 플레인들의 제N 페이지에 대한 프로그램 동작이 모두 완료되었으므로, 제N+1 페이지에 대한 프로그램 동작을 수행한다. 제N+1 페이지에 대한 프로그램 동작을 위한 프로그램 데이터는 이전 페이지에 대한 프로그램 동작 시 이미 페이지 버퍼의 래치에 모두 입력되었으므로, 제N+1 페이지에 대한 프로그램 입력 동작을 별도로 수행하지 않고 제N+1 페이지에 대한 프로그램 동작을 바로 수행한다. 이처럼, 제N+1 페이지에 대한 프로그램 데이터 입력 동작시간을 단축할 수 있으므로 전체적인 프로그램 동작시간을 단축할 수 있다.

검증 및 프로그램 데이터 입력( T8 - T9 )

제1 내지 제4 플레인들의 제N+1 페이지에 포함된 선택된 메모리 셀들(프로그램되는 메모리 셀들)의 문턱전압이 목표레벨에 도달했는지를 검증하기 위한 검증동작을 수행한다. 검증동작은 제1 내지 제4 플레인들의 제N+1 페이지에서 선택된 메모리 셀들에 대하여 모두 실시하되, 상술한 바와 같이 제1 및 제2 플레인들을 제1 그룹으로 하고, 제3 및 제4 플레인들을 제2 그룹으로 그룹화하여 검증한다. 제1 그룹에 대한 프로그램 검증 패스는 제1 및 제2 플레인들의 선택된 메모리 셀들이 모두 목표레벨에 도달해야만 되며, 제2 그룹에 대한 프로그램 검증 패스 또한 제3 및 제4 플레인들의 선택된 메모리 셀들이 모두 목표레벨에 도달해야한 된다. 제1 및 제2 그룹에 대한 프로그램 검증이 모두 패스되지 않았으면, 제1 또는 제2 그룹의 프로그램 검증이 패스될 때까지 프로그램 전압을 점진적으로 상승시키면서 프로그램 동작을 반복한다. 도 6의 T8-T9 구간과 같이, 제1 그룹에 대한 프로그램 검증은 패스되고, 제2 그룹에 대한 프로그램 검증이 아직 패스되지 않았으면, 제1 그룹 동작 신호(int_R/R#_12)는 하이가 되고 제2 그룹 동작 신호(int_R/B#_34)는 로우를 유지한다. 이와 동시에, 제1 그룹의 제N+1 페이지에 대한 프로그램이 완료된 상태를 알리기 위한 제1 동작 완료 신호(MPV1END_12)는 하이가 된다. 이처럼, 제1 그룹의 제N+1 페이지에 대한 프로그램이 완료되면, 제1 그룹에 대응되는 제1 및 제2 페이지 버퍼 그룹들(151 및 152)에서는 각 페이지 버퍼들의 캐쉬 래치(LAT_C)를 사용할 수 있게 된다. 이에, 래디비지 신호(R/B#)가 하이로 될 때마다(1, 2) 제1 및 제2 페이지 버퍼 그룹들(151 및 152)의 캐쉬 래치(LAT_C)에 다음 페이지인 제N+2 페이지의 프로그램 동작을 위한 프로그램 데이터를 순차적으로 입력한다. 즉, 제2 그룹에 대한 프로그램이 아직 완료되지 않았지만, 제1 및 제2 그룹에 대한 프로그램 동작 중 먼저 프로그램 완료된 그룹에 대하여 다음 프로그램에 필요한 프로그램 데이터를 입력함으로써 프로그램 동작시간을 단축할 수 있다.

상술한 바와 같이, 네 개의 플레인들을 사용하여 데이터 량을 증가시키되, 프로그램 동작이 시작될 때에만 네 개의 플레인들에 대한 프로그램 입력 시간을 갖고, 그 이후부터는 프로그램 동작 중에 다음 페이지에 대한 프로그램 데이터를 입력함으로써, 프로그램 동작시간을 단축할 수 있다.

상술한 동작에서는 제1 및 제2 플레인들의 선택된 페이지에 대한 프로그램 동작이 제3 및 제4 플레인들보다 먼저 완료되는 것으로 설명하였으나, 이는 실시 예를 용이하게 설명하기 위한 것이므로, 실질적인 동작에서는 제3 및 제4 플레인들의 선택된 페이지에 대한 프로그램 동작이 제1 및 제2 플레인들보다 먼저 완료될 수도 있다.

도 7은 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.

도 7을 참조하면, 본 발명에 따른 전체적인 프로그램 동작 방법을 설명하면 다음과 같다.

프로그램 명령이 제어회로(도 1의 120)에 입력되면, 페이지 순번을 나타내는 N의 초기값을 '1'로 설정하고(501), 제1 내지 제4 플레인들의 제N 페이지에 대한 프로그램 데이터를 페이지 버퍼의 캐쉬 래치(LAT_C)에 순차적으로 입력한다(502). 캐쉬 래치(LAT_C)에 입력된 제N 페이지의 프로그램 데이터를 메인 래치(LAT_M)로 전송한다. 메인 래치(LAT_M)에 전송된 데이터를 비트라인들(BL)에 반영시킨 후, 제N 페이지에 연결된 워드라인(WL)에 프로그램 전압을 인가하여 제N 페이지에 포함된 선택된 메모리 셀들을 프로그램한다(503). 프로그램 동작은 선택된 메모리 셀들의 문턱전압 분포 폭을 좁히기 위하여 프로그램 전압을 점진적으로 증가시키는 ISPP(Incremental Step Pulse program) 방법으로 수행한다. 선택된 워드라인에 프로그램 전압을 인가한 후, 선택된 메모리 셀들의 검증동작을 수행하여 제1 내지 제4 플레인들중 검증패스된 플레인이 있는지를 판별한다(504). 검증패스된 플레인이란, 제N 페이지에서 선택된 메모리 셀들의 문턱전압이 모두 목표레벨에 도달한 플레인을 의미한다. 제1 내지 제4 플레인들 중 검증 패스된 플레인이 없으면, 제1 및 제2 플레인들 또는 제3 및 제4 플레인들 중 어느 하나 이상의 그룹에 해당되는 플레인들이 검증패스될 때까지 프로그램 전압을 점진적으로 상승시키면서 '503 단계'내지 '505 단계'에 해당되는 프로그램 동작을 반복한다.

'504 단계'에서, 제1 및 제2 플레인들에 대한 프로그램 동작이 검증패스된 경우, 제1 및 제2 페이지 버퍼 그룹(151 및 152)의 캐쉬 래치(LAT_C)를 사용할 수 있으므로 제1 및 제2 플레인들의 다음 페이지인 제N+1 페이지에 대한 프로그램 데이터를 입력한다(506). 이어서, 제1 및 제2 플레인들을 프로그램 금지시킨 상태에서 나머지 제3 및 제4 플레인들의 제N 페이지에 대한 프로그램 동작을 수행하고(507), 제3 및 제4 플레인들의 프로그램 검증동작을 수행한다(508). 제3 및 제4 플레인들의 제N 페이지에 대한 프로그램 검증이 패스되지 않았으면, 프로그램 전압을 점진적으로 상승시키면서(509) 제3 및 제4 플레인들의 제N 페이지에 대한 프로그램 동작이 완료될 때까지 '507 단계' 내지 '509 단계'를 반복한다. '508 단계'에서 제3 및 제4 플레인들의 프로그램 검증이 패스되면, 제3 및 제4 페이지 버퍼 그룹(153 및 154)의 캐쉬 래치(LAT_C)를 사용할 수 있으므로 제3 및 제4 플레인들의 다음 페이지인 제N+1 페이지에 대한 프로그램 데이터를 입력한다(510). 제N 페이지가 제1 내지 제4 플레인들의 선택된 메모리 블럭 내에서 마지막 페이지인지를 판단하여(517), 마지막 페이지이면 프로그램 동작을 종료하고, 마지막 페이지가 아니면 제1 내지 제4 플레인들의 선택된 메모리 블럭 내의 모든 페이지들에 대한 프로그램 동작이 완료될 때까지 페이지의 순번을 증가시키면서(518) 프로그램 동작을 반복한다.

'504 단계'에서, 제3 및 제4 플레인들에 대한 프로그램 동작이 검증패스된 경우, 제3 및 제4 페이지 버퍼 그룹(153 및 154)의 캐쉬 래치(LAT_C)를 사용할 수 있으므로 제3 및 제4 플레인들의 다음 페이지인 제N+1 페이지에 대한 프로그램 데이터를 입력한다(512). 이어서, 제1 및 제2 플레인들을 프로그램 금지시킨 상태에서 나머지 제1 및 제2 플레인들의 제N 페이지에 대한 프로그램 동작을 수행하고(513), 제1 및 제2 플레인들의 프로그램 검증동작을 수행한다(514). 제1 및 제2 플레인들의 제N 페이지에 대한 프로그램 검증이 패스되지 않았으면, 프로그램 전압을 점진적으로 상승시키면서(515) 제1 및 제2 플레인들의 제N 페이지에 대한 프로그램 동작이 완료될 때까지 '513 단계' 내지 '515 단계'를 반복한다. '514 단계'에서 제1 및 제2 플레인들의 프로그램 검증이 패스되면, 제1 및 제2 페이지 버퍼 그룹(151 및 152)의 캐쉬 래치(LAT_C)를 사용할 수 있으므로 제1 및 제2 플레인들의 다음 페이지인 제N+1 페이지에 대한 프로그램 데이터를 입력한다(516). 제N 페이지가 제1 내지 제4 플레인들의 선택된 메모리 블럭 내에서 마지막 페이지인지를 판단하여(517), 마지막 페이지이면 프로그램 동작을 종료하고, 마지막 페이지가 아니면 제1 내지 제4 플레인들의 선택된 메모리 블럭 내의 모든 페이지들에 대한 프로그램 동작이 완료될 때까지 페이지의 순번을 증가시키면서(518) 프로그램 동작을 반복한다.

'504 단계'에서, 제1 내지 제4 플레인들에 대한 프로그램 동작이 모두 검증패스된 경우, 제1 내지 제4 페이지 버퍼 그룹(151, 152, 153, 154)의 캐쉬 래치(LAT_C)를 사용할 수 있으므로 제1 내지 제4 플레인들의 다음 페이지인 제N+1 페이지에 대한 프로그램 데이터를 입력한다(511). 이어서, 제N 페이지가 제1 내지 제4 플레인들의 선택된 메모리 블럭 내에서 마지막 페이지인지를 판단하여(517), 마지막 페이지이면 프로그램 동작을 종료하고, 마지막 페이지가 아니면 제1 내지 제4 플레인들의 선택된 메모리 블럭 내의 모든 페이지들에 대한 프로그램 동작이 완료될 때까지 페이지의 순번을 증가시키면서(518) 프로그램 동작을 반복한다.

상술한 바와 같이 프로그램 동작을 수행하면 네 개의 플레인들을 동시에 프로그램할 수 있으며, 특히 다음 페이지에 대한 프로그램 데이터를 입력하는 시간을 단축할 수 있으므로, 두 개의 플레인들을 사용할 때보다 더 많은 데이터를 처리할 수 있으면서 프로그램 동작시간을 단축시킬 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
151: 제1 페이지 버퍼 그룹 152: 제2 페이지 버퍼 그룹
153: 제3 페이지 버퍼 그룹 154: 제4 페이지 버퍼 그룹
160: 컬럼 선택 회로 170: 입출력 회로
200: 로직회로 210: 플레인 그룹 감지회로
211: 제1 인코더 212: 제2 인코더
220: 패스/페일 판단회로 230: 동작 감지 회로
240: 동작 명령 회로 PB: 페이지 버퍼
LAT_C: 캐쉬 래치 LAT_M: 메인 래치
LAT_F: 플래그 래치 LAT_T: 템프 래치

Claims

적어도 네 개의 플레인들의 선택된 페이지를 프로그램하기 위해 상기 선택된 페이지와 연관된 페이지 버퍼들에 프로그램 데이터를 순차적으로 입력하는 단계;
상기 네 개의 플레인들에 대한 프로그램 동작을 실시하는 단계;
상기 프로그램 동작에 대한 검증동작을 실시하는 단계; 및
상기 네 개의 플레인들 중 적어도 두 개의 플레인들에 대한 검증동작이 패스되면, 나머지 두 개의 플레인에 대한 프로그램 동작과 검증동작을 실시하면서 상기 패스된 두 개의 플레인들의 상기 선택된 페이지 이후의 다음 페이지를 프로그램하기 위한 새로운 프로그램 데이터를 상기 다음 페이지와 연관된 페이지 버퍼들에 입력하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
제1항에 있어서,
상기 네 개의 플레인들에 대한 프로그램 동작은 동시에 실시하는 반도체 메모리 장치의 동작방법.
제1항에 있어서,
상기 프로그램 데이터를 순차적으로 입력하는 단계는,
상기 페이지 버퍼들에 구비된 캐쉬 래치에 상기 프로그램 데이터를 순차적으로 입력한 후, 동일 페이지 버퍼들에 구비된 메인 래치에 상기 프로그램 데이터를 전송하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
제1 내지 제4 플레인들에 연관된 제1 내지 제4 페이지 버퍼 그룹에 제N 페이지에 대한 프로그램 데이터를 입력하고, 상기 제1 내지 제4 플레인들의 상기 제N 페이지에 대한 프로그램 동작을 실시하는 단계;
상기 제N 페이지에 대한 프로그램 검증동작을 실시하는 단계;
상기 검증동작 결과, 상기 제1 및 제2 플레인들의 상기 제N 페이지에 대한 프로그램 검증이 패스되면, 상기 제1 및 제2 페이지 버퍼 그룹에 제N+1 페이지에 대한 프로그램 데이터를 입력하고, 나머지 상기 제3 및 제4 플레인들의 상기 제N 페이지에 대한 프로그램 동작을 실시하는 단계;
상기 검증동작 결과, 상기 제3 및 제4 플레인들의 상기 제N 페이지에 대한 프로그램 검증이 패스되면, 상기 제3 및 제4 페이지 버퍼 그룹에 상기 제N+1 페이지에 대한 프로그램 데이터를 입력하고, 나머지 상기 제1 및 제2 플레인들의 상기 제N 페이지에 대한 프로그램 동작을 실시하는 단계; 및
상기 네 개의 플레인들의 상기 제N 페이지에 대한 프로그램 검증동작이 모두 패스되면 상기 입력된 제N+1 페이지에 대한 프로그램 데이터를 이용하여 상기 제1 내지 제4 플레인들의 상기 제N+1 페이지에 대한 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
제4항에 있어서,
상기 제1 내지 제4 페이지 버퍼 그룹에 상기 제N 페이지에 대한 프로그램 데이터를 입력할 때, 상기 프로그램 데이터는 상기 제1 내지 제4 페이지 버퍼 그룹의 각 페이지 버퍼에 포함된 캐쉬 래치에 순차적으로 입력된 후, 동일 페이지 버퍼 내의 메인 래치로 전송되는 반도체 메모리 장치의 동작방법.
제5항에 있어서,
상기 제1 내지 제4 플레인들에 대한 프로그램 동작은 상기 메인 래치에 입력된 프로그램 데이터를 이용하여 실시하는 반도체 메모리 장치의 동작방법.
제4항에 있어서,
상기 검증결과, 상기 제1 내지 제4 플레인들의 상기 제N 페이지에 대한 프로그램 검증이 모두 패스되지는 않았거나, 상기 제1 및 제2 플레인들 중 어느 하나와 상기 제3 및 제4 플레인들 중 어느 하나의 상기 제N 페이지에 대한 프로그램이 패스되지 않았으면 프로그램 전압을 점진적으로 상승시키면서 상기 제N 페이지에 대한 프로그램 동작을 반복하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
제4항에 있어서,
상기 나머지 제3 및 제4 플레인들의 상기 제N 페이지에 대한 프로그램 동작을 실시하는 단계는 상기 프로그램 검증동작이 패스된 제1 및 제2 플레인들을 프로그램 금지시킨 상태에서, 상기 제3 및 제4 플레인들의 상기 제N 페이지에 대한 프로그램 검증동작이 패스될 때까지 프로그램 전압을 점진적으로 상승시키면서 실시하는 반도체 메모리 장치의 동작방법.
제4항에 있어서,
상기 나머지 제1 및 제2 플레인들의 상기 제N 페이지에 대한 프로그램 동작을 실시하는 단계는 상기 프로그램 검동작이 패스된 제3 및 제4 플레인들을 프로그램 금지시킨 상태에서, 상기 제1 및 제2 플레인들의 상기 제N 페이지에 대한 프로그램 검증동작이 패스될 때까지 프로그램 전압을 점진적으로 상승시키면서 실시하는 반도체 메모리 장치의 동작방법.
제1 내지 제4 플레인들을 포함하는 메모리 셀 어레이;
워드라인들을 통해 상기 제1 및 제2 플레인들과 제3 및 제4 플레인들에 연관된 로우 디코더;
비트라인들을 통해 상기 제1 내지 제4 플레인들에 연결되며, 프로그램 데이터를 입력하기 위한 제1 내지 제4 페이지 버퍼 그룹들;
상기 제1 내지 제4 페이지 버퍼 그룹들에 상기 프로그램 데이터를 전달하기 위한 컬럼 선택 회로; 및
상기 메모리 셀 어레이에 대한 프로그램 동작 중, 제1 및 제2 플레인들 또는 상기 제3 및 제4 플레인들의 프로그램 검증이 패스되면 다음 페이지에 대한 프로그램 데이터를 상기 제1 및 제2 페이지 버퍼 그룹들 또는 상기 제3 및 제4 페이지 버퍼 그룹들에 순차적으로 입력하기 위해 상기 로우 디코더, 상기 제1 내지 제4 페이지 버퍼 그룹들 및 상기 컬럼 선택 회로를 제어하기 위한 제어회로를 포함하는 반도체 메모리 장치.
제10항에 있어서,
상기 제1 내지 제4 플레인들 각각은, 다수의 메모리 블럭들을 포함하고, 상기 메모리 블럭들 각각은 동일한 워드라인에 연결된 메모리 셀들로 이루어진 다수의 페이지들을 포함하는 반도체 메모리 장치.
제10항에 있어서,
상기 로우 디코더는 상기 워드라인들을 통해 상기 제1 및 제2 플레인들과 상기 제3 및 제4 플레인들에 각각 공통으로 연결된 반도체 메모리 장치.
제10항에 있어서,
상기 제1 페이지 버퍼 그룹은 상기 제1 플레인에 연결되고, 상기 제2 페이지 버퍼 그룹은 상기 제2 플레인에 연결되고, 상기 제3 페이지 버퍼 그룹은 상기 제3 플레인에 연결되고, 상기 제4 페이지 버퍼 그룹은 상기 제4 플레인에 연결된 반도체 메모리 장치.
제13항에 있어서,
상기 제1 내지 제4 페이지 버퍼들 각각은 상기 비트라인들이 연결된 다수의 페이지 버퍼들을 포함하고, 상기 페이지 버퍼들 각각은 캐쉬 래치, 메인 래치, 플래그 래치 및 템프 래치를 포함하는 반도체 메모리 장치.
제10항에 있어서,
상기 제어회로는 프로그램 검증 동작 시, 상기 제1 내지 제4 페이지 버퍼 그룹들에서 출력된 제1 내지 제4 검증신호들에 응답하여 프로그램 데이터 입력 동작 및 프로그램 동작을 제어하기 위한 로직회로를 포함하는 반도체 메모리 장치.
제15항에 있어서, 상기 로직회로는,
상기 제1 내지 제4 검증신호들에 응답하여 상기 제1 및 제2 플레인들의 검증패스여부를 알리는 제1 그룹 검증신호와 상기 제3 및 제4 플레인들의 검증 패스여부를 알리는 제2 그룹 검증신호를 출력하는 플레인 그룹 감지회로;
상기 제1 및 제2 그룹 검증신호들에 응답하여 상기 제1 및 제2 플레인들의 선택된 페이지에 대한 프로그램 완료 여부를 알리기 위한 제1 동작 완료 신호와 상기 제3 및 제4 플레인들의 선택된 페이지에 대한 프로그램 완료 여부를 알리기 위한 제2 동작 완료 신호와 상기 제1 내지 제4 플레인들 전체의 선택된 페이지에 대한 프로그램 완료 여부를 알리기 위한 프로그램 완료 신호를 출력하는 패스/페일 판단회로;
상기 제1 및 제2 동작 완료 신호들과 상기 프로그램 완료 신호에 응답하여 상기 제1 및 제2 플레인들로 이루어진 제1 그룹과 상기 제3 및 제4 플레인들로 이루어진 제2 그룹에 대한 제1 및 제2 그룹 동작 신호들 및 상태 알림 신호를 출력하는 동작 감지 회로; 및
상기 제1 및 제2 그룹 동작 신호들 및 상태 알림 신호에 응답하여 상기 제1 및 제2 페이지 버퍼 그룹들 또는 상기 제3 및 제4 페이지 버퍼 그룹들에 프로그램 데이터를 입력하기 위한 레디비지 신호를 출력하는 동작 명령 회로를 포함하는 반도체 메모리 장치.
제16항에 있어서, 상기 플레인 그룹 감지 회로는,
상기 제1 및 제2 검증신호에 응답하여 상기 제1 그룹 검증 신호를 출력하기 위한 제1 인코더; 및
상기 제3 및 제4 검증신호에 응답하여 상기 제2 그룹 검증 신호를 출력하기 위한 제2 인코더를 포함하는 반도체 메모리 장치.