KR20100115111A - 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것으로서, 메모리 셀의 프로그램 동작을 완료하는 단계, 입력 데이터를 저장부에 저장하는 단계, 프로그램 검증 동작을 통과하여 상기 프로그램 동작이 완료된 메모리 셀들 중 문턱전압이 검증전압보다 낮은 언더 프로그램 셀들을 검출하기 위한 언더 프로그램 검증 동작을 실시하되, 상기 입력 데이터를 이용하여 언더 프로그램 검증 동작을 실시하는 단계 및 검출된 언더 프로그램 셀들의 프로그램 동작을 실시하는 단계를 포함한다. 본 발명에 의하면 불휘발성 메모리 장치의 프로그램 동작에서 언더 프로그램된 셀을 검출하고, 언더 프로그램된 셀에 대하여 추가적으로 프로그램을 수행함으로써 독출마진이 개선되어 오동작을 방지하는 효과가 있다.
검증, 불휘발성, 메모리, 프로그램, 소거, 언더, 셀, 독출마진.

Description

불휘발성 메모리 장치의 프로그램 방법 {Programming method of non volatile memory device}
본 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것으로서, 더욱 상세하게는 불휘발성 메모리 장치의 프로그램시 언더 프로그램 셀을 검출하여 추가적인 프로그램을 수행하는 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
이러한 불휘발성 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작에 있어서, 소스 라인 바운싱 현상 및 순차적인 프로그램 방식에 의하여 문턱전압의 분포가 넓어지는 문제점이 알려지고 있다. 통상적인 불휘발성 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작은 특정 방향으로 순차적으로 진행된다. 예를 들어, 제1 워드라인과 접속된 메모리 셀들에 대한 검증 동작시에는, 나머지 메모리 셀들이 모두 소거 상태에 있으므로, 상기 셀 스트링에 흐르는 전류량이 최대가 된다. 그리고 프로그램이 순차적으로 진행될수록 셀 스트링에 흐르는 전류량은 감소하며, 마지막 순서의 워드라인과 접속된 메모리 셀들에 대한 검증 동작시에는, 나머지 메모리 셀들에 대한 프로그램이 완료된 상태이므로 셀 스트링에 흐르는 전류량이 최소가 된다. 이와 같이 프로그램 순서에 따라 셀 스트링에 흐르는 전류량이 상이해져 언더 프로그램 문제가 심화되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 불휘발성 메모리 장치의 프로그램 동작시 언더 프로그램 셀을 검출하고, 검출된 언더 프로그램 셀의 추가적인 프로그램을 수행할 수 있는 불휘발성 메모리 장치의 프로그램 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시예는 메모리 셀의 프로그램 동작을 완료하는 단계, 입력 데이터를 저장부에 저장하는 단계, 프로그램 검증 동작을 통과하여 상기 프로그램 동작이 완료된 메모리 셀들 중 문턱전압이 검증전압보다 낮은 언더 프로그램 셀들을 검출하기 위한 언더 프로그램 검증 동작을 실시하되, 상기 입력 데이터를 이용하여 언더 프로그램 검증 동작을 실시하는 단계 및 검출된 언더 프로그램 셀들의 프로그램 동작을 실시하는 단계를 포함한다.
상기 메모리 셀의 프로그램 동작을 수행하는 단계는, 제1검증동작을 수행하여 프로그램 완료 여부를 판단하는 단계, 프로그램이 완료되지 않았으면 상기 프로그램 동작과 제1검증동작을 반복하고, 프로그램이 완료되었으면 다음 단계로 진행하는 단계를 포함할 수 있다.
상기 제1검증동작을 수행하여 프로그램 완료 여부를 판단하는 단계는, 상기 메모리 셀의 문턱전압을 제1검증동작의 검증전압인 제1검증전압과 비교하여, 상기 메모리 셀의 문턱전압이 상기 제1검증전압 이상이면 프로그램이 완료된 것으로 판단하고, 그렇지 않으면 프로그램이 완료되지 않은 것으로 판단할 수 있다.
상기 언더 프로그램 검증 동작을 실시하는 단계는, 상기 입력 데이터를 이용하여 상기 메모리 셀에 대하여 제2검증동작을 수행하는 단계, 상기 제2검증동작 결과, 프로그램이 되지 않은 메모리 셀을 언더 프로그램된 셀로 판정하는 단계를 포함할 수 있다.
상기 메모리 셀에 대하여 제2검증동작을 수행하는 단계는, 상기 메모리 셀의 문턱전압을 제2검증동작의 검증전압인 제2검증전압과 비교하여, 상기 메모리 셀의 문턱전압이 상기 제2검증전압 이상이면 프로그램이 완료된 것으로 판단하고, 그렇지 않으면 프로그램이 되지 않은 것으로 판단할 수 있다.
불휘발성 메모리 장치는 상기 입력 데이터를 저장하기 위한 제1저장부와, 상기 프로그램 동작이 완료된 후의 메모리 셀의 데이터를 저장하기 위한 제2저장부를 포함하며, 상기 입력 데이터를 저장부에 저장하는 단계는, 상기 프로그램 동작이 완료되면, 그 때의 메모리 셀의 데이터를 상기 제2저장부에 저장하는 단계, 상기 제1저장부에 저장된 메모리 셀의 입력 데이터를 상기 제2저장부에 전송하는 단계, 상기 제2저장부에 입력 데이터가 저장되는 단계를 포함할 수 있다.
본 발명에 의하면 불휘발성 메모리 장치의 프로그램 동작에서 언더 프로그램된 셀을 검출하고, 언더 프로그램된 셀에 대하여 추가적으로 프로그램을 수행함으 로써 독출마진이 개선되어 오동작을 방지하는 효과가 있다.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 불휘발성 메모리 장치의 메모리 셀 어레이의 구조를 도시한 도면이다.
도 1을 참조하면, 메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하나, 편의상 하나의 메모리 셀 블록이 도시되어 있다.
메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하며, 메모리 셀 블록은 각각의 비트라인(B/L)에 연결된 다수의 스트링들이 공통 소스라인(CSL)에 병렬로 연결되어 구성된다. 스트링은 데이터가 저장되는 메모리 셀(MC0~MCn)들과, 비트라인과 메모리 셀 사이에 접속된 드레인 선택 트랜지스터(DST)와, 메모리 셀과 공통 소스라인(CSL) 사이에 접속된 소스 선택 트랜지스터(SST)를 포함하여 이루어진다. 드레인 선택 트랜지스터(DST)들의 게이트가 연결되어 드레인 선택 라인(DSL)이 되고, 소스 선택 트랜지스터(SST)들의 게이트가 연결되어 소스 선택 라인(SSL)이 되 고, 메모리 셀들의 게이트가 연결되어 각각의 워드라인(W/L)이 된다.
한편, 각각의 스트링은 공통 소스 라인(CSL)과 접속되며, 각 소스라인은 비트라인과 평행한 메탈 바이패스 라인(metal bypass line, 미도시 됨)과 접속된다. 이때 각 소스라인에는 콘택이 형성되어 메탈 바이패스 라인에 접속되는데, 콘택으로 인한 저항성분이 발생하며, 경우에 따라서 소스라인의 큰 저항으로 인하여 노이즈가 발생하고 이로 인하여 문턱 전압 제어에 영향을 미치게 된다.
도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.
도 2a 및 도 2b는 선택된 워드라인의 페이지를 모두 프로그램하는 경우를 가정한다. 이때, 도 2a에서는 먼저 프로그램되는 셀 즉, 패스트 프로그램 셀(fast program cell) 외에, 동일 워드라인에서 프로그램의 대상이 되나 프로그램되지 않은 슬로우 프로그램 셀(slow program cell)을 동시에 포함하고 있다.
슬로우 프로그램 셀(모두 "1"로 표시됨) 의 경우 아직 프로그램되지 않았기 때문에 프리차지 레벨로부터 접지전압으로 디스차지 된다. 이때, 소스 라인의 저항으로 인해 소스 라인의 전압이 높아지고 패스트 프로그램 셀의 소스 전압도 높아지게 된다. 결국 공통 소스 라인의 노이즈로 인하여 패스트 프로그램 셀의 센싱 전류(Icell)를 감소시키게 된다. 이렇게 감소된 전류로 인해 패스트 프로그램 셀들은 문턱 전압이 검증전압보다 작은데도 불구하고 높은 것으로 센싱되어 검증을 통과하게 되고 이 셀들은 프로그램된 것으로 보아 이후 더 이상 프로그램이 수행되지 않 게 된다.
도 2b는 슬로우 프로그램 셀들도 모두 프로그램이 되어 공통 소스 라인의 노이즈가 감소된 상황을 도시하고 있다. 공통 소스 라인의 노이즈가 감소되어 패스트 프로그램 셀로 흐르는 전류는 더 증가하게 된다.
이와 같이 주변 셀의 프로그램 상태에 따라 소스 라인의 전압 레벨이 변동하는 바운싱(bouncing) 현상이 발생하게 되고, 이로 인하여 특정 셀을 통과하는 전류의 레벨이 상이하게 변하게 됨에 따라, 프로그램되지 않은 셀임에도 불구하고 프로그램된 것으로 판단되는 셀, 즉 언더 프로그램된 셀이 발생하게 된다.
도 3은 불휘발성 메모리 장치에서 발생하는 언더 프로그램 현상을 표시한 그래프이다.
도 3에서 A는 소거 셀(erase cell)이고, C는 프로그램된 셀이고, B는 검증전압(Vv)보다 낮지만 프로그램된 것으로 판정된 셀이다. 즉, B는 언더 프로그램된 셀이다.
도 3에 도시된 바와 같이, B에 분포하는 셀들처럼 검증전압(Vv) 이상으로 프로그램 되지 않았지만, 전술한 바 있는 이유에 의하여 프로그램이 된 것으로 판독되는 언더 프로그램이 발생하게 된다. 따라서 검증전압(Vv)과 독출전압(Vr)차이에 해당하는 독출마진이 감소하게 된다. 멀티 레벨 셀 프로그램 방법에서는 이러한 현상이 더욱 치명적인 문제가 될 수 있다. 멀티 레벨 셀 프로그램에서는 2 이상의 복수의 문턱전압 분포를 갖게 되므로, 각 분포별 독출마진을 최대한 확보해야 하기 때문이다.
이러한 현상은 프로그램되는 순서에 따라 더욱 심화된다. 통상적으로 소스 선택 트랜지스터(SST)에 인접한 셀들부터 순차적으로 프로그램을 진행하여 최종적으로 드레인 선택 트랜지스터(DST)와 인접한 셀들을 프로그램하게 된다. 이때, 프로그램 동작의 수행전에는 소거 동작이 수행된 상태이므로, 셀 스트링의 저항이 최저인 상황이다. 따라서, 첫 번째 워드라인(WL<0>)과 접속된 셀들의 프로그램에 검증 동작시에 각 셀 스트링에 흐르는 전류는 더욱 커지게 된다. 이러한 전류는 프로그램을 진행함에 따라 차츰 감소하게 될 것이다. 이후 첫 번째 워드라인(WL<0>)과 접속된 셀들에 대하여 독출 동작을 수행할 경우, 상위 워드라인들(WL<1:n>)과 접속된 셀들에 대해서도 프로그램 동작이 완료된 상태이므로, 셀 스트링에 흐르는 전류는 검증 동작시에 흐르던 전류보다 작아질 것이다. 이러한 전류값의 차이는 프로그램 순서가 빠를수록 커질 것이며, 특히 첫 번째 워드라인(WL<0>)에서 제일 심할 것이다. 이러한 현상 역시 언더 프로그램 문제를 심화시키게 된다.
본 발명에서는 언더 프로그램된 셀을 검출하고, 검출된 언더 프로그램 셀을 추가적으로 프로그램시키는 방법을 제안하고자 한다.
도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다. 도 4에서 페이지 버퍼(400)는 비트라인 선택부(410), 비트라인 센싱부(420), 감지노드 프리차지부(430), 제1저장부(440), 제2저장부(450), 감지노드 센싱부(460)를 포함한다.
비트라인 선택부(410)는 제1 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 비트라인 센싱부(420)를 접속시키는 NMOS 트랜지스터(N416)와, 제2 비트라인 선택신호(BSLo)에 응답하여 오드 비트라인(BLo)과 비트라인 센싱부(420)를 접속시키는 NMOS 트랜지스터(N418)를 포함한다.
따라서, 비트라인 선택신호(BSLe 또는 BSLo)의 전압 레벨에 따라, 비트라인과 비트라인 센싱부(420)를 선택적으로 접속시키게 된다.
또한, 비트라인 선택부(410)는 가상전원(VIRPWR)이 인가되는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N412), 제2 디스차지 신호(DISCHo)에 응답하여 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N414)를 포함한다. 따라서, 비트라인 선택부(410)는 특정 비트라인을 제어신호의 전압레벨에 따라 하이 레벨로 프리차지시키거나 로우 레벨로 디스차지 시키게 된다.
비트라인 센싱부(420)는 하이 레벨의 비트라인 센싱신호(PBSENSE)에 응답하여, 특정 비트라인과 감지노드(SO)를 접속시키고, 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다.
이때, 실시자의 선택에 따라 비트라인 센싱부(420)를 포함하지 않고, 비트라인 선택부(410)와 감지노드(SO)를 직접 접속시키는 경우에도 이와 유사한 동작을 실시할 수 있다. 즉, 비트라인 선택신호(BSLe 또는 BSLo)로서 제1 전압(V1) 또는 제2 전압(V2)를 인가함으로써 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저 장된 데이터의 전압레벨이 감지노드(SO)에 인가되도록 할 수 있다.
감지노드 프리차지부(430)는 전원전압을 감지노드(SO)에 전달하여 감지노드(SO)를 하이 레벨로 프리차지 시킨다. 감지노드 프리차지부(430)는 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지노드(SO)와 전원전압을 접속시키는 PMOS 트랜지스터(P430)를 포함한다.
제1저장부(440)는 두 개의 인버터(IV442, IV444)로 구성된 제1래치, 제1래치의 제1 노드(QC_N)와 감지노드 센싱부(460) 사이에 접속되며 제1리드신호(CSET)에 응답하여 턴온되는 NMOS 트랜지스터(N446) 및 제1래치와 감지노드 센싱부(460) 사이에 접속되며 제2리드신호(CRST)에 응답하여 턴온되는 NMOS 트랜지스터(N444)를 포함한다. 본 발명의 일 실시예에서 제1저장부(440)에는 메모리 셀의 입력 데이터이 저장된다.
제2저장부(450)는 두 개의 인버터(IV452, IV454)로 구성된 제2래치, 제2래치의 제2 노드(QM_N)와 감지노드 센싱부(460) 사이에 접속되며 제3리드신호(MSET)에 응답하여 턴온되는 NMOS 트랜지스터(N456) 및 제2래치와 감지노드 센싱부(460) 사이에 접속되며 제4리드신호(MRST)에 응답하여 턴온되는 NMOS 트랜지스터(N454)를 포함한다. 본 발명의 일 실시예에서 제2저장부(450)에는 프로그램이 완료된 후의 메모리 셀 데이터가 저장된다.
감지노드 센싱부(460)는 감지노드(SO)의 전압레벨에 따라 접지전압(VSS)을 제1저장부(440)와 제2저장부(450)에 인가시킨다. 이를 위해, 감지노드 센싱부(460) 는 감지노드(SO)의 전압레벨에 응답하여 턴온되며 제1저장부(440) 및 제2저장부(450)와 접지전압(VSS) 단자 사이에 연결되는 NMOS 트랜지스터(N460)를 포함한다.
이제 페이지 버퍼(400)를 이용하여 본원 발명의 일 실시예에 따른 프로그램 동작을 살펴보기로 한다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다.
먼저 페이지 버퍼(400)의 제1저장부(440)에 저장된 데이터에 따라 프로그램 동작을 실시한다(S501). 이때, 프로그램 동작은 제1저장부(440)의 제1래치에 저장된 값에 따라 프로그램 동작 또는 프로그램 금지 여부가 결정된다.
본 발명의 일 실시예에서 제1노드(QC_N)에 0이 저장되어 있으면 해당 셀은 프로그램 대상 셀로 판단하여 프로그램 동작을 진행하고, 1이 저장되어 있으면 해당 셀은 프로그램 금지 셀(program inhibit cell)로 판단하여 프로그램을 실시하지 않는다.
다음, 프로그램 동작에 의하여 해당 셀이 프로그램 되었는지 여부를 판단하는 제1검증동작을 실시한다(S503). 프로그램 검증동작은 선택된 셀의 프로그램 여부에 따라 감지노드(SO)의 전압 레벨이 상이하게 변화하는 것을 이용한다. 즉, 해당 셀이 프로그램된 경우에는 프리차지된 감지노드(SO)의 전압레벨이 하이 레벨을 유지하고, 프로그램되지 않은 경우에는 로우 레벨값을 갖게 된다.
따라서, 메모리 셀이 프로그램된 경우에는 감지노드(SO)의 전압레벨이 하이 레벨이 되므로, NMOS 트랜지스터(N460)가 턴온되고, 제4리드신호(MRST)에 의하여 NMOS 트랜지스터(N444)가 턴온되어, 제2노드(QM_N)에 1이 저장된다. 즉, 프로그램 대상 셀의 프로그램이 완료되면, 제1노드(QC_N)에 저장되었던 '0' 데이터가 제2노드(QM_N)에서 '1' 데이터로 변환되어 저장된다.
그러나, 프로그램 대상 셀임에도 불구하고 프로그램이 되지 않은 경우에는, 감지노드(SO)의 전압레벨이 로우 레벨이 되므로, NMOS 트랜지스터(N460)가 턴온되지 않아 제1노드(QC_N)에 저장된 '0' 데이터가 제2노드(QM_N)에도 그대로 유지된다.
한편, 프로그램 금지 셀의 경우에는 프로그램이 되지 않으므로, 감지노드(SO)의 전압레벨이 로우 레벨이 되고, NMOS 트랜지스터(N460)가 턴온되지 않아 제1노드(QC_N)에 저장된 '1' 데이터가 제2노드(QM_N)에도 그대로 유지된다.
정리하면, 프로그램 검증 동작에 따라 해당 셀이 프로그램된 경우에는 제2노드(QM_N)에 '1' 데이터가 저장되고, 해당 셀이 프로그램 금지된 경우에도 제2노드(QM_N)에 '1' 데이터가 저장된다. 그러나, 프로그램 대상 셀임에도 불구하고 프로그램이 되지 않은 경우에는 제2노드(QM_N)에 '0'데이터가 저장되어 프로그램을 계속하게 된다.
다음, 전술한 검증동작에 따라 프로그램이 모두 완료되었는지를 확인한다(S505). 즉, 제2노드(QM_N)에 모두 '1' 데이터가 저장되면 프로그램이 완료된 상태가 되며, 검증동작이 완료된다. 그러나, 제2노드(QM_N)에 '0'데이터가 저장된 페이지 버퍼가 하나라도 존재하면 프로그램 동작을 다시 실시한다. 본 발명의 일 실 시예에서 프로그램 동작은 ISPP(Incremental Step Pulse Programming) 프로그램 방법에 의하여 프로그램 전압을 일부 증가시켜 프로그램할 수 있다.
프로그램이 완료된 것으로 판정되면, 프로그램이 완료된 메모리 셀에 해당하는 래치에 저장된 데이터를 입력 데이터로 변경한다(S507). 즉, 프로그램이 완료되면 그 때의 메모리 셀 데이터가 제2저장부(450)에 저장되는데, 이때 제1저장부(440)에 저장된 해당 메모리 셀의 입력 데이터를 제2저장부(450)에 전송하고, 제2저장부에 저장된 데이터를 입력 데이터로 변경하게 된다.
다음, 메모리 셀에 대하여 제2검증동작을 수행한다(S509). 제2검증동작을 통하여 메모리 셀의 언더 프로그램 여부를 판단한다. 제2검증동작을 수행하는 구체적인 방법은, 메모리 셀의 문턱전압(Vt)을 제2검증동작의 검증전압인 제2검증전압과 비교하여, 메모리 셀의 문턱전압(Vt)이 제2검증전압 이상이면 프로그램이 완료된 것으로 판단하고, 그렇지 않으면 프로그램이 되지 않은 것으로 판단한다.
다음, 언더 프로그램 셀이 검출되었는지 여부를 확인한다(S511). 언더 프로그램 셀이 검출되었으면 해당 셀에 대하여 추가적인 프로그램 동작을 수행한다(S513).
도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 래치 값을 나타낸 표이다.
도 6의 표에서 A, B, C는 도 3에 도시된 메모리 셀의 상태를 나타내고, 래치 값은 제2저장부(450)에 포함된 제2래치의 제2노드(QM_N) 값을 나타낸다.
A에 분포된 메모리 셀은 소거 셀로서, 입력 데이터로 '1' 데이터가 저장되고, 제2검증동작이 완료된 후에도 '1' 데이터가 저장되어 프로그램이 되지 않는다.
C에 분포된 메모리 셀은 프로그램 대상 셀로서, 입력 데이터로 '0' 데이터가 저장되고, 프로그램이 종료되면 '1' 데이터가 저장된다. 이때, 제1저장부(440)에 저장된 입력 데이터이 제2저장부(450)에 전송되므로 셀 데이터가 '0'으로 변경된다. 제2검증동작이 수행되면 C에 분포된 메모리 셀은 프로그램이 완료된 셀이므로 데이터가 '1'이 되어 프로그램이 금지된다.
B에 분포된 메모리 셀은 프로그램 대상 셀로서, 입력 데이터로 '0' 데이터가 저장되고, 프로그램이 종료되면 '1' 데이터가 저장된다. 이때, 제1저장부(440)에 저장된 입력 데이터이 제2저장부(450)에 전송되므로 셀 데이터가 '0'으로 변경된다. 제2검증동작이 수행되면 B에 분포된 메모리 셀은 언더 프로그램 셀로 판정되어 '0' 데이터를 유지하게 된다. 따라서, B에 분포된 언더 프로그램 셀은 추가적인 프로그램 펄스에 의하여 프로그램이 수행된다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
도 1은 불휘발성 메모리 장치의 셀 어레이의 구조를 도시한 도면이다.
도 2a와 도 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.
도 3은 불휘발성 메모리 장치에서 발생하는 언더 프로그램 현상을 표시한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 래치 값을 나타낸 표이다.
*도면의 주요 부분에 대한 부호의 설명*
400 페이지 버퍼 410 비트라인 선택부
420 비트라인 센싱부 430 감지노드 프리차지부
440 제1저장부 450 제2저장부
460 감지노드 센싱부

Claims (6)

  1. 메모리 셀의 프로그램 동작을 완료하는 단계;
    입력 데이터를 저장부에 저장하는 단계;
    프로그램 검증 동작을 통과하여 상기 프로그램 동작이 완료된 메모리 셀들 중 문턱전압이 검증전압보다 낮은 언더 프로그램 셀들을 검출하기 위한 언더 프로그램 검증 동작을 실시하되, 상기 입력 데이터를 이용하여 언더 프로그램 검증 동작을 실시하는 단계; 및
    검출된 언더 프로그램 셀들의 프로그램 동작을 실시하는 단계
    를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  2. 제1항에 있어서,
    상기 메모리 셀의 프로그램 동작을 수행하는 단계는,
    제1검증동작을 수행하여 프로그램 완료 여부를 판단하는 단계;
    프로그램이 완료되지 않았으면 상기 프로그램 동작과 제1검증동작을 반복하고, 프로그램이 완료되었으면 다음 단계로 진행하는 단계
    를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  3. 제2항에 있어서,
    상기 제1검증동작을 수행하여 프로그램 완료 여부를 판단하는 단계는,
    상기 메모리 셀의 문턱전압을 제1검증동작의 검증전압인 제1검증전압과 비교하여, 상기 메모리 셀의 문턱전압이 상기 제1검증전압 이상이면 프로그램이 완료된 것으로 판단하고, 그렇지 않으면 프로그램이 완료되지 않은 것으로 판단하는 불휘발성 메모리 장치의 프로그램 방법.
  4. 제1항에 있어서,
    상기 언더 프로그램 검증 동작을 실시하는 단계는,
    상기 입력 데이터를 이용하여 상기 메모리 셀에 대하여 제2검증동작을 수행하는 단계;
    상기 제2검증동작 결과, 프로그램이 되지 않은 메모리 셀을 언더 프로그램된 셀로 판정하는 단계
    를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  5. 제4항에 있어서,
    상기 메모리 셀에 대하여 제2검증동작을 수행하는 단계는,
    상기 메모리 셀의 문턱전압을 제2검증동작의 검증전압인 제2검증전압과 비교하여, 상기 메모리 셀의 문턱전압이 상기 제2검증전압 이상이면 프로그램이 완료된 것으로 판단하고, 그렇지 않으면 프로그램이 되지 않은 것으로 판단하는 불휘발성 메모리 장치의 프로그램 방법.
  6. 제1항에 있어서,
    불휘발성 메모리 장치는 상기 입력 데이터를 저장하기 위한 제1저장부와, 상기 프로그램 동작이 완료된 후의 메모리 셀의 데이터를 저장하기 위한 제2저장부를 포함하며,
    상기 입력 데이터를 저장부에 저장하는 단계는,
    상기 프로그램 동작이 완료되면, 그 때의 메모리 셀의 데이터를 상기 제2저장부에 저장하는 단계;
    상기 제1저장부에 저장된 메모리 셀의 입력 데이터를 상기 제2저장부에 전송하는 단계;
    상기 제2저장부에 입력 데이터가 저장되는 단계
    를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
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* Cited by examiner, † Cited by third party
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