KR20150035223A - 반도체 메모리 장치 및 이의 동작방법 - Google Patents

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KR20150035223A KR20130115521A KR20130115521A KR20150035223A KR 20150035223 A KR20150035223 A KR 20150035223A KR 20130115521 A KR20130115521 A KR 20130115521A KR 20130115521 A KR20130115521 A KR 20130115521A KR 20150035223 A KR20150035223 A KR 20150035223A
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Abstract

본 기술은 데이터가 저장되는 메모리 셀 어레이; 상기 메모리 셀 어레이에 대한 프로그램 검증 동작, 리드 동작 및 소거 검증 동작을 수행하도록 구성된 주변회로들; 및 상기 주변회로들을 제어하도록 구성된 제어회로를 포함하며, 상기 제어회로는 상기 프로그램 검증 동작의 비트라인 전압을 상기 리드 동작의 비트라인 전압보다 높게 설정하고, 상기 소거 검증 동작의 비트라인 전압을 상기 리드 동작의 비트라인 전압보다 낮게 설정하도록 상기 주변회로들을 제어하는 반도체 메모리 장치 및 이의 동작방법을 포함한다.

Description

반도체 메모리 장치 및 이의 동작방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작방법에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 검증 동작에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와, 메모리 셀 어레이에 데이터를 프로그램하거나 프로그램된 데이터를 리드 또는 삭제하도록 구성된 주변회로들과, 주변회로들을 제어하도록 구성된 제어회로를 포함한다.
메모리 셀 어레이는 다수의 메모리 블록들을 포함하며, 각각의 메모리 블록은 다수의 메모리 셀들을 포함한다. 메모리 셀은 하나의 셀이 하나의 프로그램 상태를 갖는 싱글 레벨 셀(single level cell; SLC)과 다양한 프로그램 상태를 갖는 멀티 레벨 셀(multi level cell; MLC)로 구분될 수 있다. 최근에는 멀티 레벨 셀이 많이 사용되고 있는데, 멀티 레벨 셀은 문턱전압 분포들 간의 폭이 좁기 때문에 리텐션 특성이 매우 중요하다. 리텐션 특성이 저하되는 경우를 예를 들어 설명하면 다음과 같다.
도 1a는 소거 상태인 메모리 셀들의 문턱전압 변화를 설명하기 위한 도면이다.
도 1a를 참조하면, 소거 상태인 메모리 셀들의 문턱전압(ER1)은 리드 동작 또는 프로그램 동작을 수행하는 동안 리드 디스터브(read disturb) 또는 프로그램 디스터브(program disturb)에 의해 레벨이 높아질 수 있다(ER2). 특히, 문턱전압(ER2)이 리드전압(또는 검증전압)보다 높아질 경우, 소거 상태와 프로그램 상태의 구별이 어려워질 수 있다.
도 1b는 프로그램 상태인 메모리 셀들의 문턱전압 변화를 설명하기 위한 도면이다.
도 1b를 참조하면, 프로그램 상태인 메모리 셀들의 문턱전압(PGM1)은 시간이 지날수록 레벨이 낮아질 수 있다(PGM2). 이러한 현상은 메모리 셀에 트랩된 전자가 빠져나가면서 발생할 수 있다. 특히, 하나의 메모리 셀이 다양한 상태로 프로그램되는 멀티 레벨 셀(multi level cell; MLC)은 문턱전압 분포들의 폭이 좁고 서로 다른 문턱전압 분포들 사이의 간격이 좁기 때문에, 변동된 문턱전압(PGM2) 분포에 리드전압(또는 검증전압)이 포함될 수 있다.
상술한 바와 같이, 소거 상태 및 프로그램 상태인 메모리 셀들의 리텐션 특성이 저하되면, 프로그램 검증 동작, 리드 동작 및 소거 검증 동작의 신뢰도가 저하될 수 있으므로, 프로그램, 리드 및 소거 동작을 수행하는 반도체 메모리 장치의 신뢰도 또한 저하될 수 있다.
본 발명의 실시예는 메모리 셀들의 리텐션 특성을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 데이터가 저장되는 메모리 셀 어레이; 상기 메모리 셀 어레이에 대한 프로그램 검증 동작, 리드 동작 및 소거 검증 동작을 수행하도록 구성된 주변회로들; 및 상기 주변회로들을 제어하도록 구성된 제어회로를 포함하며, 상기 제어회로는 상기 프로그램 검증 동작의 비트라인 전압을 상기 리드 동작의 비트라인 전압보다 높게 설정하고, 상기 소거 검증 동작의 비트라인 전압을 상기 리드 동작의 비트라인 전압보다 낮게 설정하도록 상기 주변회로들을 제어한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작방법은, 리드 동작 시, 비트라인들을 프리차지하는 단계에서 상기 비트라인들을 제1 비트라인 전압으로 프리차지하고, 프로그램 동작에 포함되는 프로그램 검증 동작시, 상기 비트라인들을 프리차지하는 단계에서 상기 비트라인들을 상기 제1 비트라인 전압보다 높은 제2 비트라인 전압으로 프리차지하고, 소거 동작에 포함된 소거 검증 동작시, 상기 비트라인들을 프리차지하는 단계에서 상기 비트라인들을 상기 제1 비트라인 전압보다 낮은 제3 비트라인 전압으로 프리차지한다.
본 기술은 메모리 셀들의 리텐션 특성을 개선할 수 있으므로, 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다.
도 1a는 소거 상태인 메모리 셀들의 문턱전압 변화를 설명하기 위한 도면이다.
도 1b는 프로그램 상태인 메모리 셀들의 문턱전압 변화를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이에 포함된 어느 하나의 메모리 블록을 설명하기 위한 회로도이다.
도 4는 비트라인 전압과 전류의 관계를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따라 프로그램 검증 동작, 리드 동작 및 소거 검증 동작 시 비트라인에 인가되는 비트라인 전압을 설명하기 위한 도면이다.
도 6은 본 발명에 따른 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 데이터가 저장되는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 대한 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변회로들(120) 및 주변회로들(120)을 제어하도록 구성된 제어회로(130)를 포함한다. 프로그램 동작은 선택된 메모리 블록의 페이지 단위로 수행되며, 서브 프로그램 동작 및 프로그램 검증 동작을 포함한다. 서브 프로그램 동작은 선택된 페이지에 포함된 선택된 메모리 셀들의 문턱전압을 높이는 동작을 의미한다. 프로그램 검증 동작은 서브 프로그램 동작이 실행된 메모리 셀들의 문턱전압이 목표레벨보다 높아졌는지를 체크하고, 프로그램 완료 여부를 판단하는 동작을 의미한다. 소거 동작은 선택된 메모리 블록에 대하여 수행되며, 서브 소거 동작 및 소거 검증 동작을 포함한다. 서브 소거 동작은 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 낮추는 동작을 의미한다. 소거 검증 동작은 서브 소거 동작이 실행된 메모리 셀들의 문턱전압이 목표레벨보다 낮아졌는지를 체크하고, 소거 완료 여부를 판단하는 동작을 의미한다. 리드 동작은 프로그램 검증 동작 또는 소거 검증 동작과 유사하다.
메모리 셀 어레이(110)는 제1 내지 제k 메모리 블록들을 포함한다. 제1 내지 제k 메모리 블록들은 데이터를 저장하기 위한 다수의 메모리 셀들을 포함한다. 제1 내지 제k 메모리 블록들 각각은 서로 동일하게 구성되며, 구체적인 회로는 도 3에서 후술하도록 한다.
주변회로들(120)은 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함한다.
전압 생성 회로(121)는 프로그램 신호(PGM), 리드 신호(READ) 또는 소거 신호(ERASE)에 응답하여 프로그램 전압(Vpgm), 리드 전압(Vread), 소거 전압(Verase) 또는 검증 전압을 생성한다. 예를 들면, 전압 생성 회로(121)는 프로그램 전압(Vpgm) 및 리드 전압(Vread)을 생성하여 로우 디코더(122)에 공급하고, 소거 전압(Verase)을 생성하여 메모리 셀 어레이(110)에 공급한다. 도면에는 도시되지 않았으나, 전압 생성 회로(121)는 프로그램 전압(Vpgm), 리드 전압(Vread) 및 소거 전압(Verase) 외에도 프로그램, 리드 및 소거 동작에 필요한 다양한 전압들을 생성한다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 제1 내지 제k 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 전압 생성 회로(121)에서 생성된 전압을 전달한다.
페이지 버퍼 그룹(123)은 페이지 버퍼 제어신호들(PBSIGNALS)에 응답하여 데이터를 임시로 저장하도록 구성된 다수의 페이지 버퍼들(PB)을 포함한다. 페이지 버퍼들(PB)은 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어신호들(PBSIGNALS)에 응답하여 임시로 저장된 데이터를 비트라인들(BL)에 전달하거나, 메모리 셀 어레이(110)로부터 비트라인들(BL)로 전달된 데이터를 임시로 저장한다.
특히, 페이지 버퍼들(PB)은 메모리 셀들의 리텐션 특성을 개선하기 위하여, 프로그램 검증 동작, 리드 동작 및 소거 검증 동작시 제어회로(130)의 제어에 따라 서로 다른 비트라인 전압을 비트라인들(BL)에 전달한다. 예를 들면, 프로그램 검증 동작, 리드 동작 및 소거 검증 동작시 비트라인들(BL)을 프리차지하는 전압을 각각 다른 레벨의 전압으로 출력한다.
컬럼 디코더(124)는 컬럼 라인들(CL)을 통해 페이지 버퍼들(PB)에 연결되며, 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼들(PB)에 데이터를 전달하거나 페이지 버퍼들(PB)로부터 데이터를 전달받는다.
입출력 회로(125)는 입출력 라인들(IL)을 통해 컬럼 디코더(124)에 연결되며, 데이터 신호(DATA)에 응답하여 입출력 데이터(IO)를 컬럼 디코더(124)에 전송하거나 컬럼 디코더(124)로부터 전달받은 데이터를 외부로 출력한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 동작신호(PGM, READ 또는 ERASE), 로우 어드레스(RADD), 페이지 버퍼 신호들(PBSIGNALS), 컬럼 어드레스(CADD) 및 데이터 신호(DATA)를 출력하여 주변회로들(120)을 제어한다. 특히, 제어회로(130)는 프로그램 검증 동작, 리드 동작 및 소거 동작시, 다양한 레벨의 비트라인 전압들이 비트라인들에 전달되도록 페이지 버퍼 그룹(123)을 제어한다.
도 3은 메모리 셀 어레이에 포함된 어느 하나의 메모리 블록을 설명하기 위한 회로도이다.
도 3을 참조하면, 메모리 셀 어레이에 포함된 제1 내지 제k 메모리 블록들은 서로 동일하게 구성되므로, 제1 메모리 블록을 예를 들어 메모리 블록의 구성을 설명하도록 한다.
제1 메모리 블록은 소오스 라인(SL)과 비트라인들(BL0~BLk) 사이에 연결된 다수의 스트링들(strings; ST)을 포함한다. 소오스 라인(SL)은 스트링들(ST)에 공통으로 연결되고, 비트라인들(BL0~BLk)은 스트링들(ST)에 각각 연결된다.
스트링들(ST)은 직렬로 연결된 드레인 셀렉트 트랜지스터들(DST), 메모리 셀들(F0~Fn) 및 소오스 셀렉트 트랜지스터들(SST)을 포함한다. 드레인 셀렉트 트랜지스터들(DST)의 드레인들(drains)은 비트라인들(BL0~BLk)에 연결되고, 소오스 셀렉트 트랜지스터들(SST)의 소오스들(sources)은 소오스 라인(SL)에 공통으로 연결된다. 서로 다른 스트링들(ST)에 포함된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결되고, 메모리 셀들(F0~Fn)의 게이트들은 워드라인들(WL0~WLn)에 연결되고, 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결된다. 서로 다른 스트링들(ST)에 포함되며, 동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 프로그램 동작 및 리드 동작은 페이지(PG) 단위로 수행되며, 소거 동작은 메모리 블록 단위로 수행된다.
도 4는 비트라인 전압과 전류의 관계를 설명하기 위한 도면이다.
도 4를 참조하면, 비트라인 전압(VBL)과 비트라인 전류(IBL)의 관계를 설명하기 위하여, 스트링(ST)에 포함된 어느 하나의 메모리 셀과 소오스 셀렉트 라인(SL), 비트라인(BL) 및 페이지 버퍼(PB)가 간략히 도시되었다.
프로그램 검증 동작, 소거 검증 동작 및 리드 동작은 비트라인(BL)에 비트라인 전압(VBL)을 인가하여 비트라인(BL)을 프리차지하는 단계와 비트라인 전류(IBL)를 센싱하는 단계를 포함한다.
Figure pat00001
'수학식 1'과 같이, 비트라인 저항(RBL)은 일정하기 때문에, 비트라인 전류(IBL)는 비트라인 전압(VBL)에 비례한다. 따라서, 소오스 라인(SL)이 접지단자에 연결된 상태에서, 비트라인 전압(VBL)이 높아지면 비트라인 전류(IBL)도 높아지고, 비트라인 전압(VBL)이 낮아지면 비트라인 전류(IBL)도 낮아진다. 비트라인(BL)을 프리차지하는 단계에서, 페이지 버퍼(PB)는 다양한 레벨을 갖는 비트라인 전압(VBL)을 비트라인(BL)에 공급하고, 비트라인 전류(IBL)를 센싱하는 단계에서, 페이지 버퍼(PB)는 비트라인 전류(IBL)를 센싱한다. 예를 들면, 선택된 메모리 셀의 문턱전압이 워드라인(WL)에 인가된 검증 전압 또는 리드 전압보다 낮으면, 소오스 라인(SL)과 비트라인(BL) 사이에 전류패스가 생성되므로, 페이지 버퍼(PB)는 레벨이 낮아진 비트라인 전류(IBL)를 센싱한다. 이와 반대로, 선택된 메모리 셀의 문턱전압이 워드라인(WL)에 인가된 검증 전압 또는 리드 전압보다 높으면, 소오스 라인(SL)과 비트라인(BL) 사이에 전류패스가 생성되지 않으므로, 페이지 버퍼(PB)는 레벨이 낮아지지 않은 비트라인 전류(IBL)를 센싱한다. 제어회로(도 2의 130)는 페이지 버퍼(PB)로부터 출력된 신호에 따라 메모리 셀들의 상태를 판단한다. 즉, 검증 동작(또는 리드 동작) 시, 선택된 메모리 셀들의 문턱전압이 검증 전압(또는 리드 전압)보다 높은지 또는 낮은지에 대한 판단은 비트라인 전류(IBL)에 의해 결정된다. 따라서, 페이지 버퍼(PB)에서 센싱하는 비트라인 전류(IBL)에 따라 프로그램 검증 동작 또는 소거 검증 동작의 완료 여부가 결정되므로, 프로그램 동작 또는 소거 동작시 메모리 셀들의 문턱전압을 조절할 수 있다. 구체적인 방법은 도 5를 참조하여 설명하도록 한다.
도 5는 본 발명의 실시예에 따라 프로그램 검증 동작, 리드 동작 및 소거 검증 동작 시 비트라인에 인가되는 비트라인 전압을 설명하기 위한 도면이고, 도 6은 본 발명에 따른 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 5 및 도 6을 참조하면, 프로그램 검증 동작, 리드 동작 및 소거 검증 동작에서 비트라인들을 프리차지하기 위하여 비트라인들에 인가되는 비트라인 전압(VBL)을 각각 다르게 설정함으로써, 비트라인 전류(IBL)에 차이를 주고, 이로써 프로그램 동작 및 소거 동작에서 메모리 셀들의 문턱전압을 조절할 수 있다. 설명의 편의를 위하여, 이하 프로그램 검증 동작의 비트라인 전압(VBL)은 'Vp'로, 비트라인 전류(IBL)는 'Ip'로, 메모리 셀들의 문턱전압(VT)은 'VTp'로 정의한다. 이하 리드 동작의 비트라인 전압(VBL)은 'Vr'로, 비트라인 전류(IBL)는 'Ir'로, 메모리 셀들의 문턱전압(VT)은 'VTr'로 정의한다. 이하 소거 검증 동작의 비트라인 전압(VBL)은 'Ve'로, 비트라인 전류(IBL)는 'Ie'로, 메모리 셀들의 문턱전압(VT)은 'VTe'로 정의한다.
예를 들어, 리드 동작의 비트라인 전압(Vr)을 기준으로 하여 프로그램 검증 동작에서의 비트라인 전압(Vp)과 소거 검증 동작에서의 비트라인 전압(Ve)을 설명하면 다음과 같다.
프로그램 검증 동작의 비트라인 전압(Vp)은 리드 동작의 비트라인 전압(Vr)보다 높게 설정되고, 소거 검증 동작의 비트라인 전압(Ve)은 리드 동작의 비트라인 전압(Vr)보다 낮게 설정된다.
전류는 전압에 비례하기 때문에, 프로그램 동작 수행시 프로그램 검증 동작의 비트라인 전압(Vp)을 리드 동작에서의 비트라인 전압(Vr)보다 높이면, 비트라인들을 센싱하는 단계에서 비트라인 전류(Ip)는 리드 동작에서의 비트라인 전류(Ir)q보다 높아진다. 비트라인 전류(Ip)가 높다는 것은 비트라인에 전류가 많이 흐른다는 것을 의미하므로, 프로그램 검증 동작 시 제어회로(130)는 메모리 셀들의 문턱전압(VTp)이 목표레벨보다 낮은 것으로 판단한다. 즉, 프로그램 검증 동작시, 실질적으로는 선택된 메모리 셀들의 문턱전압들이 모두 목표레벨보다 높아졌더라도 제어회로(130)는 해당 메모리 셀들의 문턱전압(VTp)이 목표레벨보다 낮은 것으로 판단한다. 예를 들면, 제어회로(130)는 목표레벨에 인접한 일부 메모리 셀들의 문턱전압이 목표레벨에 도달하지 않은 것으로 판단한다. 따라서, 도 6에 도시된 바와 같이, 프로그램 동작시 선택된 메모리 셀들의 문턱전압들이 목표레벨보다 높아졌더라도(611), 제어회로(130)는 프로그램 동작이 완료된 것으로 판단하지 않고 선택된 메모리 셀들에 대한 프로그램 동작을 더 수행하도록 주변회로들을 제어한다. 이에 따라, 프로그램 동작시 선택된 메모리 셀들의 문턱전압들은 목표레벨보다 높아진다(621). 비트라인 전압(Vp)은 메모리 셀들의 리텐션 저하로 인한 문턱전압 감소량을 고려하여 설정될 수 있다. 예를 들면, 리텐션 특성 저하로 인하여 메모리 셀들의 문턱전압이 약 0.3V 낮아진다면, 비트라인 전압(Vp)은 기본 설정 레벨보다 0.3V 더 높게 설정될 수 있다.
전류는 전압에 비례하기 때문에, 소거 동작 수행시 소거 검증 동작의 비트라인 전압(Ve)을 리드 동작에서의 비트라인 전압(Vr)보다 낮추면, 비트라인들을 센싱하는 단계에서 비트라인 전류(Ip)는 리드 동작에서의 비트라인 전류(Ir)보다 낮아진다. 비트라인 전류(Ip)가 낮다는 것은 비트라인에 전류가 적게 흐른다는 것을 의미하므로, 소거 검증 동작 시 제어회로(130)는 메모리 셀들의 문턱전압(VTe)이 목표레벨보다 높은 것으로 판단한다. 즉, 소거 검증 동작시, 실질적으로는 선택된 메모리 셀들의 문턱전압들이 모두 목표레벨보다 낮아졌더라도 제어회로(130)는 해당 메모리 셀들의 문턱전압(VTe)이 목표레벨보다 높은 것으로 판단한다. 예를 들면, 제어회로(130)는 목표레벨에 인접한 일부 메모리 셀들의 문턱전압이 목표레벨보다 높은 것으로 판단한다. 따라서, 도 6에 도시된 바와 같이, 소거 동작시 선택된 메모리 셀들의 문턱전압들이 목표레벨보다 낮아졌더라도(612), 제어회로(130)는 소거 동작이 완료된 것으로 판단하지 않고 선택된 메모리 셀들에 대한 소거 동작을 더 수행하도록 주변회로들을 제어한다. 이에 따라, 소거 동작시 선택된 메모리 셀들의 문턱전압들은 목표레벨보다 낮아진다(622). 비트라인 전압(Ve)은 소거 디스터브 저하 및 간섭으로 인한 문턱전압 상승량을 고려하여 설정될 수 있다. 예를 들면, 주변 메모리 셀들 또는 메모리 블록들의 프로그램 및 리드 동작시 발생할 수 있는 간섭으로 인하여 소거 상태인 메모리 셀들의 문턱전압이 약 0.3V 높아진다면, 비트라인 전압(Ve)은 기본 설정 레벨보다 0.3V 더 낮게 설정될 수 있다.
예를 들면, 리드 동작시 비트라인 전압(Vr)이 1.3V로 설정되면, 프로그램 검증 동작시 비트라인 전압(Vp)은 1.6V로 설정될 수 있고, 소거 검증 동작시 비트라인 전압(Ve)은 1.0V로 설정될 수 있다.
상술한 실시예에서는 리드 동작시 비트라인 전압(Vr)을 기준으로 하여 프로그램 검증 동작시 비트라인 전압(Vp)을 높이고, 소거 검증 동작시 비트라인 전압(Ve)을 낮추었으나, 프로그램 동작시 비트라인 전압(Vp)을 기준으로 하여 리드 동작에서의 비트라인 전압(Vr)과 소거 검증 동작에서의 비트라인 전압(Ve)을 낮출 수 있으며, 소거 검증 동작에서의 비트라인 전압(Ve)을 기준으로 하여 리드 동작에서의 비트라인 전압(Vr)과 프로그램 검증 동작에서의 비트라인 전압(Vp)을 높일 수 있다. 또는, 프로그램 동작에서의 비트라인 전압(Vp)과 소거 검증 동작에서의 비트라인 전압(Ve)을 각각 설정하고, 설정된 비트라인 전압들(Vp 및 Ve)의 중간 레벨을 리드 동작에서의 비트라인 전압(Vr)의 레벨로 설정할 수 있다.
상술한 바와 같이, 프로그램 검증 동작, 리드 동작 및 소거 검증 동작에서 프리차지되는 비트라인들의 전압들(Vp, Vr 및 Ve)을 각각 다르게 설정함으로써, 디스터브 특성 및 리텐션 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 주변회로들 121: 전압 생성 회로
122: 로우 디코더 123: 페이지 버퍼 그룹
124: 컬럼 디코더 125: 입출력 회로
130: 제어회로

Claims (11)

  1. 데이터가 저장되는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 검증 동작, 리드 동작 및 소거 검증 동작을 수행하도록 구성된 주변회로들; 및
    상기 주변회로들을 제어하도록 구성된 제어회로를 포함하며,
    상기 제어회로는 상기 프로그램 검증 동작의 비트라인 전압을 상기 리드 동작의 비트라인 전압보다 높게 설정하고, 상기 소거 검증 동작의 비트라인 전압을 상기 리드 동작의 비트라인 전압보다 낮게 설정하도록 상기 주변회로들을 제어하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 주변회로들은,
    프로그램 신호, 리드 신호 또는 소거 신호에 응답하여 프로그램 전압, 리드 전압, 소거 전압 또는 검증 전압을 생성하도록 구성된 전압 생성 회로;
    로우 어드레스에 응답하여 상기 메모리 셀 어레이에 포함된 다수의 메모리 블록들 중 하나를 선택하고, 상기 선택된 메모리 블록에 상기 전압 생성 회로에서 생성된 전압을 전달하도록 구성된 로우 디코더;
    페이지 버퍼 제어신호들에 응답하여 데이터를 임시로 저장하도록 구성되고, 다양한 레벨의 비트라인 전압들을 비트라인들에 출력하도록 구성된 페이지 버퍼 그룹;
    컬럼 어드레스에 응답하여 상기 페이지 버퍼 그룹에 데이터를 전달하거나 페이지 버퍼 그룹으로부터 데이터를 전달받도록 구성된 컬럼 디코더; 및
    데이터 신호에 응답하여 데이터를 상기 컬럼 디코더에 전송하거나 상기 컬럼 디코더로부터 전달받은 데이터를 출력하도록 구성된 입출력 회로를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제어회로는 명령신호 및 어드레스에 응답하여 상기 프로그램 신호, 상기 리드 신호 또는 상기 소거 신호를 출력하고, 상기 로우 어드레스, 상기 페이지 버퍼 제어신호들, 상기 컬럼 어드레스 및 상기 데이터 신호를 출력하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 페이지 버퍼 그룹은 상기 제어회로의 제어에 따라 상기 비트라인들에 다양한 레벨을 갖는 상기 비트라인 전압들을 출력하는 반도체 메모리 장치.
  5. 리드 동작 시, 비트라인들을 프리차지하는 단계에서 상기 비트라인들을 제1 비트라인 전압으로 프리차지하고,
    프로그램 동작에 포함되는 프로그램 검증 동작시, 상기 비트라인들을 프리차지하는 단계에서 상기 비트라인들을 상기 제1 비트라인 전압보다 높은 제2 비트라인 전압으로 프리차지하고,
    소거 동작에 포함된 소거 검증 동작시, 상기 비트라인들을 프리차지하는 단계에서 상기 비트라인들을 상기 제1 비트라인 전압보다 낮은 제3 비트라인 전압으로 프리차지하는 반도체 메모리 장치의 동작방법.
  6. 제5항에 있어서,
    상기 프로그램 동작은 선택된 메모리 블록에서 페이지 단위로 수행되며, 서브 프로그램 동작 및 프로그램 검증 동작을 포함하는 반도체 메모리 장치의 동작방법.
  7. 제6항에 있어서,
    상기 서브 프로그램 동작은 선택된 페이지에 포함된 선택된 메모리 셀들의 문턱전압을 높이는 동작이고,
    상기 프로그램 검증 동작은 상기 서브 프로그램 동작이 수행된 메모리 셀들의 문턱전압이 목표레벨보다 높아졌는지를 체크하고, 프로그램 완료 여부를 판단하는 동작인 반도체 메모리 장치의 동작방법.
  8. 제5항에 있어서,
    상기 소거 동작은 선택된 메모리 블록에 대하여 수행되며, 서브 소거 동작 및 소거 검증 동작을 포함하는 반도체 메모리 장치의 동작방법.
  9. 제8항에 있어서,
    상기 서브 소거 동작은 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 낮추는 동작이고,
    상기 소거 검증 동작은 상기 서브 소거 동작이 실행된 메모리 셀들의 문턱전압이 목표레벨보다 낮아졌는지를 체크하고, 소거 완료 여부를 판단하는 동작인 반도체 메모리 장치의 동작방법.
  10. 제5항에 있어서,
    상기 제2 비트라인 전압은 메모리 셀들의 리텐션 특성을 고려하여 상기 제1 비트라인 전압보다 높게 설정되는 반도체 메모리 장치의 동작방법.
  11. 제5항에 있어서,
    상기 제3 비트라인 전압은 메모리 셀들의 메모리 셀들의 디스터브 특성을 고려하여 상기 제1 비트라인 전압보다 낮게 설정되는 반도체 메모리 장치의 동작방법.
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