KR20210011251A

KR20210011251A - 메모리 장치 및 그 동작 방법

Info

Publication number: KR20210011251A
Application number: KR1020190088460A
Authority: KR
Inventors: 강태규; 양철우
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-07-22
Filing date: 2019-07-22
Publication date: 2021-02-01
Also published as: US11688472B2; US20210027847A1; US20220028463A1; US11170859B2; CN112289361A

Abstract

본 기술은 전자 장치에 관한 것으로, 복수의 플레인들을 포함하는 메모리 장치에 있어서, 상기 메모리 장치는, 상기 복수의 플레인들에 수행되는 검증 동작의 결과에 관계없이, 상기 검증 동작이 패스되도록하는 상기 메모리 장치의 동작 모드를 검증 패스 모드로 설정하는 모드 설정부 및 상기 복수의 플레인들 마다 상기 검증 동작이 패스되었음을 나타내는 검증 패스 신호를 출력하는 검증 신호 생성부를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.

저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.

저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.

본 발명의 실시 예는 플레인별로 검증 동작을 제어할 수 있는 메모리 장치 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 장치는, 복수의 플레인들을 포함하는 메모리 장치에 있어서, 상기 메모리 장치는, 상기 복수의 플레인들에 수행되는 검증 동작의 결과에 관계없이, 상기 검증 동작이 패스되도록하는 상기 메모리 장치의 동작 모드를 검증 패스 모드로 설정하는 모드 설정부 및 상기 복수의 플레인들 마다 상기 검증 동작이 패스되었음을 나타내는 검증 패스 신호를 출력하는 검증 신호 생성부를 포함할 수 있다.

본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 플레인들을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 복수의 플레인들에 수행되는 검증 동작의 결과에 관계없이 상기 검증 동작이 패스되도록하는 상기 메모리 장치의 동작 모드를 설정하는 단계 및 상기 복수의 플레인들 마다 상기 검증 동작이 패스되었음을 나타내는 검증 패스 신호를 출력하는 단계를 포함할 수 있다.

본 기술은 플레인별로 검증 동작을 제어함으로써 메모리 장치의 신뢰도를 개선할 수 있다.

도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 멀티 플레인 구조를 설명하기 위한 도면이다.
도 7은 소거 루프를 설명하기 위한 도면이다.
도 8은 프로그램 루프를 설명하기 위한 도면이다.
도 9는 멀티 플레인에 수행되는 소거 루프들 및 프로그램 루프들을 설명하기 위한 도면이다.
도 10은 멀티 플레인에 수행되는 소거 루프를 설명하기 위한 도면이다.
도 11은 검증 패스 모드 또는 검증 페일 모드에서 소거 검증 패스 신호 또는 소거 검증 페일 신호의 출력 및 각 플레인의 동작을 설명하기 위한 도면이다.
도 12는 멀티 플레인에 수행되는 프로그램 루프를 설명하기 위한 도면이다.
도 13은 검증 패스 모드 또는 검증 페일 모드에서 프로그램 검증 패스 신호 또는 프로그램 검증 페일 신호의 출력 및 각 플레인의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 19는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 저장 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.

저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.

실시 예에서, 메모리 장치(100)는 모드 설정부(150)를 포함할 수 있다. 모드 설정부(150)는 메모리 장치(100)에 포함된 플레인별로 수행되는 소거 루프 또는 프로그램 루프에 각각 포함된 소거 검증 동작 또는 프로그램 검증 동작을 강제로 패스하도록 설정할 수 있다.

종래에는 메모리 장치(100)에 포함된 플레인 별로 소거 검증 동작 또는 프로그램 검증 동작을 강제로 패스시키지 못하였다. 따라서, 순간 정전(Sudden Power Off; SPO) 발생 시, 메모리 장치(100)는 중단되었던 동작을 처음부터 다시 수행해야만 했다. 즉, 메모리 장치(100)가 중단된 동작을 다시 수행하기 위해, 소거 검증 동작을 패스한 플레인 또는 프로그램 검증 동작을 패스한 플레인이 있음에도 불구하고, 모든 플레인에 소거 동작 또는 프로그램 동작을 수행해야 했다.

따라서, 본 발명에서, 플레인 별로 소거 검증 동작 또는 프로그램 검증 동작을 강제로 패스시킴으로써, SPO 발생 시 동작의 효율이 증가될 수 있다. 즉, 순간 정전(SPO) 발생 이후 리커버리 단계에서 중단되었던 동작을 세분화하여, 소거 검증 동작 또는 프로그램 검증 동작을 패스한 플레인에 대한 리커버리 동작을 생략함으로써, 리커버리 동작이 빠르게 수행될 수 있다.

실시 예에서, 모드 설정부(150)는 메모리 셀 어레이에 포함된 복수의 플레인 별로 소거 검증 동작 또는 프로그램 검증 동작을 강제로 패스하도록 설정하기 위한 동작을 수행할 수 있다.

실시 예에서, 모드 설정부(150)는 특정 소거 루프 또는 특정 프로그램 루프에 포함된 소거 검증 동작 또는 프로그램 검증 동작을 강제로 패스하도록 하는 동작을 수행할 수 있다. 또는, 모드 설정부(150)는 메모리 장치(100)의 소거 동작 중에 수행되는 소거 검증 동작을 강제로 패스하도록 설정하거나, 메모리 장치(100)의 프로그램 동작 중에 수행되는 프로그램 검증 동작을 강제로 패스하도록 설정하기 위한 동작을 수행할 수 있다.

실시 예에서, 메모리 장치(100)는 검증 신호 생성부를 포함할 수 있다. 검증 신호 생성부는 메모리 장치(100)에 포함된 플레인 별로 소거 검증 동작 또는 프로그램 검증 동작을 강제로 패스시키는 신호를 출력할 수 있다. 검증 신호 생성부는 소거 검증 동작을 강제로 패스시키기 위한 소거 검증 신호 생성부(170) 및/또는 프로그램 검증 동작을 강제로 패스시키기 위한 프로그램 검증 신호 생성부(190)를 포함할 수 있다.

실시 예에서, 메모리 장치(100)는 소거 검증 신호 생성부(170)를 포함할 수 있다.

소거 검증 신호 생성부(170)는 메모리 장치(100)에 포함된 플레인들의 수에 따라 복수의 플레인 소거 검증 신호 생성부들로 구성될 수 있다. P는 1보다 큰 자연수일 수 있다. 즉, 메모리 장치(100)에 포함된 플레인들의 개수가 P개이면, 소거 검증 신호 생성부(170)는 P개의 플레인 소거 검증 신호 생성부들(예를 들면, 제1 내지 제P 플레인 소거 검증 신호 생성부)로 구성될 수 있다. 제1 내지 제P 플레인 소거 검증 신호 생성부는 각각 제1 내지 제P 플레인에 대응될 수 있다.

따라서, 제1 내지 제P 플레인 소거 검증 신호 생성부는 각각 대응하는 플레인에 대한 소거 검증 패스 신호를 출력할 수 있다.

실시 예에서, 소거 검증 신호 생성부(170)에 포함된 복수의 플레인 소거 검증 신호 생성부들은 각각 모드 설정부(150)로부터 수신된 소거 루프 수 또는 소거 검증 패스 설정 정보를 기초로 소거 검증 패스 신호를 출력할 수 있다.

구체적으로, 소거 검증 신호 생성부(170)에 포함된 복수의 플레인 소거 검증 신호 생성부들은 각각 해당 플레인에 대한 소거 루프가 수행될 때마다 수행된 소거 루프 수를 누적하여 카운트할 수 있다. 플레인 별로 카운트된 소거 루프 수가 모드 설정부(150)로부터 수신된 해당 플레인에 대한 소거 루프 수와 동일한 경우, 플레인 소거 검증 신호 생성부는 소거 검증 패스 신호를 출력할 수 있다.

실시 예에서, 메모리 장치(100)는 프로그램 검증 신호 생성부(190)를 포함할 수 있다.

프로그램 검증 신호 생성부(190)는 메모리 장치(100)에 포함된 플레인들의 수에 따라 복수의 플레인 프로그램 검증 신호 생성부들로 구성될 수 있다. P는 1보다 큰 자연수일 수 있다. 즉, 메모리 장치(100)에 포함된 플레인들의 개수가 P개이면, 프로그램 검증 신호 생성부(190)는 P개의 플레인 프로그램 검증 신호 생성부들(예를 들면, 제1 내지 제P 플레인 프로그램 검증 신호 생성부)로 구성될 수 있다. 제1 내지 제P 플레인 프로그램 검증 신호 생성부는 각각 제1 내지 제P 플레인에 대응될 수 있다.

따라서, 제1 내지 제P 플레인 프로그램 검증 신호 생성부는 각각 대응하는 플레인에 대한 프로그램 검증 패스 신호를 출력할 수 있다.

실시 예에서, 프로그램 검증 신호 생성부(190)에 포함된 복수의 플레인 프로그램 검증 신호 생성부들은 각각 모드 설정부(150)로부터 수신된 프로그램 루프 수 또는 프로그램 검증 패스 설정 정보를 기초로 프로그램 검증 패스 신호를 출력할 수 있다.

구체적으로, 프로그램 검증 신호 생성부(190)에 포함된 복수의 플레인 프로그램 검증 신호 생성부들은 각각 해당 플레인에 대한 프로그램 루프가 수행될 때마다 수행된 프로그램 루프 수를 누적하여 카운트할 수 있다. 플레인 별로 카운트된 프로그램 루프 수가 모드 설정부(150)로부터 수신된 해당 플레인에 대한 프로그램 루프 수와 동일한 경우, 플레인 프로그램 검증 신호 생성부는 프로그램 검증 패스 신호를 출력할 수 있다.

실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.

실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.

저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다.

또한 메모리 컨트롤러(200)는 버퍼 메모리(미도시)를 더 포함할 수 있다.

메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.

다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.

실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.

다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 내부에 포함되거나 외부에서 연결될 수 있다.

실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.

도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다. 제어 로직(130)은 모드 설정부(150), 소거 검증 신호 생성부(170) 및 프로그램 검증 신호 생성부(190)를 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.

행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.

메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.

주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.

주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.

로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.

예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.

실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.

전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.

예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.

생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.

구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.

리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.

소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.

컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.

입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.

센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.

실시 예에서, 제어 로직(130)은 모드 설정부(150)를 포함할 수 있다. 메모리 장치(100)가 소거 루프 또는 프로그램 루프를 수행할 때, 모드 설정부(150)는 메모리 장치(100)의 동작 모드를 검증 패스 모드로 설정할 수 있다. 검증 패스 모드는 소거 루프에 포함된 소거 검증 동작 또는 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 하는 메모리 장치(100)의 동작 모드일 수 있다. 메모리 장치(100)의 동작 모드가 검증 패스 모드로 설정되면, 모드 설정부(150)는 소거 검증 동작 또는 프로그램 검증 동작을 패스하도록 설정하는 동작을 수행할 수 있다.

구체적으로, 모드 설정부(150)는 특정 소거 루프에 포함된 소거 검증 동작 시, 소거 검증 패스 신호가 출력되도록 하는 소거 루프 수를 설정할 수 있다. 또, 모드 설정부(150)는 특정 프로그램 루프에 포함된 프로그램 검증 동작 시, 프로그램 검증 패스 신호가 출력되도록 하는 프로그램 루프 수를 설정할 수 있다. 모드 설정부(150)는 설정된 소거 루프 수를 소거 검증 신호 생성부(170)에, 설정된 프로그램 루프 수를 프로그램 검증 신호 생성부(190)에 제공할 수 있다.

실시 예에서, 모드 설정부(150)는 메모리 장치(100)가 특정 소거 루프 또는 특정 프로그램 루프를 수행 중일 때, 해당 소거 루프에 포함된 소거 검증 동작 또는 해당 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 설정하는 동작을 수행할 수 있다.

구체적으로, 모드 설정부(150)는 소거 루프에 포함된 소거 검증 동작을 패스하도록 설정하는 소거 검증 패스 설정 정보를 소거 검증 신호 생성부(170)에 제공할 수 있다. 또는 프로그램 루프에 포함된 프로그램 검증 동작을 패스하도록 설정하는 프로그램 검증 패스 설정 정보를 프로그램 검증 신호 생성부(190)에 출력할 수 있다.

실시 예에서, 제어 로직(130)은 검증 신호 생성부(미도시)를 포함할 수 있다. 검증 신호 생성부(미도시)는 메모리 장치(100)에 포함된 플레인 별로 소거 검증 동작 또는 프로그램 검증 동작을 강제로 패스시키는 신호를 출력할 수 있다. 검증 신호 생성부(미도시)는 소거 검증 동작을 강제로 패스시키기 위한 소거 검증 신호 생성부(170) 및/또는 프로그램 검증 동작을 강제로 패스시키기 위한 프로그램 검증 신호 생성부(190)를 포함할 수 있다.

실시 예에서, 제어 로직(130)은 소거 검증 신호 생성부(170)를 포함할 수 있다. 소거 검증 신호 생성부(170)는 메모리 장치(100)에 포함된 플레인들의 수와 동일한 수의 플레인 소거 검증 신호 생성부들을 포함할 수 있다. 소거 검증 신호 생성부(170)에 포함된 플레인 소거 검증 신호 생성부들은 각각 센싱 회로(126)로부터 해당 플레인에 대한 패스 신호 또는 페일 신호(PASS/FAIL)를 수신할 수 있다. 패스 신호 또는 페일 신호(PASS/FAIL)는 소거 검증 동작에 대한 패스 또는 페일을 나타낼 수 있다.

소거 검증 신호 생성부(170)는 모드 설정부(150)로부터 플레인별 소거 루프 수 또는 소거 검증 패스 설정 정보를 수신할 수 있다. 소거 검증 신호 생성부(170)가 모드 설정부(150)로부터 소거 루프 수 또는 소거 검증 패스 설정 정보를 수신한 경우, 소거 루프 수 또는 소거 검증 패스 설정 정보에 대응하는 플레인 소거 검증 신호 생성부는 센싱 회로(126)로부터 수신된 신호와 관계없이, 소거 검증 패스 신호를 출력할 수 있다.

구체적으로, 소거 검증 신호 생성부(170)가 모드 설정부(150)로부터 특정 플레인에 대한 소거 루프 수를 수신한 경우, 해당 플레인에 대응하는 플레인 소거 검증 신호 생성부는 플레인에 수행되는 소거 루프 수를 카운트할 수 있다. 카운트된 소거 루프 수가 모드 설정부(150)로부터 수신된 소거 루프 수와 동일한 경우, 플레인 소거 검증 신호 생성부는 소거 검증 패스 신호를 메모리 컨트롤러(도 1의 200)로 출력할 수 있다.

실시 예에서, 소거 검증 신호 생성부(170)가 모드 설정부(150)로부터 특정 플레인에 대한 소거 검증 패스 설정 정보를 수신한 경우, 해당 플레인에 대응하는 플레인 소거 검증 신호 생성부는 소거 검증 패스 신호를 메모리 컨트롤러로 출력할 수 있다.

실시 예에서, 제어 로직(130)은 프로그램 검증 신호 생성부(190)를 포함할 수 있다. 프로그램 검증 신호 생성부(190)는 메모리 장치(100)에 포함된 플레인들의 수와 동일한 수의 플레인 프로그램 검증 신호 생성부들을 포함할 수 있다. 프로그램 검증 신호 생성부(190)에 포함된 플레인 프로그램 검증 신호 생성부들은 각각 센싱 회로(126)로부터 해당 플레인에 대한 패스 신호 또는 페일 신호(PASS/FAIL)를 수신할 수 있다. 패스 신호 또는 페일 신호(PASS/FAIL)는 프로그램 검증 동작에 대한 패스 또는 페일을 나타낼 수 있다.

프로그램 검증 신호 생성부(190)는 모드 설정부(150)로부터 플레인별 프로그램 루프 수 또는 프로그램 검증 패스 설정 정보를 수신할 수 있다. 프로그램 검증 신호 생성부(190)가 모드 설정부(150)로부터 프로그램 루프 수 또는 프로그램 검증 패스 설정 정보를 수신한 경우, 프로그램 루프 수 또는 프로그램 검증 패스 설정 정보에 대응하는 플레인 소거 검증 신호 생성부는 센싱 회로(126)로부터 수신된 신호와 관계없이, 프로그램 검증 패스 신호를 출력할 수 있다.

구체적으로, 프로그램 검증 신호 생성부(190)가 모드 설정부(150)로부터 특정 플레인에 대한 프로그램 루프 수를 수신한 경우, 해당 플레인에 대응하는 플레인 프로그램 검증 신호 생성부는 플레인에 수행되는 프로그램 루프 수를 카운트할 수 있다. 카운트된 프로그램 루프 수가 모드 설정부(150)로부터 수신된 프로그램 루프 수와 동일한 경우, 플레인 프로그램 검증 신호 생성부는 프로그램 검증 패스 신호를 메모리 컨트롤러로 출력할 수 있다.

실시 예에서, 프로그램 검증 신호 생성부(190)가 모드 설정부(150)로부터 프로그램 검증 패스 설정 정보를 수신한 경우, 해당 프로그램 검증 패스 설정 정보에 대응하는 플레인 프로그램 검증 신호 생성부는 프로그램 검증 패스 신호를 메모리 컨트롤러로 출력할 수 있다.

도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.

도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.

도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.

도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.

도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

또한, 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상이 더미 메모리 셀로서 이용될 수도 있다.

도 6은 멀티 플레인 구조를 설명하기 위한 도면이다.

도 6을 참조하면, 도 6은 메모리 셀 어레이(110)에 포함된 멀티 플레인(111, 113)을 도시한다. 도 2의 메모리 셀 어레이(도 2의 110)는 싱글 플레인을 포함하는 경우를 도시하였으나, 도 6의 메모리 셀 어레이(110)는 플레인의 수가 복수개인 멀티 플레인 구조를 도시한다. 도 6은 플레인의 수가 2개인 경우를 도시하였지만, 다른 실시 예에서, 메모리 셀 어레이는 더 많은 수의 플레인들을 포함할 수 있다.

실시 예에서, 메모리 셀 어레이(110)는 제0 플레인(Plane0, 111) 및 제1 플레인(Plane1, 113)을 포함할 수 있다. 제0 플레인(111) 및 제1 플레인(113)은 각각 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 각각 복수의 메모리 셀들을 포함할 수 있다.

제0 플레인(111) 및 제1 플레인(113)에 각각 포함된 메모리 셀들은 서로 다른 동작 속도를 가질 수 있다. 즉, 메모리 셀들은 서로 동일한 속도로 동작하는 것이 이상적이지만, 메모리 셀들의 제조 공정의 한계로 인해 메모리 셀들의 물리적 특성에 차이가 발생할 수 있으며, 메모리 셀들의 물리적 특성 차이는 메모리 셀들의 전기적 특성 차이를 유발시킬 수 있다. 따라서, 메모리 셀들은 서로 다른 속도로 프로그램 또는 소거될 수 있다.

메모리 셀들의 동작 속도 차이에 의해, 플레인마다 동일한 소거 전압 또는 동일한 프로그램 전압을 인가했음에도 불구하고, 소거 동작이 완료되는 시기 또는 프로그램 동작이 완료되는 시기가 다를 수 있다. 따라서, 각 플레인에 포함된 메모리 셀들의 동작 속도가 다를 수 있기 때문에, 어느 하나의 플레인에 수행된 소거 검증 동작은 패스되었으나, 다른 플레인에 수행된 소거 검증 동작은 페일될 수 있다. 또, 어느 하나의 플레인에 수행된 프로그램 검증 동작은 패스되었으나, 다른 플레인에 수행된 프로그램 검증 동작은 페일될 수 있다.

실시 예에서, 제0 플레인(111) 및 제1 플레인(113)에 수행되는 동작은 동시에 수행될 수 있다. 즉, 멀티 플레인 동작 시, 소거 루프 또는 프로그램 루프는 제0 플레인(111) 및 제1 플레인(113)에서 동시에 수행될 수 있다. 그러나, 위에서 언급한 바와 같이, 멀티 플레인에서 소거 루프 또는 프로그램 루프가 동시에 수행된다고 하더라도, 메모리 셀들의 동작 속도 차이에 의해, 각 플레인에서 소거 검증 동작이 패스되는 시점 또는 프로그램 검증 동작이 패스되는 시점은 서로 다를 수 있다.

종래에는 플레인 별로 소거 검증 동작이 패스되는 시점 또는 프로그램 검증 동작이 패스되는 시점이 다르기 때문에, 테스트 단계에서 강제적으로 소거 검증 동작을 패스시키거나 프로그램 검증 동작을 패스시켜, 테스트 동작이 수행될 수 있었다.

그러나, 제품 생산 이후, 소거 검증 동작이 패스되는 시점 또는 프로그램 검증 동작이 패스되는 시점을 임의로 설정하지 못하였고, 따라서 본 발명에서는 각 검증 동작의 패스되는 시점을 설정하는 방법이 제시된다.

또, 본 발명에서는 플레인 별 소거 검증 동작이 패스되는 시점 또는 프로그램 검증 동작이 패스되는 시점이 다르게 설정하여, 각 플레인에 포함된 메모리 셀들의 문턱 전압 분포가 다른 상태에서, 테스트를 위한 동작을 수행하는 방법이 제시된다.

도 7은 소거 루프를 설명하기 위한 도면이다.

도 7을 참조하면, 도 7은 멀티 플레인 동작 시, 각 플레인에 동시에 수행되는 소거 루프들을 도시한다. 도 7은 제1 내지 제3 소거 루프만을 도시하고 있으나, 더 많은 소거 루프들이 각 플레인에서 수행될 수 있다.

실시 예에서, 각 소거 루프는 소거 동작 및 소거 검증 동작을 포함할 수 있다. 구체적으로, 제1 소거 루프는 제1 소거 동작 및 소거 검증 동작, 제2 소거 루프는 제2 소거 동작 및 소거 검증 동작, 제3 소거 루프는 제3 소거 동작 및 소거 검증 동작을 포함할 수 있다.

실시 예에서, 멀티 플레인 동작 시, 각 플레인에는 제1 소거 루프가 수행될 수 있다. 제1 소거 루프는 멀티 플레인에 각각 포함된 특정 메모리 블록에 수행될 수 있다.

구체적으로, 제1 소거 루프에 포함된 제1 소거 동작이 각 플레인에 수행될 수 있다. 제1 소거 동작 시, 멀티 플레인에 각각 포함된 특정 메모리 블록의 소스 선택 라인 또는 기판에 소거 전압(Vers)이 인가될 수 있다. 소거 전압(Vers)이 인가된 후, 제1 소거 루프에 포함된 소거 검증 동작이 수행될 수 있다. 소거 검증 동작 시, 멀티 플레인에 각각 포함된 특정 메모리 블록에 연결된 복수의 워드 라인들에 소거 검증 전압(Vvfye)이 인가될 수 있다. 소거 검증 동작을 통해, 멀티 플레인에 각각 포함된 특정 메모리 블록이 소거되었는지 판단될 수 있다.

멀티 플레인 중 제1 소거 루프에 포함된 소거 검증 동작을 패스하지 못한 플레인이 있는 경우, 소거 검증 동작을 패스하지 못한 플레인에는 제2 소거 루프가 수행될 수 있다. 즉, 멀티 플레인 각각에 포함된 메모리 셀들의 소거 속도가 달라서, 소거 검증 동작을 패스하지 못한 플레인이 발생될 수 있고, 이 경우, 소거 검증 동작을 패스하지 못한 플레인에는 다음 소거 루프가 수행될 수 있다.

구체적으로, 제2 소거 루프에 포함된 제2 소거 동작이 플레인에 수행될 수 있다. 제2 소거 동작 시, 플레인에 포함된 특정 메모리 블록의 소스 선택 라인 또는 기판에 소거 전압(Vers)보다 스텝 전압(Vstep)만큼 높은 전압이 인가될 수 있다. 소거 전압(Vers)보다 스텝 전압(Vstep)만큼 높은 전압이 인가된 후, 제2 소거 루프에 포함된 소거 검증 동작이 수행될 수 있다. 소거 검증 동작 시, 플레인에 포함된 특정 메모리 블록에 연결된 복수의 워드 라인들에 소거 검증 전압(Vvfye)이 인가될 수 있다. 소거 검증 동작을 통해, 플레인에 포함된 특정 메모리 블록이 소거되었는지 판단될 수 있다.

이 후, 멀티 플레인 중 제2 소거 루프에 포함된 소거 검증 동작을 패스하지 못한 플레인이 있는 경우, 소거 검증 동작을 패스하지 못한 플레인에는 제3 소거 루프가 수행될 수 있다.

제3 소거 루프에 포함된 제3 소거 동작 시, 플레인에 포함된 특정 메모리 블록의 소스 선택 라인 또는 기판에 제2 소거 동작 시 인가되었던 전압(Vers+Vstep)보다 스텝 전압(Vstep)만큼 높은 전압(Vers+Vstep*2)이 인가될 수 있다. 이 후, 제3 소거 루프에 포함된 소거 검증 동작을 통해 플레인에 포함된 특정 메모리 블록이 소거되었는지 판단될 수 있다.

제1 내지 제3 소거 루프가 수행되었음에도 불구하고, 소거 검증 동작을 패스하지 못한 플레인이 남아있는 경우, 소거 검증 동작을 패스하지 못한 플레인에는 다음 소거 루프가 수행될 수 있다. 즉, 멀티 플레인 동작 시, 모든 플레인들에 대한 소거 검증 동작이 패스되어야 다음 동작이 수행될 수 있으므로, 모든 플레인들이 소거 검증 동작을 패스할 때까지 소거 루프가 수행될 수 있다.

도 8은 프로그램 루프를 설명하기 위한 도면이다.

도 8을 참조하면, 도 8은 멀티 플레인 동작 시, 각 플레인에 동시에 수행되는 프로그램 루프들을 도시한다. 도 8은 제1 내지 제3 프로그램 루프만을 도시하고 있으나, 더 많은 프로그램 루프들이 각 플레인에서 수행될 수 있다.

실시 예에서, 각 프로그램 루프는 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다. 구체적으로, 제1 프로그램 루프는 제1 프로그램 동작 및 프로그램 검증 동작, 제2 프로그램 루프는 제2 프로그램 동작 및 프로그램 검증 동작, 제3 프로그램 루프는 제3 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다.

실시 예에서, 멀티 플레인 동작 시, 각 플레인에는 제1 프로그램 루프가 수행될 수 있다. 제1 프로그램 루프는 멀티 플레인에 각각 포함된 특정 메모리 블록에 수행될 수 있다.

구체적으로, 제1 프로그램 루프에 포함된 제1 프로그램 동작이 각 플레인에 수행될 수 있다. 제1 프로그램 동작 시, 멀티 플레인에 각각 포함된 특정 메모리 블록의 선택된 워드 라인에 제1 프로그램 전압(Vpgm1)이 인가될 수 있다. 제1 프로그램 전압(Vpgm1)이 인가된 후, 제1 프로그램 루프에 포함된 프로그램 검증 동작이 수행될 수 있다. 프로그램 검증 동작 시, 멀티 플레인에 각각 포함된 특정 메모리 블록에 연결된 복수의 워드 라인들에 프로그램 검증 전압(Vvfyp)이 인가될 수 있다. 프로그램 검증 동작을 통해, 멀티 플레인에 각각 포함된 특정 메모리 블록의 선택된 워드 라인에 연결된 선택된 메모리 셀들이 프로그램되었는지 판단될 수 있다.

멀티 플레인 중 제1 프로그램 루프에 포함된 프로그램 검증 동작을 패스하지 못한 플레인이 있는 경우, 프로그램 검증 동작을 패스하지 못한 플레인에는 제2 프로그램 루프가 수행될 수 있다. 즉, 멀티 플레인 각각에 포함된 메모리 셀들의 프로그램 속도가 달라서, 프로그램 검증 동작을 패스하지 못한 플레인이 발생될 수 있고, 이 경우, 프로그램 검증 동작을 패스하지 못한 플레인에는 다음 프로그램 루프가 수행될 수 있다.

구체적으로, 제2 프로그램 루프에 포함된 제2 프로그램 동작이 플레인에 수행될 수 있다. 제2 프로그램 동작 시, 플레인에 포함된 특정 메모리 블록의 선택된 워드 라인에 제1 프로그램 전압(Vpgm1)보다 스텝 전압(Vstep)만큼 높은 전압(Vpgm1+Vstep)이 인가될 수 있다. 제1 프로그램 전압(Vpgm1)보다 스텝 전압(Vstep)만큼 높은 전압(Vpgm1+Vstep)이 인가된 후, 제2 프로그램 루프에 포함된 프로그램 검증 동작이 수행될 수 있다. 프로그램 검증 동작 시, 플레인에 포함된 특정 메모리 블록에 연결된 복수의 워드 라인들에 프로그램 검증 전압(Vvfyp)이 인가될 수 있다. 프로그램 검증 동작을 통해, 플레인에 포함된 특정 메모리 블록의 선택된 워드 라인에 연결된 선택된 메모리 셀들이 프로그램되었는지 판단될 수 있다.

이 후, 멀티 플레인 중 제2 프로그램 루프에 포함된 프로그램 검증 동작을 패스하지 못한 플레인이 있는 경우, 프로그램 검증 동작을 패스하지 못한 플레인에는 제3 프로그램 루프가 수행될 수 있다.

제3 프로그램 루프에 포함된 제3 프로그램 동작 시, 플레인에 포함된 특정 메모리 블록의 선택된 워드 라인에 제2 프로그램 동작 시 인가되었던 전압(Vpgm1+Vstep)보다 스텝 전압(Vstep)만큼 높은 전압(Vpgm1+Vstep*2)이 인가될 수 있다. 이 후, 제3 프로그램 루프에 포함된 프로그램 검증 동작을 통해 플레인에 포함된 특정 메모리 블록의 선택된 워드 라인에 연결된 선택된 메모리 셀들이 프로그램되었는지 판단될 수 있다.

제1 내지 제3 프로그램 루프가 수행되었음에도 불구하고, 프로그램 검증 동작을 패스하지 못한 플레인이 남아있는 경우, 프로그램 검증 동작을 패스하지 못한 플레인에는 다음 프로그램 루프가 수행될 수 있다.

도 9는 멀티 플레인에 수행되는 소거 루프들 및 프로그램 루프들을 설명하기 위한 도면이다.

도 9를 참조하면, 도 9는 도 7 및 도 8의 소거 루프들 및 프로그램 루프들을 시간 순서에 따라 나타낸 도면이다.

실시 예에서, 멀티 플레인 동작 시, 각 플레인에는 도 9의 소거 루프들 및 프로그램 루프들이 수행될 수 있다.

구체적으로, 제1 소거 루프가 각 플레인에 수행될 수 있다. 제1 소거 루프는 제1 소거 동작 및 소거 검증 동작을 포함할 수 있다. 복수의 플레인들 중 적어도 하나가 제1 소거 루프에 포함된 소거 검증 동작을 패스하지 못한 경우, 각 플레인에는 제2 소거 루프가 수행될 수 있다. 이 후, 복수의 플레인들 중 적어도 하나가 제1 소거 루프에 포함된 소거 검증 동작을 패스하지 못한 경우, 각 플레인에는 제3 소거 루프가 수행될 수 있다.

도 9에서는, 제N 소거 루프에 포함된 소거 검증 동작에서, 모든 플레인들이 소거 검증 동작을 패스한 것으로 가정한다.

제N 소거 루프에서 모든 플레인들이 소거 검증 동작을 패스했기 때문에, 각 플레인에는 제1 프로그램 루프부터 프로그램 루프들이 순차적으로 수행될 수 있다.

실시 예에서, 제1 프로그램 루프가 각 플레인에 수행될 수 있다. 제1 프로그램 루프는 제1 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다. 복수의 플레인들 중 적어도 하나가 제1 프로그램 루프에 포함된 프로그램 검증 동작을 패스하지 못한 경우, 각 플레인에는 제2 프로그램 루프가 수행될 수 있다. 이 후, 복수의 플레인들 중 적어도 하나가 제2 프로그램 루프에 포함된 프로그램 검증 동작을 패스하지 못한 경우, 각 플레인에는 제3 프로그램 루프가 수행될 수 있다.

모든 플레인들이 미리 설정된 프로그램 루프 내에서 프로그램 검증 동작을 패스하지 못한 경우, 프로그램 동작은 페일될 수 있다. 즉, 복수의 플레인들이 모두 프로그램 검증 동작을 패스해야만, 프로그램 동작이 완료될 수 있다.

도 10은 멀티 플레인에 수행되는 소거 루프를 설명하기 위한 도면이다.

도 10을 참조하면, 도 10은 멀티 플레인, 즉 제0 및 제1 플레인(Plane0, Plane1)에 수행되는 소거 루프들을 도시한다. 도 10에서, 소거 루프들이 수행되는 플레인들의 수는 2개인 것으로 가정했지만, 다른 실시 예에서, 더 많은 수의 플레인들에 소거 루프들이 수행될 수 있다. 또, 도 10에서, 제0 및 제1 플레인(Plane0, Plane1)에 수행되는 소거 루프들은 제1 및 제2 소거 루프이지만, 소거 루프들에 포함된 소거 검증 동작의 패스/페일 여부에 따라 더 많은 수의 소거 루프들이 수행될 수 있다.

도 10에서, 제1 소거 루프는 제1 소거 동작 및 소거 검증 동작을 포함할 수 있다. 또, 제2 소거 루프는 제2 소거 동작 및 소거 검증 동작을 포함할 수 있다.

실시 예에서, 제0 및 제1 플레인(Plane0, Plane1)에 제1 소거 루프에 포함된 제1 소거 동작이 수행될 수 있다. 멀티 플레인 동작에 따라, 제0 및 제1 플레인(Plane0, Plane1)에 제1 소거 동작이 동시에 수행될 수 있다. 제1 소거 동작은 멀티 플레인에 각각 포함된 특정 메모리 블록의 소스 선택 라인 또는 기판에 소거 전압을 인가하는 동작일 수 있다.

제0 및 제1 플레인(Plane0, Plane1)에 제1 소거 동작이 수행된 후, 제0 및 제1 플레인(Plane0, Plane1)에 제1 소거 루프에 포함된 소거 검증 동작이 수행될 수 있다.

도 10에서, 제0 및 제1 플레인(Plane0, Plane1)은 각각 제1 소거 루프에 포함된 소거 검증 동작을 패스하지 못한 것으로 가정한다. 따라서, 제0 및 제1 플레인(Plane0, Plane1)에는 다음 소거 루프인 제2 소거 루프가 동시에 수행될 수 있다.

실시 예에서, 제0 및 제1 플레인(Plane0, Plane1)에 제2 소거 루프에 포함된 제2 소거 동작이 수행될 수 있다. 멀티 플레인 동작에 따라, 제0 및 제1 플레인(Plane0, Plane1)에 제2 소거 동작이 동시에 수행될 수 있다. 제2 소거 동작은 제1 소거 동작과 동일하게 멀티 플레인에 각각 포함된 특정 메모리 블록의 소스 선택 라인 또는 기판에 소거 전압을 인가하는 동작일 수 있다. 다만, 제2 소거 동작에서의 소거 전압은 제1 소거 동작에서의 소거 전압보다 스텝 전압만큼 높은 전압일 수 있다.

제0 및 제1 플레인(Plane0, Plane1)에 제2 소거 동작이 수행된 후, 제0 및 제1 플레인(Plane0, Plane1)에 제2 소거 루프에 포함된 소거 검증 동작이 수행될 수 있다. 제0 및 제1 플레인(Plane0, Plane1)에 수행된 소거 검증 동작의 패스 여부에 따라 각각의 플레인에 다음 소거 루프의 수행 여부가 결정될 수 있다.

도 11은 검증 패스 모드 또는 검증 페일 모드에서 소거 검증 패스 신호 또는 소거 검증 페일 신호의 출력 및 각 플레인의 동작을 설명하기 위한 도면이다.

도 11을 참조하면, 도 11의 (a)는 도 2의 메모리 장치(도 2의 100)의 구성 중 일부를 도시한다. 도 11의 (a)의 메모리 장치(100)는 제0 및 제1 플레인(Plane0, Plane1)을 포함하는 것으로 가정한다. 즉, 도 11의 (a)의 메모리 장치(100)에 포함된 플레인의 수는 2개이고, 멀티 플레인 구조를 가지는 것으로 가정한다. 도 11의 (b)는 멀티 플레인에 수행되는 동작을 시간 순으로 도시한다.

도 11의 (a)에서, 메모리 장치(100)는 센싱 회로(126) 및 제어 로직(130)을 포함하고, 제어 로직(130)은 모드 설정부(150) 및 제0 플레인 소거 검증 신호 생성부(171)를 포함할 수 있다. 제0 플레인 소거 검증 신호 생성부(171)는 도 2의 소거 검증 신호 생성부(도 2의 170)에 포함된 플레인 소거 검증 신호 생성부들 중 어느 하나일 수 있다. 도 11의 (a)에는 제0 플레인 소거 검증 신호 생성부(171)만 도시되어 있으나, 본 도면의 내용은 제1 플레인 소거 검증 신호 생성부(미도시)에도 동일하게 적용될 수 있다.

도 11의 (a)에서, 도 2의 메모리 장치에 포함된 구성 중 나머지 구성요소는 생략된 것으로 가정한다.

도 11의 (a)에서, 센싱 회로(126)는 플레인 별로 수행된 센싱 동작의 수행 결과를 기초로 패스 또는 페일 신호(PASS/FAIL)를 출력할 수 있다. 센싱 동작은 소거 검증 동작일 수 있다. 즉, 센싱 회로(126)는 플레인 별로 수행된 소거 검증 동작에 대한 패스 또는 페일 신호(PASS/FAIL)를 출력할 수 있다.

본 발명에서, 제0 플레인 소거 검증 신호 생성부(171)는 소거 검증 동작 시, 센싱 회로(126)로부터 제0 플레인(Plane0)에 대한 패스 또는 페일 신호(PASS/FAIL)를 수신하지만, 센싱 회로(126)로부터 수신된 제0 플레인(Plane0)에 대한 패스 또는 페일 신호(PASS/FAIL)와 관계없이 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

구체적으로, 메모리 장치(100)가 센싱 동작을 수행하기 전, 모드 설정부(150)는 메모리 장치(100)의 동작 모드를 검증 패스 모드로 설정할 수 있다. 검증 패스 모드는 소거 루프에 포함된 소거 검증 동작 또는 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 하는 메모리 장치(100)의 동작 모드일 수 있다.

실시 예에서, 메모리 장치(100)가 센싱 동작을 수행하기 전, 모드 설정부(150)는 메모리 장치(100)의 동작 모드를 검증 페일 모드로 설정할 수 있다. 검증 페일 모드는 소거 루프에 포함된 소거 검증 동작 또는 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 페일되도록 하는 메모리 장치(100)의 동작 모드일 수 있다.

실시 예에서, 메모리 장치(100)의 동작 모드가 검증 패스 모드 또는 검증 페일 모드로 설정되면, 모드 설정부(150)는 제0 플레인(Plane0)에 대한 소거 루프 수(ERSLOOP_NUM)를 제0 플레인 소거 검증 신호 생성부(171)에 출력할 수 있다. 제0 플레인(Plane0)에 대한 소거 루프 수(ERSLOOP_NUM)는 제0 플레인(Plane0)에 대한 소거 검증 패스 신호(PASS) 또는 소거 검증 페일 신호(FAIL)가 출력되는 특정 소거 루프를 나타낼 수 있다.

실시 예에서, 소거 루프 수(ERSLOOP_NUM)는 플레인마다 설정될 수 있다. 즉, 모드 설정부(150)는 플레인 별로 소거 검증 패스 신호(PASS) 또는 소거 검증 페일 신호(FAIL)가 출력되는 소거 루프 수(ERSLOOP_NUM)를 설정할 수 있다.

실시 예에서, 복수의 플레인 소거 검증 신호 생성부들은 각각 해당 플레인에 수행되는 소거 루프들의 수를 카운트할 수 있다. 즉, 도 11의 (a)에서, 제0 플레인 소거 검증 신호 생성부(171)는 제0 플레인(Plane0)에 수행되는 소거 루프들의 수를 카운트할 수 있다.

플레인 별로 카운트된 소거 루프 수와 모드 설정부(150)로부터 수신된 플레인 별 소거 루프 수(ERSLOOP_NUM)가 동일한 경우, 해당 플레인의 해당 소거 루프에 포함된 소거 검증 동작 시, 해당 플레인의 플레인 소거 검증 신호 생성부는 소거 검증 패스 신호(PASS) 또는 소거 검증 페일 신호(FAIL)를 출력할 수 있다. 즉, 제0 플레인 소거 검증 신호 생성부(171)가 카운트한 소거 루프 수와 모드 설정부(150)로부터 수신된 제0 플레인(Plane0)에 대한 소거 루프 수(ERSLOOP_NUM)가 동일한 경우, 제0 플레인 소거 검증 신호 생성부(171)는 소거 검증 패스 신호(PASS) 또는 소거 검증 페일 신호(FAIL)를 출력할 수 있다.

이 때, 제0 플레인 소거 검증 신호 생성부(171)가 센싱 회로(126)로부터 페일 신호(FAIL)를 수신하였다고 하더라도, 제0 플레인 소거 검증 신호 생성부(171)는 소거 검증 패스 신호(PASS)를 출력할 수 있다.

반대로, 제0 플레인 소거 검증 신호 생성부(171)가 센싱 회로(126)로부터 패스 신호(PASS)를 수신하였다고 하더라도, 제0 플레인 소거 검증 신호 생성부(171)는 소거 검증 페일 신호(FAIL)를 출력할 수 있다.

결과적으로, 메모리 장치(100)는 소거 루프를 수행함에 있어서, 소거 검증 동작을 강제적으로 패스 또는 페일시킬 수 있다.

실시 예에서, 제0 플레인 소거 검증 신호 생성부(171)가 소거 검증 패스 신호(PASS)를 출력한 경우, 제1 플레인(Plane1)에 대한 소거 검증 동작이 패스될 때까지 제0 플레인 소거 검증 신호 생성부(171)는 패스 신호(PASS)를 출력할 수 있다. 즉, 메모리 장치(100)에 포함된 모든 플레인들에 대한 소거 검증 동작이 패스될 때까지, 검증 패스된 플레인에 대한 패스 신호(PASS)가 출력될 수 있다.

도 11의 (a)에서, 모드 설정부(150)는 제0 플레인(Plane0)의 소거 루프 수를 “2” 제1 플레인(Plane1)의 소거 루프 수를 “3”으로 설정한 것으로 가정한다. 따라서, 제0 플레인(Plane0)에 제2 소거 루프가 수행되는 경우, 제2 소거 루프에 포함된 소거 검증 동작 시, 제0 플레인 소거 검증 신호 생성부(171)로부터 소거 검증 패스 신호(PASS)가 출력될 수 있다. 또, 제1 플레인(Plane1)에 제3 소거 루프가 수행되는 경우, 제3 소거 루프에 포함된 소거 검증 동작 시, 제1 플레인 소거 검증 신호 생성부(미도시)로부터 소거 검증 패스 신호(PASS)가 출력될 수 있다.

실시 예에서, 제0 플레인 소거 검증 신호 생성부(171)가 제0 플레인(Plane0)에서 수행 중인 소거 루프에 포함된 소거 검증 동작에 대응하는 소거 검증 패스 신호(PASS)를 출력하도록, 모드 설정부(150)는 제0 플레인(Plane0)에 대한 소거 검증 패스 설정 정보(EVPASS_SET)를 제0 플레인 소거 검증 신호 생성부(171)에 출력할 수 있다.

또, 제0 플레인 소거 검증 신호 생성부(171)가 제0 플레인(Plane0)에서 수행 중인 소거 루프에 포함된 소거 검증 동작에 대응하는 소거 검증 페일 신호(FAIL)를 출력하도록, 모드 설정부(150)는 제0 플레인(Plane0)에 대한 소거 검증 페일 설정 정보(EVFAIL_SET)를 제0 플레인 소거 검증 신호 생성부(171)에 출력할 수 있다.

소거 검증 패스 설정 정보(EVPASS_SET) 및 소거 검증 페일 설정 정보(EVFAIL_SET)는 플레인 별로 설정될 수 있다.

실시 예에서, 제0 플레인 소거 검증 신호 생성부(171)가 소거 검증 패스 설정 정보(EVPASS_SET)를 수신하면, 제0 플레인 소거 검증 신호 생성부(171)는 소거 검증 패스 신호(PASS)를 출력할 수 있다. 반대로, 제0 플레인 소거 검증 신호 생성부(171)가 소거 검증 페일 설정 정보(EVFAIL_SET)를 수신하면, 제0 플레인 소거 검증 신호 생성부(171)는 소거 검증 페일 신호(FAIL)를 출력할 수 있다.

도 11의 (a)에서, 모드 설정부(150)는 제0 플레인(Plane0)이 제2 소거 루프 수행 중일 때 제0 플레인(Plane0)에 대한 소거 검증 패스 설정 정보(EVPASS_SET)를 출력하는 것으로 가정한다. 또, 모드 설정부(150)는 제1 플레인(Plane1)이 제3 소거 루프 수행 중일 때, 제1 플레인(Plane1)에 대한 소거 검증 패스 설정 정보(EVPASS_SET)를 출력하는 것으로 가정한다.

도 11의 (b)를 참조하면, 제0 및 제1 플레인(Plane0, Plane1)에 제1 소거 루프가 수행될 수 있다. 제1 소거 루프는 제1 소거 동작 및 소거 검증 동작을 포함할 수 있다. 제1 소거 루프는 제0 및 제1 플레인(Plane0, Plane1)에 동시에 수행될 수 있다. 제1 소거 루프뿐만 아니라, 이후 수행되는 모든 소거 루프들은 제0 및 제1 플레인(Plane0, Plane1)에 동시에 수행될 수 있다.

실시 예에서, 제0 및 제1 플레인(Plane0, Plane1)에 제1 소거 루프가 수행되기 전, 메모리 장치(100)의 동작 모드는 검증 패스 모드로 설정된 것으로 가정한다. 또, 모드 설정부(150)는 제0 플레인(Plane0)의 소거 루프 수를 “2”제1 플레인(Plane1)의 소거 루프 수를 “3”으로 설정한 제0 및 제1 플레인(Plane0, Plane1)에 대한 소거 루프 수(ERSLOOP_NUM)를 각각 제0 플레인 소거 검증 신호 생성부(171) 및 제1 플레인 소거 검증 신호 생성부(미도시)에 출력한 것으로 가정한다.

실시 예에서, 제0 플레인 소거 검증 신호 생성부(171) 및 제1 플레인 소거 검증 신호 생성부(미도시)는 제0 및 제1 플레인(Plane0, Plane1)에 수행되는 소거 루프 수(ERSLOOP_NUM)를 카운트할 수 있다. 제0 플레인 소거 검증 신호 생성부(171) 및 제1 플레인 소거 검증 신호 생성부(미도시)는 카운트된 소거 루프 수와 모드 설정부(150)로부터 수신된 소거 루프 수(ERSLOOP_NUM)를 비교할 수 있다.

도 11에서, 제1 소거 루프 수행 결과, 소거 검증 동작은 페일된 것으로 가정한다. 따라서, 제0 및 제1 플레인(Plane0, Plane1)에 다음 소거 루프인 제2 소거 루프가 수행될 수 있다. 이 때, 제2 소거 루프는 제0 및 제1 플레인(Plane0, Plane1)에 동시에 수행될 수 있다.

제0 플레인(Plane0)에 제2 소거 루프가 수행되기 때문에, 제0 플레인 소거 검증 신호 생성부(171)가 카운트한 제0 플레인(Plane0)의 소거 루프 수(ERSLOOP_NUM)와 모드 설정부(150)로부터 수신된 제0 플레인(Plane0)에 대한 소거 루프 수(ERSLOOP_NUM)는 “2”로 동일할 수 있다. 따라서, 제0 플레인 소거 검증 신호 생성부(171)는 센싱 회로(126)로부터 수신된 신호와 관계없이, 제0 플레인(Plane0)에 제2 소거 루프에 포함된 소거 검증 동작이 수행되면 소거 검증 패스 신호(PASS)를 출력할 수 있다. 따라서, 제0 플레인(Plane0)에 대한 소거 검증이 패스될 수 있다.

그러나, 제1 플레인(Plane1)의 카운트된 소거 루프 수(2)와 모드 설정부(150)로부터 수신된 제1 플레인(Plane1)에 대한 소거 루프 수(3)가 동일하지 않기 때문에, 제1 플레인(Plane1)에 수행된 소거 검증 동작은 페일될 수 있다. 따라서, 제0 및 제1 플레인(Plane0, Plane1)에 다음 소거 루프인 제3 소거 루프가 수행될 수 있다. 이 때, 제3 소거 루프는 제0 및 제1 플레인(Plane0, Plane1)에 동시에 수행될 수 있다.

이 후, 제1 플레인(Plane1)에 제3 소거 루프가 수행되기 때문에, 제1 플레인 소거 검증 신호 생성부(미도시)가 카운트한 제1 플레인(Plane1)의 소거 루프 수와 모드 설정부(150)로부터 수신된 제1 플레인(Plane1)에 대한 소거 루프 수(ERSLOOP_NUM)는 “3”으로 동일할 수 있다. 따라서, 제1 플레인 소거 검증 신호 생성부(미도시)는 센싱 회로(126)로부터 수신된 신호와 관계없이, 제1 플레인(Plane1)에 제3 소거 루프에 포함된 소거 검증 동작이 수행되면 소거 검증 패스 신호(PASS)를 출력할 수 있다. 따라서, 제1 플레인(Plane1)에 대한 소거 검증이 패스될 수 있다.

이 때, 제0 플레인(Plane0)에도 제3 소거 루프가 수행될 수 있다. 제0 플레인 소거 검증 신호 생성부(171)에 의해 제0 플레인(Plane0)에 수행되는 제2 소거 루프의 소거 검증 동작이 강제적으로 패스되었기 때문에, 제3 소거 루프 이후에도 제0 플레인(Plane0)에 대한 소거 검증 패스 신호(PASS)가 출력될 필요가 있기 때문이다.

실시 예에서, 제0 플레인(Plane0)이 제2 소거 루프 수행 중 제0 플레인 소거 검증 신호 생성부(171)는 제0 플레인(Plane0)에 대한 소거 검증 패스 설정 정보(EVPASS_SET)를 수신할 수 있다. 제0 플레인 소거 검증 신호 생성부(171)는 소거 검증 패스 설정 정보(EVPASS_SET)를 수신하여, 제0 플레인(Plane0)에 제2 소거 루프에 포함된 소거 검증 동작이 수행될 때, 소거 검증 패스 신호(PASS)를 출력할 수 있다. 따라서, 제0 플레인(Plane0)의 소거 검증이 패스될 수 있다.

또, 제1 플레인(Plane1)이 제3 소거 루프 수행 중 제1 플레인 소거 검증 신호 생성부(미도시)는 제1 플레인(Plane1)에 대한 소거 검증 패스 설정 정보(EVPASS_SET)를 수신할 수 있다. 제1 플레인 소거 검증 신호 생성부(미도시)는 소거 검증 패스 설정 정보(EVPASS_SET)를 수신하여, 제1 플레인(Plane1)에 제3 소거 루프에 포함된 소거 검증 동작이 수행될 때, 소거 검증 패스 신호(PASS)를 출력할 수 있다. 따라서, 제1 플레인(Plane1)의 소거 검증이 패스될 수 있다.

제0 및 제1 플레인(Plane0, Plane1)에 대한 소거 검증 동작이 모두 패스되면, 이 후, 제0 및 제1 플레인(Plane0, Plane1)에는 프로그램 루프가 수행될 수 있다.

도 12는 멀티 플레인에 수행되는 프로그램 루프를 설명하기 위한 도면이다.

도 12를 참조하면, 도 12는 멀티 플레인, 즉 제0 및 제1 플레인(Plane0, Plane1)에 수행되는 프로그램 루프들을 도시한다. 도 12에서, 프로그램 루프들이 수행되는 플레인들의 수는 2개인 것으로 가정했지만, 다른 실시 예에서, 더 많은 수의 플레인들에 프로그램 루프들이 수행될 수 있다. 또, 도 12에서, 제0 및 제1 플레인(Plane0, Plane1)에 수행되는 프로그램 루프들은 제1 및 제2 프로그램 루프이지만, 프로그램 루프들에 포함된 프로그램 검증 동작의 패스/페일 여부에 따라 더 많은 수의 프로그램 루프들이 수행될 수 있다.

도 12에서, 제1 프로그램 루프는 제1 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다. 또, 제2 프로그램 루프는 제2 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다.

실시 예에서, 제0 및 제1 플레인(Plane0, Plane1)에 제1 프로그램 루프에 포함된 제1 프로그램 동작이 수행될 수 있다. 멀티 플레인 동작에 따라, 제0 및 제1 플레인(Plane0, Plane1)에 제1 프로그램 동작이 동시에 수행될 수 있다. 제1 프로그램 동작은 멀티 플레인에 각각 포함된 특정 메모리 블록에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 동작일 수 있다.

제0 및 제1 플레인(Plane0, Plane1)에 제1 프로그램 동작이 수행된 후, 제0 및 제1 플레인(Plane0, Plane1)에 제1 프로그램 루프에 포함된 프로그램 검증 동작이 수행될 수 있다.

도 12에서, 제0 및 제1 플레인(Plane0, Plane1)은 각각 제1 프로그램 루프에 포함된 프로그램 검증 동작을 패스하지 못한 것으로 가정한다. 따라서, 제0 및 제1 플레인(Plane0, Plane1)에는 다음 프로그램 루프인 제2 프로그램 루프가 동시에 수행될 수 있다.

실시 예에서, 제0 및 제1 플레인(Plane0, Plane1)에 제2 프로그램 루프에 포함된 제2 프로그램 동작이 수행될 수 있다. 멀티 플레인 동작에 따라, 제0 및 제1 플레인(Plane0, Plane1)에 제2 프로그램 동작이 동시에 수행될 수 있다. 제2 프로그램 동작은 제1 프로그램 동작과 동일하게 멀티 플레인에 각각 포함된 특정 메모리 블록에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 동작일 수 있다. 다만, 제2 프로그램 동작에서의 프로그램 전압은 제1 프로그램 동작에서의 프로그램 전압보다 스텝 전압만큼 높은 전압일 수 있다.

제0 및 제1 플레인(Plane0, Plane1)에 제2 프로그램 동작이 수행된 후, 제0 및 제1 플레인(Plane0, Plane1)에 제2 프로그램 루프에 포함된 프로그램 검증 동작이 수행될 수 있다. 제0 및 제1 플레인(Plane0, Plane1)에 수행된 프로그램 검증 동작의 패스 여부에 따라 각각의 플레인에 다음 프로그램 루프의 수행 여부가 결정될 수 있다.

도 13은 검증 패스 모드 또는 검증 페일 모드에서 프로그램 검증 패스 신호 또는 프로그램 검증 페일 신호의 출력 및 각 플레인의 동작을 설명하기 위한 도면이다.

도 13을 참조하면, 도 13의 (a)는 도 2의 메모리 장치(도 2의 100)의 구성 중 일부를 도시한다. 도 13의 (a)의 메모리 장치(100)는 제0 및 제1 플레인(Plane0, Plane1)을 포함하는 것으로 가정한다. 즉, 도 13의 (a)의 메모리 장치(100)에 포함된 플레인의 수는 2개이고, 멀티 플레인 구조를 가지는 것으로 가정한다. 도 13의 (b)는 멀티 플레인에 수행되는 동작을 시간 순으로 도시한다.

도 13의 (a)에서, 메모리 장치(100)는 센싱 회로(126) 및 제어 로직(130)을 포함하고, 제어 로직(130)은 모드 설정부(150) 및 제0 플레인 프로그램 검증 신호 생성부(191)를 포함할 수 있다. 제0 플레인 프로그램 검증 신호 생성부(191)는 도 2의 프로그램 검증 신호 생성부(도 2의 190)에 포함된 플레인 프로그램 검증 신호 생성부들 중 어느 하나일 수 있다. 도 13의 (a)에는 제0 플레인 프로그램 검증 신호 생성부(191)만 도시되어 있으나, 본 도면의 내용은 제1 플레인 프로그램 검증 신호 생성부(미도시)에도 동일하게 적용될 수 있다.

도 13의 (a)에서, 도 2의 메모리 장치에 포함된 구성 중 나머지 구성요소는 생략된 것으로 가정한다.

도 13의 (a)에서, 센싱 회로(126)는 플레인 별로 수행된 센싱 동작의 수행 결과를 기초로 패스 또는 페일 신호(PASS/FAIL)를 출력할 수 있다. 센싱 동작은 프로그램 검증 동작일 수 있다. 즉, 센싱 회로(126)는 플레인 별로 수행된 프로그램 검증 동작에 대한 패스 또는 페일 신호(PASS/FAIL)를 출력할 수 있다.

본 발명에서, 제0 플레인 프로그램 검증 신호 생성부(191)는 소거 검증 동작 시, 센싱 회로(126)로부터 제0 플레인(Plane0)에 대한 패스 또는 페일 신호(PASS/FAIL)를 수신하지만, 센싱 회로(126)로부터 수신된 제0 플레인(Plane0)에 대한 패스 또는 페일 신호(PASS/FAIL)와 관계없이 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

실시 예에서, 메모리 장치(100)의 동작 모드가 검증 패스 모드 또는 검증 페일 모드로 설정되면, 모드 설정부(150)는 제0 플레인(Plane0)에 대한 프로그램 루프 수(PGMLOOP_NUM)를 제0 플레인 프로그램 검증 신호 생성부(191)에 출력할 수 있다. 제0 플레인(Plane0)에 대한 프로그램 루프 수(PGMLOOP_NUM)는 제0 플레인(Plane0)에 대한 프로그램 검증 패스 신호(PASS) 또는 프로그램 검증 페일 신호(FAIL)가 출력되는 특정 프로그램 루프를 나타낼 수 있다.

실시 예에서, 프로그램 루프 수(PGMLOOP_NUM)는 플레인마다 설정될 수 있다. 즉, 모드 설정부(150)는 플레인 별로 프로그램 검증 패스 신호(PASS) 또는 프로그램 검증 페일 신호(FAIL)가 출력되는 프로그램 루프 수(PGMLOOP_NUM)를 설정할 수 있다.

실시 예에서, 복수의 플레인 프로그램 검증 신호 생성부들은 각각 해당 플레인에 수행되는 프로그램 루프들의 수를 카운트할 수 있다. 즉, 도 13의 (a)에서, 제0 플레인 프로그램 검증 신호 생성부(191)는 제0 플레인(Plane0)에 수행되는 프로그램 루프들의 수를 카운트할 수 있다.

플레인 별로 카운트된 프로그램 루프 수와 모드 설정부(150)로부터 수신된 플레인 별 프로그램 루프 수(PGMLOOP_NUM)가 동일한 경우, 해당 플레인의 해당 프로그램 루프에 포함된 프로그램 검증 동작 시, 해당 플레인의 플레인 프로그램 검증 신호 생성부는 프로그램 검증 패스 신호(PASS) 또는 프로그램 검증 페일 신호(FAIL)를 출력할 수 있다. 즉, 제0 플레인 프로그램 검증 신호 생성부(191)가 카운트한 프로그램 루프 수와 모드 설정부(150)로부터 수신된 제0 플레인(Plane0)에 대한 프로그램 루프 수(ERSLOOP_NUM)가 동일한 경우, 제0 플레인 프로그램 검증 신호 생성부(191)는 프로그램 검증 패스 신호(PASS) 또는 프로그램 검증 페일 신호(FAIL)를 출력할 수 있다.

이 때, 제0 플레인 프로그램 검증 신호 생성부(191)가 센싱 회로(126)로부터 페일 신호(FAIL)를 수신하였다고 하더라도, 제0 플레인 프로그램 검증 신호 생성부(191)는 프로그램 검증 패스 신호(PASS)를 출력할 수 있다.

반대로, 제0 플레인 프로그램 검증 신호 생성부(191)가 센싱 회로(126)로부터 패스 신호(PASS)를 수신하였다고 하더라도, 제0 플레인 프로그램 검증 신호 생성부(191)는 프로그램 검증 페일 신호(FAIL)를 출력할 수 있다.

결과적으로, 메모리 장치(100)는 프로그램 루프를 수행함에 있어서, 프로그램 검증 동작을 강제적으로 패스 또는 페일시킬 수 있다.

제0 플레인 프로그램 검증 신호 생성부(191)가 프로그램 검증 패스 신호(PASS)를 출력한 경우, 제1 플레인(Plane1)에 대한 프로그램 검증 동작이 패스될 때까지 제0 플레인 프로그램 검증 신호 생성부(191)는 패스 신호(PASS)를 출력할 수 있다. 즉, 메모리 장치(100)에 포함된 모든 플레인들에 대한 프로그램 검증 동작이 패스될 때까지, 검증 패스된 플레인에 대한 패스 신호(PASS)가 출력될 수 있다.

도 13의 (a)에서, 모드 설정부(150)는 제0 플레인(Plane0)의 프로그램 루프 수를 “2”제1 플레인(Plane1)의 프로그램 루프 수를 “3”으로 설정한 것으로 가정한다. 따라서, 제0 플레인(Plane0)에 제2 프로그램 루프가 수행되는 경우, 제2 프로그램 루프에 포함된 프로그램 검증 동작 시, 제0 플레인 프로그램 검증 신호 생성부(191)로부터 프로그램 검증 패스 신호(PASS)가 출력될 수 있다. 또, 제1 플레인(Plane1)에 제3 프로그램 루프가 수행되는 경우, 제3 프로그램 루프에 포함된 프로그램 검증 동작 시, 제1 플레인 프로그램 검증 신호 생성부(미도시)로부터 프로그램 검증 패스 신호(PASS)가 출력될 수 있다.

실시 예에서, 제0 플레인 프로그램 검증 신호 생성부(191)가 제0 플레인(Plane0)에서 수행 중인 프로그램 루프에 포함된 프로그램 검증 동작에 대응하는 프로그램 검증 패스 신호(PASS)를 출력하도록, 모드 설정부(150)는 제0 플레인(Plane0)에 대한 프로그램 검증 패스 설정 정보(PVPASS_SET)를 제0 플레인 프로그램 검증 신호 생성부(191)에 출력할 수 있다.

또, 제0 플레인 프로그램 검증 신호 생성부(191)가 제0 플레인(Plane0)에서 수행 중인 프로그램 루프에 포함된 프로그램 검증 동작에 대응하는 프로그램 검증 페일 신호(FAIL)를 출력하도록, 모드 설정부(150)는 제0 플레인(Plane0)에 대한 프로그램 검증 페일 설정 정보(PVFAIL_SET)를 제0 플레인 프로그램 검증 신호 생성부(191)에 출력할 수 있다.

프로그램 검증 패스 설정 정보(PVPASS_SET) 및 프로그램 검증 페일 설정 정보(PVFAIL_SET)는 플레인 별로 설정될 수 있다.

실시 예에서, 제0 플레인 프로그램 검증 신호 생성부(191)가 프로그램 검증 패스 설정 정보(PVPASS_SET)를 수신하면, 제0 플레인 프로그램 검증 신호 생성부(191)는 프로그램 검증 패스 신호(PASS)를 출력할 수 있다. 반대로, 제0 플레인 프로그램 검증 신호 생성부(191)가 프로그램 검증 페일 설정 정보(PVFAIL_SET)를 수신하면, 제0 플레인 프로그램 검증 신호 생성부(191)는 프로그램 검증 페일 신호(FAIL)를 출력할 수 있다.

도 13의 (a)에서, 모드 설정부(150)는 제1 플레인(Plane1)이 제2 프로그램 루프 수행 중일 때 제1 플레인(Plane1)에 대한 프로그램 검증 패스 설정 정보(PVPASS_SET)를 출력하는 것으로 가정한다. 또, 모드 설정부(150)는 제1 플레인(Plane1)이 제3 프로그램 루프 수행 중일 때, 제1 플레인(Plane1)에 대한 프로그램 검증 패스 설정 정보(PVPASS_SET)를 출력하는 것으로 가정한다.

도 13의 (b)를 참조하면, 제0 및 제1 플레인(Plane0, Plane1)에 제1 프로그램 루프가 수행될 수 있다. 제1 프로그램 루프는 제1 프로그램 동작 및 프로그램 검증 동작을 포함할 수 있다. 제1 프로그램 루프는 제0 및 제1 플레인(Plane0, Plane1)에 동시에 수행될 수 있다. 제1 프로그램 루프뿐만 아니라, 이후 수행되는 모든 프로그램 루프들은 제0 및 제1 플레인(Plane0, Plane1)에 동시에 수행될 수 있다.

실시 예에서, 제0 및 제1 플레인(Plane0, Plane1)에 제1 프로그램 루프가 수행되기 전, 메모리 장치(100)의 동작 모드는 검증 패스 모드로 설정된 것으로 가정한다. 또, 모드 설정부(150)는 제0 플레인(Plane0)의 프로그램 루프 수를 “2”제1 플레인(Plane1)의 프로그램 루프 수(PGMLOOP_NUM)를 “3”으로 설정한 제0 및 제1 플레인(Plane0, Plane1)에 대한 프로그램 루프 수(PGMLOOP_NUM)를 각각 제0 플레인 프로그램 검증 신호 생성부(191) 및 제1 플레인 프로그램 검증 신호 생성부(미도시)에 출력한 것으로 가정한다.

실시 예에서, 제0 플레인 프로그램 검증 신호 생성부(191) 및 제1 플레인 프로그램 검증 신호 생성부(미도시)는 제0 및 제1 플레인(Plane0, Plane1)에 수행되는 프로그램 루프 수를 카운트할 수 있다. 제0 플레인 프로그램 검증 신호 생성부(191) 및 제1 플레인 프로그램 검증 신호 생성부(미도시)는 카운트된 프로그램 루프 수와 모드 설정부(150)로부터 수신된 프로그램 루프 수(PGMLOOP_NUM)를 비교할 수 있다.

도 13에서, 제1 프로그램 루프 수행 결과, 프로그램 검증 동작은 페일된 것으로 가정한다. 따라서, 제0 및 제1 플레인(Plane0, Plane1)에 다음 프로그램 루프인 제2 프로그램 루프가 수행될 수 있다. 이 때, 제2 프로그램 루프는 제0 및 제1 플레인(Plane0, Plane1)에 동시에 수행될 수 있다.

제0 플레인(Plane0)에 제2 프로그램 루프가 수행되기 때문에, 제0 플레인 프로그램 검증 신호 생성부(191)가 카운트한 제0 플레인(Plane0)의 프로그램 루프 수와 모드 설정부(150)로부터 수신된 제0 플레인(Plane0)에 대한 프로그램 루프 수(PGMLOOP_NUM)는 “2”로 동일할 수 있다. 따라서, 제0 플레인 프로그램 검증 신호 생성부(191)는 센싱 회로(126)로부터 수신된 신호와 관계없이, 제0 플레인(Plane0)에 제2 프로그램 루프에 포함된 프로그램 검증 동작이 수행되면 프로그램 검증 패스 신호(PASS)를 출력할 수 있다. 따라서, 제0 플레인(Plane0)에 대한 프로그램 검증이 패스될 수 있다.

그러나, 제1 플레인(Plane1)의 카운트된 프로그램 루프 수(2)와 모드 설정부(150)로부터 수신된 제1 플레인(Plane1)에 대한 프로그램 루프 수(3)가 동일하지 않기 때문에, 제1 플레인(Plane1)에 수행된 프로그램 검증 동작은 페일될 수 있다. 따라서, 제0 및 제1 플레인(Plane0, Plane1)에 다음 프로그램 루프인 제3 프로그램 루프가 수행될 수 있다. 이 때, 제3 프로그램 루프는 제0 및 제1 플레인(Plane0, Plane1)에 동시에 수행될 수 있다.

이 후, 제1 플레인(Plane1)에 제3 프로그램 루프가 수행되기 때문에, 제1 플레인 프로그램 검증 신호 생성부(미도시)가 카운트한 제1 플레인(Plane1)의 프로그램 루프 수와 모드 설정부(150)로부터 수신된 제1 플레인(Plane1)에 대한 프로그램 루프 수(PGMLOOP_NUM)는 “3”으로 동일할 수 있다. 따라서 제1 플레인 프로그램 검증 신호 생성부(미도시)는 센싱 회로(126)로부터 수신된 신호와 관계없이, 제1 플레인(Plane1)에 제3 프로그램 루프에 포함된 프로그램 검증 동작이 수행되면 프로그램 검증 패스 신호(PASS)를 출력할 수 있다. 따라서, 제1 플레인(Plane1)에 대한 프로그램 검증이 패스될 수 있다.

이 때, 제0 플레인(Plane0)에도 제3 프로그램 루프가 수행될 수 있다. 제0 플레인 프로그램 검증 신호 생성부(191)에 의해 제0 플레인(Plane0)에 수행되는 제2 프로그램 루프의 프로그램 검증 동작이 강제적으로 패스되었기 때문에, 제3 프로그램 루프 이후에도 제0 플레인(Plane0)에 대한 프로그램 검증 패스 신호(PASS)가 출력될 필요가 있기 때문이다.

실시 예에서, 제0 플레인(Plane0)이 제2 프로그램 루프 수행 중 제0 플레인 프로그램 검증 신호 생성부(191)는 제0 플레인(Plane0)에 대한 프로그램 검증 패스 설정 정보(PVPASS_SET)를 수신할 수 있다. 제0 플레인 프로그램 검증 신호 생성부(191)는 프로그램 검증 패스 설정 정보(PVPASS_SET)를 수신하여, 제0 플레인(Plane0)에 제2 프로그램 루프에 포함된 프로그램 검증 동작이 수행될 때, 프로그램 검증 패스 신호(PASS)를 출력할 수 있다. 따라서, 제0 플레인(Plane0)의 프로그램 검증이 패스될 수 있다.

또, 제1 플레인(Plane1)이 제3 프로그램 루프 수행 중 제1 플레인 프로그램 검증 신호 생성부(미도시)는 제1 플레인(Plane1)에 대한 프로그램 검증 패스 설정 정보(PVPASS_SET)를 수신할 수 있다. 제1 플레인 프로그램 검증 신호 생성부(미도시)는 프로그램 검증 패스 설정 정보(PVPASS_SET)를 수신하여, 제1 플레인(Plane1)에 제3 프로그램 루프에 포함된 프로그램 검증 동작이 수행될 때, 프로그램 검증 패스 신호(PASS)를 출력할 수 있다. 따라서, 제1 플레인(Plane1)의 프로그램 검증이 패스될 수 있다.

제0 및 제1 플레인(Plane0, Plane1)에 대한 프로그램 검증이 모두 패스 되면, 모든 프로그램 펄스가 종료된다.

도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.

도 14를 참조하면, S1401 단계에서, 메모리 장치의 동작 모드는 검증 패스 모드로 설정될 수 있다. 검증 패스 모드는 소거 루프에 포함된 소거 검증 동작 또는 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 하는 메모리 장치의 동작 모드일 수 있다. 메모리 장치의 동작 모드가 검증 패스 모드로 설정되면, 메모리 장치는 소거 검증 동작 또는 프로그램 검증 동작을 패스하도록 설정하는 동작을 수행할 수 있다.

S1403 단계에서, 메모리 장치는 복수의 플레인들 각각의 소거 루프 수 및 프로그램 루프 수를 설정할 수 있다. 메모리 장치가 설정하는 플레인 별 소거 루프 수 및 프로그램 루프 수는 플레인 별로 소거 검증을 강제로 패스하거나 프로그램 검증을 강제로 패스하기 위해 설정되는 루프 수일 수 있다. 즉, 특정 소거 루프 또는 특정 프로그램 루프에서, 메모리 장치는 플레인마다 소거 검증 패스 신호 또는 프로그램 검증 패스 신호를 출력할 수 있다.

S1405 단계에서, 메모리 장치는 설정된 소거 루프 수에 대응하는 소거 루프 수행 단계에서 소거 검증 패스 신호를 출력할 수 있다. 구체적으로, 메모리 장치는 각 플레인에 수행되는 소거 루프 수를 카운트하고, 플레인 별로 카운트된 소거 루프 수가 플레인 별로 설정된 소거 루프 수와 동일한 지 판단할 수 있다. 이 후, 플레인 별로 카운트된 소거 루프 수가 플레인 별로 설정된 소거 루프 수와 동일하면, 메모리 장치는 해당 플레인에 대한 소거 검증 패스 신호를 출력할 수 있다. 메모리 장치에 포함된 모든 플레인에 대한 소거 검증 동작이 패스되면, 프로그램 루프가 수행될 수 있다.

S1407 단계에서, 메모리 장치는 설정된 프로그램 루프 수에 대응하는 프로그램 루프 수행 단계에서 프로그램 검증 패스 신호를 출력할 수 있다. 구체적으로, 메모리 장치는 각 플레인에 수행되는 프로그램 루프 수를 카운트하고, 플레인 별로 카운트된 프로그램 루프 수가 플레인 별로 설정된 프로그램 루프 수와 동일한 지 판단할 수 있다. 이 후, 플레인 별로 카운트된 프로그램 루프 수가 플레인 별로 설정된 프로그램 루프 수와 동일하면, 메모리 장치는 해당 플레인에 대한 프로그램 검증 패스 신호를 출력할 수 있다.

도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.

도 15를 참조하면, S1501 단계에서, 메모리 장치는 복수의 플레인들에 대한 소거 루프를 수행할 수 있다. 멀티 플레인 동작 시, 소거 루프는 복수의 플레인들에 동시에 수행될 수 있다. 그러나, 복수의 플레인들에 소거 루프가 수행되기 전, 메모리 장치의 동작 모드는 검증 패스 모드로 설정되고, 소거 검증 패스 신호가 출력되는 소거 루프 수가 플레인 별로 설정될 수 있기 때문에, 복수의 플레인들에 수행되는 소거 검증 동작의 패스 시점은 서로 다를 수 있다.

S1503 단계에서, 메모리 장치는 복수의 플레인들 중 적어도 하나가 수행중인 소거 루프가 설정된 소거 루프인지 판단할 수 있다. 즉, 검증 패스 모드에서, 메모리 장치는 플레인에 수행된 소거 루프 수와 설정된 소거 루프 수가 동일한지 판단할 수 있다.

실시 예에서, 복수의 플레인들 중 적어도 하나에 수행중인 소거 루프가 설정된 소거 루프가 아닌 경우(N), 다시 복수의 플레인들에 대한 소거 루프가 수행될 수 있다(S1501).

실시 예에서, 복수의 플레인들 중 적어도 하나에 수행중인 소거 루프가 설정된 소거 루프인 경우(Y), 적어도 하나의 플레인에 대한 소거 검증 패스 신호가 출력될 수 있다(S1505). 즉, 복수의 플레인들 중 어느 하나에 수행된 소거 루프 수와 설정된 소거 루프 수가 동일한 경우, 소거 검증 동작의 수행 결과와 관계없이 소거 검증 패스 신호가 출력될 수 있다. 따라서, 해당 플레인에 대한 소거 검증 패스 신호가 출력됨에 따라, 해당 플레인에 대한 소거 검증 동작이 강제로 패스될 수 있다.

이 후, 메모리 장치는 복수의 플레인들 모두에 대한 소거 검증 패스 신호가 출력되었는지를 판단할 수 있다(S1507). 구체적으로, 메모리 장치에 포함된 복수의 플레인들 모두에 대한 소거 검증 패스 신호가 출력되어야 다음 동작이 수행될 수 있으므로, 메모리 장치는 복수의 플레인들이 모두 소거 검증을 패스하였는지 판단할 수 있다.

실시 예에서, 복수의 플레인들 모두에 대한 소거 검증 패스 신호가 출력되지 않은 경우(N), 다시 복수의 플레인들에 대한 소거 루프가 수행될 수 있다(S1501). 즉, 복수의 플레인들이 모두 소거 검증을 패스할 때까지, 복수의 플레인들에 소거 루프가 수행될 수 있다. 복수의 플레인들 모두에 대한 소거 검증 패스 신호가 출력된 경우(Y), 복수의 플레인들에 수행되는 소거 루프는 종료되고, 다음 동작이 수행될 수 있다.

도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.

도 16을 참조하면, S1601 단계에서, 메모리 장치는 복수의 플레인들에 대한 프로그램 루프를 수행할 수 있다. 멀티 플레인 동작 시, 프로그램 루프는 복수의 플레인들에 동시에 수행될 수 있다. 그러나, 메모리 장치의 동작 모드가 검증 패스 모드로 설정된 이후, 프로그램 검증 패스 신호가 출력되는 프로그램 루프 수가 플레인 별로 설정될 수 있기 때문에, 복수의 플레인들에 수행되는 프로그램 검증 동작의 패스 시점은 서로 다를 수 있다.

S1603 단계에서, 메모리 장치는 복수의 플레인들 중 적어도 하나가 수행중인 프로그램 루프가 설정된 프로그램 루프인지 판단할 수 있다. 즉, 검증 패스 모드에서, 메모리 장치는 플레인에 수행된 프로그램 루프 수와 설정된 프로그램 루프 수가 동일한지 판단할 수 있다.

실시 예에서, 복수의 플레인들 중 적어도 하나에 수행중인 프로그램 루프가 설정된 프로그램 루프가 아닌 경우(N), 다시 복수의 플레인들에 대한 프로그램 루프가 수행될 수 있다(S1601). 복수의 플레인들에 수행되는 최대 프로그램 루프 수는 미리 설정될 수 있다. 따라서, 복수의 플레인들에 미리 설정된 최대 프로그램 루프가 수행되었음에도 불구하고 프로그램 검증 동작을 패스하지 못한 경우, 프로그램 페일로 처리될 수 있다.

실시 예에서, 복수의 플레인들 중 적어도 하나에 수행중인 프로그램 루프가 설정된 프로그램 루프인 경우(Y), 적어도 하나의 플레인에 대한 프로그램 검증 패스 신호가 출력될 수 있다(S1605). 즉, 복수의 플레인들 중 어느 하나에 수행된 프로그램 루프 수와 설정된 프로그램 루프 수가 동일한 경우, 프로그램 검증 동작의 수행 결과와 관계없이 프로그램 검증 패스 신호가 출력될 수 있다. 따라서, 해당 플레인에 대한 프로그램 검증 패스 신호가 출력됨에 따라, 해당 플레인에 대한 프로그램 검증 동작이 강제로 패스될 수 있다.

이 후, 메모리 장치는 복수의 플레인들 모두에 대한 프로그램 검증 패스 신호가 출력되었는지를 판단할 수 있다(S1607).

실시 예에서, 복수의 플레인들 모두에 대한 프로그램 검증 패스 신호가 출력되지 않은 경우(N), 다시 복수의 플레인들에 대한 프로그램 루프가 수행될 수 있다(S1601). 즉, 복수의 플레인들이 미리 설정된 최대 프로그램 펄스 범위 내에서 모두 프로그램 검증을 패스할 때까지, 복수의 플레인들에 프로그램 루프가 수행될 수 있다. 복수의 플레인들 모두에 대한 프로그램 검증 패스 신호가 출력된 경우(Y), 복수의 플레인들에 수행되는 프로그램 루프는 종료되고, 다음 동작이 수행될 수 있다.

도 17은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.

도 17을 참조하면, S1701 단계에서, 메모리 장치는 복수의 플레인들에 대한 소거 루프를 수행할 수 있다. 멀티 플레인 동작 시, 소거 루프는 복수의 플레인들에 동시에 수행될 수 있다. 이 때, 복수의 플레인들에 소거 루프가 수행되기 전, 메모리 장치의 동작 모드는 검증 패스 모드일 수 있다.

실시 예에서, 멀티 플레인 동작 시, 메모리 장치는 복수의 플레인들 중 어느 하나에 수행 중인 소거 루프에 대한 소거 검증 동작이 패스되도록 설정될 수 있다. 이 때, 소거 검증 동작이 패스되는 플레인에 대한 소거 검증 패스 설정 정보가 생성될 수 있다.

S1703 단계에서, 메모리 장치는 복수의 플레인들 중 적어도 하나에 대한 소거 검증 패스 설정 정보를 수신했는지 판단할 수 있다. 즉, 검증 패스 모드에서, 메모리 장치는 복수의 플레인들 중 어느 하나의 플레인에 수행되는 소거 루프의 소거 검증 동작을 강제로 패스시킬 수 있는 소거 검증 패스 설정 정보를 수신했는지 판단할 수 있다.

실시 예에서 복수의 플레인들 중 적어도 하나에 대한 소거 검증 패스 설정 정보를 수신한 경우(Y), 적어도 하나의 플레인에 대한 소거 검증 패스 신호가 출력될 수 있다(S1705). 즉, 소거 검증 동작의 수행 결과와 관계없이, 복수의 플레인들 중 특정 플레인에 수행중인 소거 루프에 대한 소거 검증 패스 신호가 출력될 수 있다. 따라서, 해당 플레인에 대한 소거 검증 패스 신호가 출력됨에 따라, 해당 플레인에 대한 소거 검증 동작이 강제로 패스될 수 있다.

적어도 하나의 플레인에 대한 소거 검증 패스 신호가 출력된 후, S1707 단계로 진행한다.

실시 예에서, 복수의 플레인들 중 적어도 하나에 대한 소거 검증 패스 설정 정보를 수신하지 못하거나(N), 적어도 하나의 플레인에 대한 소거 검증 패스 신호가 출력된 경우(S1705), 메모리 장치는 복수의 플레인들 모두에 대한 소거 검증 패스 신호가 출력되었는지를 판단할 수 있다(S1707). 구체적으로, 메모리 장치에 포함된 복수의 플레인들 모두에 대한 소거 검증 패스 신호가 출력되어야 다음 동작이 수행될 수 있으므로, 메모리 장치는 복수의 플레인들이 모두 소거 검증을 패스하였는지 판단할 수 있다.

실시 예에서, 복수의 플레인들 모두에 대한 소거 검증 패스 신호가 출력되지 않은 경우(N), 다시 복수의 플레인들에 대한 소거 루프가 수행될 수 있다(S1701). 즉, 복수의 플레인들이 모두 소거 검증을 패스할 때까지, 복수의 플레인들에 소거 루프가 수행될 수 있다. 복수의 플레인들 모두에 대한 소거 검증 패스 신호가 출력된 경우(Y), 복수의 플레인들에 수행되는 소거 루프는 종료되고, 다음 동작이 수행될 수 있다.

도 18은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.

도 18을 참조하면, S1801 단계에서, 메모리 장치는 복수의 플레인들에 대한 프로그램 루프를 수행할 수 있다. 멀티 플레인 동작 시, 프로그램 루프는 복수의 플레인들에 동시에 수행될 수 있다. 이 때, 메모리 장치의 동작 모드는 검증 패스 모드일 수 있다.

실시 예에서, 멀티 플레인 동작 시, 메모리 장치는 복수의 플레인들 중 어느 하나에 수행 중인 프로그램 루프에 대한 프로그램 검증 동작이 패스되도록 설정될 수 있다. 이 때, 프로그램 검증 동작이 패스되는 플레인에 대한 프로그램 검증 패스 설정 정보가 생성될 수 있다.

S1803 단계에서, 메모리 장치는 복수의 플레인들 중 적어도 하나에 대한 프로그램 검증 패스 설정 정보를 수신했는지 판단할 수 있다. 즉, 검증 패스 모드에서, 메모리 장치는 복수의 플레인들 중 어느 하나의 플레인에 수행되는 프로그램 루프의 프로그램 검증 동작을 강제로 패스시킬 수 있는 프로그램 검증 패스 설정 정보를 수신했는지 판단할 수 있다.

실시 예에서 복수의 플레인들 중 적어도 하나에 대한 프로그램 검증 패스 설정 정보를 수신한 경우(Y), 적어도 하나의 플레인에 대한 프로그램 검증 패스 신호가 출력될 수 있다(S1805). 즉, 프로그램 검증 동작의 수행 결과와 관계없이, 복수의 플레인들 중 특정 플레인에 수행중인 프로그램 루프에 대한 프로그램 검증 패스 신호가 출력될 수 있다. 따라서, 해당 플레인에 대한 프로그램 검증 패스 신호가 출력됨에 따라, 해당 플레인에 대한 프로그램 검증 동작이 강제로 패스될 수 있다.

적어도 하나의 플레인에 대한 프로그램 검증 패스 신호가 출력된 후, S1807 단계로 진행한다.

실시 예에서, 복수의 플레인들 중 적어도 하나에 대한 프로그램 검증 패스 설정 정보를 수신하지 못하거나(N), 적어도 하나의 플레인에 대한 프로그램 검증 패스 신호가 출력된 경우(S1805), 메모리 장치는 복수의 플레인들 모두에 대한 프로그램 검증 패스 신호가 출력되었는지를 판단할 수 있다(S1807). 구체적으로, 메모리 장치에 포함된 복수의 플레인들 모두에 대한 프로그램 검증 패스 신호가 출력되어야 프로그램 패스되므로, 메모리 장치는 복수의 플레인들이 모두 프로그램 검증을 패스하였는지 판단할 수 있다.

실시 예에서, 복수의 플레인들 모두에 대한 프로그램 검증 패스 신호가 출력되지 않은 경우(N), 다시 복수의 플레인들에 대한 프로그램 루프가 수행될 수 있다(S1801). 즉, 복수의 플레인들이 미리 설정된 최대 프로그램 펄스 범위 내에서 모두 프로그램 검증을 패스할 때까지, 복수의 플레인들에 프로그램 루프가 수행될 수 있다. 복수의 플레인들 모두에 대한 프로그램 검증 패스 신호가 출력된 경우(Y), 복수의 플레인들에 수행되는 프로그램 루프는 종료되고, 다음 동작이 수행될 수 있다.

도 19는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.

메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

도 19를 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.

버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.

프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.

프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.

에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.

호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.

버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.

메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.

예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.

예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.

예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.

도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 20을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(도 2의 100)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

실시 예에서, 메모리 장치(2200)는 검증 패스 모드로 동작할 수 있다. 검증 패스 모드는 소거 루프에 포함된 소거 검증 동작 또는 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 하는 메모리 장치(2200)의 동작 모드일 수 있다. 검증 패스 모드에서, 메모리 장치(2200)는 플레인별로 소거 검증 패스 신호가 출력되도록 하는 소거 루프 수 또는 프로그램 검증 패스 신호가 출력되도록 하는 프로그램 루프 수를 설정할 수 있다. 또는, 메모리 장치(2200)는 플레인별로 특정 소거 루프 또는 특정 프로그램 루프를 수행 중일 때, 해당 소거 루프에 포함된 소거 검증 동작 또는 해당 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 설정하는 동작을 수행할 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.

도 21을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

실시 예에서, 복수의 플래시 메모리들(3221~322n)은 검증 패스 모드로 동작할 수 있다. 검증 패스 모드는 소거 루프에 포함된 소거 검증 동작 또는 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 하는 복수의 플래시 메모리들(3221~322n) 각각의 동작 모드일 수 있다. 검증 패스 모드에서, 복수의 플래시 메모리들(3221~322n)은 플레인별로 소거 검증 패스 신호가 출력되도록 하는 소거 루프 수 또는 프로그램 검증 패스 신호가 출력되로록 하는 프로그램 루프 수를 설정할 수 있다. 또는, 복수의 플래시 메모리들(3221~322n)은 플레인별로 특정 소거 루프 또는 특정 프로그램 루프를 수행 중일 때, 해당 소거 루프에 포함된 소거 검증 동작 또는 해당 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 설정하는 동작을 수행할 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.

도 22는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 22를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 내지 도 5를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.

실시 예에서, 스토리지 모듈(4400)은 검증 패스 모드로 동작할 수 있다. 검증 패스 모드는 소거 루프에 포함된 소거 검증 동작 또는 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 하는 스토리지 모듈(4400)의 동작 모드일 수 있다. 검증 패스 모드에서, 스토리지 모듈(4400)은 플레인별로 소거 검증 패스 신호가 출력되도록 하는 소거 루프 수 또는 프로그램 검증 패스 신호가 출력되도록 하는 프로그램 루프 수를 설정할 수 있다. 또는, 스토리지 모듈(4400)은 플레인 별로 특정 소거 루프 또는 특정 프로그램 루프를 수행 중일 때, 해당 소거 루프에 포함된 소거 검증 동작 또는 해당 프로그램 루프에 포함된 프로그램 검증 동작을 강제적으로 패스하도록 설정하는 동작을 수행할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

50: 저장 장치
100: 메모리 장치
150: 모드 설정부
170: 소거 검증 신호 생성부
190: 프로그램 검증 신호 생성부
200: 메모리 컨트롤러
300: 호스트

Claims

복수의 플레인들을 포함하는 메모리 장치에 있어서, 상기 메모리 장치는:
상기 복수의 플레인들에 수행되는 검증 동작의 결과에 관계없이, 상기 검증 동작이 패스되도록하는 상기 메모리 장치의 동작 모드를 검증 패스 모드로 설정하는 모드 설정부; 및
상기 복수의 플레인들 마다 상기 검증 동작이 패스되었음을 나타내는 검증 패스 신호를 출력하는 검증 신호 생성부;를 포함하는 메모리 장치.
제 1항에 있어서, 상기 모드 설정부는,
상기 복수의 플레인들 마다 상기 검증 패스 신호가 출력되는 루프 수를 설정하거나,
상기 복수의 플레인들 마다 상기 검증 패스 신호가 출력되도록하는 검증 패스 설정 정보를 출력하는 것을 특징으로 하는 메모리 장치.
제 1항에 있어서,
상기 검증 신호 생성부는,
상기 복수의 플레인들 마다 소거 검증 동작이 패스되었음을 나타내는 소거 검증 패스 신호를 출력하는 소거 검증 신호 생성부를 포함하고,
상기 모드 설정부는,
상기 복수의 플레인들 마다 소거 검증 패스 신호가 출력되는 소거 루프 수를 설정하는 것을 특징으로 하는 메모리 장치.
제 3항에 있어서, 상기 소거 검증 신호 생성부는,
상기 복수의 플레인들 마다 수행된 소거 루프 수를 카운트하는 것을 특징으로 하는 메모리 장치.
제 4항에 있어서, 상기 소거 검증 신호 생성부는,
상기 복수의 플레인들 중 상기 소거 검증 신호 생성부가 카운트한 소거 루프 수와 상기 모드 설정부로부터 수신된 소거 루프 수가 동일한 플레인에 대한 소거 검증 패스 신호를 출력하는 것을 특징으로 하는 메모리 장치.
제 1항에 있어서,
상기 검증 신호 생성부는,
상기 복수의 플레인들 마다 프로그램 검증 동작이 패스되었음을 나타내는 프로그램 검증 패스 신호를 출력하는 프로그램 검증 신호 생성부를 포함하고,
상기 모드 설정부는,
상기 복수의 플레인들 마다 상기 프로그램 검증 패스 신호가 출력되는 프로그램 루프 수를 설정하는 것을 특징으로 하는 메모리 장치.
제 6항에 있어서, 상기 프로그램 검증 신호 생성부는,
상기 복수의 플레인들 마다 수행된 프로그램 루프 수를 카운트하는 것을 특징으로 하는 메모리 장치.
제 7항에 있어서, 상기 프로그램 검증 신호 생성부는,
상기 복수의 플레인들 중 상기 프로그램 검증 신호 생성부가 카운트한 프로그램 루프 수와 상기 모드 설정부로부터 수신된 프로그램 루프 수가 동일한 플레인에 대한 프로그램 검증 패스 신호를 출력하는 것을 특징으로 하는 메모리 장치.
제 1항에 있어서,
상기 검증 신호 생성부는,
상기 복수의 플레인들 마다 소거 검증 동작이 페일되었음을 나타내는 소거 검증 페일 신호를 출력하는 소거 검증 신호 생성부를 포함하고,
상기 모드 설정부는,
상기 복수의 플레인들 마다 상기 소거 검증 페일 신호가 출력되도록하는 소거 검증 페일 설정 정보를 출력하는 것을 특징으로 하는 메모리 장치.
제 9항에 있어서,
상기 소거 검증 신호 생성부가 상기 소거 검증 페일 설정 정보를 수신하면,
상기 소거 검증 신호 생성부는, 상기 복수의 플레인들 중 상기 소거 검증 페일 설정 정보에 대응하는 플레인에 수행 중인 소거 루프에 대한 소거 검증 페일 신호를 출력하는 것을 특징으로 하는 메모리 장치.
제 1항에 있어서,
상기 검증 신호 생성부는,
상기 복수의 플레인들 마다 프로그램 검증 동작이 페일되었음을 나타내는 프로그램 검증 페일 신호를 출력하는 프로그램 검증 신호 생성부를 포함하고,
상기 모드 설정부는,
상기 복수의 플레인들 마다 상기 프로그램 검증 페일 신호가 출력되도록하는 프로그램 검증 페일 설정 정보를 출력하는 것을 특징으로 하는 메모리 장치.
제 11항에 있어서,
상기 프로그램 검증 신호 생성부가 상기 프로그램 검증 페일 설정 정보를 수신하면,
상기 프로그램 검증 신호 생성부는, 상기 복수의 플레인들 중 상기 프로그램 검증 페일 설정 정보에 대응하는 플레인에 수행 중인 프로그램 루프에 대한 프로그램 검증 페일 신호를 출력하는 것을 특징으로 하는 메모리 장치.
복수의 플레인들을 포함하는 메모리 장치의 동작 방법에 있어서,
상기 복수의 플레인들에 수행되는 검증 동작의 결과에 관계없이 상기 검증 동작이 패스되도록하는 상기 메모리 장치의 동작 모드를 설정하는 단계; 및
상기 복수의 플레인들 마다 상기 검증 동작이 패스되었음을 나타내는 검증 패스 신호를 출력하는 단계;를 포함하는 메모리 장치의 동작 방법.
제 13항에 있어서, 상기 검증 패스 신호를 출력하는 단계에서는,
상기 검증 동작이 소거 검증 동작이면, 상기 복수의 플레인들 마다 상기 소거 검증 동작이 패스되었음을 나타내는 소거 검증 패스 신호를 출력하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 13항에 있어서, 상기 검증 패스 신호를 출력하는 단계에서는,
상기 검증 동작이 프로그램 검증 동작이면, 상기 복수의 플레인들 마다 프로그램 검증 동작이 패스되었음을 나타내는 프로그램 검증 패스 신호를 출력하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 14항에 있어서, 상기 메모리 장치의 동작 모드를 설정하는 단계는,
상기 복수의 플레인들 마다 상기 소거 검증 패스 신호가 출력되는 소거 루프 수를 설정하는 단계를 포함하는 메모리 장치의 동작 방법.
제 14항에 있어서, 상기 검증 패스 신호를 출력하는 단계는,
상기 복수의 플레인들 마다 수행된 소거 루프 수를 카운트하는 단계를 포함하는 메모리 장치의 동작 방법.
제 17항에 있어서, 상기 검증 패스 신호를 출력하는 단계에서는,
상기 복수의 플레인들 중 상기 카운트된 소거 루프 수와 상기 설정된 소거 루프 수가 동일한 플레인에 대한 신호를 출력하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 14항에 있어서, 상기 검증 패스 신호를 출력하는 단계는,
상기 복수의 플레인들 마다 상기 소거 검증 패스 신호가 출력되도록하는 소거 검증 패스 설정 정보를 생성하는 단계를 포함하고,
상기 복수의 플레인들 중 상기 소거 검증 패스 설정 정보에 대응하는 플레인에 수행 중인 소거 루프에 대한 신호를 출력하는 것을 특징으로 하는 메모리 장치의 동작 방법.
제 15항에 있어서,
상기 복수의 플레인들 마다 상기 프로그램 검증 패스 신호가 출력되는 프로그램 루프 수를 설정하는 단계; 및
상기 복수의 플레인들 마다 수행된 프로그램 루프 수를 카운트하는 단계;를 더 포함하고,
상기 검증 패스 신호를 출력하는 단계는 상기 복수의 플레인들 중 상기 카운트된 프로그램 루프 수와 상기 설정된 프로그램 루프 수가 동일한 플레인에 대한 신호를 출력하는 것을 특징으로 하는 메모리 장치의 동작 방법.