KR102384959B1

KR102384959B1 - 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법

Info

Publication number: KR102384959B1
Application number: KR1020150152357A
Authority: KR
Inventors: 홍용환; 김병렬
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-10-30
Filing date: 2015-10-30
Publication date: 2022-04-11
Also published as: US20170125107A1; US9627079B1; CN106653085B; KR20170050601A; CN106653085A

Abstract

본 기술은 데이터가 저장되는 다수의 메모리 블록들; 상기 메모리 블록들 중 일부 메모리 블록들을 선택하여 동시에 소거 동작을 수행하는 주변회로; 및 상기 선택된 메모리 블록들이 동시에 소거되고, 상기 선택된 메모리 블록들 중 선택된 메모리 블록의 소거 및 소거 검증 동작이 수행되도록 상기 주변회로를 제어하는 제어 회로를 포함하는 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Storage device and memory system having the same and operating method thereof}

본 발명은 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 멀티 소거 동작을 수행할 수 있는 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.

저장 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변회로와, 주변회로를 제어하는 제어 회로를 포함할 수 있다.

메모리 셀 어레이는 웰(well)을 서로 공유하는 다수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 비트라인들과 소오스 라인 사이에 연결된 다수의 스트링들(string)을 포함한다.

낸드 플래쉬(NAND flash) 메모리 장치의 경우, 스트링들은 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들, 메모리 셀들 및 드레인 셀렉트 트랜지스터들로 이루어질 수 있다. 서로 다른 스트링들에 포함된 소오스 셀렉트 트랜지스터들의 게이트들은 소오스 셀렉트 라인에 연결되고, 메모리 셀들의 게이트들은 워드라인들에 연결되고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인에 연결된다.

주변회로는 프로그램, 리드 또는 소거 동작에 필요한 동작 전압들을 생성하는 전압 생성 회로와, 다수의 메모리 블록들 중 선택된 메모리 블록에 동작 전압들을 전달하는 로우 디코더와, 비트라인들을 통해 데이터를 주고 받는 페이지 버퍼와, 컬럼 어드레스에 따라 페이지 버퍼와 데이터를 주고받는 컬럼 디코더와, 커맨드, 어드레스 및 데이터를 입출력하는 입출력 회로를 포함할 수 있다.

제어 회로는 커맨드에 응답하여 주변회로를 제어한다.

상술한 낸드 플래쉬 메모리 장치는 전원의 공급이 중단되더라도 데이터가 유지되는 특성을 갖기 때문에, 노트북, 휴대폰, 스마트폰 등 휴대용 전자 기기에 많이 사용되고 있다. 최근 들어, 이러한 휴대용 전자 기기의 수요가 증가하면서 메모리 장치가 처리해야 하는 데이터의 량도 증가하고 있다.

하지만, 처리해야 하는 데이터의 량이 증가할수록, 더욱 빠른 데이터 처리 속도가 요구되고 있다.

본 발명의 실시예는 멀티 소거 동작을 수행할 수 있는 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.

본 발명의 실시예에 따른 저장 장치는, 데이터가 저장되는 다수의 메모리 블록들; 상기 메모리 블록들 중 일부 메모리 블록들을 선택하여 동시에 소거 동작을 수행하는 주변회로; 및 상기 선택된 메모리 블록들이 동시에 소거되고, 상기 선택된 메모리 블록들 중 선택된 메모리 블록의 소거 및 소거 검증 동작이 수행되도록 상기 주변회로를 제어하는 제어 회로를 포함한다.

본 발명의 실시예에 따른 메모리 시스템은, 멀티 소거 동작을 수행하는 저장 장치들이 포함된 메모리 장치; 및 호스트로부터 수신받은 커맨드에 응답하여 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

본 발명의 실시예에 따른 저장 장치의 동작 방법은, 다수의 메모리 블록들 중 소거 대상 메모리 블록들이 동시에 소거되도록 소거 루프가 반복되는 멀티 소거 구간을 수행하는 단계; 및 상기 소거 루프의 횟수가 최대 멀티 루프 횟수에 도달하면, 상기 소거 대상 메모리 블록들이 하나씩 소거 및 소거 검증되도록 싱글 소거 구간을 수행하는 단계를 포함한다.

본 발명의 실시예에 따른 저장 장치의 동작 방법은, 다수의 메모리 블록들을 선택하는 단계; 상기 선택된 메모리 블록들을 동시에 소거하는 단계; 상기 선택된 메모리 블록들을 싱글 메모리 블록 단위로 각각 소거 검증하는 단계; 상기 소거 검증 결과, 페일(fail)된 메모리 블록들을 재선택하는 단계; 및 상기 재선택된 메모리 블록들을 동시에 소거하는 단계를 포함한다.

본 기술은 소거 동작시, 다수의 메모리 블록들을 동시에 소거함으로써, 소거 동작 속도를 개선할 수 있으며, 이로 인해 저장 장치들 및 이를 포함하는 메모리 장치의 성능을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 1의 제1 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 4는 도 1의 로우 디코더와 메모리 블록들의 연결관계를 구체적으로 설명하기 위한 도면이다.
도 5는 도 4의 고전압 생성 회로들을 구체적으로 설명하기 위한 도면이다.
도 6은 도 5의 선택 신호 출력부를 구체적으로 설명하기 위한 도면이다.
도 7은 멀티 메모리 블록들이 선택된 소거 동작을 설명하기 위한 도면이다.
도 8은 싱글 메모리 블록이 선택된 소거 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 멀티 소거 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 멀티 소거 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.

메모리 장치(1100)는 다수의 저장 장치들(1110)을 포함할 수 있다. 저장 장치들(1110)은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 저장 장치(1110)를 예를 들어 설명하도록 한다. 저장 장치(1110)는 멀티 소거 동작을 수행할 수 있는 낸드 플래쉬 메모리로 이루어질 수 있다.

메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(1100)에 출력하거나, 메모리 장치(1100)로부터 데이터를 수신받을 수 있다.

호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.

도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.

도 2를 참조하면, 저장 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로(120)와, 주변회로(120)를 제어하도록 구성된 제어회로(130)를 포함할 수 있다.

메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들은 하나의 웰(well)을 공유한다. 보다 구체적으로 설명하면, 기판 내에 웰(well)이 형성되고, 웰(well)의 상부에 제1 내지 제K 메모리 블록들이 형성될 수 있다.

주변회로(120)는 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.

전압 생성 회로(121)는 동작 신호(OPSIG)에 응답하여 다양한 레벨의 동작 전압들을 생성할 수 있다. 소거 동작을 예로 들면, 전압 생성 회로(121)는 소거 동작 신호(OPSIG)에 응답하여 소거 전압(Vera) 및 패스 전압 등의 다양한 레벨의 동작 전압들을 생성할 수 있다. 소거 전압(Vera)은 메모리 셀 어레이(110)의 웰(well)에 인가될 수 있으며, 나머지 동작 전압들은 글로벌 라인들(global lines; GL)에 인가될 수 있다.

로우 디코더(122)는 글로벌 라인들(GL)을 통해 전압 생성 회로(121)에 연결될 수 있고, 제1 내지 제K 로컬 라인들(LL1~LLK)을 통해 제1 내지 제K 메모리 블록들에 연결될 수 있다. 로우 디코더(122)는 로우 어드레스(row address; RADD)에 응답하여 제1 내지 제K 메모리 블록들 중 하나 이상의 메모리 블록들을 선택할 수 있고, 전압 생성 회로(121)로부터 공급받은 동작 전압들을 제1 내지 제K 메모리 블록들 중 선택된 메모리 블록들에 전달할 수 있다.

예를 들면, 멀티 소거 동작시, 로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 다수의 메모리 블록들을 동시에 선택하거나, 하나의 메모리 블록을 선택할 수 있다. 웰(well)에 소거 전압(Vera)이 인가되는 동안, 로우 디코더(122)는 선택된 메모리 블록들에 연결된 로컬 라인들에는 전압 생성 회로(121)로부터 공급받은 동작 전압들을 전달할 수 있고, 나머지 비선택된 메모리 블록들에 연결된 로컬 라인들은 플로팅(floating) 시킬 수 있다.

페이지 버퍼(123)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장한다.

컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(123)와 데이터(DATA)를 주고받거나, 입출력 회로(125)와 데이터(DATA)를 주고받는다.

입출력 회로(125)는 외부 장치(예컨데, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(130)에 전달하거나, 외부 장치로부터 전달받은 데이터(DATA)를 컬럼 디코더(124)에 전송하거나, 컬럼 디코더(124)로부터 전달받은 데이터(DATA)를 외부 장치로 출력하도록 구성된다.

제어 회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어한다. 특히, 제어 회로(130)는 멀티 소거 루프와 싱글 소거 루프를 포함하는 멀티 소거 동작이 수행되도록 주변회로(120)를 제어할 수 있다.

예를 들면, 제어 회로(130)는 멀티 소거 루프 수행시, 제1 내지 제K 메모리 블록들 중 다수의 메모리 블록들이 동시에 소거되도록 하고, 멀티 소거 루프의 횟수가 최대 멀티 루프 횟수에 도달하면, 선택된 메모리 블록들을 싱글 단위로 소거하는 싱글 소거 루프가 수행되도록 주변 회로(120)를 제어할 수 있다.

이를 위해, 제어 회로(130)는 멀티 소거 동작시 다수의 메모리 블록들이 동시에 선택될 수 있도록 하고, 싱글 소거 동작시에는 하나의 메모리 블록들이 순차적으로 선택될 수 있도록 로우 디코더(122)를 제어할 수 있다.

도 3은 도 1의 제1 메모리 블록을 구체적으로 설명하기 위한 도면이다.

도 1에 도시된 제1 내지 제K 메모리 블록들이 서로 동일하게 구성되므로, 도 3에서는 제1 메모리 블록을 예를 들어 설명하도록 한다.

도 3을 참조하면, 제1 메모리 블록은 소오스 라인(SL)과 비트라인들(BL1~BLi) 사이에 연결된 다수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST)은 소오스 라인(SL)과 비트라인들(BL1~BLi) 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들(SST), 메모리 셀들(F1~F6) 및 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다. 소오스 셀렉트 트랜지스터들(SST)의 소오스들(sources)은 소오스 라인(SL)에 공통으로 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 드레인들(drains)은 비트라인들(BL1~BLi)에 각각 연결된다. 메모리 셀들(F1~F6)은 설명의 편의상 여섯 개만 도시되었으나, 반도체 장치에 따라 스트링들(ST)에는 더 많은 메모리 셀들이 포함될 수 있다.

메모리 셀들(F1~F6)은 1 비트의 데이터가 저장될 수 있는 싱글 레벨 셀들(single level cells; SLC)로 이루어지거나, 2 비트 이상의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC), 트리플 레벨 셀들(triple level cell; TLC) 또는 쿼드러플 레벨 셀들(quadruple level cell; QLC)로 이루어질 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀이고, 트리플 레벨 셀들(TLC)은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 셀이고, 쿼드러플 레벨 셀들(QLC)은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 셀일 수 있다.

서로 다른 스트링들(ST)에 포함된 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 로컬 소오스 셀렉트 라인(LSSL)에 연결되고, 메모리 셀들(F1~F6)의 게이트들은 로컬 워드라인들(LWL1~LWL6)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 로컬 드레인 셀렉트 라인(LDSL)에 연결된다. 로컬 소오스 셀렉트 라인(LSSL), 로컬 워드라인들(LWL1~LWL6) 및 로컬 드레인 셀렉트 라인(LDSL)은 제1 로컬 라인들(LL1)에 포함될 수 있다.

도 4는 도 1의 로우 디코더와 메모리 블록들의 연결관계를 구체적으로 설명하기 위한 도면이다.

도 4를 참조하면, 로우 디코더(122)는 글로벌 라인들(GL)과 제1 내지 제K 로컬 라인들(LL1~LLK) 사이에 연결되며, 로우 어드레스(RADD1~RADDK)에 응답하여 글로벌 라인들(GL)을 제1 내지 제K 로컬 라인들(LL1~LLK)에 선택적으로 연결할 수 있다.

로우 디코더(122)는 제1 내지 제K 고전압 생성 회로들(HVDEN1~HVGENK)과 제1 내지 제K 패스 회로들(HVPASS1~HVPASSK)을 포함할 수 있다. 제1 내지 제K 고전압 생성 회로들(HVDEN1~HVGENK)과 제1 내지 제K 패스 회로들(HVPASS1~HVPASSK) 각각의 개수는 메모리 블록들의 개수와 동일하다. 예를 들면, 메모리 셀 어레이의 내부에 K 개의 메모리 블록들이 포함되어 있으면, 로우 디코더(122)에도 K 개의 고전압 전달 회로들과 패스 회로들이 포함될 수 있다.

제1 내지 제K 패스 회로들(HVPASS1~HVPASSK)은 글로벌 라인들(GL)과 제1 내지 제K 로컬 라인들(LL1~LLK) 사이에 연결될 수 있다. 글로벌 라인들(GL)은 전압 생성 회로(도 2의 121)에 연결된다. 전압 생성 회로(121)로부터 생성된 동작 전압들은 글로벌 라인들(GL)을 통해 제1 내지 제K 패스 회로들(HVPASS1~HVPASSK)에 공통으로 전달된다. 글로벌 라인들(GL)은 글로벌 소오스 셀렉트 라인(GSSL), 제1 내지 제n 글로벌 워드라인들(GWL1~GWLn) 및 글로벌 드레인 셀렉트 라인(GDSL)을 포함할 수 있다. 제1 내지 제K 로컬 라인들(LL1~LLK)은 제1 내지 제K 패스 회로들(HVPASS1~HVPASSK)과 제1 내지 제K 메모리 블록들 사이에 연결될 수 있다. 제1 내지 제K 로컬 라인들(LL1~LLK) 각각은 로컬 소오스 셀렉트 라인(LSSL), 제1 내지 제n 로컬 워드라인들(LWL1~LWLn) 및 로컬 드레인 셀렉트 라인(LDSL)을 포함할 수 있다.

제1 내지 제K 패스 회로들(HVPASS1~HVPASSK) 각각은 글로벌 라인들(GL)과 제1 내지 제K 로컬 라인들(LL1~LLK) 사이에 연결되고, 제1 내지 제K 고전압 생성 회로들(HVDEN1~HVGENK)로부터 생성된 고전압에 응답하여 동작하는 다수의 고전압 스위치들(HKTR)을 포함할 수 있다. 고전압 스위치들(HKTR)은 고전압 트랜지스터들로 구현될 수 있다. 고전압 스위치들(HKTR)은 제1 내지 제K 패스 회로들(HVPASS1~HVPASSK)과 각각 쌍을 이루는 제1 내지 제K 고전압 생성 회로들(HVDEN1~HVGENK)로부터 출력된 전압에 응답하여 동시에 동작할 수 있다. 예를 들면, 제1 패스 회로(HVPASS1)에 포함된 고전압 스위치들(HKTR)의 게이트들은 제1 고전압 생성 회로(HVGEN1)의 출력 단자에 공통으로 연결될 수 있다. 나머지 제2 내지 제K 패스 회로들(HVPASS2~HVPASSK)도 상술한 제1 고전압 생성 회로(HVGEN1)같이 구성된다.

제1 내지 제K 고전압 생성 회로들(HVDEN1~HVGENK)은 제1 내지 제K 패스 회로들(HVPASS1~HVPASSK)과 각각 쌍을 이루며, 제1 내지 제K 로우 어드레스들(RADD1~RADDK)에 응답하여 고전압을 각각 생성할 수 있다. 예를 들면, 제1 및 제3 고전압 생성 회로들(HVDEN1 및 HVGEN3)만 고전압을 생성하고, 나머지 제2 및 제4 내지 제K 고전압 생성 회로들(HVGEN2 및 HVGEN4~HVGENK)은 0V를 출력할 수 있다. 이러한 경우, 고전압이 인가된 제1 및 제3 패스 회로들(HVPASS1 및 HVPASS3)에 포함된 고전압 스위치들(HKTR)만 턴온(turn on)되므로, 제1 및 제3 로컬 라인들(LL1 및 LL3)에만 동작 전압들이 인가되고, 나머지 제2 및 제4 내지 제K 로컬 라인들(LL2 및 LL4~LLK)은 플로팅된다.

멀티 소거 동작시, 소거 전압(Vera)은 제1 내지 제K 메모리 블록들이 공유하는 웰(well)에 인가되는데, 제1 내지 제K 로우 어드레스들(RADD1~RADDK)에 응답하여 다수의 메모리 블록들이 동시에 소거될 수 있다. 예를 들면, 멀티 소거 동작시, 제1 내지 제n 글로벌 워드라인들(GWL1~GWLn)은 0V 로 접지될 수 있다. 이때, 제1 및 제3 고전압 생성 회로들(HVGEN1 및 HVGEN3)이 고전압을 동시에 생성하면, 제1 및 제3 패스 회로들(HVPASS1 및 HVPASS3)에 포함된 고전압 스위치들(HKTR)이 동시에 턴온된다. 이로 인해, 제1 및 제3 메모리 블록들에 연결된 제1 내지 제K 로컬 워드라인들(LWL1~LWLK)도 0V로 접지된다. 나머지 로컬 워드라인들(LWL1~LWLn)과 로컬 소오스 셀렉트 라인들(LSSL) 및 로컬 드레인 셀렉트 라인들(LDSL)은 플로팅된다. 따라서, 선택된 제1 및 제3 메모리 블록들의 메모리 셀들은 소거되고, 나머지 비선택된 제2 및 제4 내지 제n 메모리 블록들의 메모리 셀들은 소거되지 않는다.

도 5는 도 4의 고전압 생성 회로들을 구체적으로 설명하기 위한 도면이다.

도 5를 참조하면, 각각의 고전압 생성 회로들은 서로 동일하게 구성된다. 설명의 편의를 위하여, 다수의 고전압 생성 회로들 중 제1 내지 제3 고전압 생성 회로들(HVGEN1~HVGEN3)을 예를 들어 설명하도록 한다.

제1 고전압 생성 회로(HVGEN1)는 제1 디코더(DEC1), 제1 선택 신호 출력부(SG1) 및 제1 고전압 출력부(HG1)를 포함할 수 있다.

제1 디코더(DEC1)는 제1 로우 어드레스(RADD1)에 응답하여 제1 프리 선택 신호(SEL1_N)를 출력한다. 예를 들면, 제1 디코더(DEC1)는 제1 로우 어드레스(RADD1)를 디코딩하여 하이(high) 또는 로우(low)의 제1 프리 선택 신호(SEL1_N)를 출력한다.

제1 선택 신호 출력부(SG1)는 제1 프리 선택 신호(SEL1_N)와 제1 멀티 인에이블 신호(BLKEN1)에 응답하여 제1 선택 신호(SEL1)를 출력한다. 예를 들면, 제1 멀티 인에이블 신호(BLKEN1)는 멀티 메모리 블록들이 선택되는 경우에 하이(high)로 활성화될 수 있다. 제1 멀티 인에이블 신호(BLKEN1)가 하이(high)로 유지되면, 제1 선택 신호 출력부(SG1)는 제1 프리 선택 신호(SEL1_N)가 바뀌더라도 이전의 제1 선택 신호(SEL1)를 계속 출력할 수 있다. 즉, 멀티 인에이블 신호(BLKEN1)가 하이(high)이면, 제1 프리 선택 신호(SEL1_N)가 바뀌더라도 이전에 출력된 제1 선택 신호(SEL1)의 값이 바뀌지 않고 유지될 수 있다.

제1 고전압 출력부(HG1)는 제1 선택 신호(SEL1)에 응답하여 제1 고전압(HV1)을 출력한다. 제1 고전압(HV1)이 출력되면, 제1 패스 회로(HVPASS1)는 글로벌 라인들(GL)과 제1 로컬 라인들(LL1)을 서로 연결하여, 글로벌 라인들(GL)에 인가된 전압들을 제1 로컬 라인들(LL1)로 전달한다.

나머지 제2 및 제3 고전압 생성 회로들(HVGEN2 및 HVGEN3)도 상술한 제1 고전압 생성 회로(HVGEN1)와 같이 제2 디코더(DEC2), 제2 선택 신호 출력부(SG2), 제2 고전압 출력부(HG2)와, 제3 디코더(DEC3), 제3 선택 신호 출력부(SG3), 제3 고전압 출력부(HG3)를 각각 포함한다. 도 5에 도시되지 않은 나머지 고전압 생성 회로들도 상술한 제1 고전압 생성 회로(HVGEN1)처럼 구성된다.

도 6은 도 5의 선택 신호 출력부를 구체적으로 설명하기 위한 도면으로써, 선택 신호 출력부들이 서로 동일하게 구성되므로, 제1 선택 신호 출력부(SG1)를 예를 들어 설명하도록 한다.

도 6을 참조하면, 제1 선택 신호 출력부(SG1)는 SR-플립플롭(SR-flipflop)으로 구성될 수 있다. 예를 들면, 제1 선택 신호 출력부(SG1)는 제1 낸드 게이트(NG1) 및 제2 낸드 게이트(NG2)를 포함할 수 있다. 제1 낸드 게이트(NG1)의 입력 단자를 제1 및 제2 입력 단자들로, 출력 단자를 제1 출력 단자로, 제2 낸드 게이트(NG2)의 입력 단자를 제3 및 제4 입력 단자들로, 출력 단자를 제2 출력 단자로 각각 가정한다. 제2 낸드 게이트(NG2)에서 출력된 신호(SELEN)는 제1 낸드 게이트(NG1)의 제2 입력 단자로 인가되고, 제1 낸드 게이트(NG1)에서 출력된 제1 선택 신호(SEL1)는 제2 낸드 게이트(NG2)의 제3 입력 단자로 인가된다. 제1 낸드 게이트(NG1)의 제1 입력 단자에 제1 프리 선택 신호(SEL1_N)가 인가되면, 제2 낸드 게이트(NG2)의 제4 입력 단자에는 제1 멀티 인에이블 신호(BLKEN1)가 인가될 수 있다. SR-플립플롭의 특성상, 제1 낸드 게이트(NG1)가 ‘1’의 제1 선택 신호(SEL1)를 출력한 후, 제1 낸드 게이트(NG1) 의 제1 입력단에 인가되는 신호가 변경되더라도, 제1 선택 신호(SEL1)는 ‘1’로 유지될 수 있다.

도 6과 도 5를 참조하여, 다수의 메모리 블록들을 선택하는 방법을 구체적으로 설명하면 다음과 같다.

#	SEL#_N	BLKEN#	SEL#	HV#
3	1	1	0	-
2	1	1	0	-
1	0	1	1	HV1

‘표 1’을 참조하면, 멀티 메모리 블록들이 선택될 때에는, 제1 내지 제3 블록 인에이블 신호들(BLKEN1~BLKEN3)은 모두 ‘1’이 된다. 제1 로우 어드레스(RADD1)에 응답하여 제1 프리 선택 신호(SEL1_N)가 ‘0’으로 출력되면, 제1 선택 신호(SEL1)는 ‘1’로 출력된다. 제1 선택 신호(SEL1)가 ‘1’로 출력되면, 제1 선택 신호(SEL1)에 응답하여 제1 고전압 출력부(HG1)는 제1 고전압(HV1)을 출력한다. 제1 고전압(HV1)이 출력되면, 제1 패스 회로(HVPASS1)가 활성화되어 글로벌 라인들(GL)과 제1 로컬 라인들(LL1)이 서로 연결되므로, 제1 로컬 라인들(LL1)에 연결된 제1 메모리 블록이 선택된다.

이때, 제2 로우 어드레스(RADD2)에 응답하여 제2 디코더(DEC2)는 ‘1’의 제2 프리 선택 신호(SEL2_N)를 출력하고, 제2 선택 신호 출력부(SG2)는 ‘0’의 제2 선택 신호(SEL2)를 출력할 수 있다. 제2 선택 신호(SEL2)가 ‘0’으로 출력되면, 제2 선택 신호(SEL2)에 응답하여 제2 고전압 출력부(HG2)는 제2 고전압을 출력하지 않는다. 제2 고전압(HV2)이 출력되지 않으므로, 제2 패스 회로(HVPASS2)가 비활성화되고, 이로 인해 글로벌 라인들(GL)과 제2 로컬 라인들(LL2)은 서로 연결되지 않는다.

제3 디코더(DEC3)도 제3 로우 어드레스(RADD3)에 응답하여 ‘1’의 제3 프리 선택 신호(SEL3_N)를 출력하고, 제3 선택 신호 출력부(SG3)는 ‘0’의 제3 선택 신호(SEL3)를 출력할 수 있다. 제3 선택 신호(SEL3)가 ‘0’으로 출력되면, 제3 선택 신호(SEL2)에 응답하여 제3 고전압 출력부(HG3)는 제3 고전압을 출력하지 않는다. 제3 고전압(HV3)이 출력되지 않으므로, 제3 패스 회로(HVPASS3)가 비활성화되고, 이로 인해 글로벌 라인들(GL)과 제3 로컬 라인들(LL3)은 서로 연결되지 않는다.

제1 메모리 블록이 선택된 후, 제2 메모리 블록을 선택하기 위한 제1 내지 제3 로우 어드레스들(RADD1~RADD3)이 제1 내지 제3 디코더들(DEC1~DEC3)에 새로 입력된다. 다음의 ‘표 2’를 참조하여 구체적으로 설명하도록 한다.

#	SEL#_N	BLKEN#	SEL#	HV#
3	1	1	0	-
2	0	1	1	HV2
1	1	1	1(유지)	HV1(유지)

‘표 2’를 참조하면, 새로 입력된 제1 내지 제3 로우 어드레스들(RADD1~RADD3)에 응답하여 제1 프리 선택 신호(SEL1_N)는 ‘1’이 되고, 제2 프리 선택 신호(SEL2_N)는 ‘0’이 되고, 제3 프리 선택 신호(SEL3_N)는 ‘1’이 될 수 있다. 즉, 제1 프리 선택 신호(SEL1_N)가 ‘0’에서 ‘1’로 바뀌고, 제2 프리 선택 신호(SEL2_N)가 ‘1’에서 ‘0’으로 바뀐다. SR-플립플롭의 특성상, 제1 프리 선택 신호(SEL1_N)가 ‘0’에서 ‘1’로 바뀌더라도 제1 선택 신호 출력부(SG1)에서 출력되는 제1 선택 신호(SEL1)는 이전 값인 ‘1’로 유지된다. 따라서, 제1 고전압(HV1)이 지속되어 출력되므로 제1 메모리 블록은 선택된 블록으로 유지된다. 제2 프리 선택 신호(SEL2_N)가 ‘1’에서 ‘0’으로 바뀌면, 제2 선택 신호(SEL2)는 ‘0’에서 ‘1’로 바뀌어서 출력된다. 제2 선택 신호(SEL2)가 ‘1’로 출력되면, 제2 선택 신호(SEL2)에 응답하여 제2 고전압 출력부(HG2)는 제2 고전압(HV2)을 출력한다. 제2 고전압(HV2)이 출력되면, 제2 패스 회로(HVPASS2)가 활성화되어 글로벌 라인들(GL)과 제2 로컬 라인들(LL2)이 서로 연결되므로, 제2 로컬 라인들(LL2)에 연결된 제2 메모리 블록이 선택된다.

이에 따라, 제1 및 제2 고전압들(HV1 및 HV2)이 모두 출력되므로, 제1 및 제2 메모리 블록들이 모두 선택될 수 있다.

상술한 실시예에서는, 제1 및 제2 메모리 블록들이 선택되는 방법을 설명하였으나, 상술한 설명을 토대로 세 개 이상의 메모리 블록들이 선택될 수도 있다.

도 7은 멀티 메모리 블록들이 선택된 소거 동작을 설명하기 위한 도면이다.

도 7을 참조하면, 멀티 메모리 블록들이 선택되면, 선택된 다수의 메모리 블록들이 동시에 소거될 수 있다. 예를 들면, 제1 내지 제6 메모리 블록들이 하나의 웰을 서로 공유한다고 가정하고, 이 중에서 제1, 제2 및 제5 메모리 블록들이 소거 대상인 선택된 메모리 블록들(SEL)이라고 가정한다. 제1, 제2 및 제5 메모리 블록들에 포함된 메모리 블록들이 동시에 소거되기 위해서, 웰에 소거 전압(Vera)이 인가되는 동안 제1, 제2 및 제5 메모리 블록들에 연결된 제1, 제2 및 제5 로컬 워드라인들(LWL1, LWL2 및 LWL5)은 0V로 접지되고, 나머지 비선택된 제3, 제4 및 제6 메모리 블록들에 연결된 제3, 제4 및 제6 로컬 워드라인들(LWL3, LWL4 및 LWL6)은 플로팅된다.

도 8은 싱글 메모리 블록이 선택된 소거 동작을 설명하기 위한 도면이다.

도 8을 참조하면, 싱글 메모리 블록이 선택되는 경우, 모든 블록 인에이블 신호들(도 5의 BLKEN1~BLK3)이 로우(low)가 되므로, 로우 어드레스에 따라 하나의 메모리 블록이 선택될 수 있다. 제1 메모리 블록이 선택된 메모리 블록(SEL)인 경우를 예를 들면, 나머지 제2 및 제5 메모리 블록들은 대기중인 메모리 블록들(WAIT)인 경우, 선택된 제1 메모리 블록(SEL)의 싱글 소거 동작이 수행되는 동안에는 대기중인 제2 및 제5 메모리 블록들(WAIT)은 비선택된 메모리 블록들과 동일하게 동작한다. 예를 들면, 웰에 소거 전압(Vera)이 인가되는 동안 선택된 제1 메모리 블록(SEL)에 연결된 제1 로컬 워드라인들(LWL1)은 0V로 접지되고, 대기중인 제2 및 제5 메모리 블록들(WAIT)과 나머지 비선택된 제3, 제4 및 제6 메모리 블록들에 연결된 제2 내지 제6 로컬 워드라인들(LWL2~LWL6)은 플로팅된다.

제1 메모리 블록의 싱글 소거 동작이 완료되면, 대기중인 제2 및 제5 메모리 블록들(WAIT) 중 하나의 메모리 블록이 선택되어 싱글 소거 동작이 수행된다.

상술한 바와 같이, 소거 대상 메모리 블록들이 다수인 경우, 멀티 소거 구간과 싱글 소거 구간을 병행함으로써, 동작 시간을 단축함과 동시에, 소거 동작의 신뢰도를 개선할 수 있다.

도 9는 본 발명의 일 실시예에 따른 멀티 소거 동작을 설명하기 위한 도면이다.

도 9를 참조하면, 본 발명의 일 실시예에 따른 멀티 소거 동작에서는 소거 동작의 루프 횟수에 따라 멀티 소거 동작 또는 싱글 소거 동작이 수행된다.

멀티 소거 구간(510)에서는 소거 대상 메모리 블록들에 포함된 메모리 셀들의 문턱전압들이 동시에 빠르게 낮아지고, 싱글 소거 구간(510)에서는 소거 대상 메모리 블록들 각각에 포함된 메모리 셀들의 문턱전압들이 천천히 낮아진다. 이를 위해, 멀티 소거 구간(510)에서는 검증 없이 다수의 메모리 블록들을 동시에 소거하고, 싱글 소거 구간(520)에서는 멀티 소거 구간에서 선택된 메모리 블록들을 하나씩 소거 및 소거 검증한다. 멀티 소거 구간(510)과 싱글 소거 구간(520)을 구체적으로 설명하면 다음과 같다.

멀티 소거 동작이 시작되면, 멀티 소거 구간(510)이 먼저 수행된 후에 싱글 소거 구간(520)이 수행된다.

멀티 소거 구간(510)이 시작되면, 소거 루프 횟수(I; I는 양의 정수)는 1로 세팅되고(511), 소거 대상 멀티 메모리 블록들이 선택된다(512). 멀티 메모리 블록들은 로우 디코더(도 4의 122)에 의해 선택될 수 있으며, 선택된 메모리 블록들의 워드라인들은 0V로 접지된다. 나머지 비선택된 메모리 블록들의 워드라인들은 플로팅된다. 선택된 메모리 블록들이 포함된 웰(well)에 소거 전압이 인가되어, 선택된 메모리 블록들이 동시에 소거된다(513). 즉, 멀티 소거 구간(510)에서는 검증 동작 없이 단계적으로 높아지는 소거 전압만 웰에 인가된다.

이어서, 소거 루프 횟수(I)가 최대 멀티 루프 횟수(MAXmulti)에 도달했는지를 판단한다(514). 최대 멀티 루프 횟수(MAXmulti)는 메모리 장치의 테스트 소거 동작시 설정될 수 있다. 예를 들면, 최대 멀티 루프 횟수(MAXmulti)는 다음과 같은 방법으로 설정될 수 있다. 테스트 소거 동작에서, 소거 목표 레벨은 음의 레벨을 가질 수 있으므로, 소거 목표 레벨보다 높은 임시 레벨을 설정한다. 이어서, 웰에 단계적으로 높아지는 소거 전압을 인가하면서 소거 전압이 인가되는 횟수를 카운팅 한다. 메모리 셀들이 임시 레벨까지 낮아질 때의 횟수를 최대 멀티 루프 횟수(MAXmulti)로 설정할 수 있다. 이 외에도, 최대 멀티 루프 횟수(MAXmulti)는 메모리 장치의 특성에 따라 다양한 방식으로 설정될 수 있다.

소거 루프 횟수(I)가 최대 멀티 루프 횟수(MAXmulti) 미만이면(아니오), 다음 루프를 위하여 소거 루프 횟수(I)를 1만큼 증가시키고, 소거 전압을 제1 스텝 전압만큼 상승시킨다(515).

이러한 방식으로 멀티 소거 루프(513~515)를 반복하다가, 514 단계에서 소거 루프 횟수(I)가 최대 멀티 루프 횟수(MAXmulti)에 도달하면(예), 싱글 소거 구간(520)이 수행된다.

싱글 소거 구간(520)이 시작되면, 멀티 소거 구간(510)에서 선택된 메모리 블록들 중 하나의 메모리 블록이 선택된다(521). 하나의 메모리 블록이 선택되면, 선택된 메모리 블록의 소거 검증 동작이 수행된다(522). 소거 검증 동작에서, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압들이 소거 목표레벨까지 낮아졌는지가 판단된다. 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압들이 소거 목표 레벨까지 낮아지지 않았으면, 소거 검증 동작은 페일(fail)된다. 만약, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압들이 소거 목표 레벨보다 낮아졌으면, 소거 검증 동작은 패스(pass)된다.

소거 검증 동작이 페일되면, 소거 루프 횟수(I)가 최대 싱글 루프 횟수(MAXsingle)에 도달했는지를 판단한다(523). 최대 싱글 루프 횟수(MAXsingle)는 싱글 소거 구간(520)이 무한대로 수행되는 것을 방지하기 위하여 설정되는 횟수이다. 소거 루프 횟수(I)가 최대 싱글 루프 횟수(MAXsingle) 미만이면(아니오), 다음 소거 루프를 위하여 소거 루프 횟수(I)를 1만큼 증가시키고, 소거 전압을 상승시킨다(524). 이어서, 상승된 소거 전압을 사용하여 선택된 메모리 블록을 소거한다(525). 소거 전압은 멀티 소거 구간(510)의 제1 스텝 전압만큼 상승되거나, 제1 스텝 전압보다 낮은 제2 스텝 전압만큼 상승될 수 있다. 제1 스텝 전압보다 낮은 제2 스텝 전압을 사용할 경우, 메모리 셀들의 문턱전압의 변화량을 낮출 수 있으므로, 메모리 셀들의 문턱전압 분포 폭을 좁힐 수 있다.

이러한 방식으로 싱글 소거 루프(522~525)를 반복하다가, 소거 검증 동작(522)이 패스되기 이전에 소거 루프 횟수(I)가 최대 싱글 루프 횟수(MAXsingle)에 도달하면(523 단계에서 '예'), 선택된 메모리 블록을 페일 처리한다(526).

소거 루프 횟수(I)가 최대 싱글 루프 횟수(MAXsingle)에 도달하기 이전에, 소거 검증 동작(522)이 패스되면, 메모리 셀들의 문턱전압 분포를 좁히기 위한 소프트 프로그램 동작이 수행된다.

소프트 프로그램 동작을 구체적으로 설명하면 다음과 같다.

소프트 프로그램 루프 횟수(S)가 1로 세팅되고(527), 선택된 메모리 블록의 소프트 프로그램 동작이 수행된다(528). 소프트 프로그램 동작은 소프트 프로그램 전압이 단계적으로 상승하는 ISPE(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 이어서, 소프트 프로그램 검증 동작이 수행된다(529). 소프트 프로그램 동작은 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압 분포를 좁히기 위하여 수행되므로, 소프트 프로그램 검증 동작에서 사용되는 소프트 프로그램 목표 레벨은 0V 보다 낮은 레벨에서 설정될 수 있다.

소프트 프로그램 동작은 선택된 메모리 블록에 포함된 메모리 셀들에 동시에 수행될 수 있다. 예를 들면, 529 단계에서, 선택된 메모리 블록에 연결된 로컬 워드라인들에 소프트 프로그램 전압을 동시에 인가하여 메모리 셀들의 문턱전압을 높일 수 있다.

이어서, 선택된 메모리 블록의 소프트 프로그램 검증 동작을 수행한다(29). 소프트 프로그램 검증 동작은 모든 메모리 셀들에 동시에 수행될 수 있다. 예를 들며, 선택된 메모리 블록에 연결된 로컬 워드라인들에 검증 전압을 인가한 후, 비트라인들을 통해 전압 또는 전류를 측정할 수 있다. 측정된 전압 또는 전류에 의해 스트링에 적어도 하나의 메모리 셀의 문턱전압이 소프트 프로그램 목표 레벨보다 높아진 것으로 판단되면, 소프트 프로그램 검증 동작(529)이 패스(pass)된다. 만약, 529 단계에서, 문턱전압이 소프트 프로그램 목표 레벨보다 높아진 메모리 셀들이 없는 것으로 판단되면, 소프트 프로그램 검증 동작(529)은 페일(fail)된다.

소프트 프로그램 검증 동작이 페일되면, 소프트 프로그램 루프 횟수(S)가 최대 소프트 프로그램 루프 횟수(MAXsoc) 이상이 되는지를 판단한다(530). 소프트 프로그램 루프 횟수(S)가 최대 소프트 프로그램 루프 횟수(MAXsoc) 미만이면(아니오), 다음 소프트 프로그램 루프를 위하여 소프트 프로그램 루프 회수(S)를 1 만큼 증가시키고, 소프트 프로그램 전압을 상승시킨다(531). 이어서, 선택된 메모리 블록의 소프트 프로그램 동작을 재 수행한다(528).

이러한 방식으로 소프트 프로그램 루프(528~531)를 반복하다가, 소프트 프로그램 검증 동작(529)이 패스되기 이전에 소프트 프로그램 루프 횟수(S)가 최대 소프트 프로그램 루프 횟수(MAXsoc)에 도달하면(530 단계에서 '예'), 선택된 메모리 블록을 페일 처리한다(526).

소프트 프로그램 루프 횟수(S)가 최대 소프트 프로그램 루프 횟수(MAXsoc)에 도달하기 이전에, 소프트 프로그램 검증 동작(529)이 패스되면, 선택된 메모리 블록이 소거 대상 메모리 블록들 중 마지막 메모리 블록인지를 판단한다(532).

선택된 메모리 블록이 소거 대상 메모리 블록들 중 마지막 메모리 블록이 아니면(아니오), 다음 메모리 블록을 선택하고(521) 상술한 521 내지 532 단계들을 반복한다.

532 단계에서, 선택된 메모리 블록이 소거 대상 메모리 블록들 중 마지막 메모리 블록인 것으로 판단되면(예) 멀티 소거 동작이 종료된다.

도 10은 본 발명의 다른 실시예에 따른 멀티 소거 동작을 설명하기 위한 도면이다.

도 10을 참조하면, 본 발명의 다른 실시예에 따른 멀티 소거 동작에서는 소거 검증 동작의 결과에 따라 멀티 소거 동작 및 싱글 소거 검증 동작이 수행된다. 즉, 소거 동작은 멀티 메모리 블록들의 단위로 수행되고, 소거 검증 동작은 싱글 메모리 블록 단위로 수행된다. 구체적으로 설명하면 다음과 같다.

멀티 소거 동작이 시작되면, 소거 루프 횟수(J; J는 양의 정수)는 1로 세팅되고(611), 소거 대상 멀티 메모리 블록들이 선택된다(612). 멀티 메모리 블록들은 로우 디코더(도 4의 122)에 의해 선택될 수 있으며, 선택된 메모리 블록들의 워드라인들은 0V로 접지된다. 나머지 비선택된 메모리 블록들의 워드라인들은 플로팅된다. 선택된 메모리 블록들이 포함된 웰(well)에 소거 전압이 인가되어, 선택된 메모리 블록들이 동시에 소거된다(613).

웰에 소거 전압이 인가된 후에는, 메모리 블록들의 소거 동작이 완료되었는지를 판단하기 위한 소거 검증 동작이 수행된다(614). 소거 검증 동작은 싱글 메모리 블록 단위로 각각 수행된다. 즉, 소거 동작이 수행된 다수의 메모리 블록들을 하나의 메모리 블록 단위로 각각 선택하면서 소거 검증 동작이 수행된다. 싱글 메모리 블록 각각에 대한 소거 검증 동작 결과는 저장 장치(1110) 내에 포함된 레지스터에 임시로 저장될 수 있다. 예를 들면, 싱글 메모리 블록의 소거 검증 동작 결과에 대한 정보는 페일(fail)된 메모리 블록들의 어드레스를 포함할 수 있다.

이어서, 소거 검증 동작 결과를 토대로 모든 멀티 메모리 블록들의 소거 검증 동작이 패스(pass)되었는지를 판단한다(615). 모든 멀티 메모리 블록들의 소거 검증 동작의 패스 여부는 페일된 메모리 블록들의 어드레스에 따라 판단될 수 있다. 예를 들면, 페일된 메모리 블록의 어드레스가 레지스터에 저장되어 있지 않으면, 선택된 모든 메모리 블록들의 소거 검증 동작이 패스된 것으로 판단되므로, 멀티 소거 동작이 종료된다. 만약, 페일된 메모리 블록들의 어드레스가 레지스터에 저장되어 있으면, 선택된 메모리 블록들 중 적어도 하나 이상의 메모리 블록의 소거 검증 동작이 페일(fail)된 것으로 판단될 수 있다.

페일된 메모리 블록이 검출되면, 소거 루프 횟수(J)가 최대 소거 루프 횟수(MAXerase)에 도달했는지를 판단한다(616). 만약, 소거 루프 횟수(J)가 최대 소거 루프 횟수(MAXerase)보다 이상이면(예), 소거 루프의 무한 반복을 방지하기 위하여, 소거 동작은 페일로 처리된다. 만약, 소거 루프 횟수(J)가 최대 소거 루프 횟수(MAXerase)보다 적으면(아니오), 다음 소거 루프를 위하여 소거 루프 횟수(J)를 1만큼 증가시키고(617), 소거 검증 동작이 페일된 메모리 블록들이 선택된다618). 이러한 방식으로 멀티 소거 동작에서 선택된 메모리 블록들이 동시에 소거되고, 싱글 메모리 단위로 소거 검증 동작이 수행될 수 있다.

도 11은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.

도 11을 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 메모리 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.

버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장한다. CPU(1220)는 메모리 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1110)와 인터페이싱 할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.

본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.

도 12는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.

도 12를 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1110), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

1000: 메모리 시스템 1100: 메모리 장치
1110: 저장 장치 1200: 메모리 컨트롤러
2000: 호스트 110: 메모리 셀 어레이
120: 주변회로 121: 전압 생성 회로
122: 로우 디코더 123: 페이지 버퍼
124: 컬럼 디코더 125: 입출력 회로
130: 제어 회로 HVPASS1~HVPASSK: 패스 회로들
HVGEN1~HVGENK: 고전압 생성 회로들 DE: 디코더
SG: 선택 신호 출력부 HG: 고전압 출력부
GL: 글로벌 라인들 LL1~LLK: 로컬 라인들
510: 멀티 소거 구간 520: 싱글 소거 구간

Claims

데이터가 저장되는 다수의 메모리 블록들;
상기 메모리 블록들 중 적어도 둘 이상인 멀티플 메모리 블록들을 선택하고, 상기 멀티플 메모리 블록들에 연결된 로컬 워드라인들에 그라운드 전압을 인가하고, 상기 멀티플 메모리 블록들에 의해 공유되는 웰에 소거 전압을 인가하는 소거 루프를 수행하며, 상기 소거 루프의 수를 증가시키고, 상기 소거 루프의 수가 증가할 때마다 상기 소거 전압을 스탭 전압만큼 증가시키면서 상기 소거 루프의 수가 최대 루프 카운트에 도달할 때까지 상기 멀티플 메모리 블록들을 동시에 소거하는 소거 동작을 수행하는 주변회로; 및
상기 소거 동작시, 상기 소거 루프의 수가 상기 최대 루프 카운트에 도달하면 상기 멀티플 메모리 블록들 각각에 대해서 소거 및 소거 검증 동작이 수행되도록 상기 주변회로를 제어하는 제어 회로를 포함하는 저장 장치.
삭제
삭제
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서, 주변회로는,
동작 신호에 응답하여 다양한 레벨들을 갖는 동작 전압들을 생성하도록 구성된 전압 생성 회로;
로우 어드레스에 응답하여 상기 멀티플 메모리 블록들을 동시에 선택하고, 상기 멀티플 메모리 블록들에 상기 동작 전압들을 전달하도록 구성된 로우 디코더;
페이지 버퍼 제어 신호에 응답하여 상기 다수의 메모리 블록들과 데이터를 주고받도록 구성된 페이지 버퍼;
컬럼 어드레스에 응답하여 상기 페이지 버퍼와 데이터를 주고받도록 구성된 컬럼 디코더; 및
외부 장치로부터 수신받은 커맨드 및 어드레스를 상기 제어 회로에 전달하거나, 상기 외부 장치로부터 수신받은 데이터를 상기 컬럼 디코더에 전송하도록 구성된 입출력 회로를 포함하는 저장 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서, 상기 로우 디코더는,
상기 로우 어드레스에 응답하여 프리 선택 신호들을 출력하도록 구성된 디코더들;
상기 프리 선택 신호들과 블록 인에이블 신호들에 응답하여 선택 신호들을 출력하도록 구성된 선택 신호 출력부들;
상기 선택 신호들에 응답하여 고전압들을 출력하도록 구성된 고전압 생성 회로들; 및
상기 고전압들에 응답하여 상기 멀티플 메모리 블록들에 상기 동작 전압들을 전달하도록 구성된 전달 회로들;을 포함하는 저장 장치.
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◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 선택 신호 출력부들은, 상기 프리 선택 신호들과 상기 블록 인에이블 신호들에 응답하여 동작하는 SR-플립플롭(SR-FlipFlop)들을 포함하고,
상기 SR-플립플롭들은,
상기 프리 선택 신호들과 제1 신호들에 응답하여 상기 선택 신호들을 출력하는 제1 낸드 게이트들; 및
상기 선택 신호들과 상기 블록 인에이블 신호들에 응답하여 상기 제1 신호들을 출력하는 제2 낸드 게이트들을 포함하는 저장 장치.
삭제
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서, 상기 제어 회로는,
상기 소거 동작 시, 상기 멀티플 메모리 블록들이 동시에 소거되도록 하는 멀티 소거 구간을 수행한 후, 상기 멀티플 메모리 블록들을 하나씩 순차적으로 소거 및 소거 검증되도록 하는 싱글 소거 구간을 수행하도록 상기 주변회로를 제어하거나,
상기 소거 동작 시, 상기 멀티플 메모리 블록들이 동시에 소거되도록 하는 멀티 소거 구간을 수행하되, 소거 검증 동작은 싱글 메모리 블록 단위로 수행되도록 상기 주변회로를 제어하는 저장 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제9항에 있어서,
상기 제어회로는 상기 선택된 메모리 블록들의 상기 소거 검증 결과의 정보를 저장하는 레지스터를 포함하는 저장 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 제어회로는 상기 소거 검증 결과의 정보에 따라 로우 어드레스를 변경하여 소거 동작이 수행될 메모리 블록들이 선택되도록 상기 주변회로를 제어하는 저장 장치.
멀티 소거 동작을 수행하는 저장 장치들이 포함된 메모리 장치; 및
호스트로부터 수신받은 커맨드에 응답하여 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
상기 멀티 소거 동작은,
다수의 메모리 블록들 중 선택된 메모리 블록들이 동시에 소거되도록 소거 루프가 반복되는 멀티 소거 구간을 수행함으로써 수행되고,
상기 메모리 장치는,
상기 소거 루프가 최대 멀티 소거 루프 카운트에 도달하면, 상기 다수의 메모리 블록들각각에 대해서 소거 및 소거 검증 동작을 수행하는 메모리 시스템.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서, 상기 저장 장치들은,
상기 멀티 소거 동작 시, 멀티 소거 구간을 먼저 수행한 후에 싱글 소거 구간을 수행하거나,
상기 멀티 소거 동작시, 상기 선택된 메모리 블록들을 동시에 소거하되, 소거 검증 동작은 싱글 메모리 블록 단위로 수행하는 메모리 시스템.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서, 상기 저장 장치들은,
상기 멀티 소거 동작시, 상기 선택된 메모리 블록들이 공유하는 웰(well)에 단계적으로 상승하는 소거 전압을 인가하고,
상기 선택된 메모리 블록들에 연결된 로컬 워드라인들은 접지시키고,
상기 선택된 메모리 블록들을 제외한 나머지 메모리 블록들에 연결된 로컬 워드라인들은 플로팅 시키는 메모리 시스템.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서, 상기 멀티 소거 구간이 먼저 수행된 후, 싱글 소거 구간이 수행될 때,
상기 저장 장치들은,
상기 멀티 소거 구간 수행 시, 소거 검증 동작을 수행하지 않는 메모리 시스템.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서, 상기 저장 장치들은,
상기 싱글 소거 구간 수행 시, 상기 저장 장치들에 포함된 다수의 메모리 블록들 중, 소거 대상 메모리 블록들을 하나씩 소거 및 소거 검증하는 메모리 시스템.
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다수의 메모리 블록들 중 소거 대상 메모리 블록들이 동시에 소거되도록 소거 루프가 반복되는 멀티 소거 구간을 수행하는 단계; 및
상기 소거 루프의 횟수가 최대 멀티 루프 횟수에 도달하면, 상기 소거 대상 메모리 블록들이 하나씩 소거 및 소거 검증되도록 싱글 소거 구간을 수행하는 단계를 포함하고,
상기 멀티 소거 구간은,
상기 소거 대상 메모리 블록들에 연결된 로컬 워드라인들을 접지시키는 단계;
상기 소거 대상 메모리 블록들이 공통으로 공유하는 웰(well)에 소거 전압을 인가하는 단계;
상기 소거 루프의 횟수가 상기 최대 멀티 루프 횟수에 도달했는지를 판단하는 단계; 및
상기 소거 루프의 횟수가 상기 최대 멀티 루프 횟수에 도달할 때까지, 상기 소거 루프의 횟수를 증가시키고, 상기 소거 전압을 제1 스텝 전압만큼씩 상승시키면서 상기 소거 대상 메모리 블록들을 동시에 소거하는 단계를 반복하는 저장 장치의 동작 방법.
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◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제18항에 있어서,
상기 소거 대상 메모리 블록들에 연결된 상기 로컬 워드라인들을 접지시킬 때, 나머지 메모리 블록들에 연결된 로컬 워드라인들은 플로팅 시키는 단계를 더 포함하는 저장 장치의 동작 방법.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제18항에 있어서,
상기 최대 멀티 루프 횟수는 테스트 소거 동작시, 테스트 소거 대상 메모리 셀들의 문턱전압이 임시 레벨까지 낮아질 때의 횟수로 세팅되는 저장 장치의 동작 방법.
◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈

제21항에 있어서,
상기 임시 레벨은 소거 목표 레벨보다 높은 저장 장치의 동작 방법.
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