KR102491134B1 - 메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치 - Google Patents

메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 체크 데이터를 획득하기 위한 체크 전압을 타겟 메모리 블록에 인가하고, 타겟 메모리 블록에 대한 사전 프로그램 동작 시에 프로그램 전압들을 타겟 메모리 블록에 인가하는 주변 회로부 및 주변 회로부를 제어하도록 구성되고, 사전 프로그램 동작 시에, 체크 데이터에 근거하여 타겟 메모리 블록에 대한 상태 정보를 판단하고, 상태 정보에 기초하여 사전 프로그램 동작에 적용되는 프로그램 시작 전압을 가변적으로 적용하는 컨트롤러를 포함할 수 있다.

Description

메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치{MEMORY SYSTEM, OPERATING METHOD THEREOF AND NON-VOLATILE MEMORY DEVICE}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
메모리 장치를 이용한 메모리 시스템은 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템은 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는, 소거 대상 메모리 블록에 대한 사전 프로그램 동작 후에 소거 동작을 수행함으로써 딥 이레이즈 현상을 방지할 수 있는 메모리 시스템 및 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 체크 데이터를 획득하기 위한 체크 전압을 타겟 메모리 블록에 인가하고, 타겟 메모리 블록에 대한 사전 프로그램 동작 시에 프로그램 전압들을 타겟 메모리 블록에 인가하는 주변 회로부 및 주변 회로부를 제어하도록 구성되고, 사전 프로그램 동작 시에, 체크 데이터에 근거하여 타겟 메모리 블록에 대한 상태 정보를 판단하고, 상태 정보에 기초하여 사전 프로그램 동작에 적용되는 프로그램 시작 전압을 가변적으로 적용하는 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따라 타겟 메모리 블록에 대한 사전 프로그램 동작을 수행하는 메모리 시스템의 동작 방법은, 타겟 메모리 블록에 포함되는 워드라인에 체크 전압을 인가하는 단계, 타겟 메모리 블록으로부터 체크 데이터를 획득하는 단계, 체크 데이터에 근거하여 타겟 메모리 블록에 대한 상태 정보를 판단하는 단계, 상태 정보에 기초하여 사전 프로그램 동작 시 인가되는 프로그램 시작 전압을 결정하는 단계 및 결정된 프로그램 시작 전압을 인가하여 사전 프로그램 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 동작 신호에 응답하여 메모리 셀 어레이에 인가되는 전압들을 생성하도록 구성된 전압 생성 회로 및 메모리 블록들 중 선택된 타겟 메모리 블록으로 체크 전압을 인가하여 체크 데이터를 획득하고, 타겟 메모리 블록에 대한 사전 프로그램 동작 시에 프로그램 전압들을 타겟 메모리 블록에 인가하도록 전압 생성 회로를 제어하는 제어 로직을 포함할 수 있고, 제어 로직은, 사전 프로그램 동작 시에 체크 데이터에 근거하여 상태 정보를 판단하고, 상태 정보에 기초하여 사전 프로그램 동작 시에 타겟 메모리 블록에 인가되는 프로그램 시작 전압을 가변적으로 적용하도록 전압 생성 회로를 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 소거 대상 메모리 블록에 대한 사전 프로그램 동작 후에 소거 동작을 수행함으로써 딥 이레이즈 현상을 방지할 수 있다.
또한, 딥 이레이즈 현상을 방지함으로써 인접한 메모리 셀로부터 받는 영향을 최소화할 수 있고, 이에 따라 프로그램된 메모리 셀의 리텐션 현상을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 개략적으로 도시한 블록도이다.
도 2는 도 1의 비휘발성 메모리 장치의 구성을 설명하기 위한 도면이다.
도 3은 도2의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 딥 이레이즈(deep erase)가 발생한 경우의 전압 분포의 변화를 설명하기 위한 문턱 전압 분포이다.
도 5a는 ISPP 방식에 따른 프로그램 루프의 일 예를 나타내는 도면이다.
도 5b는 본 발명의 실시 예에 따라 딥 이레이즈된 메모리 셀에 대한 사전 프로그램 동작을 수행한 경우의 전압 분포의 변화를 설명하기 위한 문턱 전압 분포이다.
도 5c는 페일 비트의 비율에 따라 사전 프로그램의 프로그램 시작 전압을 가변적으로 적용하는 실시 예를 설명하기 위한 테이블이다.
도 6 내지 도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 실시 예에 따른 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 10은 본 발명의 실시 예에 따른 SSD를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 개략적으로 도시한 블록도이다.
메모리 시스템(10)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치에 의해서 액세스되는 데이터를 저장할 수 있다.
메모리 시스템(10)은 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(10)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(10)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(10)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 시스템(10)은 컨트롤러(100) 및 비휘발성 메모리 장치(200)를 포함할 수 있다.
컨트롤러(100)는 비휘발성 메모리 장치(200)의 동작을 전반적으로 제어하며, 호스트 장치(미도시)로부터 수신한 호스트 요청에 응답하여 비휘발성 메모리 장치(200)에 커맨드(CMD) 및 데이터(DATA)를 인가하거나, 비휘발성 메모리 장치(200)로부터 데이터(DATA)를 수신할 수 있다.
도면에는 도시되지 않았으나, 호스트 장치는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(10)과 통신할 수 있다.
비휘발성 메모리 장치(200)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PCRAM), 전이금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 비휘발성 메모리들 중 어느 하나로 구성될 수 있다.
비휘발성 메모리 장치(200)는 메모리 셀 어레이(210)를 포함할 수 있다. 메모리 셀 어레이(210)에 포함된 메모리 셀들은 동작의 관점에서 또는 물리적(또는 구조적) 관점에서 계층적인 메모리 셀 집합 또는 메모리 셀 단위로 구성될 수 있다. 예를 들면, 동일한 워드 라인에 연결되며, 동시에 읽혀지고 쓰여지는(또는 프로그램되는) 메모리 셀들은 페이지로 구성될 수 있다. 이하에서, 설명의 편의를 위해서, 페이지로 구성되는 메모리 셀들을 "페이지"라고 칭할 것이다. 또한, 동시에 삭제되는 메모리 셀들은 메모리 블록으로 구성될 수 있다. 메모리 셀 어레이(210)는 복수의 메모리 블록들(Blk0 내지 Blkn)을 포함하고, 메모리 블록들(Blk0 내지 Blkn) 각각은 복수의 페이지들을 포함할 수 있다.
비휘발성 메모리 장치(200)는 컨트롤러(100)로부터 수신된 커맨드(CMD) 및 데이터(DATA)에 응답하여 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
비휘발성 메모리 장치(200)는 주변 회로부(220)를 포함할 수 있다. 주변 회로부(220)의 구성 및 기능에 대하여는 도 2를 참조하여 후술한다.
도 2는 도 1의 비휘발성 메모리 장치의 구성을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(200)는 메모리 셀 어레이(210) 및 주변 회로부(220)를 포함할 수 있다.
비휘발성 메모리 장치(200)는 데이터가 저장되는 메모리 셀 어레이(210)와, 메모리 셀 어레이(210)에 데이터를 프로그램하거나, 메모리 셀 어레이(210)에 저장된 데이터를 리드하거나, 메모리 셀 어레이(210)에 데이터를 소거하도록 구성된 주변 회로부(220)를 포함할 수 있다.
메모리 셀 어레이(210)는 워드 라인들(WL)과 비트 라인들(BL)이 서로 교차된 영역에 배열된 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록들(Blk0 내지 Blkn)을 포함할 수 있다. 각각의 메모리 블록들(Blk0 내지 Blkn)에는 워드라인들(WL)과 비트라인들(BL)이 연결될 수 있다. 워드라인들(WL)은 각각의 메모리 블록들(Blk0 내지 Blkn)에 연결되며, 비트라인들(BL)은 메모리 블록들(Blk0 내지 Blkn)에 공통으로 연결된다. 메모리 블록들(Blk0 내지 Blkn)은 2차원 또는 3차원 구조의 셀 스트링들을 포함할 수 있다. 셀 스트링들에는 다수의 메모리 셀들이 포함되는데, 2차원 구조의 셀 스트링들에서는 메모리 셀들이 기판에 평행하게 배열되며, 3차원 구조의 셀 스트링들에서는 메모리 셀들이 기판에 수직하게 적층된다.
실시 예에 따라, 주변 회로부(220)는 동작 신호(OP_SIG)에 응답하여 프로그램 전압(Vp) 및 소거 전압(Ve)을 생성하도록 구성된 전압 생성 회로(222), 로우 어드레스(RADD)에 응답하여 전압 생성 회로(222)에서 생성된 전압들을 선택 워드라인 및 비선택 워드라인들에 전달하도록 구성된 로우 디코더(223), 컬럼 어드레스(CADD)에 응답하여 메모리 셀 어레이(210)에 연결된 비트 라인(BL)을 통해 데이터(DATA)를 주고 받도록 구성된 컬럼 디코더(224), 컨트롤러(100)의 제어에 기초하여 주변 회로부(220)를 제어하도록 구성된 제어 로직(221) 및 컨트롤러(100)로부터 커맨드(CMD)를 수신하여 제어 로직(221)에 전달하고, 컨트롤러(100)와 데이터(DATA)를 주고 받도록 구성된 입출력 회로(225)를 포함할 수 있다.
제어 로직(221)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(200)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(221)은 비휘발성 메모리 장치(200)의 리드, 프로그램, 소거 동작을 제어할 수 있다.
제어 로직(221)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_SIG), 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력하여 주변 회로부(220)를 제어할 수 있다. 제어 로직(221)은 프로그램 동작 시, 선택된 워드라인(또는, 선택된 메모리 셀)에 프로그램 전압(Vp)이 인가되도록 주변 회로부(220)를 제어할 수 있다. 특히, 타겟 메모리 블록에 대한 사전 프로그램 동작 시에, 타겟 메모리 블록의 상태 정보(예를 들어, 검출되는 페일 비트 수)에 따라 프로그램 시작 전압의 레벨이 조절되도록 주변 회로부(220)를 제어할 수 있다. 예를 들면, 사전 프로그램 동작 시, 사전 프로그램 동작의 대상인 메모리 블록(이하, "타겟 메모리 블록")의 페일 비트 수가 증가하면 사전 프로그램 전압의 레벨이 감소되도록 제어할 수 있다. 사전 프로그램 동작에 대하여는 도 5a 및 도 5b를 참조하여 구체적으로 설명한다. 스트링의 소스 영역은 소스 라인이 연결된 영역을 의미하고, 드레인 영역은 비트라인이 연결된 영역을 의미할 수 있다. 또한, 제어 로직(221)은 소스 영역과 드레인 영역으로 구분된 스트링에서, 선택된 워드라인이 포함된 영역에 따라 모든 비선택된 워드라인들에 서로 동일한 패스 전압 또는 서로 다른 패스 전압이 인가되도록 주변 회로부(220)를 제어할 수 있다.
전압 생성 회로(222)는 비휘발성 메모리 장치(200)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 생성 회로(222)에 의해서 생성된 전압들은 메모리 셀 어레이(210)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압(Vp)은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압(Ve)은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 리드 동작 시 생성된 리드 전압은 리드 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
전압 생성 회로(222)는 동작 신호(OP_SIG)에 응답하여 프로그램, 프로그램 및 소거 동작에 사용되는 다양한 레벨을 갖는 동작 전압들(Vp, Ve)을 생성한다. 프로그램 동작을 예로 들면, 전압 생성 회로(222)는 프로그램 전압(Vp) 및 패스 전압(미도시)을 생성할 수 있으며, 이 외에도 다양한 레벨을 갖는 전압들을 생성할 수 있다.
로우 디코더(223)는 워드 라인들(WL)을 통해서 메모리 셀 어레이(210)와 연결될 수 있다. 로우 디코더(223)는 제어 로직(221)의 제어에 따라 동작할 수 있다. 로우 디코더(223)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 로우 디코더(223)는 디코딩 결과에 근거하여 워드 라인들(WL)을 선택하고, 구동할 수 있다. 예시적으로, 로우 디코더(223)는 전압 생성 회로(222)로부터 제공된 워드 라인 전압을 워드 라인들(WL)에 제공할 수 있다. 로우 디코더(223)는 로우 어드레스(RADD)에 응답하여 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들을 전달할 수 있다.
컬럼 디코더(224)는 제어 로직(221)의 제어에 따라 동작할 수 있다. 컬럼 디코더(224)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 컬럼 디코더(224)는 디코딩 결과에 근거하여 비트 라인들(BL) 각각에 대응하는 데이터 읽기/쓰기 블록(미도시)의 읽기/쓰기 회로들과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다. 컬럼 디코더(224)는 컬럼 어드레스(CADD)에 응답하여 비트라인들(BL)을 통해 선택된 메모리 블록과 데이터를 주고 받을 수 있다.
입출력 회로(225)는 컨트롤러(100)로부터 커맨드(CMD) 및 데이터(DATA)를 수신하고, 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(221)에 전송하고, 컬럼 디코더(224)와 데이터(DATA)를 주고 받을 수 있다. 어드레스(ADD)는 입출력 회로(225)에 수신되는 데이터(DATA)에 포함될 수 있다.
도시하지는 않았지만, 주변 회로부(220)는 데이터 읽기/쓰기 블록을 포함할 수 있다. 데이터 읽기/쓰기 블록은 비트 라인들(BL)을 통해서 메모리 셀 어레이(210)와 연결될 수 있다. 데이터 읽기/쓰기 블록은 비트 라인들(BL) 각각에 대응하는 읽기/쓰기 회로들(미도시)을 포함할 수 있다. 데이터 읽기/쓰기 블록은 제어 로직(221)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블록은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블록은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(210)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블록은 읽기 동작 시 메모리 셀 어레이(210)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(200)는, 복수의 메모리 블록들(Blk0 내지 Blkn)을 포함하는 메모리 셀 어레이(210), 동작 신호에 응답하여 메모리 셀 어레이(210)에 인가되는 전압들을 생성하도록 구성된 전압 생성 회로(222) 및 메모리 블록들(Blk0 내지 Blkn) 중 선택된 타겟 메모리 블록으로 체크 전압을 인가하여 체크 데이터를 획득하고, 타겟 메모리 블록에 대한 사전 프로그램 동작 시에 프로그램 전압들을 타겟 메모리 블록에 인가하도록 전압 생성 회로(222)를 제어하는 제어 로직(221)을 포함할 수 있고, 제어 로직(221)은, 사전 프로그램 동작 시에 체크 데이터에 근거하여 상태 정보를 판단하고, 상태 정보에 기초하여 사전 프로그램 동작 시에 타겟 메모리 블록에 인가되는 프로그램 시작 전압을 가변적으로 적용하도록 전압 생성 회로(222)를 제어할 수 있다. 실시 예에 따라, 비휘발성 메모리 장치(200)는 로우 어드레스에 응답하여 전압 생성 회로(222)에서 생성된 체크 전압 및 프로그램 전압들을 타겟 메모리 블록에 포함되는 워드라인들에 전달하도록 구성된 로우 디코더(223), 컬럼 어드레스에 응답하여 메모리 셀 어레이(210)에 연결된 비트 라인을 통해 데이터를 주고 받도록 구성된 컬럼 디코더(224) 및 외부로부터 커맨드 및 데이터를 송수신하도록 구성된 입출력 회로(225)를 더 포함할 수 있다.
실시 예에 따라, 제어 로직(221)은 서로 다른 레벨을 갖는 복수의 체크 전압들을 생성하도록 전압 생성 회로(222)를 제어하고, 복수의 체크 전압들을 타겟 메모리 블록에 인가하여 획득한 복수의 체크 데이터에 근거하여 상태 정보를 판단할 수 있고, 체크 데이터에 포함되는 페일 비트 수에 기초하여 상태 정보를 판단할 수 있다. 또한, 제어 로직(221)은 페일 비트 수가 기설정된 기준 개수 이하인 때, 사전 프로그램 동작이 수행되도록 제어할 수 있고, 페일 비트 수가 증가하면 프로그램 시작 전압을 감소하여 생성하도록 전압 생성 회로(222)를 제어할 수 있다. 또한, 타겟 메모리 블록에 포함되는 복수의 워드라인들 중 선택된 워드라인에 체크 전압을 인가하고, 선택된 워드라인에서 획득한 체크 데이터에 근거하여 상태 정보를 판단할 수 있다.
도 3은 도2의 메모리 블록을 구체적으로 설명하기 위한 회로도이고, 도 4는 딥 이레이즈가 발생한 경우의 전압 분포 변화를 설명하기 위한 문턱 전압 분포이다. 설명의 편의를 위하여, 도 1의 메모리 블록(Blk0)을 예를 들어 설명한다. 이하에서 도 3 및 도 4를 참조하여 특정 메모리 셀이 인접한 메모리 셀들로부터 영향을 받고, 이에 따라 발생하는 문제점을 설명한다.
도 3을 참조하면, 메모리 블록(Blk0)은 비트 라인들(BL0 내지 BLk)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함한다.
스트링은 소스 라인(SL)과 비트 라인(BL0) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 메모리 셀들 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 소스 셀렉트 트랜지스터(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들의 게이트들은 워드라인들(WL0 내지 WL8)에 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 서로 다른 스트링에 연결된 메모리 셀들의 그룹을 페이지(page)라 한다. 소스 셀렉트 트랜지스터(SST), 메모리 셀들 및 드레인 셀렉트 트랜지스터(DST)의 개수는 비휘발성 메모리 장치에 따라 다를 수 있다.
메모리 셀 어레이는 기판 상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다.
프로그램 동작은 프로그램 대상 메모리 셀들이 연결된 선택 워드라인에 프로그램 전압(Vp)이 인가될 때, 나머지 비선택 워드라인들에는 패스 전압(미도시)이 인가된다. 패스 전압은 0V보다 높은 양전압으로 설정될 수 있다.
도시된 바와 같이, 메모리 블록(Blk0)에 포함되는 메모리 셀들은 데이터가 저장된 상태(또는, 프로그램 상태)이거나, 데이터가 저장되지 않은 상태(또는, 빈 상태)일 수 있다. 이하에서, x번째 비트라인(BLx) 및 y번째 워드라인(WLy)가 교차하는 지점에 연결되는 메모리 셀을 메모리 셀(x,y)로 지칭한다. 또한, 메모리 블록(Blk0)에 포함되는 메모리 셀들 중 9개의 메모리 셀들에 대하여, 메모리 셀들의 상태(프로그램 또는 빈 상태)에 따라 서로에 미치는 영향을 예시적으로 설명한다. 메모리 셀(1,2), 메모리 셀(2,2), 메모리 셀(2,3), 메모리 셀(3,2)는 데이터가 저장된 상태, 즉 프로그램 상태이고, 메모리 셀(1,3), 메모리 셀(1,4), 메모리 셀(2,4), 메모리 셀(3,3), 메모리 셀(3,4)는 데이터가 저장되지 않은 상태, 즉 빈 상태로 가정한다.
도 4를 참조하면, 비휘발성 메모리 장치의 메모리 블록에 포함되는 메모리 셀들의 문턱 전압 분포는 메모리 셀의 사용 횟수가 증가할 수록 변화할 수 있다. 구체적으로, 데이터가 한번도 저장되지 않은 상태의 소거 전압 분포가 소거 전압 분포(E0)이라 한다면, 해당 메모리 셀의 프로그램/소거 동작을 수행한 횟수가 증가할 수록 더 낮은 레벨의 전압 분포를 가질 수 있다. 예를 들어, 프로그램/소거 횟수가 증가할 수록 소거 전압 분포(E0), 소거 전압 분포(E1), 소거 전압 분포(E2)의 전압 분포를 갖도록 소거 메모리 셀의 문턱 전압 분포가 이동할 수 있다. 이렇게 메모리 셀의 사용량(또는 프로그램/소거 횟수)이 증가할 수록 소거 전압 분포가 더 낮은 레벨을 갖는 위치로 이동하는 것을 딥 이레이즈(Deep Erase) 현상이라 한다. 3차원 구조의 메모리 셀 어레이의 경우, 딥 이레이즈가 발생한 메모리 셀은 인접한 메모리 셀들의 프로그램 전압 분포의 리텐션 현상을 야기한다. 즉, 프로그램 전압 분포(P)을 갖는 메모리 셀과 인접한 위치에 딥 이레이즈가 발생한 메모리 셀이 위치하는 경우, 프로그램 전압 분포는 더 낮은 레벨을 갖고, 더 산포된 형태로 이동할 수 있고, 결과적으로 해당 메모리 셀의 프로그램 동작 시에 에러 비트의 발생 가능성이 높아지고, 리드 동작 시에 UECC가 발생 할 가능성이 높아지는 문제점이 존재한다.
예를 들어, 도 3에 도시된 소거 셀들, 즉 메모리 셀(1,3), 메모리 셀(1,4), 메모리 셀(2,4), 메모리 셀(3,3), 메모리 셀(3,4)의 전압 분포가 소거 전압 분포(E2)라고 가정한다. 프로그램된 메모리 셀들 중 메모리 셀(2,3)을 기준으로 예를 들면, 메모리 셀(2,3)은 같은 비트라인에 위치하는 메모리 셀들 중 인접한 워드라인에 연결되는 소거 메모리 셀인 메모리 셀(2,4)의 영향을 받을 수 있다. 또한, 같은 워드라인에 위치하는 메모리 셀들 중 인접한 비트라인에 연결되는 메모리 셀(1,3), 메모리 셀(3,3)의 영향을 받을 수 있다. 상술한 바와 같이 프로그램된 메모리 셀인 메모리 셀(2,3)이 갖는 프로그램 전압 분포는 딥 이레이즈가 발생한 인접한 메모리 셀인 메모리 셀(1,3), 메모리 셀(2,4), 메모리 셀(3,3)의 영향을 받아 리텐션 현상이 발생할 수 있고, 결과적으로 시스템의 신뢰성의 문제를 야기할 수 있다.
도 5a는 ISPP 방식에 따른 프로그램 루프의 일 예를 나타내는 도면이고, 도 5b는 본 발명의 실시 예에 따라 딥 이레이즈된 메모리 셀에 대한 사전 프로그램 동작을 수행한 경우의 전압 분포의 변화를 설명하기 위한 문턱 전압 분포이고, 도 5c는 페일 비트의 비율에 따라 사전 프로그램의 프로그램 시작 전압을 가변적으로 적용하는 실시 예를 설명하기 위한 테이블이다. 이하에서, 도1, 도 5a 내지 도 5c를 참조하여 본 발명의 실시 예에 따라 타겟 메모리 블록에 대한 사전 프로그램 동작이 수행되고, 사전 프로그램 동작에 적용되는 프로그램 시작 전압이 가변적으로 설정되는 동작을 설명한다. 설명의 편의를 위하여 메모리 셀 당 1비트가 저장되는 SLC(Single Level Cell)을 기준으로 설명하나, 메모리 셀 당 2비트 이상이 저장되는 MLC(Multi Level Cell) 방식에도 동일하게 적용될 수 있음은 물론이다.
도 5a에 도시된 바와 같이, 프로그램 동작은 계단형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP)에 의해 수행될 수 있다. 프로그램 루프가 증가할 때마다 프로그램 전압(Vp1 내지 Vpm)은 소정의 크기만큼 증가할 수 있고, 하나의 프로그램 루프에서 프로그램 전압(Vp1 내지 Vpm)을 이용한 프로그램 동작 및 검증 전압(Vvfy)을 이용한 검증 동작이 수행될 수 있다. 예컨대, 프로그램 루프 횟수의 최대값이 M 으로 설정된 경우, 프로그램 루프가 수행될 때마다 프로그램 전압(Vp1 내지 Vpm)은 제1 프로그램 전압(Vp1)에서 제M 프로그램 전압(Vpm)으로 증가할 수 있다.
한편, 도시되지는 않았으나, 소거 동작 또한 계단형 스텝 펄스 소거(Incremental Step Pulse Erase, ISPE)에 의해 수행될 수 있다. 소거 루프가 증가할 때마다 소거 전압은 소정의 크기만큼 증가할 수 있으며, 하나의 소거 루프에서 소거 전압을 이용한 소거 동작 및 검증 전압을 이용한 검증 동작이 수행될 수 있다. 예컨대, 소거 루프 횟수의 최대값이 N 으로 설정된 경우, 소거 루프가 수행될 때마다 소거 전압은 제1 소거 전압에서 제N 소거 전압으로 증가할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(200)의 프로그램/소거 사이클이 증가함에 따라, 상기 프로그램 루프 횟수의 최대값(M) 및 소거 루프 횟수의 최대값(N)이 변경될 수 있다. 프로그램 루프 횟수의 최대값(M)이 증가되는 경우, 기록 요청에 대응하여 더 많은 횟수의 프로그램 루프를 통해 데이터가 기록될 수 있다. 또한, 프로그램 페일 판정에 있어서, 패스/페일 판정의 기준이 되는 프로그램 루프의 횟수가 증가하게 된다.
도 5b를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 복수의 메모리 블록들(Blk0 내지 Blkn)을 포함하는 메모리 셀 어레이(210), 체크 데이터를 획득하기 위한 체크 전압(Vc)을 타겟 메모리 블록에 인가하고, 타겟 메모리 블록에 대한 사전 프로그램 동작 시에 프로그램 전압들을 타겟 메모리 블록에 인가하는 주변 회로부(220) 및 주변 회로부(220)를 제어하도록 구성되고, 사전 프로그램 동작 시에, 체크 데이터에 근거하여 타겟 메모리 블록에 대한 상태 정보를 판단하고, 상태 정보에 기초하여 사전 프로그램 동작에 적용되는 프로그램 시작 전압을 가변적으로 적용하는 컨트롤러(100)를 포함할 수 있다.
(S0) 단계에서, 소거 동작의 대상이 되는 메모리 블록(이하, "타겟 메모리 블록")의 체크 데이터를 획득하기 위하여, 타겟 메모리 블록에 포함되는 페이지들 중 데이터가 저장되지 않은 페이지에 대응하는 워드라인에 체크 전압(Vc)을 인가할 수 있다. 즉, 도 5b에 도시된 문턱 전압 분포는 타겟 메모리 블록에 포함되는 메모리 셀들의 문턱 전압 분포이고, 타겟 메모리 블록에 포함되는 페이지들 중 데이터가 저장되지 않은 페이지에 대응되는 워드라인에 연결되는 메모리 셀들(이하, "소거 메모리 셀들")의 전압 분포가 소거 전압 분포(E2)로 예시되었다. 소거 전압 분포(E2)는 도 4의 소거 전압 분포(E2)와 동일한 전압 분포를 형성한다고 가정한다. 즉, 타겟 메모리 블록의 소거 전압 분포의 경우 딥 이레이즈 현상이 심하게 발생하였다. 실시 예에 따라, 소거 메모리 셀들에 인가되는 체크 전압(Vc)은 프로그램된 데이터를 리드하기 위하여 인가되는 리드 전압일 수 있다. 실시 예에 따라, 체크 전압(Vc)은 가변적으로 설정되어 적용 가능하다. 실시 예에 따라, 서로 다른 레벨을 갖는 복수의 체크 전압(Vc)들을 소거 메모리 셀들에 인가할 수 있고, 복수의 체크 전압(Vc)들을 인가하여 획득한 복수의 체크 데이터에 근거하여 상태 정보(예를 들어, 페일 비트 수 또는 페일 비트 비율)를 판단할 수 있다.
실시 예에 따라, 소거 메모리 셀들에 체크 전압(Vc)을 인가함으로써 획득한 체크 데이터의 페일 비트 수를 판단할 수 있다. 예를 들어, 체크 전압(Vc)보다 낮은 전압을 갖는 메모리 셀로부터 "1" 비트를 포함하는 체크 데이터를 획득할 수 있고, 체크 전압(Vc)보다 높은 전압을 갖는 메모리 셀로부터 "0" 비트를 포함하는 체크 데이터를 획득할 수 있다. 이 때, "0" 비트를 출력하는 메모리 셀, 즉 체크 전압(Vc)보다 높은 레벨의 전압을 갖는 메모리 셀로부터 획득한 체크 데이터를 페일 비트로 정의할 수 있다. "0" 비트를 출력하는 메모리 셀이 많을 경우, 페일 비트 수가 많을 것이고, 메모리 셀의 소거 전압 분포의 딥 이레이즈 현상이 일어나지 않았거나, 심하게 일어나지 않았다고 판단될 것이다. 반대로 페일 비트 수가 적은 경우, 소거 전압 분포의 딥 이레이즈 현상이 심하게 일어났다고 판단될 것이다. 즉, 실시 예에 따라, 컨트롤러(100)는 체크 데이터에 포함되는 페일 비트 수에 기초하여 상태 정보를 판단할 수 있다.
실시 예에 따라, 페일 비트 수가 기설정된 기준 개수 이하인 때, 타겟 메모리 블록에 대한 사전 프로그램 동작을 수행하도록 결정할 수 있다. 예를 들어, 소거 동작이 수행될 타겟 메모리 블록의 소거 메모리 셀들에 체크 전압(Vc)을 인가하여 체크 데이터를 획득하고, 체크 데이터에 포함되는 페일 비트 수에 따라 상태 정보를 판단하고, 기설정된 기준 개수 이하의 페일 비트 수가 존재한다고 판단된 경우, 타겟 메모리 블록에 대한 사전 프로그램 동작을 개시할 수 있다. 다른 실시 예로써, 소거 메모리 셀들에 포함되는 페일 비트의 비율이 기설정된 기준 비율 이하인 때, 타겟 메모리 블록에 대한 사전 프로그램 동작을 수행하도록 결정할 수 있다. 가정한 바와 같이 소거 전압 분포(E2)는 딥 이레이즈 현상이 심하게 발생한 상태이고, 이에 따라 페일 비트 수가 기준 개수 이상으로 판단되어 타겟 메모리 블록에 대한 사전 프로그램 동작의 수행이 결정될 것이다.
(S1) 단계에서, 본 발명의 실시 예에 따른 컨트롤러(100)는 타겟 메모리 블록의 상태 정보에 기초하여 사전 프로그램 동작에 적용되는 프로그램 시작 전압을 가변적으로 적용할 수 있다. 상술한 바와 같이 프로그램 동작은 ISPP 방식을 적용하여 수행되고, 프로그램 전압 레벨이 점진적으로 증가하게 된다. 실시 예에 따라, 프로그램 동작에 적용되는 프로그램 전압들 중 최초로 적용되는 전압을 프로그램 시작 전압으로 정의할 수 있고, 체크 전압(Vc)을 인가하여 판단된 페일 비트 수에 기초하여 프로그램 시작 전압을 가변적으로 적용할 수 있다.
도 5c에 도시된 바와 같이, 본 발명의 실시 예에 따른 메모리 시스템(10)은 복수의 페일 비트 비율 각각에 대응하는 프로그램 시작 전압이 저장된 프로그램 시작 전압 테이블을 저장할 수 있다. 프로그램 시작 전압 테이블은 컨트롤러(100)의 랜덤 액세스 메모리 또는 비휘발성 메모리 장치(200)의 특정 영역에 저장될 수 있다. 도 5c를 참조하면, 프로그램 시작 전압에 대응되는 페일 비트는 비율로 설정될 수 있다. 즉, 체크 전압(Vc)을 인가하는 메모리 셀들로부터 획득하는 전체 비트의 수 대비 페일 비트의 수를 비율로서 판단할 수 있고, 이에 대응하는 프로그램 시작 전압을 설정할 수 있다. 예를 들어 페일 비트 비율이 3% 이하인 경우, 프로그램 시작 전압을 11V로 설정할 수 있다. 페일 비트 비율이 3% ~ 6%인 경우, 프로그램 시작 전압을 9V로 설정할 수 있고, 페일 비트 비율이 6% ~ 9%인 경우에는 프로그램 시작 전압을 7V로 설정할 수 있고, 페일 비트 비율이 9% 이상인 경우 프로그램 시작 전압을 5V로 설정할 수 있다. 즉, 획득한 전체 비트 대비 페일 비트의 비율이 증가하면 프로그램 시작 전압을 감소하여 적용할 수 있다. 페일 비트의 비율이 증가하였다는 것은 소거 전압 분포의 딥 이레이즈 현상이 심하지 않다는 것을 의미하고, 이에 따라 프로그램 시작 전압의 레벨을 감소하여 적용할 수 있다.
실시 예에 따라, 프로그램 시작 전압 테이블은 복수의 페일 비트 수 각각에 대응하는 프로그램 시작 전압으로 설정될 수 있다. 체크 전압(Vc)이 인가되는 메모리 셀의 수가 고정되어 있다면 체크 전압(Vc)의 인가를 통하여 획득할 수 있는 비트들의 수도 정해져 있을 것이고, 이 경우 페일 비트의 수를 인덱스로 각각의 인덱스에 대응하는 프로그램 시작 전압을 설정할 수 있을 것이다.
페일 비트 수(또는 비율)에 근거하여 정해진 프로그램 시작 전압을 인가하여 소거 메모리 셀에 대한 사전 프로그램 동작이 수행될 것이다. 즉, 소거 동작의 대상인 타겟 메모리 블록에 포함되는 복수의 페이지들 중, 데이터가 저장되지 않은 페이지들에 데이터가 저장되고, 프로그램 전압 분포(P)를 가질 수 있다.
(S2) 단계에서, 타겟 메모리 블록에 대한 소거 동작이 수행될 수 있다. 즉, 사전 프로그램 동작을 통하여 타겟 메모리 블록에 포함되는 모든 메모리 셀들의 전압 분포가 프로그램 전압 분포(P)로 형성되어 있을 것이고, 메모리 셀들에 소거 전압을 인가하여 소거 동작을 수행할 수 있을 것이다. 결국 타겟 메모리 블록에 포함되는 메모리 셀들은 소거 전압 분포(E2')를 가질 것이고, 딥 이레이즈 현상이 발생하지 않을 것이다. 예시적으로, 소거 전압 분포(E2')는 도 4의 소거 전압 분포(E0)과 동일한 분포를 가질 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 메모리 시스템(10)은 소거 대상 메모리 블록인 타겟 메모리 블록의 소거 동작을 수행하기 전에 타겟 메모리 블록에 포함되는 페이지들 중 빈 페이지에 대한 사전 프로그램 동작을 수행함으로써 딥 이레이즈 현상을 방지할 수 있다. 구체적으로, 타겟 메모리 블록의 빈 페이지들에 체크 전압(Vc)을 인가하여 체크 데이터를 획득하고, 체크 데이터에 기초하여 타겟 메모리 블록의 상태 정보를 판단하고, 판단된 상태 정보에 따라 사전 프로그램 동작의 수행 여부를 결정할 수 있다. 사전 프로그램 동작 이후에 타겟 메모리 블록에 대한 소거 동작이 수행되는 경우, 기존의 소거 전압 분포보다 낮은 레벨의 전압 분포를 갖게 되는 딥 이레이즈 현상을 방지할 수 있고, 이에 따라 딥 이레이즈된 소거 메모리 셀의 인접한 메모리 셀들이 영향을 받아 리텐션 현상이 발생하는 정도를 최소화할 수 있다.
뿐만 아니라, 사전 프로그램 동작에 적용되는 프로그램 시작 전압을 가변적으로 설정함으로써 사전 프로그램 동작에 인가되는 펄스의 수를 줄일 수 있고, 결과적으로 시스템의 성능이 향상될 수 있다.
도 6 내지 도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 1 및 도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)의 동작 방법은, 타겟 메모리 블록에 포함되는 워드라인에 체크 전압을 인가하는 단계(S100), 타겟 메모리 블록으로부터 체크 데이터를 획득하는 단계(S200), 체크 데이터에 근거하여 타겟 메모리 블록에 대한 상태 정보를 판단하는 단계(S300), 상태 정보에 기초하여 사전 프로그램 동작 시 인가되는 프로그램 시작 전압을 결정하는 단계(S400) 및 결정된 프로그램 시작 전압을 인가하여 사전 프로그램 동작을 수행하는 단계(S500)를 포함할 수 있다. 실시 예에 따라, 타겟 메모리 블록에 대한 소거 동작을 수행하는 단계(S600)를 더 포함할 수 있다.
실시 예에 따라, 타겟 메모리 블록에 포함되는 워드라인에 체크 전압을 인가하는 단계(S100)는, 서로 다른 레벨을 갖는 복수의 체크 전압들을 타겟 메모리 블록에 포함되는 워드라인에 인가하는 단계를 포함할 수 있고, 체크 데이터에 근거하여 타겟 메모리 블록에 대한 상태 정보를 판단하는 단계(S300)는, 복수의 체크 전압들을 인가하여 획득한 복수의 체크 데이터에 근거하여 상태 정보를 판단하는 단계를 포함할 수 있다. 실시 예에 따라, 타겟 메모리 블록에 포함되는 복수의 워드라인들 중 체크 전압이 인가될 워드라인을 선택하는 단계를 더 포함할 수 있고, 이 때 타겟 메모리 블록에 포함되는 워드라인에 체크 전압을 인가하는 단계(S100)는, 선택된 워드라인에 체크 전압을 인가하는 단계를 포함할 수 있다.
도 1, 도 6 및 도 7을 참조하면, 체크 데이터에 근거하여 타겟 메모리 블록에 대한 상태 정보를 판단하는 단계(S300)는, 체크 데이터에 포함되는 페일 비트 수에 기초하여 상태 정보를 판단하는 단계(S310)를 포함할 수 있다. 이 경우 본 발명의 실시 예에 따른 메모리 시스템(10)의 동작 방법은, 페일 비트 수가 기설정된 기준 개수 이하인 때, 사전 프로그램 동작을 수행하도록 결정하는 단계(S320)를 더 포함할 수 있다.
도 1, 도 6 내지 도 8을 참조하면, 상태 정보에 기초하여 사전 프로그램 동작 시 인가되는 프로그램 시작 전압을 결정하는 단계(S400)는, 프로그램 시작 전압 테이블을 참조하여 페일 비트 수에 대응하는 프로그램 시작 전압을 결정하는 단계(S410)을 포함할 수 있다.
도 9는 본 발명의 실시 예에 따른 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 1 및 도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 컨트롤러(100)를 포함할 수 있다. 컨트롤러(100)는 컨트롤 유닛(110), 랜덤 액세스 메모리(120), 호스트 인터페이스 유닛(130) 및 메모리 컨트롤 유닛(140)을 포함할 수 있다.
컨트롤 유닛(110)은 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 컨트롤 유닛(110)은 호스트 장치로부터 전송된 리퀘스트를 처리할 수 있다. 컨트롤 유닛(110)은, 리퀘스트를 처리하기 위해서, 랜덤 액세스 메모리(120)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어(FW)를 구동하고, 내부의 기능 블록들 및 비휘발성 메모리 장치(200)를 제어할 수 있다.
랜덤 액세스 메모리(120)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(120)는 컨트롤 유닛(110)에 의해서 구동되는 펌웨어(FW)를 저장할 수 있다. 또한, 랜덤 액세스 메모리(120)는 펌웨어(FW)의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(120)는 컨트롤 유닛(110)의 동작 메모리(working memory)로서 동작할 수 있다. 실시 예에 따라, 랜덤 액세스 메모리(120)는 상태 정보에 매칭되는 패스 전압 레벨이 저장되는 패스 전압 레벨 테이블 또는 상태 정보에 따른 카피 블록 선택 기준이 저장되는 카피 블록 선택 기준 테이블이 저장될 수 있다.
호스트 인터페이스 유닛(130)은 호스트 장치(미도시)와 메모리 시스템(10)을 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스 유닛(130)은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 전송 프로토콜들 중 어느 하나, 즉, 호스트 인터페이스를 이용해서 호스트 장치와 통신할 수 있다. 예시적으로, 도시된 바와 같이 호스트 장치로부터 호스트 요청(RQ)을 수신하거나, 데이터(DATA)를 송수신할 수 있다.
메모리 컨트롤 유닛(140)은 컨트롤 유닛(110)의 제어에 따라서 저장매체를 제어할 수 있다. 메모리 컨트롤 유닛(140)은 메모리 인터페이스 유닛으로도 불릴 수 있다. 메모리 컨트롤 유닛(140)은 제어 신호들을 비휘발성 메모리 장치(200)로 제공할 수 있다. 제어 신호들은 비휘발성 메모리 장치(200)를 제어하기 위한 커맨드, 어드레스, 제어 신호 등을 포함할 수 있다. 메모리 컨트롤 유닛(140)은 데이터를 비휘발성 메모리 장치(200)로 제공하거나, 비휘발성 메모리 장치(200)로부터 데이터를 제공 받을 수 있다. 예시적으로, 도시된 바와 같이 호스트 요청(RQ)에 응답하여 비휘발성 메모리 장치(200)에 커맨드(CMD) 및 데이터(DATA)를 인가하거나, 비휘발성 메모리 장치(200)로부터 데이터(DATA)를 수신할 수 있다.
도 10은 본 발명의 실시 예에 따른 SSD를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 SSD(1200) 를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 내부에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 10에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 내부에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 10에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(10), 도 10의 SSD(1200), 도 11의 메모리 시스템(2200), 도 12의 메모리 시스템(3200)로 구성될 수 있다.
본 발명의 일 실시 예에 따른 장치 및 방법과 관련하여서는 전술한 시스템에 대한 내용이 적용될 수 있다. 따라서, 장치 및 방법과 관련하여, 전술한 시스템에 대한 내용과 동일한 내용에 대하여는 설명을 생략하였다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
10 : 메모리 시스템
100 : 컨트롤러
200 : 비휘발성 메모리 장치
210 : 메모리 셀 어레이
220 : 주변 회로부

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    체크 데이터를 획득하기 위한 체크 전압을 타겟 메모리 블록에 인가하고, 상기 타겟 메모리 블록에 대한 사전 프로그램 동작 시에 프로그램 전압들을 상기 타겟 메모리 블록에 인가하는 주변 회로부; 및
    상기 주변 회로부를 제어하도록 구성되고, 상기 사전 프로그램 동작 시에, 상기 체크 데이터에 근거하여 상기 타겟 메모리 블록에 대한 상태 정보를 판단하고, 상기 상태 정보에 기초하여 상기 사전 프로그램 동작에 적용되는 프로그램 시작 전압을 가변적으로 적용하는 컨트롤러를 포함하고,
    상기 컨트롤러는, 상기 체크 데이터에 포함되는 페일 비트(fail bit) 수에 기초하여 상기 상태 정보를 판단하여, 상기 페일 비트 수가 증가하면 상기 프로그램 시작 전압을 감소하여 적용하도록 상기 주변 회로부를 제어하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서
    상기 컨트롤러는, 프로그램 전압이 점진적으로 높아지는 다수의 프로그램 루프들(program loops)이 수행되는 ISPP(incremental step pulse program) 방식으로 상기 사전 프로그램 동작이 수행되도록 상기 주변 회로부를 제어하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤러는, 서로 다른 레벨을 갖는 복수의 체크 전압들을 상기 타겟 메모리 블록에 인가하도록 상기 주변 회로부를 제어하고, 상기 복수의 체크 전압들을 인가하여 획득한 복수의 체크 데이터에 근거하여 상기 상태 정보를 판단하는 메모리 시스템.
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 주변 회로부는, 상기 타겟 메모리 블록에 포함되는 복수의 워드라인들 중 선택된 워드라인에 상기 체크 전압을 인가하고,
    상기 컨트롤러는, 상기 선택된 워드라인에서 획득한 상기 체크 데이터에 근거하여 상기 상태 정보를 판단하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤러는, 상기 사전 프로그램 동작이 수행된 후에, 상기 타겟 메모리 블록에 대한 소거(erase) 동작을 수행하도록 상기 주변 회로부를 제어하는 메모리 시스템.
  8. 타겟 메모리 블록에 대한 사전 프로그램 동작을 수행하는 메모리 시스템의 동작 방법으로서,
    상기 타겟 메모리 블록에 포함되는 워드라인에 체크 전압을 인가하는 단계;
    상기 타겟 메모리 블록으로부터 체크 데이터를 획득하는 단계;
    상기 체크 데이터에 포함되는 페일 비트 수에 기초하여 상기 타겟 메모리 블록에 대한 상태 정보를 판단하는 단계;
    상기 상태 정보에 기초하여, 상기 사전 프로그램 동작 시 인가되는 프로그램 시작 전압을 결정하되, 상기 페일 비트 수가 증가하면 상기 프로그램 시작 전압이 감소하도록 결정하는 단계; 및
    상기 결정된 프로그램 시작 전압을 인가하여 상기 사전 프로그램 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 체크 전압을 인가하는 단계는, 서로 다른 레벨을 갖는 복수의 체크 전압들을 상기 타겟 메모리 블록에 포함되는 워드라인에 인가하는 단계를 포함하고,
    상기 상태 정보를 판단하는 단계는, 상기 복수의 체크 전압들을 인가하여 획득한 복수의 체크 데이터에 근거하여 상기 상태 정보를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 페일 비트 수가 기설정된 기준 개수 이하인 때, 상기 사전 프로그램 동작을 수행하도록 결정하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 타겟 메모리 블록에 포함되는 복수의 워드라인들 중 상기 체크 전압이 인가될 워드라인을 선택하는 단계를 더 포함하고,
    상기 체크 전압을 인가하는 단계는, 상기 선택된 워드라인에 상기 체크 전압을 인가하는 단계를 포함하는 메모리 시스템의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 타겟 메모리 블록에 대한 소거 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  14. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    동작 신호에 응답하여 상기 메모리 셀 어레이에 인가되는 전압들을 생성하도록 구성된 전압 생성 회로; 및
    상기 메모리 블록들 중 선택된 타겟 메모리 블록으로 체크 전압을 인가하여 체크 데이터를 획득하고, 상기 타겟 메모리 블록에 대한 사전 프로그램 동작 시에 프로그램 전압들을 상기 타겟 메모리 블록에 인가하도록 상기 전압 생성 회로를 제어하는 제어 로직을 포함하되,
    상기 제어 로직은, 상기 사전 프로그램 동작 시에 상기 체크 데이터에 포함되는 페일 비트 수에 근거하여 상태 정보를 판단하고, 상기 상태 정보에 기초하여 상기 사전 프로그램 동작 시에 상기 타겟 메모리 블록에 인가되는 프로그램 시작 전압을 가변적으로 적용하도록 상기 전압 생성 회로를 제어하되, 상기 페일 비트 수가 증가하면 상기 프로그램 시작 전압을 감소하여 생성하도록 상기 전압 생성 회로를 제어하는 비휘발성 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    로우 어드레스에 응답하여 상기 전압 생성 회로에서 생성된 상기 체크 전압 및 상기 프로그램 전압들을 상기 타겟 메모리 블록에 포함되는 워드라인들에 전달하도록 구성된 로우 디코더;
    컬럼 어드레스에 응답하여 상기 메모리 셀 어레이에 연결된 비트 라인을 통해 데이터를 주고 받도록 구성된 컬럼 디코더; 및
    외부로부터 커맨드 및 데이터를 송수신하도록 구성된 입출력 회로를 더 포함하는 비휘발성 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제어 로직은, 서로 다른 레벨을 갖는 복수의 체크 전압들을 생성하도록 상기 전압 생성 회로를 제어하고, 상기 복수의 체크 전압들을 상기 타겟 메모리 블록에 인가하여 획득한 복수의 체크 데이터에 근거하여 상기 상태 정보를 판단하는 비휘발성 메모리 장치.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제어 로직은, 상기 페일 비트 수가 기설정된 기준 개수 이하인 때, 상기 사전 프로그램 동작이 수행되도록 제어하는 비휘발성 메모리 장치.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제어 로직은,
    상기 타겟 메모리 블록에 포함되는 복수의 워드라인들 중 선택된 워드라인에 상기 체크 전압을 인가하고, 상기 선택된 워드라인에서 획득한 상기 체크 데이터에 근거하여 상기 상태 정보를 판단하는 비휘발성 메모리 장치.
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