KR20180025357A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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박종원
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Abstract

본 발명은 불휘발성 메모리 장치를 저장 매체로서 사용하는 데이터 저장 장치에 관한 것이다. 상기 데이터 저장 장치는, 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 제1 페이지의 메모리 셀들에 대한 프로그램 동작을 제어하고, 상기 프로그램 동작이 페일된 경우 프로그램 페일을 처리하는 컨트롤 유닛을 포함하되, 상기 컨트롤 유닛은, 소거 상태와 상기 소거 상태에 가장 인접한 문턱 전압을 갖는 프로그램 상태를 판별하기 위한 읽기 전압을 조절하고, 조절된 읽기 전압을 상기 제1 페이지의 메모리 셀들에 인가하여 데이터를 독출하고, 그리고 상기 조절된 읽기 전압을 인가하여 독출된 데이터의 플립 비트의 수와 기준 값을 비교한 결과에 따라서 상기 제1 페이지의 메모리 셀들에 저장된 데이터에 대한 에러 핸들링 동작을 수행한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 불휘발성 메모리 장치를 저장 매체로서 사용하는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점이 있는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 프로그램 페일이 발생된 데이터의 신뢰성을 향상시킬 수 있는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 제1 페이지의 메모리 셀들에 대한 프로그램 동작을 제어하고, 상기 프로그램 동작이 페일된 경우 프로그램 페일을 처리하는 컨트롤 유닛을 포함하되, 상기 컨트롤 유닛은, 소거 상태와 상기 소거 상태에 가장 인접한 문턱 전압을 갖는 프로그램 상태를 판별하기 위한 읽기 전압을 조절하고, 조절된 읽기 전압을 상기 제1 페이지의 메모리 셀들에 인가하여 데이터를 독출하고, 그리고 상기 조절된 읽기 전압을 인가하여 독출된 데이터의 플립 비트의 수와 기준 값을 비교한 결과에 따라서 상기 제1 페이지의 메모리 셀들에 저장된 데이터에 대한 에러 핸들링 동작을 수행한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법은, 상기 불휘발성 메모리 장치의 제1 페이지의 메모리 셀들에 대한 프로그램 동작이 페일된 경우, 소거 상태와 상기 소거 상태에 가장 인접한 문턱 전압을 갖는 프로그램 상태를 판별하기 위한 읽기 전압을 조절하고, 조절된 읽기 전압을 상기 제1 페이지의 메모리 셀들에 인가하여 데이터를 독출하고, 그리고 상기 조절된 읽기 전압을 인가하여 독출된 데이터의 플립 비트의 수와 기준 값을 비교한 결과에 따라서 상기 제1 페이지의 메모리 셀들에 저장된 데이터에 대한 에러 핸들링 동작을 수행한다.
본 발명의 실시 예에 따르면, 프로그램 페일이 발생되더라도 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 2는 도 1의 동작 메모리에서 구동되는 펌웨어 또는 소프트웨어를 예시적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 메모리 블럭을 예시적으로 보여주는 회로도이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 메모리 셀문턱 전압 분포를 예시적으로 보여주는 도면들이다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 페일을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 프로그램 페일 관리 동작을 설명하기 위한 순서도이다.
도 8 도 7의 읽기 전압 조절 단계(S120 단계)를 설명하기 위한 도면이다.
도 9는 도 7의 조절된 읽기 전압을 이용한 독출 단계(S130 단계)를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 도 10에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(4000)을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치의 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다. 데이터 저장 장치(100)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(100)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(100)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(100)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(100)는 컨트롤러(200)를 포함할 수 있다. 컨트롤러(200)는 컨트롤 유닛(210), 랜덤 액세스 메모리(230), 에러 정정 코드(ECC) 유닛(250)을 포함할 수 있다.
컨트롤 유닛(210)은 컨트롤러(200)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(210)은 호스트 장치로부터 입력된 신호 또는 요청을 분석하고 처리할 수 있다. 이를 위해서, 컨트롤 유닛(210)은 랜덤 액세스 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어 또는 소프트웨어를 구동하고, 내부의 기능 블럭들의 동작을 제어할 수 있다. 컨트롤 유닛(210)은 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU) 등으로 구성될 수 있다.
랜덤 액세스 메모리(230)는 컨트롤 유닛(210)에 의해서 구동되는 펌웨어 또는 소프트웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(230)는 펌웨어 또는 소프트웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 컨트롤 유닛(210)의 동작 메모리(working memory)로서 동작할 수 있다.
랜덤 액세스 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(300)로 또는 불휘발성 메모리 장치(300)로부터 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 데이터 버퍼 메모리 또는 데이터 캐시(cache) 메모리로서 동작할 수 있다.
에러 정정 코드(ECC) 유닛(250)은 불휘발성 메모리 장치(300)로부터 독출된 데이터에 에러가 포함되었는지를 검출하기 위한 에러 검출 동작 및 데이터에 포함된 에러를 제거하기 위한 에러 정정 동작을 수행할 수 있다. 이를 위해서, 에러 정정 코드(ECC) 유닛(250)은 불휘발성 메모리 장치(300)에 저장될 데이터에 대해서 에러 정정 코드를 생성할 수 있다. 에러 정정 코드(ECC) 유닛(250)은 에러 정정 코드에 근거하여 불휘발성 메모리 장치(300)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 에러 정정 능력을 벗어나지 않는 에러가 검출된 경우, 에러 정정 코드(ECC) 유닛(250)은 검출된 에러를 정정할 수 있다. 에러 정정 능력을 벗어난 에러가 검출된 경우, 에러 정정 코드(ECC) 유닛(250)은 검출된 에러를 정정할 수 없다. 검출된 에러가 정정되지 못한 경우, 불휘발성 메모리 장치(300)에 대한 읽기 페일이 발생될 수 있다.
데이터 저장 장치(100)는 불휘발성 메모리 장치(300)를 포함할 수 있다. 불휘발성 메모리 장치(300)는 데이터 저장 장치(100)의 저장 매체로서 사용될 수 있다. 불휘발성 메모리 장치(300)는 낸드(NAND) 플래시 메모리 장치로 구성될 수 있다. 또는 불휘발성 메모리 장치(300)는, 메모리 셀 영역(310)을 구성하는 메모리 셀에 따라서, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다
메모리 셀 영역(310)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 영역(310)에 포함된 메모리 셀들은 동작의 관점에서 또는 물리적(또는 구조적) 관점에서 계층적인 메모리 셀 집합 또는 메모리 셀 단위로 구성될 수 있다. 예를 들면, 동일한 워드 라인에 연결되며, 동시에 읽혀지고 프로그램되는(또는 쓰여지는) 메모리 셀들은 페이지(PG)로 구성될 수 있다. 또한, 동시에 소거되는 메모리 셀들은 메모리 블럭(BLK)으로 구성될 수 있다. 메모리 셀 영역(310)을 구성하는 메모리 블럭의 수 및 메모리 블럭당 포함되는 페이지들의 수는 다양하게 변경될 수 있다.
도 2는 도 1의 동작 메모리에서 구동되는 펌웨어 또는 소프트웨어를 예시적으로 설명하기 위한 도면이다.
앞서 설명한 바와 같이, 컨트롤 유닛(도 1의 210)은 메모리 블럭 단위로 소거 동작을 제어하고, 페이지 단위로 읽기 또는 프로그램 동작을 제어할 수 있다. 불휘발성 메모리 장치(300)는 덮어쓰기(overwrite)가 불가능하기 때문에, 컨트롤 유닛(210)은 데이터가 저장된 메모리 셀에 새로운 데이터를 저장하기 위해서 소거 동작을 선행할 수 있다.
컨트롤 유닛(210)은 이러한 불휘발성 메모리 장치(300) 고유의 동작을 제어하고, 호스트 장치에 장치 호환성을 제공하기 위해서 플래시 변환 계층(flash translation lyaer)(FTL)이라 불리는 펌웨어 또는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 데이터 저장 장치(100)는 호스트 장치에 하드 디스크와 같은 일반적인 데이터 저장 장치로 인식될 수 있다.
랜덤 액세스 메모리(230)에 로딩된 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들과, 모듈의 구동에 필요한 메타 데이터로 구성될 수 있다. 도 2를 참조하여 예를 들면, 플래시 변환 계층(FTL)은 어드레스 맵핑 테이블(MAP), 웨어-레벨링 모듈(WL), 가비지 컬렉션 모듈(GC), 배드 블럭 관리 모듈(BB) 및 프로그램 페일 관리 모듈(PF)을 포함할 수 있다.
호스트 장치가 데이터 저장 장치(100)를 액세스하는 경우(예를 들면, 읽기 또는 쓰기 동작을 요청하는 경우), 호스트 장치는 논리 어드레스(logical address)를 데이터 저장 장치(100)로 제공할 수 있다. 플래시 변환 계층(FTL)은 제공된 논리 어드레스를 불휘발성 메모리 장치(300)의 물리 어드레스(physical address)로 변환하고, 변환된 물리 어드레스를 참조하여 요청된 동작을 수행할 수 있다. 이러한 어드레스 변환 동작을 위해서 어드레스 변환 데이터, 즉, 어드레스 맵핑 테이블(MAP)은 플래시 변환 계층(FTL)에 포함될 수 있다.
웨어-레벨링 모듈(WL)은 불휘발성 메모리 장치(300)의 페이지들 또는 메모리 블럭들에 대한 마모도(wear-level)를 관리할 수 있다. 프로그램 그리고 소거 동작에 의해서 불휘발성 메모리 장치(300)의 메모리 셀들은 노화(aging)될 수 있다. 노화된 메모리 셀, 즉, 마모된 메모리 셀은 결함을 야기할 수 있다. 웨어-레벨링 모듈(WL)은 특정 메모리 블럭이 다른 메모리 블럭들보다 빨리 마모되는 것을 방지하기 위해서 메모리 블럭들 각각의 프로그램-소거 횟수(program-erase count)가 평준화되도록 관리할 수 있다.
가비지 컬렉션 모듈(GC)은 조각난 데이터들이 저장된 메모리 블럭들을 관리할 수 있다. 앞서 설명된 바와 같이, 불휘발성 메모리 장치(300)는 덮어쓰기가 불가능하고, 프로그램 단위보다 소거 단위가 더 클 수 있다. 그러한 이유로, 불휘발성 메모리 장치(300)는 저장 공간이 일정한 한계에 다다르면 물리적으로 서로 상이한 위치에 분산되어 있는 유효 데이터를 한 곳으로 모으는 작업을 필요로 할 수 있다. 가비지 컬렉션 모듈(GC)은 복수의 쓰기 동작들과 복수의 소거 동작들을 수행하여 조각난 유효 데이터를 수집 영역으로 모으는 작업을 수행할 수 있다.
배드 블럭 관리 모듈(BB)은 불휘발성 메모리 장치(300)의 메모리 블럭들 중에서 결함이 발생된 메모리 블럭을 관리할 수 있다. 앞서 설명된 바와 같이, 마모된 메모리 셀은 결함이 발생될 수 있다. 결함이 발생된 메모리 셀에 저장된 데이터는 정상적으로 읽혀질 수 없다. 또한, 결함이 발생된 메모리 셀에는 데이터가 정상적으로 저장되지 않을 수 있다. 배드 블럭 관리 모듈(BB)은 결함이 발생된 메모리 셀을 포함하는 메모리 블럭이 사용되지 않도록 관리할 수 있다.
프로그램 페일 관리 모듈(PF)은 불휘발성 메모리 장치(300)의 프로그램 동작이 페일된 경우, 프로그램 페일을 처리할 수 있다. 예를 들면, 프로그램 페일 관리 모듈(PF)은 읽기 전압을 변경하여 프로그램 페일이 발생된 페이지의 데이터를 독출하고, 독출된 데이터와 판단 기준(criteria)을 비교한 결과에 따라서 프로그램 페일이 발생된 페이지의 데이터에 대한 에러 핸들링 동작을 수행할 수 있다. 프로그램 페일 관리 모듈(PF)의 동작은 이하에서 상세히 설명될 것이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 메모리 블럭을 예시적으로 보여주는 회로도이다. 메모리 블럭(BLK)은 복수의 비트 라인들(BL1~BLn)에 연결된 복수의 셀 스트링들(ST1~STn)을 포함할 수 있다. 셀 스트링들(ST1~STn)은 동일한 회로 구성을 가지며, 설명의 편의를 위해서 하나의 셀 스트링(ST1)이 대표적으로 설명될 것이다.
셀 스트링(ST1)은 비트 라인(BL1)과 공통 소스 라인(common source line)(CSL) 사이에 연결되어 있는 복수의 메모리 셀들(MC11~MC1m) 및 선택 트랜지스터들(DST 및 SST)을 포함할 수 있다. 보다 구체적으로, 셀 스트링(ST1)은 드레인 선택 라인(drain select line)(DSL)에 연결되는 드레인 선택 트랜지스터(drain select transistor)(DST), 복수의 워드 라인들(WL1~WLm)에 각각 연결되는 복수의 메모리 셀 들(MC11~MC1m) 및 소스 선택 라인(source select line)(SSL)에 연결되는 소스 선택 트랜지스터(source select transistor)(SST)를 포함할 수 있다.
동일한 워드 라인(WLm)에 연결되며, 동시에 읽혀지고 프로그램되는(또는 쓰여지는) 메모리 셀들(MC1m~MCnm)은 페이지로 구성될 수 있다. 도 4에 도시된 바와 같이, 메모리 셀들(MC1m~MCnm)이 싱글 레벨 셀인 경우, 메모리 셀들(MC1m~MCnm)은 하나의 페이지(PGm)로 구성될 수 있다. 도 5에 도시된 바와 같이, 메모리 셀들(MC1m~MCnm)이 2-비트 멀티 레벨 셀인 경우, 메모리 셀들(MC1m~MCnm)은 2개의 논리 페이지들(LPGm 및 MPGm)로 구성될 수 있다. 이하에서, 설명의 편의를 위해서, 페이지(PG)로 구성되는 메모리 셀들을 "페이지"라고 칭할 것이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 메모리 셀문턱 전압 분포를 예시적으로 보여주는 도면들이다.
도 4에 도시된 바와 같이, 메모리 셀당 단일 데이터 비트를 저장할 수 있는 싱글 레벨 셀은 소거 상태(E)의 문턱 전압을 갖도록 소거되고, 프로그램 상태(P)의 문턱 전압을 갖도록 프로그램될 수 있다. 읽기 동작 시, 소거 상태(E)와 프로그램 상태(P) 사이의 전압 레벨을 갖는 읽기 전압(Vrd_P)이 메모리 셀에 인가될 수 있다. 읽기 전압(Vrd_P)이 인가되면, 소거 상태(E)의 문턱 전압을 갖는 데이터 셀은 데이터 "1"을 저장하는 온 셀로 판별되고, 프로그램 상태(P)의 문턱 전압을 갖는 데이터 셀은 데이터 "0"을 저장하는 오프 셀로 판별될 수 있다.
도 5에 도시된 바와 같이, 메모리 셀당 2-비트의 데이터 비트를 저장할 수 있는 멀티 레벨 셀은 소거 상태(E)의 문턱 전압을 갖도록 소거되고, 복수의 프로그램 상태들(P1, P2 및 P3) 중 어느 하나의 문턱 전압을 갖도록 프로그램될 수 있다. 읽기 동작 시, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 전압 레벨을 갖는 제1 읽기 전압(Vrd_P1), 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 전압 레벨을 갖는 제2 읽기 전압(Vrd_P2) 및 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이의 전압 레벨을 갖는 제3 읽기 전압(Vrd_P3) 중 어느 하나가 메모리 셀에 인가될 수 있다.
제2 읽기 전압(Vrd_P2)이 인가되면, 소거 상태(E)와 제1 프로그램 상태(P1)의 문턱 전압을 갖는 메모리 셀은 LSB 데이터 "1"을 저장하는 온 셀로 판별되고, 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)의 문턱 전압을 갖는 메모리 셀은 LSB 데이터 "0"을 저장하는 오프 셀로 판별될 수 있다.
제1 읽기 전압(Vrd_P1)이 인가되면, 소거 상태(E)의 문턱 전압을 갖는 메모리 셀은 MSB 데이터 "1"을 저장하는 온 셀로 판별되고, 제1 프로그램 상태(P1)의 문턱 전압을 갖는 메모리 셀은 MSB 데이터 "0"을 저장하는 오프 셀로 판별될 수 있다.
제3 읽기 전압(Vrd_P3)이 인가되면, 제2 프로그램 상태(P2)의 문턱 전압을 갖는 메모리 셀은 MSB 데이터 "0"을 저장하는 온 셀로 판별되고, 제3 프로그램 상태(P3)의 문턱 전압을 갖는 메모리 셀은 MSB 데이터 "1"을 저장하는 오프 셀로 판별될 수 있다.
프로그램 동작 시, 프로그램이 완료되었는지를 판단하기 위해서, 프로그램 검증 전압들(Vvf_P1, Vvf_P2 및 Vvf_P3)이 메모리 셀에 인가될 수 있다.
제1 프로그램 상태(P1)로 프로그램되어야 할 메모리 셀에 프로그램 검증 전압(Vvf_P1)이 인가되면, 문턱 전압이 제1 프로그램 검증 전압(Vvf_P1)보다 낮은 메모리 셀은 온 셀, 즉, 프로그램 완료되지 않은 메모리 셀로 판별되고, 문턱 전압이 제1 프로그램 검증 전압(Vvf_P1)보다 높은 메모리 셀은 오프 셀, 즉, 프로그램 완료된 메모리 셀로 판별될 수 있다.
제2 프로그램 상태(P2)로 프로그램되어야 할 메모리 셀에 프로그램 제2 프로그램 검증 전압(Vvf_P2)이 인가되면, 문턱 전압이 제2 프로그램 검증 전압(Vvf_P2)보다 낮은 메모리 셀은 온 셀, 즉, 프로그램 완료되지 않은 메모리 셀로 판별되고, 문턱 전압이 제2 프로그램 검증 전압(Vvf_P2)보다 높은 메모리 셀은 오프 셀, 즉, 프로그램 완료된 메모리 셀로 판별될 수 있다.
제3 프로그램 상태(P3)로 프로그램되어야 할 메모리 셀에 제3 프로그램 검증 전압(Vvf_P3)이 인가되면, 문턱 전압이 제3 프로그램 검증 전압(Vvf_P3)보다 낮은 메모리 셀은 온 셀, 즉, 프로그램 완료되지 않은 메모리 셀로 판별되고, 문턱 전압이 제3 프로그램 검증 전압(Vvf_P3)보다 높은 메모리 셀은 오프 셀, 즉, 프로그램 완료된 메모리 셀로 판별될 수 있다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 페일을 설명하기 위한 도면이다. 설명의 편의를 위해서, 도 5에 도시된 2-비트 멀티 레벨 셀을 예로 들어 불휘발성 메모리 장치의 프로그램 페일이 설명될 것이다.
문턱 전압 분포를 조밀하게 만들고, 문턱 전압 분포들 간의 마진을 확보하기 위해서, 메모리 셀은 증가형 스텝 펄스 프로그램(incremental step pulse program) 방식을 이용하여 프로그램될 수 있다.
증가형 스텝 펄스 프로그램 방식에 따르면, 메모리 셀에 한 펄스의 프로그램 전압(Vpgm)이 인가되고, 그 후에 메모리 셀의 프로그램이 완료되었는지를 확인하기 위하여 프로그램 검증 전압들(Vvf_P1, Vvf_P2 및 Vvf_P3)이 인가될 수 있다. 즉, 메모리 셀에 한 펄스의 프로그램 전압(Vpgm)이 인가될 때마다 프로그램 검증 전압들(Vvf_P1, Vvf_P2 및 Vvf_P3)이 인가될 수 있다. 프로그램 전압(Vpgm)이 인가되는 동작과 프로그램 검증 전압들(Vvf_P1, Vvf_P2 및 Vvf_P3)이 인가되는 동작은 하나의 프로그램 루프(PL)로 구성될 수 있다.
프로그램 검증 동작이 수행된 후 프로그램이 완료되지 않은 메모리 셀로 판별되면, 증가분(△V)(또는 스텝 전압, 또는 스텝 펄스)만큼 증가한 프로그램 전압(Vpgm)과 프로그램 검증 전압들(Vvf_P1, Vvf_P2 및 Vvf_P3)이 다시 메모리 셀에 인가될 수 있다. 즉, 메모리 셀이 의도한 문턱 전압으로 프로그램될 때까지 프로그램 루프(PL)가 반복될 수 있다. 만약, 최대 프로그램 루프(PLmax)가 수행되었음에도 불구하고 메모리 셀이 의도한 문턱 전압으로 프로그램되지 않으면, 프로그램 동작은 "프로그램 페일"로 종료될 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 프로그램 페일 관리 동작을 설명하기 위한 순서도이다. 도 8 도 7의 읽기 전압 조절 단계(S120 단계)를 설명하기 위한 도면이다. 그리고 도 9는 도 7의 조절된 읽기 전압을 이용한 독출 단계(S130 단계)를 설명하기 위한 도면이다. 이하, 프로그램 동작이 수행된 페이지가 프로그램 페일되었을 때, 프로그램 페일 관리 모듈(도 2의 PF)에 의해서 수행되는 동작이 도 7 내지 도 9를 참조하여 예시적으로 설명될 것이다.
S110 단계에서, 프로그램 페일이 발생되었는지 판단될 수 있다. 프로그램 페일이 발생되지 않은 경우, 절차는 종료될 것이다. 프로그램 페일이 발생된 경우, 절차는 S120 단계로 진행될 것이다.
S120 단계에서, 소거 상태와 소거 상태에 가장 인접한 프로그램 상태를 판별하기 위한 읽기 전압이 조절될 수 있다. 도 8을 참조하면, 소거 상태(E)와 소거 상태에 가장 인접한 프로그램 상태(P)(멀티 레벨 셀인 경우는 제1 프로그램 상태(P1))를 판별하기 위한 읽기 전압(Vrd_P)(멀티 레벨 셀인 경우는 제1 읽기 전압(Vrd_P1))이 조절될 수 있다. 읽기 전압(Vrd_P 및 Vrd_P1)의 디폴트(default) 전압을 디폴트 읽기 전압(Vrd_def)이라 정의하자. 이러한 경우, 조절된 읽기 전압(Vrd_vary)은 디폴트 읽기 전압(Vrd_def)보다 낮은 전압 레벨을 갖도록 설정될 수 있다.
S130 단계에서, 조절된 읽기 전압을 인가하여 프로그램 동작이 수행된 메모리 셀의 데이터가 독출될 수 있다. 도 9를 참조하면, 선택된 워드 라인(SEL WL)(즉, 프로그램 페일이 발생된 페이지)의 메모리 셀들(MC1~MC5) 중에서, 프로그램을 위한 비트 라인 전압(Vbl_pgm)이 비트 라인에 인가된 메모리 셀들(MC1, MC3 및 MC4)은 프로그램 동작이 수행된 메모리 셀이며, 프로그램되지 않도록 금지(inhbit) 전압(Vbl_ihb)이 비트 라인에 인가된 메모리 셀들(MC2 및 MC5)은 프로그램 동작이 수행되지 않은 메모리 셀일 것이다. 선택된 워드 라인(SEL_WL)에 조절된 읽기 전압(Vrd_vary)이 인가되어 프로그램 전압이 인가된 메모리 셀들(MC1, MC3 및 MC4), (즉, 프로그램 금지된 메모리 셀들(MC2 및 MC5)을 제외한 메모리 셀들)의 데이터가 독출될 수 있다.
S140 단계에서, 플립(flip)된 데이터 비트의 수가 기준 값 이상인지 판단될 수 있다. 플립된 데이터 비트의 수는, 조절된 읽기 전압을 인가하여 독출된 데이터와, 프로그램 데이터(즉, 오리지널 데이터)의 비교를 통해서 판단될 수 있다. 기준 값은, 에러 정정 코드(ECC) 유닛(도 1의 250)의 에러 정정 능력, 즉, 에러 정정 가능한 비트 수의 50% 범위 내에서 가변적으로 설정될 수 있다.
플립된 데이터 비트의 수가 기준 값 미만인 경우, 절차는 종료될 수 있다. 플립된 데이터 비트의 수가 기준 값 이상인 경우, S150 단계와 S160 단계와 같이, 프로그램 페일이 발생된 페이지의 데이터에 대한 에러 핸들링 동작이 수행될 수 있다.
S150 단계에서, 프로그램 동작이 수행된 메모리 셀들로부터 독출된 데이터의 에러가 정정될 수 있다. 즉, 프로그램 페일이 발생된 페이지의 메모리 셀들로부터 독출된 데이터의 에러가 에러 정정 코드(ECC) 유닛(250)에 의해서 정정될 수 있다.
S160 단계에서, 에러 정정된 데이터가 다른 메모리 셀에 프로그램될 수 있다. 예시적으로, 프로그램 페일이 발생된 페이지와 다른 페이지에 에러가 정정된 데이터가 프로그램될 수 있다. 프로그램 페일이 발생된 페이지와 다른 페이지는, 동일 메모리 블럭 내에 있는 페이지일 수 있다. 프로그램 페일이 발생된 페이지와 다른 페이지는, 다른 메모리 블럭에 포함된 페이지일 수 있다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 불휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250), 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(1220)는 불휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 불휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 불휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
불휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 내부에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(1210)는 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(1250)는 호스트 장치(1100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 도 10에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 호스트 장치(1100)의 프로토콜에 대응하여 SSD(1200)와의 인터페이싱을 제공할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(1211)은 호스트 장치(1100)가 SSD(1200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 불휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 불휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 불휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 불휘발성 메모리 장치들(1231~123n)로 제공하거나, 불휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 데이터 저장 장치(2200)를 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 접속 터미널(2110)에는 데이터 저장 장치(2200)가 마운트(mount)될 수 있다.
데이터 저장 장치(2200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(2200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 데이터 저장 장치(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 11에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~2232)은 데이터 저장 장치(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 데이터 저장 장치(2200) 내부에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 데이터 저장 장치(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 데이터 저장 장치(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(1100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 데이터 저장 장치(2200)의 어느 한 변에 배치될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(3200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(2200)는 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(2100)에 마운트될 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 11에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치(3230)로 전송될 수 있다.
불휘발성 메모리 장치(3230)는 데이터 저장 장치(2200)의 저장 매체로 사용될 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(4000)을 예시적으로 보여주는 도면이다. 도 14를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 데이터 저장 장치(4200)를 포함할 수 있다. 데이터 저장 장치(4200)는 도 1의 데이터 저장 장치(100), 도 10의 데이터 저장 장치(1200), 도 12의 데이터 저장 장치(2200), 도 13의 데이터 저장 장치(3200)로 구성될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치의 블럭도이다. 도 15를 참조하면, 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 열 디코더(330), 데이터 읽기/쓰기 블럭(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(340)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(340)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(340)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(340)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(340)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(340)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(330)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(330)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(330)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(340)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 불휘발성 메모리 장치(300)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 불휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 저장 장치
200 : 컨트롤러
210 : 컨트롤 유닛
230 : 랜덤 액세스 메모리
250 : ECC 유닛
300 : 불휘발성 메모리 장치
310 : 메모리 셀 어레이

Claims (15)

  1. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치의 제1 페이지의 메모리 셀들에 대한 프로그램 동작을 제어하고, 상기 프로그램 동작이 페일된 경우 프로그램 페일을 처리하는 컨트롤 유닛을 포함하되,
    상기 컨트롤 유닛은, 소거 상태와 상기 소거 상태에 가장 인접한 문턱 전압을 갖는 프로그램 상태를 판별하기 위한 읽기 전압을 조절하고, 조절된 읽기 전압을 상기 제1 페이지의 메모리 셀들에 인가하여 데이터를 독출하고, 그리고 상기 조절된 읽기 전압을 인가하여 독출된 데이터의 플립 비트의 수와 기준 값을 비교한 결과에 따라서 상기 제1 페이지의 메모리 셀들에 저장된 데이터에 대한 에러 핸들링 동작을 수행하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 컨트롤 유닛은 상기 플립 비트의 수가 상기 기준 값 이상인 경우 상기 에러 핸들링 동작을 수행하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 컨트롤 유닛은 상기 조절된 읽기 전압을 인가하여 독출된 데이터와 오리지널 데이터를 비교하여 상기 플립 비트의 수를 판단하는 데이터 저장 장치.
  4. 제1항에 있어서,
    상기 불휘발성 메모리 장치로부터 독출된 데이터의 에러를 정정하는 에러 정정 코드 유닛을 더 포함하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 에러 핸들링 동작은,
    상기 에러 정정 코드 유닛을 통해서 상기 제1 페이지의 메모리 셀들로부터 독출된 데이터의 에러를 정정하고, 그리고
    에러가 정정된 데이터를 상기 제1 페이지의 메모리 셀들과는 다른 제2 페이지의 메모리 셀들에 프로그램하는 것을 포함하는 데이터 저장 장치.
  6. 제4항에 있어서,
    상기 컨트롤 유닛은 상기 기준 값을 상기 에러 정정 코드 유닛의 에러 정정 능력 내에서 가변적으로 설정하는 데이터 저장 장치.
  7. 제1항에 있어서,
    상기 컨트롤 유닛은 상기 소거 상태와 상기 소거 상태에 가장 인접한 프로그램 상태를 판별하기 위한 디폴트 읽기 전압보다 낮은 전압으로 상기 읽기 전압을 조절하는 데이터 저장 장치.
  8. 제1항에 있어서,
    상기 컨트롤 유닛은 상기 제1 페이지의 메모리 셀들 중에서 프로그램 금지된 메모리 셀들을 제외한 메모리 셀들의 데이터를 독출하는 데이터 저장 장치.
  9. 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치의 제1 페이지의 메모리 셀들에 대한 프로그램 동작이 페일된 경우, 소거 상태와 상기 소거 상태에 가장 인접한 문턱 전압을 갖는 프로그램 상태를 판별하기 위한 읽기 전압을 조절하고,
    조절된 읽기 전압을 상기 제1 페이지의 메모리 셀들에 인가하여 데이터를 독출하고, 그리고
    상기 조절된 읽기 전압을 인가하여 독출된 데이터의 플립 비트의 수와 기준 값을 비교한 결과에 따라서 상기 제1 페이지의 메모리 셀들에 저장된 데이터에 대한 에러 핸들링 동작을 수행하는 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 플립 비트의 수가 상기 기준 값 이상인 경우 상기 에러 핸들링 동작을 수행하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 플립 비트의 수는 상기 조절된 읽기 전압을 인가하여 독출된 데이터와 오리지널 데이터를 비교하여 판단되는 데이터 저장 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 에러 핸들링 동작은,
    에러 정정 코드 유닛을 통해서 상기 제1 페이지의 메모리 셀들로부터 독출된 데이터의 에러를 정정하고, 그리고
    에러가 정정된 데이터를 상기 제1 페이지의 메모리 셀들과는 다른 제2 페이지의 메모리 셀들에 프로그램하는 것을 포함하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 기준 값은 상기 에러 정정 코드 유닛의 에러 정정 능력 내에서 가변적으로 설정되는 데이터 저장 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 조절된 읽기 전압은 상기 소거 상태와 상기 소거 상태에 가장 인접한 프로그램 상태를 판별하기 위한 디폴트 읽기 전압보다 낮은 전압 레벨로 조절되는 데이터 저장 장치의 동작 방법.
  15. 제9항에 있어서,
    상기 조절된 읽기 전압을 인가하여 상기 제1 페이지의 메모리 셀들 중에서 프로그램 금지된 메모리 셀들을 제외한 메모리 셀들의 데이터를 독출하는 데이터 저장 장치의 동작 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190110732A (ko) * 2018-03-21 2019-10-01 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치
US11127475B2 (en) 2018-08-13 2021-09-21 SK Hynix Inc. Memory device controlling operating voltage of select transistor and method of operating the same

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10514980B2 (en) * 2018-03-22 2019-12-24 Winbond Electronics Corp. Encoding method and memory storage apparatus using the same
KR102532563B1 (ko) * 2018-03-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작방법
US10719241B2 (en) 2018-05-25 2020-07-21 Micron Technology, Inc. Power management integrated circuit with embedded address resolution protocol circuitry
CN110908825B (zh) * 2018-09-17 2024-03-01 兆易创新科技集团股份有限公司 一种数据读取方法、装置、存储设备及存储介质
KR102491134B1 (ko) * 2018-09-21 2023-01-25 에스케이하이닉스 주식회사 메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치
KR102640951B1 (ko) * 2018-11-22 2024-02-26 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR102634809B1 (ko) * 2018-11-23 2024-02-08 에스케이하이닉스 주식회사 전자 장치 및 그것의 동작 방법
CN111383703B (zh) * 2018-12-30 2022-07-01 北京兆易创新科技股份有限公司 非易失性存储器及其操作方法
KR20200085519A (ko) * 2019-01-07 2020-07-15 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20200127516A (ko) * 2019-05-02 2020-11-11 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이의 동작 방법
KR102601152B1 (ko) * 2019-05-10 2023-11-13 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20210076729A (ko) * 2019-12-16 2021-06-24 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법
CN113010101A (zh) * 2019-12-20 2021-06-22 美光科技公司 使用编程时间接近度管理存储器装置中数据单元的读取电压电平
CN111813336B (zh) * 2020-06-05 2022-08-09 浙江大华存储科技有限公司 一种固态硬盘的数据存储方法及装置
KR20210155228A (ko) * 2020-06-15 2021-12-22 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220048857A (ko) * 2020-10-13 2022-04-20 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220157806A (ko) * 2021-05-21 2022-11-29 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN117806569B (zh) * 2024-02-29 2024-05-07 合肥康芯威存储技术有限公司 一种存储设备以及数据处理方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69716233T2 (de) * 1996-08-16 2003-02-20 Tokyo Electron Device Ltd., Yokohama Halbleiterspeicheranordnung mit fehlerdetektion und -korrektur
US6134148A (en) * 1997-09-30 2000-10-17 Hitachi, Ltd. Semiconductor integrated circuit and data processing system
JP4896605B2 (ja) * 2006-07-04 2012-03-14 株式会社東芝 不揮発性半導体記憶システム
US7853841B2 (en) * 2007-10-29 2010-12-14 Micron Technology, Inc. Memory cell programming
TW201101307A (en) * 2009-06-29 2011-01-01 A Data Technology Co Ltd A storage device and data processing method thereof
KR101617641B1 (ko) * 2009-08-27 2016-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법
KR101596827B1 (ko) * 2009-10-14 2016-02-23 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8248850B2 (en) * 2010-01-28 2012-08-21 Sandisk Technologies Inc. Data recovery for non-volatile memory based on count of data state-specific fails
KR101618311B1 (ko) * 2010-02-08 2016-05-04 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
KR101756111B1 (ko) * 2011-04-15 2017-07-10 삼성전자 주식회사 메모리 컨트롤러 구동방법, 메모리 컨트롤러, 메모리 장치 및 메모리 시스템
KR20130110970A (ko) * 2012-03-30 2013-10-10 에스케이하이닉스 주식회사 리드 전압 생성회로, 이를 포함하는 메모리 및 메모리 시스템
KR20140029582A (ko) * 2012-08-28 2014-03-11 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102081584B1 (ko) * 2012-11-02 2020-02-26 삼성전자 주식회사 메모리 장치 구동 방법 및 메모리 시스템
KR102085127B1 (ko) * 2013-11-13 2020-04-14 삼성전자주식회사 메모리 컨트롤러의 구동 방법 및 메모리 컨트롤러에 의해서 제어되는 비휘발성 메모리 장치
TWI523025B (zh) * 2013-12-27 2016-02-21 慧榮科技股份有限公司 資料儲存裝置及其錯誤校正方法
CN104952486B (zh) * 2014-03-25 2019-10-25 群联电子股份有限公司 数据储存方法、存储器控制电路单元以及存储器储存装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190110732A (ko) * 2018-03-21 2019-10-01 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 이를 포함하는 데이터 저장 장치
US11127475B2 (en) 2018-08-13 2021-09-21 SK Hynix Inc. Memory device controlling operating voltage of select transistor and method of operating the same

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CN107799149A (zh) 2018-03-13
CN107799149B (zh) 2021-06-22
US10249383B2 (en) 2019-04-02
US20180061510A1 (en) 2018-03-01

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