KR20190061942A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 블록 그룹들 및 복수의 맵 데이터 블록들을 포함하는 불휘발성 메모리 장치, 각 메모리 블록 그룹은 호스트 장치로부터 전송된 데이터가 저장되는 제1 페이지 그룹 및 상기 데이터에 대응하는 어드레스 매핑 정보가 저장되는 제2 페이지 그룹을 포함하고; 및 상기 복수의 메모리 블록 그룹들 중 상기 제2 페이지 그룹이 손상된 제1 메모리 블록 그룹이 발생하면, 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 복수의 맵 데이터 블록들 중 사용중인 오픈 맵 데이터 블록의 잔여 공간의 크기 이하인지 여부를 판단하고, 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 오픈 맵 데이터 블록의 잔여 공간의 크기 이하이면 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 상기 오픈 맵 데이터 블록의 잔여 공간에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 구체적으로 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 동작 성능이 개선된 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 블록 그룹들 및 복수의 맵 데이터 블록들을 포함하는 불휘발성 메모리 장치, 각 메모리 블록 그룹은 호스트 장치로부터 전송된 데이터가 저장되는 제1 페이지 그룹 및 상기 데이터에 대응하는 어드레스 매핑 정보가 저장되는 제2 페이지 그룹을 포함하고; 및 상기 복수의 메모리 블록 그룹들 중 상기 제2 페이지 그룹이 손상된 제1 메모리 블록 그룹이 발생하면, 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 복수의 맵 데이터 블록들 중 사용중인 오픈 맵 데이터 블록의 잔여 공간의 크기 이하인지 여부를 판단하고, 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 오픈 맵 데이터 블록의 잔여 공간의 크기 이하이면 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 상기 오픈 맵 데이터 블록의 잔여 공간에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 호스트 장치로부터 전송된 데이터가 저장되는 제1 페이지 그룹 및 상기 데이터에 대응하는 어드레스 매핑 정보가 저장되는 제2 페이지 그룹을 갖는 복수의 메모리 블록 그룹들 및 복수의 맵 데이터 블록들을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법은 상기 복수의 메모리 블록 그룹들 중 상기 제2 페이지 그룹이 손상된 제1 메모리 블록 그룹이 발생하면, 상기 컨트롤러가 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수와 상기 복수의 맵 데이터 블록들 중 사용중인 오픈 맵 데이터 블록의 잔여 공간의 크기를 비교하는 단계; 및 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 오픈 맵 데이터 블록의 잔여 공간의 크기 이하이면, 상기 컨트롤러가 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 상기 오픈 맵 데이터 블록의 잔여 공간에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 맵 데이터 블록 별로 일정한 개수의 P2L 엔트리들이 저장되도록 하여 가비지 컬렉션(GC)의 코스트(cost)가 지나치게 증가하는 것을 방지할 수 있으므로, 가비지 컬렉션(GC)의 성능을 향상시킬 수 있다.
또한, 하나의 맵 데이터 블록 내에 다수의 수퍼 블록들에 대한 P2L 엔트리들을 저장할 수 있으므로, 제한된 개수의 맵 데이터 블록들을 효율적으로 사용할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성 예를 도시한 블록도이다.
도 2는 불휘발성 메모리 장치의 구성을 예시적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 데이터 저장 장치에서 구동되는 소프트웨어를 예시적으로 설명하기 위한 도면이다.
도 4는 하나의 수퍼 블록에 포함된 메모리 블록들의 구성을 예시적으로 도시한 도면이다.
도 5는 불휘발성 메모리 장치의 영역 할당 및 맵 데이터 블록들을 개념적으로 도시한 도면이다.
도 6은 수퍼 블록들의 P2L 엔트리들의 개수에 따라 저장하는 예를 도시한 도면이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 도 8에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성 예를 도시한 블록도이다. 본 실시 예에서, 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
도 1을 참조하면, 데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
도 2는 불휘발성 메모리 장치의 구성을 예시적으로 도시한 도면이다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 복수의 다이들(D1~Dn)을 포함할 수 있다. 각 다이(D1~Dn)는 복수의 메모리 블록들(B1~Bm)을 포함할 수 있다. 도 2에 도시하지는 않았으나, 각 다이(D1~Dn)는 복수의 플레인(plane)들을 포함할 수 있고, 각 플레인(plane)은 복수의 메모리 블록들을 포함할 수 있다. 도 2에서는 도면의 간략화를 위하여 플레인(plane)들을 생략하였다.
도 2에 도시된 것처럼, 불휘발성 메모리 장치(100)는 복수의 수퍼 블록들, 즉, 제1 내지 제m 수퍼 블록들(SB1~SBm)을 포함할 수 있다. 제1 내지 제m 수퍼 블록들(SB1~SBm)은 각각 복수의 메모리 블록들을 포함할 수 있다. 예컨대, 제1 수퍼 블록(SB1)은 제1 내지 제n 다이들(D1~Dn)의 제1 메모리 블록(B1)들을 포함할 수 있다. 마찬가지로, 제2 수퍼 블록(SB2) 내지 제m 수퍼 블록(SBm)들은 각각 제1 내지 제n 다이들(D1~Dn)의 제1 메모리 블록(B1)들 내지 제m 메모리 블록(Bm)들을 포함할 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 랜덤 액세스 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치(도시되지 않음)와 데이터 저장 장치(100)를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss)와 같은 표준 전송 프로토콜들 중 어느 하나를 이용해서 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 전송된 요청들을 처리할 수 있다. 프로세서(220)는 요청들을 처리하기 위하여 랜덤 액세스 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블럭들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
랜덤 액세스 메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(230)는 프로세서(220)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(230)는 소프트웨어의 구동에 필요한 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
도 3은 랜덤 액세스 메모리(230)에 저장되고 프로세서(220)에 의해 구동되는 소프트웨어를 예시적으로 도시한 도면이다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트 장치에 장치 호환성을 제공하기 위해서 플래시 변환 계층(flash translation lyaer)(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트 장치는 데이터 저장 장치(10)를 하드 디스크와 같은 일반적인 데이터 저장 장치로 인식하고 사용할 수 있다. 랜덤 액세스 메모리(230)에 로딩된 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들과, 모듈의 구동에 필요한 메타 데이터로 구성될 수 있다.
도 3을 참조하면, 플래시 변환 계층(FTL)은 웨어-레벨링 모듈(WLM), 배드 블럭 관리 모듈(BBM), 가비지 컬렉션 모듈(GCM), 어드레스 맵(MAP), 인터리빙 모듈(IM), 및 정전 복구 모듈(PRM) 등을 포함할 수 있으나, 플래시 변환 계층(FTL)에 포함되는 구성이 특별히 이에 한정되는 것은 아니다.
웨어-레벨링 모듈(WLM)은 불휘발성 메모리 장치(100)의 메모리 블록들에 대한 웨어-레벨(wear-level)을 관리할 수 있다. 불휘발성 메모리 장치(100)의 메모리 셀들은 소거 동작 및 프로그램 동작의 반복에 의해 마모될(wear-out) 수 있다. 마모된 메모리 셀은 결함(예를 들면, 물리적 결함)을 야기할 수 있다. 웨어-레벨링 모듈(WLM)은 특정 메모리 블록이 다른 메모리 블록들보다 빨리 마모되는 것을 방지하기 위해서 메모리 블록들 각각의 프로그램-소거 횟수(program-erase count)가 평준화 되도록 관리할 수 있다. 즉, 웨어-레벨링 모듈(WLM)은 불휘발성 메모리 장치(100)에 포함된 모든 메모리 블록들의 마모도가 비슷한 레벨을 유지하도록 관리할 수 있다.
배드 블록 관리 모듈(BBM)은 불휘발성 메모리 장치(100)의 메모리 블록들 중에서 결함이 발생된 메모리 블록을 관리할 수 있다. 전술한 바와 같이, 마모된 메모리 셀에서는 결함(예를 들면, 물리적 결함)이 발생될 수 있다. 결함이 발생된 메모리 셀에 저장된 데이터는 정상적으로 읽혀질 수 없다. 또한, 결함이 발생된 메모리 셀에는 데이터가 정상적으로 저장되지 않을 수 있다. 배드 블록 관리 모듈(BBM)은 결함이 발생된 메모리 셀을 포함하는 메모리 블록이 사용되지 않도록 관리할 수 있다.
가비지 컬렉션 모듈(GCM)은 불휘발성 메모리 장치(100)의 메모리 블록들에 분산되어 저장된 유효 데이터(valid data)를 하나의 메모리 블록으로 모으고, 무효 데이터(invalid data)는 소거하는 동작을 수행하도록 불휘발성 메모리 장치(100)를 관리할 수 있다.
플래시 메모리 장치로 구성된 불휘발성 메모리 장치(100)는 구조적인 특징으로 인해서 데이터 덮어쓰기(overwrite)를 지원하지 않는다. 프로그램 상태인 메모리 셀에 데이터가 다시 프로그램되면, 해당 메모리 셀에 저장된 데이터의 신뢰성은 보장되지 않는다. 이에 따라, 프로그램 상태인 메모리 셀에 데이터를 프로그램하기 위해서는 소거 동작이 선행되어야 한다.
불휘발성 메모리 장치(100)에 대한 소거 동작은 메모리 블록 단위 별로 수행되므로 상당히 긴 시간을 필요로 한다. 이에 따라, 프로세서(220)는 프로그램할 어드레스에 대응하는 메모리 셀이 프로그램 상태이면, 해당 메모리 셀을 소거한 후 데이터를 프로그램하는 대신, 이미 소거 상태인 다른 메모리 셀에 데이터를 프로그램한다. 이런 경우, 원래 프로그램할 메모리 셀에 저장된 데이터는 무효 데이터(invalid data)가 되고, 다른 메모리 셀에 저장된 데이터는 유효 데이터(valid data)가 될 수 있다.
프로세서(220)의 이러한 동작으로 인해서, 불휘발성 메모리 장치(100)에는 유효 데이터와 무효 데이터가 혼재(mixed)하게 된다. 필요에 따라서, 프로세서(220)는 가비지 컬렉션 모듈(GCM)을 구동시켜 분산된 유효 데이터들을 한 곳 즉, 하나의 메모리 블록에 모으고, 무효 데이터들을 소거하는 일련의 동작을 수행할 수 있다. 이러한 일련의 동작을 가비지 컬렉션(garbage collection) 동작이라 한다.
어드레스 맵(MAP)은 어드레스 변환 동작을 위한 어드레스 맵핑 정보를 저장할 수 있다. 호스트 장치가 데이터 저장 장치(10)를 액세스하는 경우(예를 들면, 리드 동작 요청 또는 프로그램 동작 요청을 하는 경우), 호스트 장치는 논리 어드레스(logical address)를 데이터 저장 장치(10)로 제공할 수 있다. 플래시 변환 계층(FTL)은 제공된 논리 어드레스를 불휘발성 메모리 장치(100)의 실제 어드레스 즉, 물리 어드레스(physical address)로 변환하고, 변환된 물리 어드레스에 대응하는 메모리 셀들에 대한 리드 동작 또는 프로그램 동작을 수행할 수 있다.
인터리빙 모듈(IM)은 불휘발성 메모리 장치(100)에서 하나의 그룹에 포함된 복수의 메모리 블록들이 병렬적으로 동작하도록 관리할 수 있다. 도 2에 도시한 것처럼, 불휘발성 메모리 장치(100)은 제1 내지 제m 수퍼 블록들(SB1~SBm)을 포함할 수 있다. 데이터의 처리량을 증가시키기 위해서, 프로세서(220)는 인터리빙 모듈(IM)을 구동시켜 제1 내지 제m 수퍼 블록들(SB1~SBm) 각각에 포함된 복수의 메모리 블록들에 대하여 프로그램 동작 및 리드 동작을 동시에 수행할 수 있다. 즉, 프로세서(220)는 인터리빙 모듈(IM)을 구동시켜 제1 수퍼 블록(SB1) 내지 제m 수퍼 블록(SBm) 각각에 포함된 제1 메모리 블록들(B1) 내지 제m 메모리 블록들(Bm)을 각각 병렬적으로 동작시킬 수 있다.
메모리 셀에 대한 프로그램 동작 중에 데이터 저장 장치(10)에 공급되던 전원이 갑작스럽게 차단되면, 프로그램 동작은 정상적으로 완료되지 않는다. 데이터 저장 장치(10)가 예상치 못한 정전(예컨대, 서든 파워 오프(sudden power off, SPO))으로부터 복귀되었을 때, 프로세서(220)는 정전 복구(power failure recovery) 모듈(PRM)을 이용하여 정전으로 인해 에러가 발생될 가능성이 높은 메모리 셀, 페이지 또는 메모리 블럭을 관리할 수 있다.
랜덤 액세스 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 데이터 버퍼 메모리 또는 데이터 캐시(cache) 메모리로서 동작할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라서 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터를 제공 받을 수 있다. 메모리 인터페이스(240)는 하나 이상의 신호 라인들을 포함하는 채널(CH)을 통해 불휘발성 메모리 장치(100)와 연결될 수 있다.
도 4는 하나의 수퍼 블록에 포함된 메모리 블록들의 구성을 예시적으로 도시한 도면이다. 도 4에서는 도 2의 제1 수퍼 블록(SB1)을 예를 들어 도시하였으나, 나머지 수퍼 블록들의 메모리 블록들 역시 도 4에 도시된 것과 동일한 구성을 가질 수 있다.
제1 수퍼 블록(SB1)은 제1 내지 제n 다이들(D1~Dn)에 포함된 n 개의 제1 메모리 블록(B1)들을 포함할 수 있다. 제1 메모리 블록(B1)들은 각각 k 개의 페이지들(P1~Pk)을 포함할 수 있다. 여기에서, n 및 k는 각각 1 이상의 정수일 수 있다. 제1 내지 제k 페이지들(P1~Pk)은 각각 제1 내지 제k 워드라인들(도시되지 않음)에 대응할 수 있다. 제1 내지 제k 페이지들(P1~Pk)은 각각 하나의 물리적 페이지이고, 및 하나 이상의 논리적 페이지들 수 있다.
제1 내지 제k 페이지들(P1~Pk)은 제1 페이지 그룹(PG1) 및 제2 페이지 그룹(PG2)으로 구분될 수 있다. 도 4에서 제1 페이지 그룹(PG1)은 제1 내지 제k-1 페이지들(P1~Pk-1)을 포함하고, 제2 페이지 그룹(PG2)은 제k 페이지(Pk)들을 포함하는 것으로 도시하였으나, 페이지 그룹의 구성이 특별히 이에 한정되는 것은 아니다.
제1 페이지 그룹(PG1)의 제1 내지 제k-1 페이지들(P1~Pk-1)은 각각 사용자 영역(UR) 및 메타 영역(MR)을 포함할 수 있다. 사용자 영역(UR)은 호스트 장치로부터 전송된 프로그램 데이터가 저장되는 영역일 수 있다. 메타 영역(MR)은 호스트 장치로부터 전송된 프로그램 데이터에 대한 정보, 프로그램 요청에 관련된 프로그램 동작에 대한 정보, 프로그램 동작이 수행되는 메모리 블록들에 대한 정보 등이 저장되는 영역일 수 있다. 메타 영역(MR)에는 해당 페이지에 저장된 프로그램 데이터에 대한 어드레스 매핑 정보가 저장될 수 있다. 예컨대, 제1 페이지 그룹(PG1)의 제1 내지 제k-1 페이지들(P1~Pk-1) 각각의 메타 영역(MR)에는 해당 페이지에 저장되는 프로그램 데이터에 대한 P2L 엔트리(physical address to logical address entry)가 저장될 수 있다.
제1 내지 제k-1 페이지들(P1~Pk-1)의 메타 영역(MR)들에 저장된 P2L 엔트리들은 제2 페이지 그룹(PG2)의 제k 페이지(Pk)들에 저장될 수 있다. 제2 페이지 그룹(PG2)의 제k 페이지(Pk)들은 제1 수퍼 블록(SB1)의 사용자 영역(UR)들에 저장된 프로그램 데이터에 대한 어드레스 매핑 정보들(예컨대, P2L 엔트리들)이 저장되는 어드레스 영역(AR)으로 사용될 수 있다.
제1 수퍼 블록(SB1)의 제1 페이지 그룹(PG1)의 제k-1 페이지들(Pk-1)까지 프로그램 동작이 완료되면, 프로세서(220)는 제1 페이지 그룹(PG1)의 제1 내지 제k-1 페이지들(P1~Pk-1)의 메타 영역(MR)들에 저장된 모든 P2L 엔트리들을 독출하여 제2 페이지 그룹(PG2)의 제k 페이지(Pk)들에 저장할 수 있다.
프로세서(220)가 제1 페이지 그룹(PG1)으로부터 독출한 P2L 엔트리들을 제2 페이지 그룹(PG2)의 제k 페이지(Pk)들에 저장하는 도중 서든 파워 오프(sudden power off, SPO)가 발생하면, 제1 수퍼 블록(SB1)의 제k 페이지(Pk)들에 저장된 P2L 엔트리들은 손상되고 아울러, 제1 수퍼 블록(SB1)의 제k 페이지(Pk)들은 소거 동작을 수행하기 전에는 더 이상 사용할 수 없다.
또한, 프로세서(220)는 제1 수퍼 블록(SB1)의 제1 페이지 그룹(PG1)의 제1 내지 제k-1 페이지들(P1~Pk-1)에 순차적으로 프로그램 동작을 수행하는 동안 서든 파워 오프(SPO)가 발생할 때마다 무효 페이지를 검출하고, 검출된 무효 페이지를 포함하여 적어도 하나 이상의 더미 페이지를 생성한 다음, 더미 페이지 이후의 페이지부터 프로그램 동작을 이어서 수행한다. 예를 들어, 제1 수퍼 블록(SB1)의 제k-1 페이지들(Pk)에 프로그램 동작을 수행하는 도중 서든 파워 오프(SPO)가 발생하면, 제1 수퍼 블록(SB1)의 제k 페이지(Pk)들이 더미 페이지가 되면서 어드레스 영역(AR)으로 사용할 수 없게 된다.
이와 같이, 수퍼 블록들(SB1~SBm) 중에서 마지막 페이지들(예컨대, 제k 페이지(Pk)들)을 어드레스 영역(AR)으로 사용할 수 없는 수퍼 블록(SB)이 발생하면, 프로세서(220)는 해당 수퍼 블록(SB)의 제1 내지 제k-1 페이지들(P1~Pk-1)의 메타 영역(MR)들에 저장된 P2L 엔트리들을 맵 데이터 저장용으로 할당된 시스템 블록(이하, ‘맵 데이터 블록’이라 함)에 저장할 수 있다.
도 5는 불휘발성 메모리 장치의 영역 할당 및 맵 데이터 블록들을 개념적으로 도시한 도면이다. 도 5를 참조하면, 불휘발성 메모리 장치(100)의 전체 영역은 시스템 영역(100A) 및 사용자 영역(100B)으로 할당될 수 있다.
시스템 영역(100A)은 불휘발성 메모리 장치(100)를 관리하기 위한 메타 정보 및 불휘발성 메모리 장치(100)의 특성 또는 효율적인 관리를 위하여 필요한 내부 동작(예컨대, 성능 조절, 머지, 웨어 레벨링, 가비지 컬렉션 등)에 대한 정보, 맵 테이블(map table) 등을 저장할 수 있다. 도 5에 구체적으로 도시하지는 않았으나, 시스템 영역(100A)에는 복수의 메모리 블록들이 포함될 수 있으며, 시스템 영역(100A)의 메모리 블록들은 싱글 블록(single block) 단위로 관리될 수 있다. 여기에서, 싱글 블록은 하나의 물리적인 블록을 의미할 수 있다.
불휘발성 메모리 장치(100)의 사용자 영역(100B)은 호스트 장치로부터 프로그램 요청된 프로그램 데이터 등을 저장할 수 있다. 도 5에 구체적으로 도시하지는 않았으나, 사용자 영역(100B)에는 복수의 메모리 블록들이 포함될 수 있으며, 사용자 영역(100B)의 메모리 블록들은 도 2에 도시한 것과 같은 수퍼 블록(SB)(예컨대, 복수의 물리적인 블록들) 단위로 관리될 수 있다.
불휘발성 메모리 장치(100)의 시스템 영역(100A) 및 사용자 영역(100B)은 사전에 설정된 크기로 할당될 수 있다. 컨트롤러(200)는 호스트 장치로 불휘발성 메모리 장치(100)의 사용자 영역(100B)의 크기 정보를 전송할 수 있으며, 호스트 장치는 전송된 사용자 영역(100B)의 크기 정보에 근거하여 데이터 저장 장치(10)로 전송할 논리 어드레스의 길이(length)를 설정할 수 있으나, 특별히 이에 한정되는 것은 아니다. 논리 어드레스의 길이(length)는 논리 어드레스의 개수와 대응할 수 있다.
맵 데이터 블록은 불휘발성 메모리 장치(100)의 시스템 영역(100A)에 포함된 메모리 블록들 중에서 기 설정된 개수로 할당될 수 있다. 도 5에서는 i 개의 맵 데이터 블록(MDB1~MDBi)이 할당된 예를 도시하였다. 여기에서, i는 1 이상의 정수일 수 있다. 제1 내지 제i 맵 데이터 블록들(MDB1~MDBi)은 각각 하나 또는 그 이상의 수퍼 블록들에 대한 P2L 엔트리들을 저장할 수 있다.
제1 내지 제i 맵 데이터 블록들(MDB1~MDBi)에 저장 가능한 P2L 엔트리들의 최대 개수는 사전에 설정될 수 있다. 일반적으로, 유효 데이터(valid data)는 대응하는 P2L 엔트리가 존재하는 데이터를 의미하므로, 수퍼 블록(SB)에 대한 P2L 엔트리들에 개수는 수퍼 블록(SB)에 저장된 유효 데이터(valid data)의 개수에 대응할 수 있다. 즉, 본 실시 예에서 수퍼 블록(SB)에 대한 유효 데이터들의 개수는 수퍼 블록(SB)에 대한 P2L 엔트리들의 개수와 동일한 의미로 사용된다. 제1 내지 제i 맵 데이터 블록들(MDB1~MDBi)에 저장된 P2L 엔트리들은 연관된 하나 또는 그 이상의 수퍼 블록(SB)들에 대한 가비지 컬렉션(GC)이 수행된 후 소거 동작에 의해 삭제될 수 있다.
전술한 바와 같이, 가비지 컬렉션(GC)은 여러 개의 메모리 블록들에 분산된 유효 데이터들을 하나의 메모리 블록에 모으고, 무효 데이터들만 남은 블록들에 대한 소거 동작을 수행하는 것을 말한다. 하나의 메모리 블록에 모아야 하는 유효 데이터들의 개수가 많을수록 가비지 컬렉션(GC)의 코스트(cost)가 증가할 수 있다. 가비지 컬렉션(GC) 코스트가 증가한다는 것은 가비지 컬렉션(GC)의 수행 시간이 증가하는 것을 의미할 수 있다. 가비지 컬렉션(GC)의 수행 시간이 증가하면 데이터 저장 장치(10)의 동작 성능은 저하될 수 있다.
만일, 하나의 맵 데이터 블록에 P2L 엔트리들을 개수 제한 없이 저장한다면, 맵 데이터 블록의 활용도는 증가하는 반면, 해당 맵 데이터 블록에 저장된 P2L 엔트리들에 연관된 수퍼 블록들에 대한 가비지 컬렉션(GC)의 코스트는 증가하게 된다. 만일, 하나의 맵 데이터 블록에 하나의 수퍼 블록에 대한 P2L 엔트리들만 저장한다면, 가비지 컬렉션(GC)의 코스트는 감소하는 반면 맵 데이터 블록의 활용도는 낮아지게 된다.
이에 따라, 본 실시 예에서는 하나의 맵 데이터 블록에 저장되는 P2L 엔트리들의 최대 개수를 사전에 설정하고, 각 맵 데이터 블록 별로 설정된 P2L 엔트리들의 최대 개수를 초과하지 않도록 적어도 하나 이상의 수퍼 블록들의 P2L 엔트리들을 저장한다.
도 6은 수퍼 블록들의 P2L 엔트리들의 개수에 따라 저장하는 예를 도시한 도면이다. 설명의 편의를 위해서, 도 6에서는 제1 내지 제4 수퍼 블록들(SB1~SB4)의 어드레스 영역(AR, 도 4 참조)들이 손상된 것으로 가정한다. 또한, 제1 내지 제4 수퍼 블록들(SB1~SB4)의 메타 영역(MR)들에 저장된 P2L 엔트리들의 개수는 각각 30개, 100개, 20개, 및 50개인 것으로 가정한다. 또한, 제1 내지 제i 맵 데이터 블록들(MDB1~MDBi) 각각에 저장될 수 있는 P2L 엔트리들의 최대 개수는 100개로 설정된 것으로 가정한다. 또한, 이후부터는 사용중인 맵 데이터 블록은 ‘오픈 맵 데이터 블록’이라 하고, 사용전의 맵 데이터 블록은 ‘프리 맵 데이터 블록’이라 한다.
프로세서(220)는 제1 수퍼 블록(SB1)의 유효 데이터의 개수를 확인한다. 유효 데이터는 대응하는 어드레스 매핑 정보(예컨대, P2L 엔트리)가 존재하는 데이터를 의미하므로, 프로세서(220)는 제1 수퍼 블록(SB1)의 제1 페이지 영역(PG1, 도 4 참조)의 메타 영역(MR)들에 저장된 P2L 엔트리들의 개수에 근거하여 제1 수퍼 블록(SB1)의 유효 데이터의 개수를 판단할 수 있다.
프로세서(220)는 제1 수퍼 블록(SB1)의 메타 영역(MR)들로부터 P2L 엔트리들을 독출하고, 독출된 제1 수퍼 블록(SB1)에 대한 P2L 엔트리들을 시스템 영역(100A)의 제1 맵 데이터 블록(MDB1)에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 임의의 메모리 블록으로부터 데이터를 독출하여 다른 메모리 블록에 저장하는 기술은 당 기술 분야에서 이미 공지된 기술에 해당하므로 이에 대한 상세한 설명은 생략한다. 제1 수퍼 블록(SB1)에 대한 P2L 엔트리들이 저장됨에 따라 제1 맵 데이터 블록(MDB1)은 오픈 맵 데이터 블록이 될 수 있다.
제1 맵 데이터 블록(MDB1)에 제1 수퍼 블록(SB1)에 대한 P2L 엔트리들의 저장이 완료되면, 제1 수퍼 블록(SB1)은 클로즈드 블록(closed block)이 될 수 있다. 클로즈드 블록(closed block)은 사용이 완료된 블록 예컨대, 모든 페이지들에 대한 프로그램이 완료된 블록을 의미할 수 있다.
제1 수퍼 블록(SB1)으로부터 독출된 P2L 엔트리들의 개수는 30개이므로, 제1 맵 데이터 블록(MDB1)의 잔여 공간의 크기는 70개의 P2L 엔트리들이 저장될 수 있는 크기일 수 있다.
프로세서(220)는 제2 수퍼 블록(SB2)의 메타 영역(MR)들에 저장된 P2L 엔트리들의 개수에 근거하여 제2 수퍼 블록(SB2)의 유효 데이터의 개수를 판단한다. 프로세서(220)는 제2 수퍼 블록(SB2)의 유효 데이터의 개수와 오픈 맵 데이터 블록인 제1 맵 데이터 블록(MDB1)의 잔여 공간 크기를 비교하고, 제2 수퍼 블록(SB2)의 유효 데이터의 개수가 제1 맵 데이터 블록(MDB1)의 잔여 공간 크기보다 작은지 여부를 판단할 수 있다.
제2 수퍼 블록(SB2)의 유효 데이터의 개수(예컨대, P2L 엔트리들의 개수)는 100개이므로 제1 맵 데이터 블록(MDB1)의 잔여 공간의 크기(예컨대, 70개)보다 크다. 따라서, 프로세서(220)는 제2 수퍼 블록(SB2)에 대한 P2L 엔트리들을 프리 맵 데이터 블록들 중 선택된 제2 맵 데이터 블록(MDB2)에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 제3 수퍼 블록(SB3)의 메타 영역(MR)들에 저장된 P2L 엔트리들의 개수에 근거하여 제3 수퍼 블록(SB3)의 유효 데이터의 개수를 판단한다. 프로세서(220)는 제3 수퍼 블록(SB3)의 유효 데이터의 개수와 오픈 맵 데이터 블록인 제1 맵 데이터 블록(MDB1)의 잔여 공간 크기를 비교하고, 제3 수퍼 블록(SB3)의 유효 데이터의 개수가 제1 맵 데이터 블록(MDB1)의 잔여 공간 크기보다 작은지 여부를 판단할 수 있다. 제3 수퍼 블록(SB3)의 유효 데이터의 개수는 20개이므로 제1 맵 데이터 블록(MDB1)의 잔여 공간의 크기(예컨대, 70개)보다 작다. 따라서, 프로세서(220)는 제3 수퍼 블록(SB3)에 대한 P2L 엔트리들을 제1 맵 데이터 블록(MDB1)에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 이에 따라, 제1 맵 데이터 블록(MDB1)의 잔여 공간의 크기는 50개의 P2L 엔트리들이 저장될 수 있는 크기에 해당할 수 있다.
프로세서(220)는 제4 수퍼 블록(SB4)의 메타 영역(MR)들에 저장된 P2L 엔트리들의 개수에 근거하여 제4 수퍼 블록(SB4)의 유효 데이터의 개수를 판단한다. 프로세서(220)는 제3 수퍼 블록(SB4)의 유효 데이터의 개수와 제1 맵 데이터 블록(MDB1)의 잔여 공간 크기를 비교하고, 제4 수퍼 블록(SB4)의 유효 데이터의 개수가 제1 맵 데이터 블록(MDB1)의 잔여 공간 크기보다 작은지 여부를 판단할 수 있다. 제4 수퍼 블록(SB4)의 유효 데이터의 개수는 50개이므로 제1 맵 데이터 블록(MDB1)의 잔여 공간의 크기(예컨대, 50개)와 같다. 따라서, 프로세서(220)는 제4 수퍼 블록(SB4)에 대한 P2L 엔트리들을 제1 맵 데이터 블록(MDB1)의 잔여 공간에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
이에 따라, 제1 맵 데이터 블록(MDB1)에는 제1 수퍼 블록(SB1), 제3 수퍼 블록(SB3), 및 제4 수퍼 블록(SB4)들에 대한 P2L 엔트리들이 저장되고, 제2 맵 데이터 블록(MDB2)에는 제2 수퍼 블록(SB2)에 대한 P2L 엔트리들이 저장될 수 있다.
비록, 제1 맵 데이터 블록(MDB1)에 저장된 P2L 엔트리들에 연관된 수퍼 블록들의 개수(예컨대, 3 개)가 제2 맵 데이터 블록(MDB2)에 저장된 P2L 엔트리들에 연관된 수퍼 블록들의 개수(예컨대, 1 개)보다 많지만, 유효 데이터의 개수는 동일하므로 제1 맵 데이터 블록(MDB1)에 저장된 P2L 엔트리들에 연관된 수퍼 블록들에 대한 가비지 컬렉션(GC)의 코스트(cost)와 제2 맵 데이터 블록(MDB2)에 저장된 P2L 엔트리들에 연관된 수퍼 블록에 대한 가비지 컬렉션(GC)의 코스트(cost)는 큰 차이가 없다.
또한, 하나의 맵 데이터 블록 내에 다수의 수퍼 블록들에 대한 P2L 엔트리들을 저장할 수 있으므로, 제한된 개수의 맵 데이터 블록들을 효율적으로 사용할 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 7을 참조하여 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 6이 참조될 수 있다.
S710 단계에서, 컨트롤러(200)의 프로세서(220)는 어드레스 영역(AR, 도 4 참조)이 손상된 수퍼 블록(SB)이 발생하는지 여부를 판단할 수 있다. 어드레스 영역(AR)이 손상된 수퍼 블록(SB)은 서든 파워 오프(SPO) 등으로 인해 발생할 수 있다. 어드레스 영역(AR)이 손상된 수퍼 블록(SB)이 발생하는 경우에 대해서는 위에서 설명하였으므로 여기에서 상세한 설명은 생략한다. 어드레스 영역(AR)이 손상된 수퍼 블록(SB)이 발생하면 S720 단계로 진행될 수 있다.
S720 단계에서, 프로세서(220)는 불휘발성 메모리 장치(100, 도 5 참조)의 시스템 영역(100A, 도 5 참조) 내에 할당된 제1 내지 제i 맵 데이터 블록들(MDB1~MDBi, 도 5 참조) 중 오픈 맵 데이터 블록이 있는지 여부를 판단할 수 있다. 오픈 맵 데이터 블록은 사용 중인 블록 즉, 1개 내지 기 설정된 개수(예컨대, N개) 미만의 P2L 엔트리들이 저장된 맵 데이터 블록을 의미할 수 있다. 오픈 맵 데이터 블록이 존재하면 S730 단계로 진행될 수 있다.
S730 단계에서, 프로세서(220)는 어드레스 영역(AR)이 손상된 수퍼 블록(SB)의 유효 데이터의 개수와 오픈 맵 데이터 블록의 잔여 공간 크기를 비교할 수 있다. 수퍼 블록(SB)의 유효 데이터의 개수는 수퍼 블록(SB)의 메타 영역(MR, 도 4 참조)들에 저장된 P2L 엔트리들의 개수에 대응할 수 있다.
S740 단계에서, 프로세서(220)는 수퍼 블록(SB)의 유효 데이터의 개수가 오픈 맵 데이터 블록의 잔여 공간 크기보다 작거나 같은지 여부를 판단할 수 있다. 유효 데이터의 개수가 오픈 맵 데이터 블록의 잔여 공간 크기보다 작거나 같으면 S750 단계로 진행될 수 있다.
S750 단계에서, 프로세서(220)는 어드레스 영역(AR)이 손상된 수퍼 블록(SB)의 메타 영역(MR)들에 저장된 P2L 엔트리들을 독출하여 오픈 맵 데이터 블록의 잔여 공간에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
S720 단계에서 오픈 맵 데이터 블록이 존재하지 않거나 또는 S740 단계에서 유효 데이터의 개수가 오픈 맵 데이터 블록의 잔여 공간 크기보다 크면 S760 단계로 진행될 수 있다.
S760 단계에서, 프로세서(220)는 어드레스 영역(AR)이 손상된 수퍼 블록(SB)의 메타 영역(MR)들에 저장된 P2L 엔트리들을 독출하여 프리 맵 데이터 블록에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 본 단계에서 사용되는 프리 맵 데이터 블록은 제1 내지 제i 맵 데이터 블록들(MDB1~MDBi) 중에서 프로세서(220)에 의해 선택될 수 있다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 9는 도 8에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 9을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 11은 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 8의 데이터 저장 장치(2200), 도 10의 데이터 저장 장치(3200), 도 11의 데이터 저장 장치(4200)로 구성될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 랜덤 액세스 메모리
240: 메모리 인터페이스

Claims (16)

  1. 복수의 메모리 블록 그룹들 및 복수의 맵 데이터 블록들을 포함하는 불휘발성 메모리 장치, 각 메모리 블록 그룹은 호스트 장치로부터 전송된 데이터가 저장되는 제1 페이지 그룹 및 상기 데이터에 대응하는 어드레스 매핑 정보가 저장되는 제2 페이지 그룹을 포함하고; 및
    상기 복수의 메모리 블록 그룹들 중 상기 제2 페이지 그룹이 손상된 제1 메모리 블록 그룹이 발생하면, 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 복수의 맵 데이터 블록들 중 사용중인 오픈 맵 데이터 블록의 잔여 공간의 크기 이하인지 여부를 판단하고, 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 오픈 맵 데이터 블록의 잔여 공간의 크기 이하이면 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 상기 오픈 맵 데이터 블록의 잔여 공간에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 컨트롤러
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 복수의 맵 데이터 블록들은 각각 기 설정된 유효 데이터의 개수에 대응하는 어드레스 매핑 정보를 저장하는 데이터 저장 장치.
  3. 제1항에 있어서,
    상기 컨트롤러는 상기 복수의 맵 데이터 블록들 중 상기 오픈 맵 데이터 블록이 있는지 여부를 확인하고, 상기 오픈 맵 데이터 블록이 없으면 상기 복수의 맵 데이터 블록들 중 하나를 선택하고, 및 선택된 맵 데이터 블록에 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 오픈 맵 데이터 블록의 잔여 공간의 크기를 초과하면, 상기 컨트롤러는 상기 오픈 맵 데이터 블록을 제외한 나머지 맵 데이터 블록들 중에서 하나를 선택하고, 및 선택된 맵 데이터 블록에 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  5. 제1항에 있어서,
    상기 각 메모리 블록 그룹의 상기 제1 페이지 그룹은 복수의 제1 페이지들을 포함하고, 및
    복수의 제1 페이지들은 각각 상기 호스트 장치로부터 전송된 상기 데이터가 저장되는 사용자 영역 및 상기 데이터에 대한 메타 정보가 저장되는 메타 영역을 포함하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 복수의 제1 페이지들의 상기 메타 영역들에는 각각 대응하는 사용자 영역에 저장된 데이터에 대응하는 어드레스 매핑 정보가 저장되는 데이터 저장 장치.
  7. 제6항에 있어서,
    상기 각 메모리 블록 그룹의 상기 복수의 제1 페이지들에 대한 프로그램이 완료되면, 상기 컨트롤러는 상기 복수의 제1 페이지들의 상기 메타 영역들에 저장된 상기 어드레스 매핑 정보를 독출하여 상기 제2 페이지 그룹에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  8. 제1항에 있어서,
    상기 어드레스 매핑 정보는 P2L(physical address to logical address) 엔트리들을 포함하는 데이터 저장 장치.
  9. 호스트 장치로부터 전송된 데이터가 저장되는 제1 페이지 그룹 및 상기 데이터에 대응하는 어드레스 매핑 정보가 저장되는 제2 페이지 그룹을 갖는 복수의 메모리 블록 그룹들 및 복수의 맵 데이터 블록들을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 복수의 메모리 블록 그룹들 중 상기 제2 페이지 그룹이 손상된 제1 메모리 블록 그룹이 발생하면, 상기 컨트롤러가 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수와 상기 복수의 맵 데이터 블록들 중 사용중인 오픈 맵 데이터 블록의 잔여 공간의 크기를 비교하는 단계; 및
    상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 오픈 맵 데이터 블록의 잔여 공간의 크기 이하이면, 상기 컨트롤러가 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 상기 오픈 맵 데이터 블록의 잔여 공간에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 컨트롤러가 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수와 상기 오픈 맵 데이터 블록의 잔여 공간의 크기를 비교하는 단계 이전에,
    상기 컨트롤러가 상기 복수의 맵 데이터 블록들 중 상기 오픈 맵 데이터 블록이 있는지 여부를 판단하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 오픈 맵 데이터가 없으면, 상기 컨트롤러는 복수의 맵 데이터 블록들 중에서 선택된 맵 데이터 블록에 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 컨트롤러가 상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수와 상기 오픈 맵 데이터 블록의 잔여 공간의 크기를 비교하는 단계 이후에,
    상기 제1 메모리 블록 그룹에 저장된 유효 데이터의 개수가 상기 오픈 맵 데이터 블록의 잔여 공간의 크기를 초과하면, 상기 컨트롤러는 상기 오픈 맵 데이터 블록을 제외한 나머지 맵 데이터 블록들 중에서 선택된 맵 데이터 블록에 상기 제1 메모리 블록 그룹의 상기 유효 데이터에 대응하는 어드레스 매핑 정보를 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치의 동작 방법.
  13. 제9항에 있어서,
    상기 복수의 맵 데이터 블록들은 각각 기 설정된 유효 데이터의 개수에 대응하는 어드레스 매핑 정보를 저장하는 데이터 저장 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 각 메모리 블록 그룹의 상기 제1 페이지 그룹은 상기 데이터가 저장되는 사용자 영역들 및 상기 데이터에 대한 메타 정보가 저장되는 메타 영역들을 포함하는 데이터 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제1 페이지 그룹의 상기 메타 영역들에는 각각 대응하는 사용자 영역에 저장된 데이터에 대응하는 어드레스 매핑 정보가 저장되는 데이터 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 각 메모리 블록 그룹의 상기 제1 페이지 그룹에 대한 프로그램이 완료되면, 상기 컨트롤러는 상기 메타 영역들에 저장된 상기 어드레스 매핑 정보를 독출하여 상기 제2 페이지 그룹에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치의 동작 방법.
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