KR20190099570A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

데이터 저장 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20190099570A
KR20190099570A KR1020180019160A KR20180019160A KR20190099570A KR 20190099570 A KR20190099570 A KR 20190099570A KR 1020180019160 A KR1020180019160 A KR 1020180019160A KR 20180019160 A KR20180019160 A KR 20180019160A KR 20190099570 A KR20190099570 A KR 20190099570A
Authority
KR
South Korea
Prior art keywords
page
msb
pages
free
super
Prior art date
Application number
KR1020180019160A
Other languages
English (en)
Inventor
박성진
이종민
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180019160A priority Critical patent/KR20190099570A/ko
Priority to US16/116,464 priority patent/US10719270B2/en
Priority to CN201811406485.9A priority patent/CN110175134B/zh
Publication of KR20190099570A publication Critical patent/KR20190099570A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0608—Saving storage space on storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 수퍼 블록들을 포함하는 불휘발성 메모리 장치; 상기 복수의 수퍼 블록들 중 사용 완료된 수퍼 블록들 내에 존재하는 프리 MSB 페이지들에 대한 위치 정보가 저장된 프리 MSB 페이지 리스트를 포함하는 메모리; 및 상기 사용 완료된 상기 수퍼 블록들 중에서 유효 페이지가 존재하지 않는 수퍼 블록들을 1차 선택하고, 상기 프리 MSB 페이지 리스트를 참조하여 상기 1차 선택된 수퍼 블록들 중에서 상기 프리 MSB 페이지들이 존재하는 수퍼 블록을 2차 선택하고, 2차 선택된 수퍼 블록에 존재하는 상기 프리 MSB 페이지들을 라이트 동작 시 사용하는 프로세서를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 구체적으로 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitouscomputing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 메모리의 사용률을 높일 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 수퍼 블록들을 포함하는 불휘발성 메모리 장치; 상기 복수의 수퍼 블록들 중 사용 완료된 수퍼 블록들 내에 존재하는 프리 MSB 페이지들에 대한 위치 정보가 저장된 프리 MSB 페이지 리스트를 포함하는 메모리; 및 상기 사용 완료된 상기 수퍼 블록들 중에서 유효 페이지가 존재하지 않는 수퍼 블록들을 1차 선택하고, 상기 프리 MSB 페이지 리스트를 참조하여 상기 1차 선택된 수퍼 블록들 중에서 상기 프리 MSB 페이지들이 존재하는 수퍼 블록을 2차 선택하고, 2차 선택된 수퍼 블록에 존재하는 상기 프리 MSB 페이지들을 라이트 동작 시 사용하는 프로세서를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 사용 완료된 수퍼 블록들 각각의 유효 페이지의 수를 확인하여 유효 페이지가 존재하지 않는 사용 완료된 수퍼 블록들이 존재하는지 여부를 판단하는 단계; 상기 유효 페이지가 존재하지 않는 상기 사용 완료된 수퍼 블록들 중 프리 MSB 페이지들을 포함하는 수퍼 블록들이 존재하는지 여부를 판단하는 단계; 및 상기 프리 MSB 페이지들이 포함된 수퍼 블록을 선택하여 라이트 동작 시 상기 프리 MSB 페이지들을 사용하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 사용 완료된 수퍼 블록에 존재하는 프리 MSB 페이지들을 라이트 동작 시 재사용함에 따라, 수퍼 블록의 사용률을 높일 수 있고 소거/라이트 사이클(E/W cycle)을 감소시켜 수명을 늘릴 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성 예를 도시한 블록도이다.
도 2a는 도 1의 불휘발성 메모리 장치의 구성을 예시적으로 도시한 도면이다.
도 2b는 도 2a의 제1 수퍼 블록의 구성을 예시적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 프리 MSB 페이지 리스트(FML)를 예시적으로 도시한 도면이다.
도 4a는 사용 완료된 수퍼 블록의 상태를 예시적으로 도시한 도면이다.
도 4b는 도 4a의 수퍼 블록에 대한 프리 MSB 페이지 리스트(FML)를 예시적으로 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성 예를 도시한 블록도이다. 본 실시 예에서, 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(300)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(300)와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus)저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
도 1을 참조하면, 데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
도 2a는 도 1의 불휘발성 메모리 장치의 구성을 예시적으로 도시한 도면이다. 설명의 편의를 위하여, 도 2a의 불휘발성 메모리 장치(100)는 1개의 다이를 포함하고, 해당 다이는 4개의 플레인들(PL1~PL4)을 포함하는 것으로 가정한다.
도 2a를 참조하면, 불휘발성 메모리 장치(100)는 제1 내지 제4 플레인들(PL1~PL4)을 포함할 수 있다. 제1 내지 제4 플레인들(PL1~PL4)은 각각 복수의 메모리 블록들 예컨대, n 개의 메모리 블록들(B1~Bn)을 포함할 수 있다. 여기에서, n 은 1 이상의 정수일 수 있다.
제1 내지 제4 플레인들(PL1~PL4)에서 동일한 메모리 블록들은 메모리 블록 그룹으로 묶일 수 있다. 제1 내지 제4 플레인들(PL1~PL4)에서 동일한 메모리 블록들 그루핑한 하나의 메모리 블록 그룹을 수퍼 블록(superblock, SB)이라 한다. 예를 들어, 제1 내지 제4 플레인들(PL1~PL4)의 제1 메모리 블록(B1)들을 그루핑하여 제1 수퍼 블록(SB1)으로 사용할 수 있다. 제1 내지 제4 플레인들(PL1~PL4)은 각각 n 개의 메모리 블록들(B1~Bn)을 포함하므로, 불휘발성 메모리 장치(100)에는 제1 내지 제n 수퍼 블록들(SB1~SBn)이 포함될 수 있다.
도 2b는 도 2a의 제1 수퍼 블록(SB1)의 구성을 예시적으로 도시한 도면이다. 설명의 편의를 위하여, 하나의 메모리 블록은 4개의 페이지들(P1~P4)을 포함하는 것으로 가정한다. 또한, 각 메모리 블록의 각 페이지(P1~P4)는 멀티 레벨 셀(multi level cell, MLC)들을 갖는 페이지들인 것으로 가정한다.
도 2b를 참조하면, 제1 수퍼 블록(SB1)은 제1 플레인(PL1)의 제1 메모리 블록(B1), 제2 플레인(PL2)의 제1 메모리 블록(B1), 제3 플레인(PL3)의 제1 메모리 블록(B1) 및 제4 플레인(PL4)의 제1 메모리 블록(B1)을 포함할 수 있다. 이후부터는 설명의 편의를 위하여, 제1 플레인(PL1)의 제1 메모리 블록(B1)은 ‘제1 물리 블록(PB1)’이라 하고, 제2 플레인(PL2)의 제1 메모리 블록(B1)은 ‘제2 물리 블록(PB2)’이라 하고, 제3 플레인(PL3)의 제1 메모리 블록(B1)은 ‘제3 물리 블록(PB3)’이라 하고, 제4 플레인(PL4)의 제1 메모리 블록(B1)은 ‘제4 물리 블록(PB4)’이라 한다. 제1 내지 제4 물리 블록들(PB1~PB4)은 물리적으로 독립된 블록들일 수 있다.
제1 내지 제4 물리 블록들(PB1~PB4)은 각각 4개의 페이지들 즉, 제1 내지 제4 페이지들(P1~P4)을 포함할 수 있다. 각 물리 블록(PB1~PB4)의 각 페이지(P1~P4)는 복수의 세그먼트들을 포함할 수 있다. 도 2b에서는 하나의 페이지에 8개의 세그먼트들이 포함된 것으로 도시하였으나, 하나의 페이지에 포함되는 세그먼트들의 개수가 특별히 이에 한정되는 것은 아니다.
각 물리 블록(PB1~PB4)의 각 페이지(P1~P4)는 LSB(least significant bit) 데이터들이 저장되는 LSB 페이지(LSB page)와 MSB(most significant bit) 데이터들이 저장되는 MSB 페이지(MSB page)를 포함할 수 있다. LSB 페이지(LSB page)와 MSB 페이지(MSB page)는 논리적으로 분리된 페이지들일 수 있다. 각 물리 블록(PB1~PB4)의 각 페이지(P1~P4)에 대한 8개의 세그먼트들 중 4개의 세그먼트들은 LSB 페이지(LSB page)에 대응하고, 나머지 4개의 세그먼트들은 MSB 페이지(MSB page)에 대응할 수 있다. 각 물리 블록(PB1~PB4)의 각 페이지(P1~P4)에 포함된 세그먼트들은 각각 고유의 인덱스(index)를 가질 수 있다. 각 세그먼트에 대한 인덱스(index)는 해당 세그먼트의 위치 정보일 수 있다.
제1 물리 블록(PB1)의 제1 페이지(P1)에 데이터를 저장할 때에는 먼저 제1 페이지(P1)의 LSB 페이지에 LSB 데이터를 저장하기 위한 라이트 동작을 수행한 다음 제1 페이지(P1)의 MSB 페이지에 MSB 데이터를 저장하기 위한 라이트 동작을 수행한다. MSB 페이지에 대한 라이트 동작을 수행할 때 서든 파워 오프(suddenpower off, SPO)가 발생하면, MSB 페이지에 대한 라이트 동작이 중단되면서 LSB 페이지에 저장된 데이터가 손상될 수 있다.
이러한 문제를 해결하기 위해, 제1 물리 블록(PB1)의 제1 페이지(P1)의 LSB 페이지에 LSB 데이터를 저장할 때 물리적으로 독립된 다른 물리 블록(예컨대, 제2 물리 블록(PB2)의 제1 페이지(P1))의 LSB 페이지에 동일한 LSB 데이터를 저장하는 ‘LSB 백업’ 방법이 사용된다. 또는, 특정 LSB 데이터가 특정 페이지의 LSB 페이지에 저장되면 해당 페이지의 MSB 페이지에는 MSB 데이터를 저장하지 않고, 다음 페이지의 LSB 페이지부터 다음 순서의 라이트 동작을 시작하는 PPS(Paired Page Skip) 방법이 사용된다. 여기에서, 특정 LSB 데이터는 손상되는 것을 원하지 않는 또는 손상되어서는 안 되는 LSB 데이터일 수 있다.
PPS(Paired Page Skip)를 사용함에 따라 수퍼 블록(SB)에서 사용 가능한 캐패시티(capacity) 대비 실제로 사용한 캐패시티(capacity)가 낮을 수 있다. 도 2b에서 1개 페이지에 저장 가능한 데이터가 32Kbyte(LSB 데이터 16Kbyte + MSB 데이터 16Kbyte)라 하면, 제1 수퍼 블록(SB1)에 저장 가능한 데이터의 양은 총 512Kbyte이다. 도 4a에 도시한 바와 같이, PPS에 의해 8개의 MSB 페이지가 스킵되면, 제1 수퍼 블록(SB1)에서 실제로 저장된 데이터의 양은 384Kbyte이다. 또한, 특정 수퍼 블록에서 PPS에 의해 스킵되는 MSB 페이지의 개수가 증가하면 해당 수퍼 블록에 대한 소거/라이트 사이클(E/W cycle)이 증가하여 불휘발성 메모리 장치(100)의 수명이 단축될 수 있다.
본 실시 예에서는 사용이 완료되고 유효 페이지(valid page) 수가 ‘0’인 수퍼 블록 내에 존재하는 프리 MSB 페이지들을 별도의 리스트로 관리한다. 일반적으로 사용이 완료되고 유효 페이지의 수가 ‘0’인 수퍼 블록에 대해서는 소거 동작을 수행하여 프리 수퍼 블록으로 만든다.
그러나, 본 실시 예에서는 해당 수퍼 블록에 대응하는 프리 MSB 페이지 리스트를 참조하여 해당 수퍼 블록 내에 프리 MSB 페이지들이 존재하는지 여부를 판단하고, 프리 MSB 페이지들이 존재하면 해당 수퍼 블록을 소거하지 않고 해당 수퍼 블록의 프리 MSB 페이지들을 이후 요청된 라이트 동작의 수행을 위해 재사용한다. 프리 MSB 페이지는 PPS에 의해 라이트 동작이 스킵된 MSB 페이지를 의미한다.
프리 MSB 페이지가 재사용됨에 따라 해당 수퍼 블록 내에 유효 페이지(valid page)가 발생할 수 있다. 모든 프리 MSB 페이지들의 재사용이 완료되면, 해당 수퍼 블록에 대한 가비지 컬렉션(garbage collection, GC)을 수행하여 해당 수퍼 블록을 프리 수퍼 블록으로 만든다.
이와 같이, 수퍼 블록(SB) 내에 존재하는 프리 MSB 페이지들을 모두 사용한 후 해당 수퍼 블록(SB)에 대한 가비지 컬렉션(GC)을 수행함에 따라, 해당 수퍼 블록(SB)의 사용률을 높일 수 있고, 소거/라이트 사이클(E/W cycle)을 감소시켜 수명을 늘릴 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치(도시되지 않음)와 데이터 저장 장치(10)를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스(210)는 USB(universal serial bus),UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss)와 같은 표준 전송 프로토콜들 중 어느 하나를 이용해서 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 전송된 커맨드를 처리할 수 있다. 프로세서(220)는 커맨드를 처리하기 위하여 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블럭들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 또한, 메모리(230)는 소프트웨어의 구동에 필요한 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 데이터 또는 불휘발성 메모리 장치(100)로부터 독출되어 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
메모리(230)에는 수퍼 블록(SB)들에 존재하는 프리 MSB 페이지들의 위치 정보가 저장된 프리 MSB 페이지 리스트(FML)가 저장될 수 있다. 프리 MSB 페이지 리스트(FML)는 불휘발성 메모리 장치(100)에 포함된 모든 수퍼 블록(SB)들에 대하여 각각 생성하여 저장할 수도 있고, 사용 중인 수퍼 블록(SB)에 대해서만 생성하여 저장할 수도 있다.
도 3은 본 발명의 실시 예에 따른 프리 MSB 페이지 리스트(FML)를 예시적으로 도시한 도면이다.
도 3을 참조하면, 프리 MSB 페이지 리스트(FML)는 수퍼 블록의 인덱스(SB Index) 및 프리 MSB 페이지의 시작 세그먼트 인덱스(Start Segment Index)를 저장하도록 구성될 수 있다. 도 3에서는 제1 수퍼 블록(SB1)에 대한 프리 MSB 페이지 리스트(FML)만을 도시하였으나, 프리 MSB 페이지 리스트(FML)는 각 수퍼 블록 마다 별도로 생성될 수 있음은 물론이다. 하나의 MSB 페이지는 4개의 세그먼트들을 포함하며, MSB 데이터 저장 시 4개의 세그먼트들에 동시에 라이트 동작이 수행되므로, 시작 세그먼트 인덱스(Start Segment Index)만을 포함하여도 무방하다. 그러나, 경우에 따라 프리 MSB 페이지의 시작 세그먼트 인덱스(Start Segment Index)와 종료 세그먼트 인덱스(End Segment Index)를 모두 저장할 수도 있다.
도 4a는 사용 완료된 제1 수퍼 블록(SB1)의 상태를 예시적으로 도시한 도면이고, 도 4b는 도 4a에 도시된 제1 수퍼 블록(SB1)에 대한 프리 MSB 페이지 리스트(FML)를 예시적으로 도시한 도면이다. 사용 완료된 수퍼 블록(SB)은 마지막 물리 블록(PB)의 마지막 페이지까지 라이트 동작이 완료된 수퍼 블록(SB)일 수 있다. 설명의 편의를 위하여, 사용 완료된 제1 수퍼 블록(SB1)에 데이터가 저장된 모든 페이지들은 무효 페이지(invalid page)들인 것으로 가정한다. 무효 페이지는 해당 페이지의 물리 어드레스에 대응하는 논리 어드레스와 동일한 논리 어드레스에 대한 라이트 요청에 대응하여 다른 물리 어드레스를 갖는 위치에 데이터가 새로 저장되어 발생한다. 즉, 무효 페이지는 올드(old) 데이터가 저장된 페이지를 의미할 수 있다.
도 4a를 참조하면, 제1 수퍼 블록(SB1)은 마지막 물리 블록 즉, 제4 물리 블록(PB4)의 마지막 페이지 즉, 제4 페이지(P4)까지 라이트 동작이 수행되었다. 제1 수퍼 블록(SB1)의 사용이 완료될 때까지 8회의 PPS가 발생함에 따라, 라이트 동작이 수행되지 않고 스킵된 프리 MSB 페이지들이 8개가 존재한다.
예를 들어, 프로세서(220)는 호스트 장치의 요청 또는 필요에 따라 제1 물리 블록(PB1)의 제1 페이지(P1)의 LSB 페이지에 대한 라이트 동작의 수행이 완료되면, 불휘발성 메모리 장치(100)로 PPS를 수행하기 위한 PPS 커맨드를 전송한다. PPS 커맨드는 현재 페이지에 대한 MSB 데이터 라이트 동작을 스킵하고 다음 순서의 LSB 페이지에 대한 라이트 동작을 수행하도록 하는 커맨드일 수 있다. 이에 따라, 제1 물리 블록(PB1)의 제1 페이지(P1)의 MSB 페이지는 라이트 동작이 수행되지 않은 프리 페이지일 수 있다. 제1 수퍼 블록(SB1)을 사용하는 동안 프로세서(220)에 의해 PPS 커맨드들이 8번 전송되고, 그 결과 도 4a에 도시한 바와 같이 8개의 프리 MSB 페이지들이 존재한다.
프로세서(220)는 불휘발성 메모리 장치(100)로 PPS 커맨드를 전송할 때마다 도 4b에 도시한 프리 MSB 페이지 리스트(FML)에 사용 중인 수퍼 블록(SB)의 인덱스(index) 및 스킵한 MSB 페이지의 시작 세그먼트 인덱스(start segment index)를 기록한다. 도 4b를 참조하면, 제1 수퍼 블록(SB1)에 8개의 프리 MSB 페이지들의 시작 세그먼트 인덱스들(5, 29, 45, 53, 85, 93, 101, 125)이 기록될 수 있다.
프로세서(220)는 프리 MSB 페이지들이 존재하는 사용 완료된 수퍼 블록(SB)을 즉시 사용하지 않을 수 있다. 프로세서(220)는 해당 수퍼 블록(SB)의 유효 페이지의 수가 ‘0’이면 해당 수퍼 블록(SB)에 존재하는 프리 MSB 페이지들을 사용할 수 있다. 프로세서(220)는 사용 완료된 복수의 수퍼 블록(SB)들 각각에 대한 유효 페이지의 수가 ‘0’인지를 확인하고, 유효 페이지의 수가 ‘0’인 수퍼 블록(SB)들 중에서 프리 MSB 페이지들이 존재하는 수퍼 블록(SB)을 선택하여 사용한다. 프로세서(220)는 선택된 수퍼 블록(SB)의 프리 MSB 페이지들을 모두 사용하면, 해당 수퍼 블록(SB)에 대한 가비지 컬렉션(GC)을 수행하여 사용된 프리 MSB 페이지들에 대응하는 페이지들의 데이터를 다른 수퍼 블록으로 이동시킨 후 해당 수퍼 블록(SB)은 소거하여 프리 수퍼 블록으로 만들 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라서 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터를 제공 받을 수 있다. 메모리 인터페이스(240)는 하나 이상의 신호 라인들을 포함하는 채널(CH)을 통해 불휘발성 메모리 장치(100)와 연결될 수 있다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 5를 참조하여, 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 4b가 참조될 수 있다.
S510 단계에서, 컨트롤러(200)의 프로세서(220)는 사용 완료된 수퍼 블록(SB)들의 유효 페이지(valid page)들의 수를 확인할 수 있다.
S520 단계에서, 프로세서(220)는 사용 완료된 수퍼 블록(SB)들 중 유효 페이지들의 수가 ‘0’인 수퍼 블록(SB)이 존재하는지 여부를 판단할 수 있다. 유효 페이지들의 수가 ‘0’인 수퍼 블록(SB)이 존재하지 않으면, S510 단계로 진행될 수 있다. 유효 페이지들의 수가 ‘0’인 수퍼 블록(SB)이 존재하면 S530 단계로 진행될 수 있다.
S530 단계에서, 프로세서(220)는 유효 페이지들의 수가 ‘0’인 수퍼 블록(SB) 내에 프리 MSB 페이지들이 존재하는지 여부를 판단할 수 있다. 프로세서(220)는 메모리(230)에 저장된 프리 MSB 페이지 리스트(FML)를 참조하여 해당 수퍼 블록(SB) 내에 프리 MSB 페이지들이 존재하는지 여부를 판단할 수 있다. 프리 MSB 페이지 리스트(FML)는 프로세서(220)가 특정 수퍼 블록(SB)을 사용하는 동안 불휘발성 메모리 장치(100)로 PPS(paired page skip) 커맨드를 전송할 때마다 해당 수퍼 블록(SB)의 인덱스와 스킵된 MSB 페이지의 시작 세그먼트 인덱스를 저장함에 따라 생성될 수 있다. 해당 수퍼 블록(SB) 내에 프리 MSB 페이지가 존재하지 않으면, S510 단계로 진행될 수 있다. 해당 수퍼 블록(SB) 내에 프리 MSB 페이지가 존재하면, S540 단계로 진행될 수 있다.
S540 단계에서, 프로세서(220)는 해당 수퍼 블록(SB)을 오픈 수퍼 블록 즉, 사용할 수퍼 블록으로 선택하고, 해당 수퍼 블록(SB) 내에 존재하는 프리 MSB 페이지를 라이트 동작 수행 시 사용할 수 있다.
S550 단계에서, 프로세서(220)는 S540 단계에서 선택된 수퍼 블록(SB) 내에 존재하는 프리 MSB 페이지들을 모두 사용했는지 여부를 판단할 수 있다. 모든 프리 MSB 페이지들을 사용한 경우, S560 단계로 진행될 수 있다.
S560 단계에서, 프로세서(220)는 해당 수퍼 블록(SB)에 대한 가비지 컬렉션(GC)을 수행할 수 있다. 예를 들어, 사용된 프리 MSB 페이지들을 포함하는 페이지들에 저장된 데이터를 다른 수퍼 블록으로 이동시킨 후 해당 수퍼 블록(SB)에 대한 소거 동작을 수행하여 해당 수퍼 블록(SB)은 프리 수퍼 블록(SB)으로 만들 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 도 6에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus),MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 6의 데이터 저장 장치(2200), 도 8의 데이터 저장 장치(3200), 도 9의 데이터 저장 장치(4200)로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스

Claims (11)

  1. 복수의 수퍼 블록들을 포함하는 불휘발성 메모리 장치;
    상기 복수의 수퍼 블록들 중 사용 완료된 수퍼 블록들 내에 존재하는 프리 MSB 페이지들에 대한 위치 정보가 저장된 프리 MSB 페이지 리스트를 포함하는 메모리; 및
    상기 사용 완료된 상기 수퍼 블록들 중에서 유효 페이지가 존재하지 않는 수퍼 블록들을 1차 선택하고, 상기 프리 MSB 페이지 리스트를 참조하여 상기 1차 선택된 수퍼 블록들 중에서 상기 프리 MSB 페이지들이 존재하는 수퍼 블록을 2차 선택하고, 2차 선택된 수퍼 블록에 존재하는 상기 프리 MSB 페이지들을 라이트 동작 시 사용하는 프로세서
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 프로세서는 특정 수퍼 블록을 사용하는 동안 상기 불휘발성 메모리 장치로 PPS(paired page skip) 커맨드를 전송할 때마다 사용 중인 상기 특정 수퍼 블록의 인덱스와 스킵된 MSB 페이지의 상기 위치 정보를 매칭시켜 상기 프리 MSB 페이지 리스트에 저장하는 데이터 저장 장치.
  3. 제1항에 있어서,
    상기 복수의 수퍼 블록들은 각각 복수의 페이지들로 구성된 복수의 메모리 블록들을 포함하고, 상기 복수의 페이지들은 각각 LSB 페이지 및 MSB 페이지를 포함하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 LSB 페이지와 상기 MSB 페이지는 논리적으로 구분되는 데이터 저장 장치.
  5. 제3항에 있어서,
    상기 LSB 페이지와 상기 MSB 페이지는 각각 복수의 세그먼트들로 구성되고,
    상기 프리 MSB 페이지들에 대한 상기 위치 정보는 상기 복수의 세그먼트들 중 시작 세그먼트의 인덱스를 포함하는 데이터 저장 장치.
  6. 제1항에 있어서,
    상기 프로세서는 상기 2차 선택된 수퍼 블록 내에 존재하는 상기 프리 MSB 페이지들이 전부 사용되었는지 여부를 판단하고, 상기 프리 MSB 페이지들이 전부 사용되었으면 상기 2차 선택된 상기 수퍼 블록에 대한 가비지 컬렉션을 수행하는 데이터 저장 장치.
  7. 사용 완료된 수퍼 블록들 각각의 유효 페이지의 수를 확인하여 유효 페이지가 존재하지 않는 사용 완료된 수퍼 블록들이 존재하는지 여부를 판단하는 단계;
    상기 유효 페이지가 존재하지 않는 상기 사용 완료된 수퍼 블록들 중 프리 MSB 페이지들을 포함하는 수퍼 블록들이 존재하는지 여부를 판단하는 단계; 및
    상기 프리 MSB 페이지들이 포함된 수퍼 블록을 선택하여 라이트 동작 시 상기 프리 MSB 페이지들을 사용하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 프리 MSB 페이지들을 포함하는 수퍼 블록들이 존재하는지 여부를 판단하는 단계는,
    상기 데이터 저장 장치의 컨트롤러의 메모리에 포함된 프리 MSB 페이지 리스트를 참조하여 수행되는 데이터 저장 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 프리 MSB 페이지 리스트는 특정 수퍼 블록이 사용되는 동안 상기 데이터 저장 장치의 불휘발성 메모리 장치로 PPS(paired page skip) 커맨드가 전송될 때마다 상기 특정 수퍼 블록의 인덱스와 스킵된 MSB 페이지의 위치 정보를 매칭시켜 저장함으로써 생성되는 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 복수의 수퍼 블록들은 각각 복수의 페이지들로 구성된 복수의 메모리 블록들을 포함하고, 상기 복수의 페이지들은 각각 LSB 페이지 및 MSB 페이지를 포함하고, 상기 LSB 페이지 및 상기 MSB 페이지는 각각 복수의 세그먼트들로 구성되고,
    상기 MSB 페이지의 상기 위치 정보는 상기 복수의 세그먼트들 중 시작 세그먼트의 인덱스인 데이터 저장 장치의 동작 방법.
  11. 제7항에 있어서,
    상기 프리 MSB 페이지들을 사용하는 단계 이후에,
    상기 프리 MSB 페이지들이 전부 사용되었는지 여부를 판단하는 단계; 및
    상기 프리 MSB 페이지들이 전부 사용되면 상기 선택된 수퍼 블록에 대한 가비지 컬렉션을 수행하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
KR1020180019160A 2018-02-19 2018-02-19 데이터 저장 장치 및 그것의 동작 방법 KR20190099570A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180019160A KR20190099570A (ko) 2018-02-19 2018-02-19 데이터 저장 장치 및 그것의 동작 방법
US16/116,464 US10719270B2 (en) 2018-02-19 2018-08-29 Raising usage rates of memory blocks with a free MSB page list
CN201811406485.9A CN110175134B (zh) 2018-02-19 2018-11-23 数据存储装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180019160A KR20190099570A (ko) 2018-02-19 2018-02-19 데이터 저장 장치 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20190099570A true KR20190099570A (ko) 2019-08-28

Family

ID=67617903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180019160A KR20190099570A (ko) 2018-02-19 2018-02-19 데이터 저장 장치 및 그것의 동작 방법

Country Status (3)

Country Link
US (1) US10719270B2 (ko)
KR (1) KR20190099570A (ko)
CN (1) CN110175134B (ko)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732402A (en) * 1995-02-10 1998-03-24 International Business Machines Corporation System and method for data space management using buddy system space allocation
US7953954B2 (en) * 2007-01-26 2011-05-31 Micron Technology, Inc. Flash storage partial page caching
KR20090011773A (ko) 2007-07-27 2009-02-02 삼성전자주식회사 플래시 메모리 및 그 프로그래밍 방법
TWI375962B (en) * 2008-06-09 2012-11-01 Phison Electronics Corp Data writing method for flash memory and storage system and controller using the same
US8176235B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Non-volatile memories with enhanced write performance and endurance
JP5066241B2 (ja) * 2010-09-24 2012-11-07 株式会社東芝 メモリシステム
JP2012113343A (ja) * 2010-11-19 2012-06-14 Toshiba Corp 記憶装置
US9588883B2 (en) * 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
KR101962786B1 (ko) * 2012-03-23 2019-03-27 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
KR20130128685A (ko) * 2012-05-17 2013-11-27 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8755226B2 (en) * 2012-08-07 2014-06-17 Kabushiki Kaisha Toshiba Storage device and control method of nonvolatile memory
US9092320B2 (en) * 2012-10-15 2015-07-28 Hitachi, Ltd. Storage system which includes non-volatile semiconductor storage medium, and storage control method of storage system
US9489296B1 (en) * 2012-10-17 2016-11-08 Western Digital Technologies, Inc. Methods, devices and systems for hardware-based garbage collection in solid state drives
US9043537B1 (en) * 2013-11-21 2015-05-26 Sandisk Technologies Inc. Update block programming order
US9244631B2 (en) * 2013-12-06 2016-01-26 Sandisk Technologies Inc. Lower page only host burst writes
US8902652B1 (en) * 2014-05-13 2014-12-02 Sandisk Technologies Inc. Systems and methods for lower page writes
TWI557743B (zh) * 2014-09-12 2016-11-11 群聯電子股份有限公司 程式化方法、記憶體儲存裝置及記憶體控制電路單元
KR20160112135A (ko) * 2015-03-18 2016-09-28 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US20180165032A1 (en) * 2016-12-14 2018-06-14 Western Digital Technologies, Inc. Read write performance for nand flash for archival application
US20190034105A1 (en) * 2017-12-28 2019-01-31 Intel Corporation Storage device having programmed cell storage density modes that are a function of storage device capacity utilization

Also Published As

Publication number Publication date
CN110175134A (zh) 2019-08-27
US20190258425A1 (en) 2019-08-22
CN110175134B (zh) 2023-01-03
US10719270B2 (en) 2020-07-21

Similar Documents

Publication Publication Date Title
KR102419036B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200095103A (ko) 데이터 저장 장치 및 그 동작 방법
KR20170099610A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102592803B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
US10902924B2 (en) Memory system varying pass voltage based on erase count of target memory block and operating method thereof
KR20200085967A (ko) 데이터 저장 장치 및 그 동작 방법
US20200218653A1 (en) Controller, data storage device, and operating method thereof
CN111916140B (zh) 控制器及其操作方法以及包括控制器的存储器系统
KR20200042791A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20190083148A (ko) 데이터 저장 장치 및 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템
KR20200025184A (ko) 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그 동작 방법
KR20190125026A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200114212A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20180097026A (ko) 불휘발성 메모리 장치, 그것을 포함하는 데이터 저장 장치 및 데이터 저장 장치의 동작 방법
KR20210147696A (ko) 데이터 저장 장치 및 그것의 동작 방법
US20220229775A1 (en) Data storage device and operating method thereof
KR20190006677A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20210013445A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20190128498A (ko) 메모리 시스템, 그것의 동작 방법 및 전자 장치
KR20210156010A (ko) 저장 장치 및 그 동작 방법
KR20210068734A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102469174B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20210006556A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20170031311A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102372828B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치