KR20190125026A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 하나 또는 그 이상의 페이지들이 연결된 복수의 워드라인들이 배치된 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치; 상기 불휘발성 메모리 장치의 상기 하나 또는 그 이상의 페이지들에 저장될 데이터들을 버퍼링하는 데이터 버퍼; 및 서든 파워 오프(sudden power off, SPO) 발생 시 사용 중인 메모리 블록 내에서 간섭이 발생된 하나 또는 그 이상의 제1 페이지를 검출하고, 상기 데이터 버퍼에 버퍼링된 상기 데이터들 중 상기 하나 또는 그 이상의 제1 페이지에 대응하는 데이터를 상기 불휘발성 메모리 장치의 백업 메모리 블록 내에 저장하도록 구성된 프로세서를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 효율적인 데이터 백업을 수행할 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 하나 또는 그 이상의 페이지들이 연결된 복수의 워드라인들이 배치된 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치; 상기 불휘발성 메모리 장치의 상기 하나 또는 그 이상의 페이지들에 저장될 데이터들을 버퍼링하는 데이터 버퍼; 및 서든 파워 오프(sudden power off) 발생 시 사용 중인 메모리 블록 내에서 간섭이 발생된 하나 또는 그 이상의 제1 페이지를 검출하고, 상기 데이터 버퍼에 버퍼링된 상기 데이터들 중 상기 하나 또는 그 이상의 제1 페이지에 대응하는 데이터를 상기 불휘발성 메모리 장치의 백업 메모리 블록 내에 저장하도록 구성된 프로세서를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 데이터 저장 장치의 서든 파워 오프(sudden power off)의 발생을 검출하는 단계; 사용 중인 메모리 블록 내에서 간섭이 발생된 하나 또는 그 이상의 제1 페이지를 검출하는 단계; 및 데이터 버퍼에 버퍼링된 데이터들 중 상기 하나 또는 그 이상의 제1 페이지에 대응하는 데이터를 불휘발성 메모리 장치의 백업 메모리 블록 내에 저장하는 단계를 포함한다.
본 실시 예들에 따르면, SPO 발생 시 데이터 버퍼에 버퍼링된 데이터들 중 간섭이 발생된 페이지에 대응하는 일부의 데이터만을 불휘발성 메모리 장치에 저장하므로, 백업할 데이터의 사이즈를 감소시킬 수 있다.
또한, 백업할 데이터의 사이즈가 감소됨에 따라 전원 차단 보호 회로에 의해 최소한의 동작 전원이 유지되는 동안 안정적으로 백업을 완료할 수 있으며, 아울러, 최소한의 동작 전원을 제공하기 위한 커패시터의 개수를 줄일 수 있으므로, 장치의 제조 비용이 절감될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성을 예시적으로 나타낸 도면이다.
도 2는 도 1의 불휘발성 메모리 장치의 구성을 예시적으로 나타낸 도면이다.
도 3은 도 2의 메모리 셀 어레이의 구성을 예시적으로 나타낸 도면이다.
도 4a 및 도 4b는 도 2의 메모리 블록의 구현 예를 나타낸 회로도들이다.
도 5a 및 도 5b는 3차원 수직 구조를 갖는 메모리 셀들에 대한 프로그램 동작을 예시적으로 나타낸 도면들이다.
도 6a는 수직 구조로 배치된 워드라인들 중 첫 번째 워드라인에 연결된 페이지들에 기입 동작이 수행된 상태를 개념적으로 나타낸 도면이다.
도 6b는 기입 완료된 첫 번째 워드라인의 페이지들 각각에 대한 문턱 전압 분포를 나타낸 그래프이다.
도 6c는 도 6a에서 두 번째 워드라인에 연결된 페이지들에 기입 동작이 수행됨에 따라 첫 번째 워드라인의 페이지들에 간섭이 발생된 상태를 개념적으로 나타낸 도면이다.
도 6d는 기입 완료된 두 번째 워드라인의 페이지들 및 간섭이 발생된 첫 번째 워드라인의 페이지들 각각에 대한 문턱 전압 분포를 나타낸 그래프이다.
도 7a는 본 발명의 실시 예에 따른 기입 동작을 예시적으로 나타낸 도면이다.
도 7b는 도 7a의 페이지 별 기입 동작 순서를 표로 나타낸 도면이다.
도 8a 내지 도 12b는 본 발명의 실시 예에 따라 SPO 발생 시 데이터 버퍼에 임시 저장된 데이터들 중 일부의 데이터를 백업하는 과정을 개념적으로 나타낸 도면들이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 15는 도 14의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 2는 도 1의 불휘발성 메모리 장치(100)의 구성을 예시적으로 나타낸 도면이고, 도 3은 도 2의 메모리 셀 어레이(110)의 구성을 예시적으로 나타낸 도면이다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(memory cell array)(110), 로우 디코더(row decoder)(120), 기입/독출 회로(130), 컬럼 디코더(column decoder)(140), 페이지 버퍼(page buffer)(150), 전압 발생기(voltage generator)(160), 제어 로직(control logic)(170), 및 입출력 회로(I/O circuit)(180)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 비트라인(BL)들 및 복수의 워드라인(WL)들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(도시되지 않음)을 포함할 수 있다. 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있고, 복수의 메모리 블록들(BLK1~BLKi)은 각각 복수의 페이지들(PG1~PGj)을 포함할 수 있다.
메모리 셀 어레이(110)의 메모리 셀들은 각각 1비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2비트의 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC), 3비트의 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC) 또는 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(quadruple level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드러플 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 메모리 셀 어레이(110)는 2차원의 수평 구조로 배치된 메모리 셀들을 포함할 수도 있고, 또는 3차원의 수직 구조로 배치된 메모리 셀들을 포함할 수도 있다.
로우 디코더(120)는 워드라인(WL)들을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 로우 디코더(120)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 로우 디코더(120)는 제어 로직(170)으로부터 제공되는 로우 어드레스(X_ADDR)를 디코딩하고, 디코딩 결과에 근거하여 워드라인(WL)들 중 적어도 하나의 워드라인(WL)을 선택하여 구동시킬 수 있다. 로우 디코더(120)는 전압 발생기(160)로부터 제공되는 동작 전압(Vop)을 선택된 워드라인(WL)에 제공할 수 있다.
기입/독출 회로(130)는 비트 라인(BL)들을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 기입/독출 회로(130)는 비트 라인들(BL) 각각에 대응하는 기입/독출 회로들(도시되지 않음)을 포함할 수 있다. 기입/독출 회로(130)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 기입/독출 회로(130)는 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버(WD)와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프(SA)를 포함할 수 있다. 기입/독출 회로(130)는 메모리 셀 어레이(110)의 메모리 셀들 중 로우 디코더(120) 및 컬럼 디코더(140)에 의해 선택되는 메모리 셀들에 전류 펄스 또는 전압 펄스를 제공함으로써 선택된 메모리 셀들에 대한 기입 및 독출 동작을 수행할 수 있다.
컬럼 디코더(140)는 제어 로직(170)의 제어에 따라 동작할 수 있다. 컬럼 디코더(140)는 제어 로직(170)으로부터 제공되는 컬럼 어드레스(Y_ADDR)를 디코딩할 수 있다. 컬럼 디코더(140)는 디코딩 결과에 근거하여 비트 라인(BL)들 각각에 대응하는 기입/독출 회로(130)의 기입/독출 회로들과 페이지 버퍼(150)를 연결할 수 있다.
페이지 버퍼(150)는 컨트롤러(200)의 메모리 인터페이스(250)로부터 제공되고 메모리 셀 어레이(110)에 기입될 데이터 또는 메모리 셀 어레이(110)로부터 독출되고 컨트롤러(200)의 메모리 인터페이스(250)로 제공될 데이터를 임시 저장하도록 구성될 수 있다. 페이지 버퍼(150)는 제어 로직(170)의 제어에 따라 동작할 수 있다.
전압 발생기(160)는 제어 로직(170)으로부터 제공되는 전압 제어 신호(CTRL_vol)에 근거하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 전압들을 생성할 수 있다. 전압 발생기(160)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 구동 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(140)는 메모리 셀(MC)에 저장된 데이터를 독출하기 위하여 적어도 하나 이상의 기준 전압들을 생성할 수 있다.
제어 로직(170)은 컨트롤러(200)로부터 수신된 커맨드(CMD_op), 어드레스(ADDR) 및 제어 신호(CTRL)에 근거하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나, 또는 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(170)에서 출력되는 각종 제어 신호는 로우 디코더(120), 기입/독출 회로(130), 컬럼 디코더(140), 페이지 버퍼(150) 및 전압 발생기(160)에 제공될 수 있다. 이에 따라, 제어 로직(170)은 불휘발성 메모리 장치(100)에서 수행되는 각종 동작들을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(170)은 커맨드(CMD) 및 제어 신호(CTRL)에 근거하여 동작 제어 신호(CTRL_op)를 생성할 수 있고, 생성된 동작 제어 신호(CTRL_op)를 기입/독출 회로(130)에 제공할 수 있다. 제어 로직(170)은 어드레스(ADDR)에 포함된 로우 어드레스(X_ADDR) 및 컬럼 어드레스(Y_ADDR)를 각각 로우 디코더(120) 및 컬럼 디코더(140)에 제공할 수 있다.
입출력 회로(180)는 컨트롤러(200)로부터 제공되는 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 수신하거나 또는 메모리 셀 어레이(110)로부터 독출된 데이터(DATA)를 컨트롤러(200)로 제공하도록 구성될 수 있다. 입출력 회로(180)는 컨트롤러(200)로부터 수신된 커맨드(CMD) 및 어드레스(ADDR)는 제어 로직(170)으로 출력하고, 데이터(DATA)는 페이지 버퍼(150)로 출력할 수 있다. 입출력 회로(180)는 페이지 버퍼(150)로부터 수신된 데이터(DATA)를 컨트롤러(200)로 출력할 수 있다. 입출력 회로(180)는 제어 로직(170)의 제어에 따라 동작할 수 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230), 전원 차단 보호(power loss protection, PLP) 회로(240) 및 메모리 인터페이스(250)를 포함할 수 있다. 전원 차단 보호 회로(240)는 보조 전원 발생기(245)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치의 프로토콜에 대응하여 호스트 장치와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 전송된 요청을 처리할 수 있다. 호스트 장치로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230), PLP 회로(240) 및 메모리 인터페이스(250) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(250)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 기입 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 독출 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer, DB)(도시되지 않음)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
전원 차단 보호(power loss protection, PLP) 회로(240)는 데이터 저장 장치(10)로 공급되는 전원이 갑자기 차단(예컨대, 서든 파워 오프(sudden power off, SPO)의 발생)되는 경우, 데이터 저장 장치(10)에서 수행 중인 동작들이 안정적으로 종료될 수 있도록 데이터 저장 장치(10)에 보조 전원을 공급할 수 있다. 이를 위해, 전원 차단 보호 회로(240)는 보조 전원을 생성하기 위한 보조 전원 발생기(245)를 포함할 수 있으나, 본 실시 예는 특별히 이에 한정되지 않는다. 예를 들어, 보조 전원 발생기(245)는 전원 차단 보호 회로(240)와 분리되어 컨트롤러(200) 내부 또는 외부에 구비될 수도 있다.
보조 전원 발생기(245)는 하나 또는 그 이상의 커패시터들을 포함하는 커패시터 모듈(도시되지 않음)로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
예를 들어, 호스트 장치로부터의 기입 요청에 따라 불휘발성 메모리 장치(100)의 메모리 셀들에 데이터를 저장하는 기입 동작을 수행하던 중 SPO가 발생하면, 전원 차단 보호 회로(240)는 메모리(230)의 데이터 버퍼(DB)에 임시 저장된 데이터를 불휘발성 메모리 장치(100)에 저장하기 위한 백업(backup) 동작이 수행될 수 있도록 보조 전원 발생기(245)를 이용하여 최소한의 동작 전원을 데이터 저장 장치(10) 내에 제공할 수 있다.
불휘발성 메모리 장치(100)의 용량이 점차 증가함에 따라, 하나의 메모리 셀에 저장되는 데이터 사이즈 역시 점차 증가하고 있다. 최근에는 하나의 메모리 셀에 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC) 방식의 사용이 증가하고 있다.
또한, 메모리 셀 어레이(110)의 고집적화에 따라 신호라인들(워드라인들 및 비트라인들) 간의 간격이 감소하고 있으며, 이로 인해 기입 동작이 수행 중인 워드라인에 인접한 다른 워드라인 예컨대, 데이터의 기입 동작이 완료된 워드라인에서 간섭(interference)이 발생하여 해당 워드라인에 기 저장된 데이터가 손상될 수 있다.
이러한 문제를 해결하기 위해, 쿼드러플 레벨 셀(QLC) 방식을 사용할 때에는 복수의 워드라인들 중 제1 워드라인에 연결된 제1 메모리 셀들에 제1 데이터를 저장하는 제1-1 기입 동작을 수행하고, 제1 워드라인에 인접한 다음 워드라인 즉, 제2 워드라인에 연결된 제2 메모리 셀들에 제2 데이터를 저장하는 제2-1 기입 동작을 수행한 다음, 제1 워드라인의 제1 메모리 셀들에 제1 데이터를 다시 저장하는 제1-2 기입 동작을 수행한다. 이때, 제1 워드라인에 대한 제1-1 기입 동작 및 제1-2 기입 동작 수행 시 제1 워드라인에 저장되는 데이터는 동일하다.
이와 같이 쿼드러플 레벨 셀(QLC) 방식 및 상술한 기입 방식을 사용하는 경우, 메모리(230)의 데이터 버퍼(DB)에 보관해야 하는 데이터의 양이 증가하게 되며, SPO 발생 시 전원 차단 보호 회로(240)에 의해 제공되는 최소한의 동작 전원이 유지되는 동안 데이터 버퍼(DB)에 저장된 데이터를 모두 불휘발성 메모리 장치(100)에 백업(backup)하지 못할 수 있다. 전원 차단 보호 회로(240)가 제공하는 최소한의 동작 전원이 유지되는 시간을 늘리기 위해서는 보조 전원 발생기(245)에 포함된 커패시터들의 개수를 늘리는 방법을 사용할 수 있으나, 이는 비용의 증가를 초래한다.
이에 따라, 본 실시 예에서는 보조 전원 발생기(245)에 포함되는 커패시터의 개수를 늘리지 않으면서 효율적으로 전원 차단 보호(power loss protection) 동작을 수행할 수 있는 방법을 제공한다. 이에 대해서는 이후 도면들을 참조하여 상세하게 설명할 것이다.
메모리 인터페이스(250)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(250)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(250)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드(CMD), 어드레스(ADDR), 동작 제어 신호(CTRL) 등을 포함할 수 있다. 메모리 인터페이스(250)는 데이터(DATA)를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터(DATA)를 제공 받을 수 있다.
도 4a 및 도 4b는 도 3의 메모리 블록의 구현 예를 나타낸 회로도들이다. 도 4a는 2차원으로 배치된 메모리 셀들을 포함하는 메모리 블록(BLKa)을 나타낸 회로도이고, 도 4b는 3차원으로 배치된 메모리 셀들을 포함하는 메모리 블록(BLKb)을 나타낸 회로도이다. 도 3에 도시한 바와 같이, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKi)을 포함할 수 있고, 각 메모리 블록(BLK1 ~ BLKi)은 도 4a 또는 도 4b에 도시된 회로로서 구현될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 4a를 참조하면, 메모리 블록(BLKa)은 2차원의 수평 구조를 가질 수 있다. 메모리 블록(BLKa)은 제1 방향으로 이격 배치된 복수의 비트 라인들(BL1~BLm) 및 제2 방향으로 이격 배치된 복수의 워드 라인들(WL1~WLn)을 포함할 수 있다. 여기에서, 제1 방향은 X축 방향이고, 제2 방향은 Y축 방향일 수 있으나, 특별히 이에 한정되는 것은 아니며, 제1 방향이 Y축 방향이고, 제2 방향이 X축 방향일 수도 있다.
메모리 블록(BLKa)은 복수의 비트 라인들(BL1~BLm)에 각각 연결된 복수의 셀 스트링(CS)들을 포함할 수 있다. 셀 스트링(CS)들은 각각 동일한 회로 구성을 가질 수 있다. 설명의 편의를 위해 하나의 셀 스트링(CS)에 대하여 설명한다.
셀 스트링(CS)은 비트 라인(BL1)과 공통 소스 라인(CSL: common source line) 사이에 연결되어 있는 복수의 메모리 셀들(MC1~MCn) 및 선택 트랜지스터들(DST 및 SST)을 포함할 수 있다. 구체적으로, 셀 스트링(CS)은 드레인 선택 라인(DSL: drain select line)에 연결되는 드레인 선택 트랜지스터(DST: drain select transistor), 복수의 워드 라인들(WL1~WLn)에 각각 연결되는 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 라인(SSL: source select line)에 연결되는 소스 선택 트랜지스터(SST)를 포함할 수 있다.
도 4a에 도시한 바와 같이, 동일한 워드라인에 연결된 복수의 메모리 셀들을 페이지(PG) 단위로 정의할 수 있다. 동일한 워드라인에 연결된 복수의 메모리 셀들에 대하여 기입 동작 및 독출 동작이 동시에 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 4b를 참조하면, 메모리 블록(BLKb)은 3차원의 수직 구조를 가질 수 있다.
메모리 블록(BLKb)은 제1 방향으로 이격 배치된 복수의 비트 라인들(BL1~BLm), 각 비트 라인(BL1~BLm)에 연결되고 제2 방향으로 이격 배치된 복수의 셀 스트링들(CS11~CS1k, CSm1~CSmk) 및 제3 방향으로 이격 배치된 복수의 워드 라인들(WL1~WLn)을 포함할 수 있다. 여기에서, 제1 방향은 X축 방향이고, 제2 방향은 Y축 방향이고, 제3 방향은 Z축 방향일 수 있으나, 특별히 이에 한정되는 것은 아니다.
m 개의 비트 라인들 각각에 k 개의 셀 스트링들이 연결됨에 따라, 메모리 블록(BLKb) 내에는 m x k 개의 셀 스트링들이 배치될 수 있다. 여기에서, n, m 및 k는 각각 1 이상의 정수일 수 있다.
복수의 셀 스트링들(CS11~CS1k, CSm1~CSmk) 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
X축 방향으로 동일 선상에 배치된 셀 스트링들의 소스 선택 트랜지스터(SST)들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들어, 각 비트 라인(BL1~BLm)에 연결된 복수의 제1 셀 스트링들(CS11~CSm1)의 소스 선택 트랜지스터(SST)들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 마찬가지로, 각 비트 라인(BL1~BLm)에 연결된 복수의 제2 내지 제k 셀 스트링들(CS12~CS1k, CSm2~CSmk) 각각의 소스 선택 트랜지스터(SST)들은 각각 제2 내지 제k 소스 선택 라인들(SSL2~SSLk)에 연결될 수 있다.
X축 방향으로 동일 선상에 배치된 셀 스트링들의 드레인 선택 트랜지스터(DST)들은 동일한 드레인 선택 라인에 연결될 수 있다. 예를 들어, 각 비트 라인(BL1~BLm)에 연결된 복수의 제1 셀 스트링들(CS11~CSm1)의 드레인 선택 트랜지스터(DST)들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 마찬가지로, 각 비트 라인(BL1~BLm)에 연결된 복수의 제2 내지 제k 셀 스트링들(CS12~CS1k, CSm2~CSmk) 각각의 드레인 선택 트랜지스터(DST)들은 각각 제2 내지 제k 드레인 선택 라인들(DSL2~DSLk)에 연결될 수 있다.
복수의 셀 스트링들(CS11~CS1k, CSm1~CSmk) 각각의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다.
복수의 셀 스트링들(CS11~CS1k, CSm1~CSmk)의 제 1내지 제n 메모리 셀들(MC1~MCn)은 각각 제1 내지 제n 워드 라인들에 연결될 수 있다. 이때, X축 방향으로 동일 선상에 배치된 셀 스트링들에 연결되고 동일한 워드라인에 연결된 메모리 셀들을 페이지 단위로 정의할 수 있다.
예를 들어, 도 4b에 도시한 바와 같이, X축 방향으로 동일 선상에 배치된 제1 셀 스트링들(CS11~CSm1) 및 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(MC1)을 제1-1 페이지(PG11)로 정의할 수 있다. 마찬가지로, X축 방향으로 동일 선상에 배치된 제2 내지 제k 셀 스트링들(CS12~CS1k, CSm2~CSmk) 및 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(MC1)을 각각 제1-2 내지 제1-k 페이지들(PG12~PG1k)로 정의할 수 있다. 즉, 도 4b에 도시된 3차원 수직 구조에서는 하나의 워드라인에 복수 개의 페이지들이 연결될 수 있으나, 특별히 이에 한정되는 것은 아니다.
각 워드라인(WL1~WLn)에는 k 개의 페이지들이 연결될 수 있으며, 이에 따라, 메모리 블록(BLKb) 내에는 n x k 개의 페이지들이 존재할 수 있다. 각 워드라인(WL1~WLn) 별 페이지의 개수는 각 비트 라인(BL1~BLm)에 연결된 셀 스트링의 개수에 따라 달라질 수 있다.
이후부터는 도 4b에 도시된 3차원 수직 구조를 갖는 메모리 블록에 대한 기입 동작을 예를 들어 설명한다.
도 5a는 3차원 수직 구조의 메모리 블록(BLKo)에 대한 기입 동작을 예시적으로 나타낸 도면이고, 도 5b는 도 5a의 페이지 별 기입 동작 순서를 표로 나타낸 도면이다. 또한, 도 6a는 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12)에 기입 동작이 수행된 상태를 개념적으로 나타낸 도면이고, 도 6b는 기입 완료된 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12) 각각에 대한 문턱 전압 분포를 나타낸 그래프이고, 도 6c는 제2 워드라인(WL2)의 제2-1 및 제2-2 페이지들(PG21 및 PG22)에 기입 동작이 수행됨에 따라 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12)에 간섭이 발생된 상태를 개념적으로 나타낸 도면이고, 도 6d는 기입 완료된 제2 워드라인(WL2)의 제2-1 및 제2-2 페이지들(PG21 및 PG22) 및 간섭이 발생된 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12) 각각에 대한 문턱 전압 분포를 나타낸 그래프이다. 도면의 간략화 및 설명의 편의를 위하여, 메모리 블록(BLKo)은 4 개의 워드라인들(WL1~WL4)을 포함하고, 각 워드라인(WL1~WL4)에는 2 개의 페이지들(PG11~PG42)들이 연결된 것으로 가정한다.
도 5a 및 도 5b를 참조하면, 메모리 블록(BLKo)에 대한 기입 동작은 점선 화살표로 표시한 바와 같이, 제1 워드라인(WL1)의 제1-1 페이지(PG11)부터 시작하여 제4 워드라인(WL4)의 제4-2 페이지(PG42)에서 종료될 수 있다. 구체적으로, 메모리 블록(BLKo)에 대한 기입 동작은 제1 워드라인(WL1)의 제1-1 페이지(PG11) -> 제1-2 페이지(PG12) -> 제2 워드라인(WL2)의 제2-1 페이지(PG21) -> 제2-2 페이지(PG22) -> 제3 워드라인(WL3)의 제3-1 페이지(PG31) -> 제3-2 페이지(PG32) -> 제4 워드라인(WL4)의 제4-1 페이지(PG41) -> 제4-2 페이지(PG42)의 순서로 진행될 수 있다.
이러한 순서로 기입 동작이 수행됨에 따라, 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12), 제2 워드라인(WL2)의 제2-1 및 제2-2 페이지들(PG21 및 PG22) 및 제3 워드라인(WL3)의 제3-1 및 제3-2 페이지들(PG31 및 PG32)에 기 저장된 제1-1 내지 제3-2 데이터들이 각각 제2 워드라인(WL2), 제3 워드라인(WL3) 및 제3 워드라인(WL4)에 대한 기입 동작 수행 시 발생되는 간섭(interference)에 의해 손상될 수 있다.
예를 들어, 도 6a에 도시한 바와 같이 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12)에 각각 제1-1 데이터 및 제1-2 데이터를 저장하기 위한 제1 기입 동작의 수행이 완료되면, 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12) 각각에 대한 문턱 전압 분포는 도 6b에 도시된 바와 같이 형성된다. 이때, 도 6c에 도시한 바와 같이 제2 워드라인(WL2)의 제2-1 및 제2-2 페이지들(PG21 및 PG22)에 각각 제2-1 데이터 및 제2-2 데이터를 저장하기 위한 제1 기입 동작의 수행이 완료되면, 제2 워드라인(WL2)의 제2-1 및 제2-2 페이지들(PG21 및 PG22) 각각에 대한 문턱 전압 분포는 도 6d에 도시한 바와 같이 형성되는 반면, 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12) 각각에 대한 문턱 전압 분포는 도 6b의 상태에서 도 6d의 상태로 변형된다. 즉, 제2 워드라인(WL2)의 제2-1 및 제2-2 페이지들(PG21 및 PG22) 각각에 대한 제1 기입 동작 수행 시 제2 워드라인(WL2)에 인접한 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12)에 대한 간섭이 발생하여 문턱 전압 분포가 변형되고, 이에 따라 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12)에 기 저장된 제1-1 데이터 및 제1-2 데이터가 손상될 수 있다.
본 실시 예에서는 특정 워드라인(예컨대, 제1 워드라인)에 연결된 하나 또는 그 이상의 페이지들에 제1 기입 동작을 수행하고, 특정 워드라인에 인접한 다음 워드라인(예컨대, 제2 워드라인)에 연결된 하나 또는 그 이상의 페이지들에 제1 기입 동작을 수행한 후 제1 워드라인에 연결된 하나 또는 그 이상의 페이지들에 제2 기입 동작을 수행한다. 이러한 기입 방식을 도 7a 및 도 7b에 도시하였다. 도 7a에서 점선 화살표는 제1 기입 동작을 나타내고, 실선 화살표는 제2 기입 동작을 나타낸다.
도 7a 및 도 7b를 참조하면, 메모리 블록(BLKo)에 대한 기입 동작은 제1 워드라인(WL1)의 제1-1 페이지(PG11)부터 시작하여 제3 워드라인(WL3)의 제3-2 페이지(PG32)에서 종료될 수 있다.
구체적으로, 메모리 블록(BLKo)에 대한 기입 동작은 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12)에 대한 제1 기입 동작 -> 제2 워드라인(WL2)의 제2-1 및 제2-2 페이지들(PG21 및 PG22)에 대한 제1 기입 동작 -> 제1 워드라인(WL1)의 제1-1 및 제1-2 페이지들(PG11 및 PG12)에 대한 제2 기입 동작 -> 제3 워드라인(WL3)의 제3-1 및 제3-2 페이지들(PG31 및 PG32)에 대한 제1 기입 동작 -> 제2 워드라인(WL2)의 제2-1 및 제2-2 페이지들(PG21 및 PG22)에 대한 제2 기입 동작 -> 제4 워드라인(WL4)의 제4-1 및 제4-2 페이지들(PG41 및 PG42)에 대한 제1 기입 동작 -> 제3 워드라인(WL3)의 제3-1 및 제3-2 페이지들(PG31 및 PG32)에 대한 제2 기입 동작의 순서로 진행될 수 있다. 이에 따라, 제1 내지 제4 워드라인들(WL1~WL4)의 제1-1 내지 제4-2 페이지들(PG11~PG42) 각각에 데이터가 정상적으로 기입될 수 있다.
도 8a 내지 도 12b는 본 실시 예에서 기입 동작 중 SPO 발생 시 데이터 버퍼(DB)에 임시 저장된 데이터를 불휘발성 메모리 장치(100)의 특정 메모리 블록(BLKs)에 백업하는 방법을 개념적으로 나타낸 도면들이다. 구체적으로, 도 8a 및 도 8b는 제1 워드라인(WL1)의 제1-2 페이지(PG12)에 대한 제1 기입 동작 중 SPO가 발생한 경우를 나타낸 도면들이고, 도 9a 및 도 9b는 제2 워드라인(WL2)의 제2-1 페이지(PG21)에 대한 제1 기입 동작 중 SPO가 발생한 경우를 나타낸 도면들이고, 도 10a 및 도 10b는 제2 워드라인(WL2)의 제2-2 페이지(PG22)에 대한 제1 기입 동작 중 SPO가 발생한 경우를 나타낸 도면들이다. 도 11a 및 도 11b는 제1 워드라인(WL1)의 제1-1 페이지(PG11)에 대한 제2 기입 동작 중 SPO가 발생한 경우를 나타낸 도면들이고, 도 12a 및 도 12b는 제1 워드라인(WL1)의 제1-2 페이지(PG12)에 대한 제2 기입 동작 중 SPO가 발생한 경우를 나타낸 도면들이다. 설명의 편의를 위하여, 이후부터는 특정 메모리 블록(BLKs)을 백업 메모리 블록(BLKs)이라 한다.
SPO가 발생하면 컨트롤러(200)의 프로세서(220)는 사용 중인 메모리 블록(BLKo)에서 기입 중단된 페이지, 기입 완료된 페이지들 및 간섭이 발생된 페이지들을 검출할 수 있다. 구체적으로, 프로세서(220)는 SPO 발생 시 기입 동작이 수행된 페이지에 대한 정보 및 기입 동작에 대한 정보에 근거하여 사용 중인 메모리 블록(BLKo)에서 기입 중단된 페이지, 기입 완료된 페이지들 및 간섭이 발생된 페이지들을 판단 및 검출할 수 있다.
도 8a에 도시한 바와 같이 제1 워드라인(WL1)의 제1-2 페이지(PG12)에 대한 제1 기입 동작 중 SPO가 발생하면, 프로세서(220)는 제1 워드라인(WL1)의 제1-1 페이지(PG11)는 기입 완료된 페이지로 판단하고, 제1-2 페이지(PG12)는 기입 중단된 페이지로 판단할 수 있다. 판단 결과에 근거하여 프로세서(220)는 도 8b에 도시한 바와 같이, 전원 차단 보호 회로(240)의 구동에 의해 최소한의 동작 전원이 제공되는 동안 메모리(230)의 데이터 버퍼(DB)에 임시 저장된 데이터들(DATA11~DATA22) 중 제1 워드라인(WL1)의 제1-2 페이지(PG12)에 대응하는 제1-2 데이터(DATA12)를 불휘발성 메모리 장치(100)에서 선택된 백업 메모리 블록(BLKs)에 저장하기 위한 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 이때, 제1-2 데이터(DATA12)는 싱글 레벨 셀(SLC) 방식으로 백업 메모리 블록(BLKs)에 기입될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 9a에 도시한 바와 같이, 제2 워드라인(WL2)의 제2-1 페이지(PG21)에 대한 제1 기입 동작 중 SPO가 발생하면, 프로세서(220)는 제1 워드라인(WL1)의 제1-1 페이지(PG11) 및 제1-2 페이지(PG12)를 각각 간섭이 발생된 페이지 및 기입 완료된 페이지로 판단하고, 제2 워드라인(WL2)의 제2-1 페이지(PG21)는 기입 중단된 페이지로 판단할 수 있다. 프로세서(220)는 제2 워드라인(WL2)의 제2-1 페이지(PG21)에 대하여 수직 방향 즉, Z축 방향으로 인접한 워드라인들 중 이전 워드라인 즉, 제1 워드라인(WL1)의 제1-1 페이지(PG11)를 간섭이 발생된 페이지로 판단할 수 있다.
판단 결과에 근거하여 프로세서(220)는 도 9b에 도시한 바와 같이, 전원 차단 보호 회로(240)의 구동에 의해 최소한의 동작 전원이 제공되는 동안 메모리(230)의 데이터 버퍼(DB)에 임시 저장된 데이터들(DATA11~DATA22) 중 제1 워드라인(WL1)의 제1-1 페이지(PG11)에 대응하는 제1-1 데이터(DATA11) 및 제2 워드라인(WL2)의 제2-1 페이지(PG21)에 대응하는 제2-1 데이터(DATA21)를 백업 메모리 블록(BLKs)에 저장하기 위한 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 10a에 도시한 바와 같이 제2 워드라인(WL2)의 제2-2 페이지(PG22)에 대한 제1 기입 동작 중 SPO가 발생하면, 프로세서(220)는 제1 워드라인(WL1)의 제1-1 페이지(PG11) 및 제1-2 페이지(PG12)를 각각 간섭이 발생된 페이지로 판단하고, 제2 워드라인(WL2)의 제2-1 페이지(PG21)는 기입 완료된 페이지로 판단하고, 제2 워드라인(WL2)의 제2-2 페이지(PG22)는 기입 중단된 페이지로 판단할 수 있다.
판단 결과에 근거하여 프로세서(220)는 도 10b에 도시한 바와 같이, 전원 차단 보호 회로(240)의 구동에 의해 최소한의 동작 전원이 제공되는 동안 메모리(230)의 데이터 버퍼(DB)에 임시 저장된 데이터들(DATA11~DATA22) 중 제1 워드라인(WL1)의 제1-1 페이지(PG11) 및 제1-2 페이지(PG12)에 대응하는 제1-1 데이터(DATA11) 및 제1-2 데이터(DATA12), 그리고 제2 워드라인(WL2)의 제2-2 페이지(PG22)에 대응하는 제2-2 데이터(DATA22)를 백업 메모리 블록(BLKs)에 저장하기 위한 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 11a에 도시한 바와 같이, 제1 워드라인(WL1)의 제1-1 페이지(PG11)에 대한 제2 기입 동작 중 SPO가 발생하면, 프로세서(220)는 제1 워드라인(WL1)의 제1-1 페이지(PG11) 및 제1-2 페이지(PG12)를 각각 기입 중단된 페이지 및 간섭이 발생된 페이지로 판단하고, 제2 워드라인(WL2)의 제2-1 페이지(PG21) 및 제2-2 페이지(PG22)는 기입 완료된 페이지들로 판단할 수 있다.
판단 결과에 근거하여 프로세서(220)는 도 11b에 도시한 바와 같이, 전원 차단 보호 회로(240)의 구동에 의해 최소한의 동작 전원이 제공되는 동안 메모리(230)의 데이터 버퍼(DB)에 임시 저장된 데이터들(DATA11~DATA22) 중 제1 워드라인(WL1)의 제1-1 페이지(PG11) 및 제1-2 페이지(PG12)에 대응하는 제1-1 데이터(DATA11) 및 제1-2 데이터(DATA12)를 백업 메모리 블록(BLKs)에 저장하기 위한 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 12a에 도시한 바와 같이, 제1 워드라인(WL1)의 제1-2 페이지(PG12)에 대한 제2 기입 동작 중 SPO가 발생하면, 프로세서(220)는 제1 워드라인(WL1)의 제1-1 페이지(PG11) 및 제1-2 페이지(PG12)를 각각 기입 완료된 페이지 및 기입 중단된 페이지로 판단하고, 제2 워드라인(WL2)의 제2-1 페이지(PG21) 및 제2-2 페이지(PG22)는 기입 완료된 페이지들로 판단할 수 있다.
판단 결과에 근거하여 프로세서(220)는 도 12b에 도시한 바와 같이, 전원 차단 보호 회로(240)의 구동에 의해 최소한의 동작 전원이 제공되는 동안 메모리(230)의 데이터 버퍼(DB)에 임시 저장된 데이터들(DATA11~DATA22) 중 제1 워드라인(WL1)의 제1-2 페이지(PG12)에 대응하는 제1-2 데이터(DATA12)를 백업 메모리 블록(BLKs)에 저장하기 위한 기입 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
본 실시 예에서는 SPO 발생 시 데이터 버퍼(DB)에 임시 저장된 데이터들 중 기입 중단된 페이지 및/또는 간섭이 발생된 페이지에 대응하는 일부의 데이터만을 불휘발성 메모리 장치(100)에 저장하므로, 백업할 데이터의 사이즈를 감소시킬 수 있다.
또한, 백업할 데이터의 사이즈가 감소됨에 따라 전원 차단 보호 회로(240)에 의해 제공되는 최소한의 동작 전원이 유지되는 동안 안정적으로 백업을 완료할 수 있다. 아울러, 최소한의 동작 전원을 제공하기 위한 커패시터의 개수를 줄일 수 있으므로, 제조 비용이 절감될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다. 도 13을 참조하여 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서 도 1 내지 도 12b가 참조될 수 있다.
S1010 단계에서, 컨트롤러(200)의 프로세서(220)는 SPO(sudden power off)의 발생을 검출할 수 있다. SPO의 발생을 검출하는 것은 당 기술 분야에서 이미 공지된 기술이므로 이에 대한 상세한 설명은 생략한다.
데이터 저장 장치(10)의 SPO가 발생하면, 컨트롤러(200)의 전원 차단 보호 회로(240)가 프로세서(200)의 제어에 의해 구동할 수 있다. 전원 차단 보호 회로(240)는 보조 전원 발생기(245)를 이용하여 데이터 저장 장치(10) 내에 최소한의 동작 전원을 제공할 수 있다. 데이터 저장 장치(10)는 최소한의 동작 전원이 제공됨에 따라 안정적으로 종료될 수 있다.
S1020 단계에서, 프로세서(220)는 사용 중인 메모리 블록(BLKo)에서 간섭이 발생된 제1 페이지 및 기입 중단된 제2 페이지를 검출할 수 있다. 구체적으로, 프로세서(220)는 SPO 발생 시 기입 동작이 수행 중인 페이지에 대한 정보 및 기입 동작(예컨대, 제1 기입 동작 또는 제2 기입 동작)에 대한 정보에 근거하여 사용 중인 메모리 블록(BLKo)에서 기입 중단된 페이지, 기입 완료된 페이지 및 간섭이 발생된 페이지를 판단함으로써 제1 페이지 및 제2 페이지를 검출할 수 있다.
예를 들어, 프로세서(220)는 SPO 발생 시 기입 동작이 수행 중인 페이지를 검출하고, 검출된 페이지는 기입 중단된 페이지 즉, 제2 페이지로 판단하고, 검출된 제2 페이지에 연결된 워드라인에 대하여 수직 방향(예컨대, Z축 방향)으로 인접한 이전 워드라인에 연결된 페이지들 중 일부의 또는 전체의 페이지들을 간섭이 발생된 페이지들로 판단할 수 있다. 구체적으로, 프로세서(220)는 검출된 페이지가 해당 워드라인의 마지막 페이지가 아니면, 이전 워드라인에 연결된 페이지들 중 첫 번째 페이지부터 검출된 페이지에 대응하는 페이지까지를 제1 페이지로 검출할 수 있다. 또한, 프로세서(220)는 검출된 페이지가 해당 워드라인의 마지막 페이지이면, 이전 워드라인에 연결된 페이지들 전체를 제1 페이지로 검출할 수 있다.
S1030 단계에서, 프로세서(220)는 메모리(230)의 데이터 버퍼(DB)에 임시 저장된 데이터들 중 제1 페이지 및 제2 페이지에 대응하는 데이터들을 불휘발성 메모리 장치(100)의 백업 메모리 블록(BLKs)에 저장할 수 있다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 15는 도 14의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 16을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 15에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 17을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 15에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 18을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 14의 데이터 저장 장치(2200), 도 16의 데이터 저장 장치(3200) 및 도 17의 데이터 저장 장치(4200)로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 전원 차단 보호 회로 245: 보조 전원 발생기
250: 메모리 인터페이스

Claims (17)

  1. 하나 또는 그 이상의 페이지들이 연결된 복수의 워드라인들이 배치된 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치의 상기 하나 또는 그 이상의 페이지들에 저장될 데이터들을 버퍼링하는 데이터 버퍼; 및
    서든 파워 오프(sudden power off, SPO) 발생 시 사용 중인 메모리 블록 내에서 간섭이 발생된 하나 또는 그 이상의 제1 페이지를 검출하고, 상기 데이터 버퍼에 버퍼링된 상기 데이터들 중 상기 하나 또는 그 이상의 제1 페이지에 대응하는 데이터를 백업 메모리 블록 내에 저장하도록 구성된 프로세서
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 SPO가 발생하면, 상기 데이터 저장 장치 내에 기 설정된 시간 동안 최소한의 동작 전원을 제공하도록 구성된 전원 차단 보호 회로를 더 포함하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 전원 차단 보호 회로는 상기 최소한의 동작 전원을 생성하는 보조 전원 발생기를 포함하는 데이터 저장 장치.
  4. 제1항에 있어서,
    상기 프로세서는 상기 사용 중인 메모리 블록 내에서 상기 SPO에 의해 기입 중단된 제2 페이지를 검출하고, 상기 데이터 버퍼에 버퍼링된 상기 데이터들 중 상기 제2 페이지에 대응하는 데이터를 상기 백업 메모리 블록에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  5. 제1항에 있어서,
    상기 복수의 워드라인들은 제1 방향으로 이격 배치되는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 프로세서는 상기 SPO에 의해 기입 중단된 페이지를 검출하고, 검출된 상기 기입 중단된 페이지가 연결된 워드라인에 대하여 상기 제1 방향으로 인접한 이전 워드라인에 연결된 상기 하나 또는 그 이상의 페이지들 중 일부 페이지 또는 전체 페이지를 상기 제1 페이지로 검출하는 데이터 저장 장치.
  7. 제5항에 있어서,
    상기 검출된 상기 기입 중단된 페이지가 해당 워드라인의 마지막 페이지이면, 상기 프로세서는 상기 이전 워드라인에 연결된 페이지 전체를 상기 제1 페이지로 검출하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 복수의 워드라인들이 제1 워드라인 및 제2 워드라인을 포함하고, 상기 제1 워드라인에 제1-1 페이지 및 제1-2 페이지가 연결되고, 상기 제2 워드라인에 제2-1 페이지 및 제2-2 페이지가 연결되고, 그리고 상기 제2-2 페이지에 대한 제1 기입 동작 중 상기 SPO가 발생하면,
    상기 프로세서는 상기 제1 워드라인의 상기 제1-1 및 제1-2 페이지들을 상기 제1 페이지로 검출하고, 상기 데이터 버퍼에 버퍼링된 데이터들 중 상기 제1-1 및 제1-2 페이지들에 대응하는 데이터들을 상기 백업 메모리 블록에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  9. 제5항에 있어서,
    상기 검출된 상기 기입 중단된 페이지가 해당 워드라인의 마지막 페이지가 아니면, 상기 프로세서는 상기 이전 워드라인에 연결된 페이지들 중 첫 번째 페이지부터 상기 검출된 상기 기입 중단된 페이지에 대응하는 페이지까지를 상기 제1 페이지로 검출하는 데이터 저장 장치.
  10. 제9항에 있어서,
    상기 복수의 워드라인들이 제1 워드라인 및 제2 워드라인을 포함하고, 상기 제1 워드라인에 제1-1 페이지 및 제1-2 페이지가 연결되고, 상기 제2 워드라인에 제2-1 페이지 및 제2-2 페이지가 연결되고, 그리고 상기 제2-1 페이지에 대한 제1 기입 동작 중 상기 SPO가 발생하면,
    상기 프로세서는 상기 제1 워드라인의 상기 제1-1 페이지를 상기 제1 페이지로 검출하고, 상기 데이터 버퍼에 버퍼링된 데이터들 중 상기 제1-1 페이지에 대응하는 데이터를 상기 백업 메모리 블록에 저장하도록 상기 불휘발성 메모리 장치를 제어하는 데이터 저장 장치.
  11. 하나 또는 그 이상의 페이지들이 연결된 복수의 워드라인들이 배치된 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 데이터 저장 장치의 서든 파워 오프(sudden power off, SPO)의 발생을 검출하는 단계;
    사용 중인 메모리 블록 내에서 간섭이 발생된 하나 또는 그 이상의 제1 페이지를 검출하는 단계; 및
    데이터 버퍼에 버퍼링된 데이터들 중 상기 하나 또는 그 이상의 제1 페이지에 대응하는 데이터를 상기 불휘발성 메모리 장치의 백업 메모리 블록 내에 저장하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 제1 페이지들을 검출하는 단계는,
    상기 서든 파워 오프 발생에 의해 기입 중단된 제2 페이지를 검출하는 단계;
    상기 제2 페이지가 연결된 워드라인에 대하여 제1 방향으로 인접한 이전 워드라인에 연결된 페이지들 중 일부 페이지 또는 전체 페이지를 상기 제1 페이지로 검출하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제2 페이지가 해당 워드라인의 마지막 페이지이면, 상기 이전 워드라인에 연결된 페이지들 전체를 상기 제1 페이지로 검출하는 데이터 저장 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 제2 페이지가 해당 워드라인의 마지막 페이지가 아니면, 상기 이전 워드라인에 연결된 페이지들 중 첫 번째 페이지부터 상기 검출된 페이지에 대응하는 페이지까지를 상기 제1 페이지로 검출하는 데이터 저장 장치의 동작 방법.
  15. 제12항에 있어서,
    상기 데이터를 상기 백업 메모리 블록에 저장하는 단계는,
    상기 데이터 버퍼에 버퍼링된 상기 데이터들 중 상기 제2 페이지에 대응하는 데이터를 상기 백업 메모리 블록에 저장하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  16. 제11항에 있어서,
    상기 서든 파워 오프(sudden power off)의 발생 이후에,
    상기 데이터 저장 장치 내에 기 설정된 시간 동안 최소한의 동작 전원을 제공하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 페이지에 대응하는 데이터를 상기 백업 메모리 블록에 저장하는 단계는 상기 최소한의 동작 전원이 제공되는 동안 수행되는 데이터 저장 장치의 동작 방법.
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