KR20220048857A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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KR20220048857A
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 향상된 신뢰성을 갖는 메모리 장치는, 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 각각 갖도록 프로그램된 메모리 셀들, 상기 메모리 셀들에 대한 리드 동작 또는 프로그램 동작을 수행하는 주변 회로 및 상기 메모리 셀들을 미리 설정된 디폴트 리드 전압들 중 어느 하나의 리드 전압인 테스트 리드 전압을 이용하여 리드하는 테스트 리드 동작을 수행하고, 상기 테스트 리드 전압보다 큰 문턱 전압을 갖는 메모리 셀들의 개수에 따라, 상기 메모리 셀들 중 일부의 메모리 셀들에 리프레시 프로그램 전압을 인가하는 리프레시 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 신뢰성을 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 각각 갖도록 프로그램된 메모리 셀들, 상기 메모리 셀들에 대한 리드 동작 또는 프로그램 동작을 수행하는 주변 회로 및 상기 메모리 셀들을 미리 설정된 디폴트 리드 전압들 중 어느 하나의 리드 전압인 테스트 리드 전압을 이용하여 리드하는 테스트 리드 동작을 수행하고, 상기 테스트 리드 전압보다 큰 문턱 전압을 갖는 메모리 셀들의 개수에 따라, 상기 메모리 셀들 중 일부의 메모리 셀들에 리프레시 프로그램 전압을 인가하는 리프레시 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른, 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 각각 갖도록 프로그램된 메모리 셀들을 포함하는 메모리 장치의 동작 방법은, 상기 메모리 셀들을 미리 설정된 디폴트 리드 전압들 중 어느 하나의 리드 전압인 테스트 리드 전압을 이용하여 센싱한 테스트 리드 데이터를 획득하는 단계 및 상기 테스트 리드 데이터에 포함된 기준 논리 값의 개수에 따라 상기 메모리 셀들 중 일부의 메모리 셀들에 리프레시 프로그램 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른, 메모리 장치는 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 각각 갖도록 프로그램된 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들에 대한 리드 동작 또는 프로그램 동작을 수행하는 주변회로 및 상기 복수의 메모리 셀들 중 상기 복수의 프로그램 상태들 중 문턱전압이 감소한 메모리 셀들의 개수가 미리 설정된 기준 개수를 초과하는 프로그램 상태에 대한 리프레시 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 리프레시 동작 제어부를 포함할 수 있다.
본 기술에 따르면 향상된 신뢰성을 갖는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5는 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6은 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8은 프로그램 동작을 설명하기 위한 도면이다.
도 9는 리텐션에 의한 메모리 셀들의 문턱전압 변화를 설명하기 위한 도면이다.
도 10은 샘플링 리드 동작을 설명하기 위한 도면이다.
도 11은 샘플링 리드 데이터를 이용하여 리프레시 데이터를 생성하는 방법을 설명하기 위한 도면이다.
도 12는 도 1의 리프레시 동작 제어부의 구조를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 15는 본 발명의 일 실시 예에 따른 리프레시 프로그램 동작을 수행할 프로그램 상태를 결정하는 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 리프레시 프로그램 동작을 수행할 프로그램 상태를 결정하는 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 리프레시 프로그램 동작을 수행할 프로그램 상태를 결정하는 방법을 설명하기 위한 도면이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다. 또는 스토리지 장치(50)는 서버, 데이터 센터 등과 같이 한 곳에 고용량의 데이터를 저장하는 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 리프레시 동작 제어부(160)를 포함할 수 있다.
리프레시 동작 제어부(160)는 문턱전압이 낮아진 메모리 셀들의 문턱전압을 높이는 리프레시 프로그램 동작을 제어할 수 있다.
리프레시 동작 제어부(160)는 호스트(400)로부터 리프레시 커맨드 및 리프레시 어드레스를 수신할 수 있다. 리프레시 동작 제어부(160)는 리프레시 커맨드에 응답하여, 리프레시 프로그램 동작을 수행할지 여부를 결정할 수 있다. 리프레시 동작 제어부(160)는 리프레시 어드레스에 대응되는 페이지에 대한 테스트 리드 동작을 수행하고, 테스트 리드 동작의 결과를 기초로 리프레시 프로그램 동작의 수행여부를 결정할 수 있다. 테스트 리드 동작은 테스트 리드 전압을 이용한 리드 동작일 수 있다. 테스트 리드 동작은 테스트 리드 전압을 이용하여 리프레시 어드레스에 대응되는 페이지에 포함된 메모리 셀들을 센싱하는 동작일 수 있다. 테스트 리드 전압은 메모리 장치(100)의 디폴트 값으로 설정된 리드 전압인 디폴트 리드 전압들 중 일부의 리드 전압들일 수 있다. 예를 들어, 메모리 장치(100)에 포함된 메모리 셀이 2 이상의 비트들을 저장하는 경우, 복수의 디폴트 리드 전압들을 이용하여 메모리 셀에 저장된 데이터가 센싱될 수 있다. 테스트 리드 전압은 복수의 디폴트 리드 전압들 중 어느 하나의 리드 전압일 수 있다. 실시 예에서, 테스트 리드 전압은 메모리 셀들이 가질 수 있는 복수의 프로그램 상태들 중 최상위 프로그램 상태와 최상위 프로그램 상태에 인접한 프로그램 상태를 구별하는 리드 전압일 수 있다.
리프레시 동작 제어부(160)는 테스트 리드 동작에 의해 획득된 테스트 데이터에 포함된 기준 논리 값의 개수를 카운트 할 수 있다. 여기서 기준 논리 값은 “0” 또는 “1”일 수 있다. 실시 에에서, 기준 논리 값은 테스트 리드 전압보다 높은 문턱전압을 같은 메모리 셀의 센싱 데이터일 수 있다. 즉, 기준 논리 값은 오프 셀로 리드된 메모리 셀을 나타내는 데이터 일 수 있다.
리프레시 동작 제어부(160)는 테스트 리드 동작에 의해 획득된 테스트 데이터에 포함된 기준 논리 값의 개수가 제1 기준 개수 미만이면, 리프레시 프로그램 동작을 수행할 수 있다. 리프레시 동작 제어부(160)는 테스트 리드 동작에 의해 획득된 테스트 데이터에 포함된 기준 논리 값의 개수 이상이면, 리프레시 프로그램 동작을 수행하지 않을 수 있다.
리프레시 동작 제어부(160)는 리프레시 프로그램 동작을 수행할 메모리 셀들을 결정하기 위해 샘플링 리드 동작을 수행할 수 있다. 샘플링 리드 동작은 복수회 수행될 수 있다. 리프레시 동작 제어부(160)는 샘플링 리드 동작을 통해 획득된 샘플링 데이터 및 테스트 리드 동작을 통해 획득된 테스트 데이터를 이용하여 리프레시 프로그램 동작을 수행할 메모리 셀들을 가르키는 리프레시 데이터를 생성할 수 있다.
리프레시 동작 제어부(160)는 리프레시 데이터를 이용하여 리프레시 프로그램 동작을 수행할 수 있다. 리프레시 프로그램 동작시에 인가되는 리프레시 프로그램 전압은 샘플링 리드 동작이 수행된 횟수와 연관될 수 있다.
리프레시 동작 제어부(160)가 수행하는 리프레시 프로그램 동작에 관한 구체적인 내용은 후술하는 도 9 내지 도 15에서 보다 상세하게 설명한다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 프로그램 동작, 리드 동작 및 소거 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 수신한 쓰기 데이터를 프로그램 데이터로 변환할 수 있다. 프로그램 데이터는 메모리 장치(100)에 포함된 메모리 셀들이 각각 저장할 수 있는 비트수에 따라 결정되는 복수의 프로그램 상태들에 각각 대응되는 데이터의 수가 같은 비율을 갖도록 변환된 데이터일 수 있다. 예를 들어, 프로그램 데이터는 메모리 셀들이 각각 2비트의 데이터를 저장할 수 있다고 가정하면, 소거 상태, 제1 내지 제3 프로그램 상태들에 각각 대응되는 데이터가 1/4씩 포함되도록 쓰기 데이터를 변환한 데이터일 수 있다. 또는 프로그램 데이터는 메모리 셀들이 각각 3비트의 데이터를 저장할 수 있다고 가정하면, 소거 상태, 제1 내지 제7 프로그램 상태들에 각각 대응되는 데이터가 1/8씩 포함되도록 쓰기 데이터를 변환한 데이터일 수 있다. 이를 통해 메모리 컨트롤러(200)는 메모리 장치(100)에 포함된 메모리 셀들 또는 페이지를 구성하는 메모리 셀들이 특정 프로그램 상태들 위주로 프로그램 되지 않도록 방지할 수 있다. 또한, 프로그램 데이터는 각 상태들이 균등하게 프로그램 될 수 있도록 변환된 데이터이므로 데이터의 보안이 강화될 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 쓰기 데이터를 프로그램 데이터로 변환하기 위한 데이터 변환부(미도시)를 더 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 복수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
복수의 메모리 블록들(BLK1~BLKi)중 일부는 도 1을 참조하여 설명된 맵 데이터를 저장하는 맵 데이터 블록일 수 있다. 나머지 일부는 호스트(400)가 요청한 데이터를 저장하는 노멀 블록일 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)를 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 제어 신호들을 생성하여 주변 회로들을 제어할 수 있다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 도면이다.
도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링(string; ST)들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링(ST)들에 공통으로 연결될 수 있다. 스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 소스 셀렉트 트랜지스터(SST)들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 4를 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
메모리 장치는 워드 라인 단위로 프로그램 동작을 수행할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 물리적 페이지를 구성할 수 있다. 물리적 페이지는 프로그램 동작 또는 리드 동작의 단위일 수 있다.
메모리 장치는 복수의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에 데이터를 저장하기 위해 프로그램 동작을 수행할 수 있다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 1 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '0'과 대응될 수 있다. 다만, 제1 프로그램 상태(P1)에 대응하는 데이터는 예시적인 것이며, 소거 상태(E)가 데이터 '0'과 대응되고, 제1 프로그램 상태(P1)가 데이터 '1'과 대응될 수도 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 리드 전압(R1)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
도 5는 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5를 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 2 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '11'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '10'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '00'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '01'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제3 리드 전압(R3)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압일 수 있다.
도 6은 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 3 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '001'과 대응되고, 제7 프로그램 상태(P7)는 데이터 '000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제7 리드 전압(R7)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압일 수 있다.
도 7은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 4 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '1110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '1101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '1100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '1011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '1010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '1001'과 대응되고, 제7 프로그램 상태(P7)는 데이터'1000'과 대응될 수 있다. 또한, 제8 프로그램 상태(P8)는 데이터 '0111'과 대응되고, 제9 프로그램 상태(P9)는 데이터 '0110'과 대응되고, 제10 프로그램 상태(P10)는 데이터 '0101'과 대응되고, 제11 프로그램 상태(P11)는 데이터 '0100'과 대응되고, 제12 프로그램 상태(P12)는 데이터 '0011'과 대응되고, 제13 프로그램 상태(P13)는 데이터 '0010'과 대응되고, 제14 프로그램 상태(P14)는 '데이터 '0001'과 대응되고, 제15 프로그램 상태(P15)는 데이터'0000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제15 리드 전압(R15)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압이고, 제8 리드 전압(R8)은 제7 프로그램 상태(P7)와 제8 프로그램 상태(P8)를 구분하는 리드 전압이고, 제9 리드 전압(R9)은 제8 프로그램 상태(P8)와 제9 프로그램 상태(P9)를 구분하는 리드 전압이고, 제10 리드 전압(R10)은 제9 프로그램 상태(P9)와 제10 프로그램 상태(P10)를 구분하는 리드 전압이고, 제11 리드 전압(R11)은 제10 프로그램 상태(P10)와 제11 프로그램 상태(P11)를 구분하는 리드 전압이고, 제12 리드 전압(R12)은 제11 프로그램 상태(P11)와 제12 프로그램 상태(P12)를 구분하는 리드 전압이고, 제13 리드 전압(R13)은 제12 프로그램 상태(P12)와 제13 프로그램 상태(P13)를 구분하는 리드 전압이고, 제14 리드 전압(R14)은 제13 프로그램 상태(P13)와 제14 프로그램 상태(P14)를 구분하는 리드 전압이고, 제15 리드 전압(R15)은 제14 프로그램 상태(P14)와 제15 프로그램 상태(P15)를 구분하는 리드 전압일 수 있다.
도 8은 프로그램 동작을 설명하기 위한 도면이다.
도 8에서, 설명의 편의를 위해, 복수의 메모리 셀들 각각은 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들 각각은 3-비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 4-비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다.
메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 즉, 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들(P1, P2, P3)중 어느 하나의 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압을 인가하는 프로그램 전압 인가 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
예를 들어, 제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 펄스(Vpgm1)가 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)이 순차적으로 인가된다. 이 때, 목표 프로그램 상태가 제1 프로그램 상태(P1)인 메모리 셀들은 제1 검증 전압(Vvfy1)에 의해 검증이 수행되고, 목표 프로그램 상태가 제2 프로그램 상태(P2)인 메모리 셀들은 제2 검증 전압(Vvfy2)에 의해 검증이 수행되고, 목표 프로그램 상태가 제3 프로그램 상태(P3)인 메모리 셀들은 제3 검증 전압(Vvfy3)에 의해 검증이 수행될 수 있다.
각 검증 전압들(Vvfy1~Vvfy3)에 의해 검증 통과(verify pass)된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 것이다. 제2 프로그램 루프(PL2)에서 프로그램 금지된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 제1 프로그램 펄스(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 펄스(Vpgm2)가 인가된다. 이 후, 제1 프로그램 루프(PL1)의 검증 동작과 동일하게 검증 동작이 수행된다. 예시적으로, 검증 통과(verify pass)는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.
상술된 바와 같이, 메모리 장치(100)가 2-비트를 저장하는 멀티 레벨 셀(MLC)을 프로그램할 때, 메모리 장치(100)는 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)을 사용하여 각각의 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들을 각각 검증하게 된다.
검증 동작시에, 선택된 메모리 셀들이 연결된 워드 라인인 선택된 워드라인에는 검증 전압이 인가되고, 페이지 버퍼는 선택된 메모리 셀들에 각각 연결되는 비트라인들을 통해 흐르는 전류나 전압을 기초로 메모리 셀들의 검증 통과 여부를 판단할 수 있다.
도 9는 리텐션에 의한 메모리 셀들의 문턱전압 변화를 설명하기 위한 도면이다.
이하에서, 설명의 편의를 위해 메모리 장치(100)에 포함된 메모리 셀들이 각각 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀로 프로그램 되는 경우를 가정하여 설명한다. 다만, 이는 설명의 편의를 위한 것이고, 본 발명의 내용을 한정하는 것이 아니다.
도 9를 참조하면, (a)는 프로그램 동작이 완료된 직후의 메모리 셀들의 문턱전압 분포, 즉 초기 분포를 나타낸다.
도 1을 참조하여 설명한 바와 같이 메모리 컨트롤러(200)는 쓰기 데이터를 프로그램 데이터로 변환한다. 이 때 각 상태들을 저장할 메모리 셀들의 개수가 균등하도록 데이터가 변환될 수 있다.
하나의 페이지에 포함된 메모리 셀들의 개수가 800개라고 가정하면, 소거 상태(E), 제1 내지 제7 프로그램 상태(P1~P7)으로 각각 프로그램 된 메모리 셀들은 100개일 수 있다.
프로그램 동작이 완료된 뒤, 프로그램된 메모리 셀들이 일정 시간동안 방치되면, 메모리 셀의 전하 저장층(charge trap layer)로부터 메모리 셀 스트링의 채널 영역으로 전하가 누설될 수 있다. 이에 따라 메모리 셀들의 문턱전압이 초기 분포(a)와 비교해서 더 낮아지는 현상이 발생할 수 있다(리텐션).
(b)는 프로그램 동작이 완료된 뒤, 일정 시간동안 방치된 메모리 셀들의 문턱전압 변화를 나타낸다. (b)를 참조하면, 소거 상태(E), 제1 내지 제7 프로그램 상태(P1~P7)으로 각각 프로그램 된 메모리 셀들의 문턱전압이 전반적으로 감소한다. 문턱전압이 감소하는 정도는 높은 프로그램 상태일수록 더 심할 수 있다. 예를 들어, 소거 상태(E), 제1 내지 제3 프로그램 상태(P1~P3)의 메모리 셀들의 문턱전압이 감소한 정도보다, 제4 내지 제7 프로그램 상태(P4~P7)의 메모리 셀들의 문턱전압이 감소한 정도가 더 클 수 있다. 이는 높은 프로그램 상태일수록 전하 저장층(charge trap layer)에 더 많은 전하들을 포함하므로 누설되는 전하의 양도 더 크기 때문이다.
따라서, 위와 같은 리텐션 현상은 최상위 프로그램 상태인 제7 프로그램 상태(P7)의 메모리 셀들이 가장 많은 영향을 받을 수 있다 따라서, 초기 분포(a)에는 소거 상태(E), 제1 내지 제7 프로그램 상태(P1~P7)으로 각각 프로그램 된 메모리 셀들이 100개였으나, 일정 시간 방치된 뒤(b)에는 제7 프로그램 상태(P7)의 메모리 셀들이 제7 리드 전압(R7)보다 낮은 문턱전압을 가질 정도로 문턱전압이 감소할 수 있다. 따라서, 제6 리드 전압(R6)과 제7 리드 전압(R7) 사이의 문턱전압을 갖는 메모리 셀들의 개수는 증가하고, 제7 리드 전압(R7)보다 높은 문턱전압을 갖는 메모리 셀들의 개수는 감소할 수 있다.
제7 리드 전압(R7)보다 높은 문턱전압을 갖는 메모리 셀들의 개수가 많이 감소할수록 리텐션 현상이 심하게 발생한 것이므로, 메모리 장치(100)는 제7 리드 전압(R7)보다 높은 문턱전압을 갖는 메모리 셀들의 개수를 기초로 리프레시 프로그램 동작의 수행 여부를 결정할 수 있다.
예를 들어, 메모리 장치(100)는 제7 리드 전압(R7)을 이용한 리드 동작을 수행하고, 제7 리드 전압(R7) 보다 높은 문턱전압을 갖는 오프 셀들의 개수를 카운트할 수 있다. 구체적으로, 메모리 장치(100)는 제7 리드 전압(R7)을 이용한 리드 동작에 의해 획득된 데이터에서 기준 논리값(예: “0”)을 갖는 비트 수를 카운트할 수 있다. 여기서 제7 리드 전압(R7)은 테스트 리드 전압일 수 있다.
메모리 장치(100)는 제7 리드 전압(R7)을 이용한 리드 동작을 수행하고, 제7 리드 전압(R7) 보다 높은 문턱전압을 갖는 오프 셀들의 개수가 제1 기준 개수 미만인지 여부를 판단할 수 있다. 제1 기준 개수는 리프레시 프로그램 동작의 수행여부를 결정하는 기준일 수 있다. 제1 기준 개수는 메모리 장치(100)의 테스트 과정에서 실험에 의해 결정된 값일 수 있다.
도 9에서 제1 기준 개수는 80개라고 가정하면, 제7 리드 전압(R7)보다 높은 문턱전압을 갖는 메모리 셀들의 개수가 79개이므로, 리프레시 프로그램 동작의 수행이 트리거링 될 수 있다.
도 10은 샘플링 리드 동작을 설명하기 위한 도면이다.
도 11은 샘플링 리드 데이터를 이용하여 리프레시 데이터를 생성하는 방법을 설명하기 위한 도면이다.
도 10 및 도 11을 참조하면, 도 10은 도 9의 (b)에 도시된 문턱전압 분포에서 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)에 대응되는 문턱전압 분포만을 상세하게 나타낸 도면이다.
제7 리드 전압(R7)으로 리드한 데이터에 포함된 기준 논리값(예: “0”)의 개수가 제1 기준개수(예: 80개) 미만이므로, 메모리 장치(100)는 리프레시 프로그램 동작을 수행할 수 있다. 리프레시 프로그램 동작의 대상은 문턱전압이 일정 수준 이상으로 감소한 메모리 셀들일 수 있다. 메모리 장치(100)는 리프레시 프로그램 동작의 대상이 되는 메모리 셀들을 결정하기 위해 적어도 한 번 이상의 샘플링 리드 동작을 수행할 수 있다.
구체적으로, 도 10에서 빗금친 영역에 포함된 메모리 셀들은 문턱전압이 증가해야하는 즉, 리프레시 프로그램 동작의 대상이 되는 메모리 셀들이다. 빗금친 영역에 포함된 메모리 셀들을 나타내는 데이터는 리프레시 데이터일 수 있다.
메모리 장치(100)는 먼저 제7 리드 전압(R7)보다 샘플링 스탭 전압(Vstep(sampling))만큼 감소한 리드 전압인 제1 샘플링 리드 전압(Vs1)을 이용하여 메모리 셀들을 리드할 수 있다.
제1 샘플링 리드 전압(Vs1)을 이용하여 리드한 데이터인 제1 샘플링 데이터(Sampling DATA1)에 포함된 오프셀들의 개수는 테스트 리드 전압인 제7 리드 전압(R7)을 이용하여 센싱한 오프셀들의 개수와 제1 영역(①)에 포함된 메모리 셀들의 개수를 합친 개수일 수 있다.
메모리 장치(100)는 제1 샘플링 리드 전압(Vs1)을 이용하여 리드한 데이터인 제1 샘플링 데이터(Sampling DATA1)에 포함된 기준 논리값(예: “0”)의 개수가 제2 기준 개수를 초과하는지 판단할 수 있다. 여기서 제2 기준 개수는 리프레시 프로그램 동작의 수행을 결정하는 제1 기준 개수와 같은 개수이거나, 제1 기준 개수보다 큰 값일 수 있다. 실시 예에서, 제2 기준 개수는 제1 기준 개수보다 크고, 하나의 페이지에 포함된 메모리 셀들의 개수를 상태들의 개수로 나눈 값보다 작을 수 있다. 도 10의 실시 예에서, 제2 기준 개수는 95개로 가정한다.
메모리 장치(100)는 제1 샘플링 데이터(Sampling DATA1)에 포함된 기준 논리값(예: “0”)의 개수가 제2 기준 개수를 초과하면, 샘플링 리드 동작을 완료하고, 샘플링 데이터와 테스트 데이터를 이용하여 리프레시 데이터를 생성할 수 있다.
도 11은 도 9 및 도 10에 의해 도시된 페이지에 포함된 메모리 셀들의 일부의 데이터를 나타내는 도면이다.
도 11을 참조하면, 제7 리드 전압(R7)으로 리드한 테스트 데이터에서 제1 메모리 셀(MC1), 제3 메모리 셀(MC3), 제6 메모리 셀(MC6), 제7 메모리 셀(MC7) 및 제9 메모리 셀(MC9)은 오프셀("0")로 리드되고, 제2 메모리 셀(MC2), 제4 메모리 셀(MC4), 제5 메모리 셀(MC5) 및 제8 메모리 셀(MC8)은 온셀(“1”)로 리드되었음을 알 수 있다.
제1 샘플링 리드 전압(Vs1)으로 리드한 제1 샘플링 데이터(Sampling DATA1)를 참조하면, 테스트 데이터에서 온셀("1")로 리드되었던 제4 메모리 셀(MC4)이 오프셀(“0”)로 리드된 것을 알 수 있다. 따라서, 제4 메모리 셀(MC4)의 문턱전압은 도 10의 제1 영역(①)에 포함되어 있음을 알 수 있다.
제1 샘플링 데이터(Sampling DATA1)에 포함된 기준 논리값(예: “0”)의 개수가 제2 기준 개수 이하라고 가정하면, 메모리 장치(100)는 제2 샘플링 리드 전압(Vs2)을 이용하여 추가 샘플링 리드 동작을 수행할 수 있다.
제2 샘플링 리드 전압(Vs2)은 제1 샘플링 리드 전압(Vs1)보다 샘플링 스탭 전압(Vstep(sampling))만틈 작은 리드 전압일 수 있다.
제2 샘플링 리드 전압(Vs2)을 이용하여 리드한 데이터인 제2 샘플링 데이터(Sampling DATA2)에 포함된 오프셀들의 개수는 테스트 리드 전압인 제7 리드 전압(R7)을 이용하여 센싱한 오프셀들의 개수와 제1 영역(①)에 포함된 메모리 셀들의 개수 및 제2 영역(②)에 포함된 메모리 셀들의 개수를 합친 개수일 수 있다.
메모리 장치(100)는 제2 샘플링 리드 전압(Vs2)을 이용하여 리드한 데이터인 제2 샘플링 데이터(Sampling DATA2)에 포함된 기준 논리값(예: “0”)의 개수가 제2 기준 개수를 초과하는지 판단할 수 있다.
테스트 데이터 및 제1 샘플링 데이터(Sampling DATA1)에서 온셀(“1”)로 리드되었던 제5 메모리 셀(MC5) 및 제8 메모리 셀(MC8)은 제2 샘플링 데이터(Sampling DATA2)에서 오프셀(“0”)으로 리드되었으므로, 제5 메모리 셀(MC5) 및 제8 메모리 셀(MC8)은 도 10의 제2 영역(②)에 포함되어 있음을 알 수 있다.
제2 샘플링 데이터(Sampling DATA2)에 포함된 기준 논리값(예: “0”)의 개수가 제2 기준 개수 이하라고 가정하면, 메모리 장치(100)는 제3 샘플링 리드 전압(Vs3)을 이용하여 추가 샘플링 리드 동작을 수행할 수 있다.
제3 샘플링 리드 전압(Vs3)은 제2 샘플링 리드 전압(Vs2)보다 샘플링 스탭 전압(Vstep(sampling))만틈 작은 리드 전압일 수 있다.
제3 샘플링 리드 전압(Vs3)을 이용하여 리드한 데이터인 제3 샘플링 데이터(Sampling DATA3)에 포함된 오프셀들의 개수는 테스트 리드 전압인 제7 리드 전압(R7)을 이용하여 센싱한 오프셀들의 개수와 제1 영역(①)에 포함된 메모리 셀들의 개수, 제2 영역(②)에 포함된 메모리 셀들의 개수 및 제3 영역(③)에 포함된 메모리 셀들의 개수를 합친 개수일 수 있다.
테스트 데이터, 제1 샘플링 데이터(Sampling DATA1) 및 제2 샘플링 데이터(Sampling DATA2)에서 온셀(“1”)로 리드되었던 제2 메모리 셀(MC2)은 제3 샘플링 데이터(Sampling DATA3)에서 오프셀(“0”)으로 리드되었으므로, 제2 메모리 셀(MC2)은 도 10의 제3 영역(③)에 포함되어 있음을 알 수 있다.
메모리 장치(100)는 제3 샘플링 리드 전압(Vs3)을 이용하여 리드한 데이터인 제3 샘플링 데이터(Sampling DATA3)에 포함된 기준 논리값(예: “0”)의 개수가 제2 기준 개수를 초과한다고 가정하면, 메모리 장치(100)는 샘플링 데이터와 테스트 데이터를 이용하여 리프레시 프로그램 동작을 수행할 메모리 셀들을 나타내는 데이터인 리프레시 데이터를 생성할 수 있다.
리프레시 프로그램 동작을 수행할 메모리 셀들은 테스트 리드 동작에서는 온셀(“1”)로 리드되었다가 샘플링 리드 동작에서 오프셀(“0”)로 리드된 메모리 셀들일 수 있다. 즉, 테스트 데이터에서의 값과 샘플링 데이터에서의 값이 변화한 메모리 셀들일 수 있다.
메모리 장치(100)는 테스트 데이터 및 샘플링 데이터를 배타적 논리합(XOR) 연산함으로써 리프레시 데이터(Refresh DATA)를 생성할 수 있다. 만일 샘플링 리드 동작이 2회 이상 수행된 경우, 메모리 장치(100)는 테스트 데이터와 복수의 샘플링 데이터들을 누적적으로 배타적 논리합(XOR) 연산을 수행함으로써 리프레시 데이터(Refresh DATA)를 생성할 수 있다.
도 11에서 테스트 데이터(Test DATA), 제1 내지 제3 샘플링 데이터(Sampling DATA1~3)를 누적적으로 XOR연산하면, 리프레시 프로그램 동작의 대상 셀들은 논리 값 “1”로 나타내어지고, 리프레시 프로그램 동작의 대상이 아닌 셀들은 논리 값 “0”으로 나타내어짐을 알 수 있다.
또는 다양한 실시 예에서, 샘플링 리드 동작이 2회 이상 수행된 경우, 메모리 장치(100)는 테스트 데이터와 가장 마지막에 수행된 샘플링 데이터를 배타적 논리합(XOR) 연산을 수행함으로써 리프레시 데이터(Refresh DATA)를 생성할 수 있다.
도 11에서 테스트 데이터(Test DATA)와 제3 샘플링 데이터(Sampling DATA3)을 XOR연산하면, 리프레시 프로그램 동작의 대상 셀들은 논리 값 “1”로 나타내어지고, 리프레시 프로그램 동작의 대상이 아닌 셀들은 논리 값 “0”으로 나타내어짐을 알 수 있다.
도 12는 도 1의 리프레시 동작 제어부의 구조를 설명하기 위한 도면이다.
도 12를 참조하면, 리프레시 동작 제어부(160)는 리프레시 커맨드 입력부(161), 테스트 리드 동작 제어부(162), 기준 셀카운트 정보 저장부(163), 리프레시 데이터 결정부(164) 및 리프레시 프로그램 동작 제어부(165)를 포함할 수 있다.
리프레시 커맨드 입력부(161)는 리프레시 커맨드(Refresh CMD)를 수신할 수 있다. 리프레시 커맨드(Refresh CMD)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 제공될 수 있다.
리프레시 커맨드 입력부(161)는 리프레시 커맨트(Refresh CMD)에 응답하여 테스트 리드 동작을 개시할 것을 지시하는 테스트 리드 동작 개시 신호(Test Read Operation Trigger)를 생성할 수 있다. 생성된 테스트 리드 동작 개시 신호(Test Read Operation Trigger)는 테스트 리드 동작 제어부(162)에 제공될 수 있다.
테스트 리드 동작 제어부(162)는 테스트 리드 동작 개시 신호(Test Read Operation Trigger)에 응답하여, 테스트 리드 동작을 수행하고, 테스트 리드 동작의 수행결과를 기초로 리프레시 동작을 수행할 것을 지시하는 리프레시 동작 개시 신호(Refresh Operation Trigger)를 출력할 수 있다.
구체적으로, 테스트 리드 동작 제어부(162)는 도 2를 참조하여 설명된 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)를 제어하여 리프레시 어드레스에 대응되는 페이지에 포함된 메모리 셀들을 테스트 리드 전압을 이용하여 리드하는 테스트 리드 동작을 수행할 수 있다. 테스트 리드 동작에 따라 메모리 셀들을 리드한 데이터인 테스트 데이터(Test DATA)는 입출력 회로(140)에 포함된 페이지 버퍼들에 저장될 수 있다. 테스트 리드 동작 제어부(162)는 테스트 데이터(Test DATA)를 페이지 버퍼들로부터 획득할 수 있다.
테스트 리드 전압은 메모리 장치(100)의 기본 설정된 디폴트 리드 전압들 중 일부의 리드 전압일 수 있다. 테스트 리드 전압은 복수의 디폴트 리드 전압들 중 최상위 프로그램 상태와 최상위 프로그램 상태에 인접한 프로그램 상태를 구분하는 리드 전압일 수 있다. 예를 들어 TLC의 경우 제7 리드 전압(R7)이 테스트 리드 전압일 수 있고, QLC의 경우 제15 리드 전압(R15)이 테스트 리드 전압일 수 있다.
테스트 리드 동작 제어부(162)는 기준 셀카운트 정보 저장부(163)에 저장된 기준 셀 카운트 정보(Ref cell Count Info)를 기초로 기준 개수와 테스트 데이터(Test DATA)에 포함된 기준 논리값(예: "0")의 개수를 비교할 수 있다. 구체적으로 테스트 데이터(Test DATA)에 포함된 기준 논리값(예: "0")의 개수와 비교하는 기준 개수는 제1 기준 개수일 수 있다. 제1 기준 개수는 하나의 페이지를 구성하는 메모리 셀들의 개수를 프로그램 동작 완료 후 메모리 셀들이 갖는 상태들의 개수로 나눈 값보다 작은 값일 수 있다.
테스트 리드 동작 제어부(162)는 테스트 데이터(Test DATA)에 포함된 기준 논리값(예: "0")의 개수가 제1 기준 개수 미만이면, 리프레시 동작 개시 신호(Refresh Operation Trigger)를 출력하고, 테스트 데이터(Test DATA)에 포함된 기준 논리값(예: "0")의 개수가 제1 기준 개수 이상이면, 리프레시 동작 개시 신호(Refresh Operation Trigger)를 출력하지 않을 수 있다.
기준 셀카운트 정보 저장부(163)는 기준 셀 카운트 정보(Ref cell Count Info)를 저장할 수 있다. 기준 셀 카운트 정보(Ref cell Count Info)는 테스트 데이터(Test DATA)에 포함된 기준 논리값(예: "0")의 개수와 비교하는 제1 기준 개수와 샘플링 데이터(Sampling DATA)에 포함된 기준 논리값(예: "0")의 개수와 비교하는 제2 기준 개수를 포함할 수 있다.
실시 예에서, 제1 기준 개수는 하나의 페이지를 구성하는 메모리 셀들의 개수를 프로그램 동작 완료 후 메모리 셀들이 갖는 상태들의 개수로 나눈 값보다 작은 값일 수 있다. 제2 기준 개수는 제1 기준 개수보다 큰 값일 수 있다. 제2 기준 개수는 제1 기준 개수보다 크고, 하나의 페이지를 구성하는 메모리 셀들의 개수를 프로그램 동작 완료 후 메모리 셀들이 갖는 상태들의 개수보다 작을 수 있다. 다양한 실시 예에서, 제1 기준 개수, 제2 기준 개수는 같을 수 있다. 또는 제1 기준 개수, 제2 기준 개수는 하나의 페이지를 구성하는 메모리 셀들의 개수를 프로그램 동작 완료 후 메모리 셀들이 갖는 상태들의 개수와 같은 값일 수 있다.
리프레시 데이터 결정부(164)는 리프레시 동작 개시 신호(Refresh Operation Trigger)에 응답하여, 리프레시 데이터(Refresh DATA)를 결정할 수 있다. 리프레시 데이터(Refresh DATA)는 리프레시 프로그램 동작을 수행할 메모리 셀들을 식별하는 데이터일 수 있다. 즉, 리프레시 데이터(Refresh DATA)는 리텐션에 의해 문턱전압이 일정 수준 이상 낮아진 메모리 셀들을 식별하는 데이터일 수 있다. 구체적으로, 리프레시 데이터(Refresh DATA)는 테스트 리드 동작에서는 온셀로 리드되었다가 샘플링 리드 동작에서 오프셀로 리드되는 메모리 셀들을 나타내는 데이터일 수 있다.
리프레시 데이터 결정부(164)는 샘플링 리드 동작(Sampling Read Operation)을 수행하도록 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)를 제어할 수 있다. 샘플링 리드 동작(Sampling Read Operation)은 샘플링 리드 전압을 이용하여 리프레시 어드레스에 대응되는 페이지에 포함된 메모리 셀들을 리드하는 동작일 수 있다. 샘플링 리드 전압은 테스트 리드 전압보다 미리 결정된 샘플링 스텝 전압만큼 낮은 전압일 수 있다. 리프레시 데이터 결정부(164)는 샘플링 리드 동작(Sampling Read Operation)의 수행결과인 샘플링 데이터(Sampling DATA)를 획득할 수 있다.
리프레시 데이터 결정부(164)는 기준 셀 카운트 정보(Ref cell Count Info)를 이용하여, 샘플링 리드 동작을 종료할 것인지 또는 추가 샘플링 리드 동작을 수행할 것인지를 결정할 수 있다. 리프레시 데이터 결정부(164)는 샘플링 데이터(Sampling DATA)에 포함된 기준 논리값(예: "0")의 개수가 제2 기준 개수를 초과하면, 샘플링 리드 동작(Sampling Read Operation)을 종료하고, 리프레시 데이터(Refresh DATA)를 생성할 수 있다. 리프레시 데이터 결정부(164)는 샘플링 데이터(Sampling DATA)에 포함된 기준 논리값(예: "0")의 개수가 제2 기준 개수 이하이면, 추가적으로 샘플링 리드 동작(Sampling Read Operation)을 재수행 할 수 있다. 이 때 인가되는 추가 샘플링 리드 전압은 이전에 인가된 샘플링 리드 전압보다 샘플링 스탭 전압만큼 낮은 전압일 수 있다. . 리프레시 데이터 결정부(164)는 샘플링 데이터(Sampling DATA)에 포함된 기준 논리값(예: "0")의 개수가 제2 기준 개수를 초과할 때까지 샘플링 리드 전압을 샘플링 스탭 전압씩 낮춰가면서 샘플링 리드 동작(Sampling Read Operation)을 반복수행할 수 있다.
리프레시 데이터 결정부(164)는 샘플링 데이터(Sampling DATA)에 포함된 기준 논리값(예: "0")의 개수가 제2 기준 개수를 초과하면, 테스트 데이터(Test DATA) 및 샘플링 데이터(Sampling DATA)를 XOR연산함으로써 리프레시 데이터(Refresh DATA)를 생성할 수 있다. 만일 샘플링 리드 동작(sampling Read Operation)이 2회 이상 수행된 경우, 획득된 샘플링 데이터(Sampling DATA)들을 누적적으로 XOR연산하거나, 가장 마지막에 획득된 샘플링 데이터(Sampling DATA)와 테스트 데이터(Test DATA)를 XOR연산함으로써 리프레시 데이터(Refresh DATA)를 획득할 수 있다.
리프레시 데이터 결정부(164)는 결정된 리프레시 데이터(Refresh DATA)를 리프레시 프로그램 동작 제어부(165)에 제공할 수 있다.
리프레시 프로그램 동작 제어부(165)는 리프레시 프로그램 동작(Refresh PGM Operation)을 수행하도록 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)를 제어할 수 있다. 리프레시 프로그램 동작(Refresh PGM Operation)동안, 리프레시 어드레스에 의해 선택되는 메모리 셀들에 리프레시 프로그램 전압이 인가될 수 있다. 리프레시 프로그램 전압은 복수의 프로그램 상태들 중 최상위 프로그램 상태에 대응되는 프로그램 전압일 수 있다. 또는 리프레시 프로그램 전압은 최상위 프로그램 상태에 대응되는 프로그램 전압보다 샘플링 스텝 전압의 크기만큼 더 큰 전압일 수 있다. 만일 리프레시 데이터(Refresh DATA)를 결정함에 있어, 2회 이상의 샘플링 리드 동작(Sampling Read Operation)이 수행되었다면, 리프레시 프로그램 전압은 최상위 프로그램 상태에 대응되는 프로그램 전압보다 샘플링 리드 동작(Sampling Read Operation)이 수행된 횟수와 샘플링 스텝 전압을 곱한 크기의 전압만큼 더 큰 전압일 수 있다.
리프레시 프로그램 전압이 인가되는 동안 리프레시 데이터(Refresh DATA)에 따라 리프레시 프로그램 동작의 대상이 되는 메모리 셀들이 연결되는 비트라인들에는 프로그램 허용 전압이 인가되고, 나머지 메모리 셀들이 연결된 비트라인들에는 프로그램 금지 전압이 인가될 수 있다.
리프레시 프로그램 동작(Refresh PGM Operation)은 최상위 프로그램 상태에 대응하는 검증 동작을 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 13을 참조하면, 메모리 장치는 S1301단계에서, 메모리 장치는 메모리 컨트롤러로부터 리프레시 커맨드를 수신할 수 있다.
S1303단계에서, 메모리 장치는 테스트 리드 동작을 수행할 수 있다. 테스트 리드 동작은 테스트 리드 전압을 이용한 리드 동작일 수 있다. 테스트 리드 전압은 디폴트 리드 전압들 중 일부의 리드 전압일 수 있다.
S1305단계에서, 메모리 장치는 테스트 리드 동작에 의해 오프셀로 리드된 메모리 셀들의 개수가 제1 기준개수 미만인지를 판단할 수 있다. 만일 테스트 리드 동작에 의해 오프셀로 리드된 메모리 셀들의 개수가 제1 기준개수 미만이면, S1307 단계로 진행하여 리프레시 프로그램 동작을 수행하고, 테스트 리드 동작에 의해 오프셀로 리드된 메모리 셀들의 개수가 제1 기준개수 이상이면, 동작을 종료할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 14에 도시된 동작들은 도 13을 참조하여 설명된 S1307단계의 리프레시 프로그램 동작을 보다 상세하게 설명한 것이다.
S1401단계에서, 메모리 장치는 샘플링 리드 전압을 이용하여 메모리 셀들을 리드할 수 있다. 샘플링 리드 전압은 테스트 리드 전압보다 미리 결정된 샘플링 스텝 전압만큼 낮은 전압일 수 있다.
S1403단계에서, 메모리 장치는 샘플링 리드 전압을 이용하여 리드한 결과 오프셀로 리드된 메모리 셀들의 개수가 제2 기준개수를 초과하는지를 판단할 수 있다. 만일 샘플링 리드 전압을 이용하여 리드한 결과 오프셀로 리드된 메모리 셀들의 개수가 제2 기준개수를 초과하면, S1407단계로 진행하고, 샘플링 리드 전압을 이용하여 리드한 결과 오프셀로 리드된 메모리 셀들의 개수가 제2 기준개수를 초과하지 못하면, S1405단계로 진행한다.
S1405단계에서, 메모리 장치는 샘플링 리드 전압을 샘플링 스텝 전압만큼 감소시킬 수 있다. 이후, 메모리 장치는 S1401단계로 되돌아가서 변경된 샘플링 리드 전압을 이용하여 다시 리드 동작을 수행할 수 있다.
S1407단계에서, 메모리 장치는 샘플링 데이터와 테스트 데이터를 이용하여 리프레시 데이터를 생성할 수 있다. 구체적으로, 리프레시 데이터는 샘플링 데이터와 테스트 데이터를 XOR연산한 데이터일 수 있다. 만일 S1401단계가 2회 이상 수행된 경우, 리프레시 데이터는 모든 샘플링 데이터들과 테스트 데이터를 XOR연산한 데이터일 수 있다. 또는 리프레시 데이터는 가장 마지막에 수행된 샘플링 리드 동작에 의한 샘플링 데이터와 테스트 데이터를 XOR연산한 데이터일 수 있다.
S1409단계에서, 메모리 장치는 리프레시 데이터에 따라 리프레시 프로그램 동작을 수행할 메모리 셀들에 리프레시 프로그램 전압을 인가할 수 있다.
본 명세서에서는 설명의 편의상 최상위 프로그램 상태에 대응하는 메모리 셀들에 대해서만 리프레시 프로그램 동작을 수행하는 것으로 설명하였으나, 본 발명의 실시 예에 따르면, 복수의 프로그램 상태들에 대해서 리프레시 프로그램 동작을 수행할 수도 있다. 이 경우, 도 9 내지 11을 참조하여 설명된 방법에 따라 각 프로그램 상태에 대응하는 리프레시 데이터가 생성될 수 있고, 생성된 리프레시 데이터를 이용하여 리프레시 프로그램 동작이 수행될 수 있다.
도 15는 본 발명의 일 실시 예에 따른 리프레시 프로그램 동작을 수행할 프로그램 상태를 결정하는 방법을 설명하기 위한 도면이다.
도 15의 실시 예에서는, 메모리 셀 하나당 2비트의 데이터를 저장하는 MLC로 메모리 셀들이 프로그램 되는 경우를 가정하여 설명한다. 리프레시 동작을 수행할 프로그램 상태인 타겟 프로그램 상태는 복수 개일 수 있다. 즉 최상위 프로그램 상태 이외의 프로그램 상태에 대해서도 리프레시 프로그램 동작이 수행될 수 있다.
메모리 장치는 메모리 셀들에 데이터를 저장하는 프로그램 동작의 수행이 완료된 때부터 리프레시 커맨드가 입력되었을 때까지 방치된 시간인 리텐션 시간(tret)의 길이에 따라 테스트 리드 동작을 수행할 타겟 프로그램 상태를 결정할 수 있다.
도 9를 참조하여 설명된 바와 같이, 리텐션 현상은 높은 프로그램 상태일수록 문턱전압이 감소하는 양이 더 클 수 있다. 또한, 방치되는 시간인 리텐션 시간(tret)이 증가할수록 문턱전압이 감소하는 양이 더 증가할 수 있다. 따라서, 리텐션 시간(tret)이 매우 긴 경우에는 최상위 프로그램 상태에 대해서만 리프레시 프로그램 동작을 수행하는 것으로는 리드 페일이 발생하는 것을 방지할 수 없을 것이다.
따라서, 본 발명의 실시 예에 따른, 메모리 장치는 리텐션 시간(tret)이 증가할수록 리프레시 프로그램 동작을 수행할 프로그램 상태들의 개수를 증가시킬 수 있다. 메모리 장치는 리텐션 시간(tret)이 증가할수록 상대적으로 높은 문턱전압에 대응하는 프로그램 상태에서 상대적으로 낮은 문턱전압에 대응하는 프로그램 상태 순으로 리프레시 프로그램 동작을 수행할 프로그램 상태들에 포함시킬 수 있다.
예를 들어, 리텐션 시간(tret)이 tm1 이하인 경우, 메모리 장치는 테스트 리드 동작을 수행하지 않을 수 있다. 리텐션 시간(tret)이 tm1 초과이고, tm2이하이면, 메모리 장치는 제3 프로그램 상태(P3)에 대해 리프레시 프로그램 동작의 수행여부를 결정하기 위한 테스트 리드 동작을 수행할 수 있다. 리텐션 시간(tret)이 tm2 초과이고, tm3이하이면, 메모리 장치는 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)에 대해 리프레시 프로그램 동작의 수행여부를 결정하기 위한 테스트 리드 동작을 수행할 수 있다. 즉, 메모리 장치는 최상위 프로그램 상태인 제3 프로그램 상태(P3)에 대해서 S1303단계 내지 S1307단계를 수행할 수 있다. 이후, 제2 프로그램 상태(P2)에 대해서, S1303단계 내지 S1307단계를 수행할 수 있다. 실시 예에서, 메모리 장치는 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)의 리프레시 데이터를 각각 생성한 뒤, 리프레시 프로그램 전압을 인가하는 동작은 동시에 수행할 수도 있다. 리텐션 시간(tret)이 tm3을 초과하면, 메모리 장치는 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3) 각각에 대해 리프레시 프로그램 동작의 수행여부를 결정하기 위한 테스트 리드 동작을 수행할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 리프레시 프로그램 동작을 수행할 프로그램 상태를 결정하는 방법을 설명하기 위한 도면이다.
도 16의 실시 예에서는, 메모리 셀 하나당 3비트의 데이터를 저장하는 TLC로 메모리 셀들이 프로그램 되는 경우를 가정하여 설명한다.
본 발명의 실시 예에 따른, 메모리 장치는 리텐션 시간(tret)이 증가할수록 리프레시 프로그램 동작을 수행할 프로그램 상태들의 개수를 증가시킬 수 있다. 메모리 장치는 리텐션 시간(tret)이 증가할수록 상대적으로 높은 문턱전압에 대응하는 프로그램 상태에서 상대적으로 낮은 문턱전압에 대응하는 프로그램 상태 순으로 리프레시 프로그램 동작을 수행할 프로그램 상태들에 포함시킬 수 있다.
리텐션 시간(tret)이 tc1 이하인 경우, 메모리 장치는 테스트 리드 동작을 수행하지 않을 수 있다. 리텐션 시간(tret)이 tc1 초과이고, tc2이하이면, 메모리 장치는 제7 프로그램 상태(P7)에 대해 리프레시 프로그램 동작의 수행여부를 결정하기 위한 테스트 리드 동작을 수행할 수 있다. 리텐션 시간(tret)이 tc2 초과이고, tc3 이하이면, 메모리 장치는 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)에 대해 리프레시 프로그램 동작의 수행여부를 결정하기 위한 테스트 리드 동작을 수행할 수 있다.
실시 예에서, 메모리 장치는 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)의 리프레시 데이터를 각각 생성한 뒤, 리프레시 프로그램 전압을 인가하는 동작은 동시에 수행할 수도 있다. 이와 같은 방식에 따라 메모리 장치는 리텐션 시간(tret)이 도 16의 어느 구간에 포함되었는지에 따라 제7 프로그램 상태(P7)에서 제1 프로그램 상태(P1)순으로 순차적으로 리프레시 프로그램 동작의 수행 대상으로 결정할 수 있다.
도 17는 본 발명의 일 실시 예에 따른 리프레시 프로그램 동작을 수행할 프로그램 상태를 결정하는 방법을 설명하기 위한 도면이다.
도 16의 실시 예에서는, 메모리 셀 하나당 4비트의 데이터를 저장하는 QLC로 메모리 셀들이 프로그램 되는 경우를 가정하여 설명한다.
본 발명의 실시 예에 따른, 메모리 장치는 리텐션 시간(tret)이 증가할수록 리프레시 프로그램 동작을 수행할 프로그램 상태들의 개수를 증가시킬 수 있다. 메모리 장치는 리텐션 시간(tret)이 증가할수록 상대적으로 높은 문턱전압에 대응하는 프로그램 상태에서 상대적으로 낮은 문턱전압에 대응하는 프로그램 상태 순으로 리프레시 프로그램 동작을 수행할 프로그램 상태들에 포함시킬 수 있다.
리텐션 시간(tret)이 tq1 이하인 경우, 메모리 장치는 테스트 리드 동작을 수행하지 않을 수 있다. 리텐션 시간(tret)이 tq1 초과이고, tq2이하이면, 메모리 장치는 제15 프로그램 상태(P15)에 대해 리프레시 프로그램 동작의 수행여부를 결정하기 위한 테스트 리드 동작을 수행할 수 있다. 리텐션 시간(tret)이 tq2 초과이고, tq3 이하이면, 메모리 장치는 제14 프로그램 상태(P14) 및 제15 프로그램 상태(P15)에 대해 리프레시 프로그램 동작의 수행여부를 결정하기 위한 테스트 리드 동작을 수행할 수 있다.
실시 예에서, 메모리 장치는 제14 프로그램 상태(P14) 및 제15 프로그램 상태(P15)의 리프레시 데이터를 각각 생성한 뒤, 리프레시 프로그램 전압을 인가하는 동작은 동시에 수행할 수도 있다. 이와 같은 방식에 따라 메모리 장치는 리텐션 시간(tret)이 도 17의 어느 구간에 포함되었는지에 따라 제15 프로그램 상태(P15)에서 제1 프로그램 상태(P1)순으로 순차적으로 리프레시 프로그램 동작의 수행 대상으로 결정할 수 있다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 18을 참조하면, 메모리 컨트롤러(1400)는 프로세서(1410), RAM(1420), 에러 정정 회로(1430), 호스트 인터페이스(1440), ROM(1450), 및 플래시 인터페이스(1460)를 포함할 수 있다.
프로세서(1410)는 메모리 컨트롤러(1400)의 제반 동작을 제어할 수 있다. RAM(1420)은 메모리 컨트롤러(1400)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.
ROM(1450)은 메모리 컨트롤러(1400)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(1400)는 호스트 인터페이스(1440)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(1400)는 플래시 인터페이스(1460)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1400)는 플래시 인터페이스(1460)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(1460)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
160: 리프레시 동작 제어부
200: 메모리 컨트롤러
400: 호스트

Claims (20)

  1. 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 각각 갖도록 프로그램된 메모리 셀들;
    상기 메모리 셀들에 대한 리드 동작 또는 프로그램 동작을 수행하는 주변 회로; 및
    상기 메모리 셀들을 미리 설정된 디폴트 리드 전압들 중 어느 하나의 리드 전압인 테스트 리드 전압을 이용하여 리드하는 테스트 리드 동작을 수행하고, 상기 테스트 리드 전압보다 큰 문턱 전압을 갖는 메모리 셀들의 개수에 따라, 상기 메모리 셀들 중 일부의 메모리 셀들에 리프레시 프로그램 전압을 인가하는 리프레시 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 제어 로직은,
    외부로부터 입력되는 리프레시 커맨드에 응답하여, 테스트 리드 동작 개시 신호를 생성하는 리프레시 커맨드 입력부;
    상기 리프레시 프로그램 동작의 수행여부를 결정하는 제1 기준 개수 및 상기 리프레시 프로그램 동작의 대상 셀들을 결정하는 제2 기준 개수에 관한 정보를 저장하는 기준 셀카운트 정보 저장부; 및
    상기 테스트 리드 동작 개시 신호에 응답하여, 상기 메모리 셀들에 상기 테스트 리드 전압을 인가하고, 상기 테스트 리드 전압으로 상기 메모리 셀들을 센싱한 데이터인 테스트 데이터를 획득하고, 상기 테스트 데이터에 포함된 기준 논리 값의 개수가 상기 제1 기준 개수 미만인지 여부에 따라 리프레시 동작 개시 신호를 생성하는 테스트 리드 동작 제어부;를 포함하는 메모리 장치.
  3. 제 1항에 있어서, 상기 테스트 리드 전압은,
    상기 복수의 프로그램 상태들 중 가장 높은 문턱전압 분포를 갖는 프로그램 상태를 구별하는 리드 전압인 메모리 장치.
  4. 제 2항에 있어서, 상기 테스트 리드 동작 제어부는,
    상기 테스트 데이터에 포함된 상기 기준 논리 값의 개수가 상기 제1 기준 개수 미만이면, 상기 리프레시 동작 개시 신호를 생성하는 메모리 장치.
  5. 제 2항에 있어서, 상기 제1 기준 개수는,
    상기 메모리 셀들의 개수를 상기 복수의 프로그램 상태들의 개수로 나눈 값보다 작은 값인 메모리 장치.
  6. 제 2항에 있어서, 상기 제어 로직은,
    상기 리프레시 동작 개시 신호에 응답하여, 샘플링 리드 전압을 이용하여 상기 메모리 셀들을 리드하는 샘플링 리드 동작을 수행하고, 상기 샘플링 리드 전압으로 상기 메모리 셀들을 센싱한 데이터인 샘플링 데이터를 획득하고, 상기 샘플링 데이터에 포함된 상기 기준 논리 값의 개수가 상기 제2 기준 개수를 초과하는지 여부에 따라 상기 일부의 메모리 셀들을 나타내는 리프레시 데이터를 결정하는 리프레시 데이터 결정부; 및
    상기 일부의 메모리 셀들에 대해 상기 리프레시 프로그램 동작을 수행하는 리프레시 프로그램 동작 제어부;를 더 포함하는 메모리 장치.
  7. 제 6항에 있어서, 상기 샘플링 리드 전압은,
    상기 테스트 리드 전압 보다 샘플링 스탭 전압만큼 작은 전압인 메모리 장치.
  8. 제 6항에 있어서, 상기 리프레시 데이터 결정부는,
    상기 샘플링 데이터에 포함된 상기 기준 논리 값의 개수가 상기 제2 기준 개수 이하이면, 상기 샘플링 리드 전압을 샘플링 스탭 전압만큼 감소시킨 추가 샘플링 리드 전압으로 상기 메모리 셀들을 리드하는 추가 샘플링 동작을 수행하는 메모리 장치.
  9. 제 6항에 있어서, 상기 리프레시 데이터 결정부는,
    상기 샘플링 데이터에 포함된 상기 기준 논리 값의 개수가 상기 제2 기준 개수를 초과하면, 상기 테스트 데이터와 상기 샘플링 데이터를 비교하여 상기 리프레시 데이터를 결정하는 메모리 장치.
  10. 제 6항에 있어서, 상기 리프레시 데이터 결정부는,
    상기 샘플링 데이터에 포함된 상기 기준 논리 값의 개수가 상기 제2 기준 개수를 초과하면, 상기 테스트 데이터와 상기 샘플링 데이터를 배타적 논리합(XOR) 연산한 데이터를 상기 리프레시 데이터로 결정하는 메모리 장치.
  11. 제 8항에 있어서, 상기 리프레시 데이터 결정부는,
    상기 추가 샘플링 리드 전압으로 상기 메모리 셀들을 센싱한 데이터인 추가 샘플링 데이터를 획득하고, 상기 추가 샘플링 데이터에 포함된 상기 기준 논리 값의 개수가 상기 제2 기준 개수를 초과하면, 상기 테스트 데이터, 상기 샘플링 데이터 및 상기 추가 샘플링 데이터를 순차적으로 배타적 논리합(XOR) 연산한 데이터를 상기 리프레시 데이터로 결정하는 메모리 장치.
  12. 제 6항에 있어서, 상기 제2 기준 개수는,
    상기 제1 기준 개수보다 작은 값인 메모리 장치.
  13. 제 2항에 있어서, 상기 기준 논리 값은,
    상기 메모리 셀들 중 상기 테스트 리드 전압보다 높은 문턱전압을 갖는 메모리 셀들을 나타내는 논리 값인 메모리 장치.
  14. 제 6항에 있어서, 상기 리프레시 프로그램 전압은,
    상기 복수의 프로그램 상태들 중 가장 높은 문턱전압 분포를 갖는 프로그램 상태에 대응되는 프로그램 전압인 메모리 장치.
  15. 제 7항에 있어서, 상기 리프레시 프로그램 전압은,
    상기 복수의 프로그램 상태들 중 가장 높은 문턱전압 분포를 갖는 프로그램 상태에 대응되는 프로그램 전압보다 상기 샘플링 스탭 전압만큼 높은 전압인 메모리 장치.
  16. 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 각각 갖도록 프로그램된 메모리 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 메모리 셀들을 미리 설정된 디폴트 리드 전압들 중 어느 하나의 리드 전압인 테스트 리드 전압을 이용하여 센싱한 테스트 리드 데이터를 획득하는 단계; 및
    상기 테스트 리드 데이터에 포함된 기준 논리 값의 개수에 따라 상기 메모리 셀들 중 일부의 메모리 셀들에 리프레시 프로그램 전압을 인가하는 단계;를 포함하는 메모리 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 리프레시 프로그램 전압을 인가하는 단계는,
    샘플링 전압을 이용하여 상기 메모리 셀들을 센싱한 데이터인 샘플링 데이터를 획득하는 단계;
    상기 샘플링 데이터에 포함된 상기 기준 논리 값의 개수가 기준 개수를 초과하는지 여부에 따라 상기 일부의 메모리 셀들을 결정하는 단계; 및
    상기 일부의 메모리 셀들에 리프레시 프로그램 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. 제 17항에 있어서, 상기 일부의 메모리 셀들을 결정하는 단계는,
    상기 샘플링 데이터에 포함된 상기 기준 논리 값의 개수가 상기 기준 개수 이하인 것에 응답하여, 상기 샘플링 전압을 샘플링 스탭 전압만큼 감소시킨 추가 샘플링 전압으로 상기 메모리 셀들을 센싱한 추가 샘플링 데이터를 획득하는 단계; 및
    상기 테스트 리드 데이터, 상기 샘플링 데이터 및 상기 추가 샘플링 데이터를 순차적으로 배타적 논리합(XOR) 연산한 데이터에 포함된 상기 기준 논리 값에 대응하는 메모리 셀들을 상기 일부의 메모리 셀들로 결정하는 단계;를 포함하는 메모리 장치의 동작 방법.
  19. 제 17항에 있어서, 상기 일부의 메모리 셀들을 결정하는 단계는,
    상기 샘플링 데이터에 포함된 상기 기준 논리 값의 개수가 상기 기준 개수를 초과하는 것에 응답하여, 상기 테스트 리드 데이터와 상기 샘플링 데이터를 배타적 논리합(XOR) 연산한 데이터에 포함된 상기 기준 논리 값에 대응하는 메모리 셀들을 상기 일부의 메모리 셀들로 결정하는 메모리 장치의 동작 방법.
  20. 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 각각 갖도록 프로그램된 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 대한 리드 동작 또는 프로그램 동작을 수행하는 주변 회로; 및
    상기 복수의 메모리 셀들 중 상기 복수의 프로그램 상태들 중 문턱전압이 감소한 메모리 셀들의 개수가 미리 설정된 기준 개수를 초과하는 프로그램 상태에 대한 리프레시 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 리프레시 동작 제어부;를 포함하는 메모리 장치.
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