KR20220113150A - 메모리 장치 및 그 동작 방법 - Google Patents

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KR20220113150A
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정재엽
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 동작 속도가 향상된 메모리 장치는, 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀들의 문턱전압을 복수의 프로그램 상태들 중 상기 메모리 셀들에 저장될 데이터에 따라 결정되는 목표 프로그램 상태에 대응하는 문턱전압분포에 포함되도록 상기 메모리 셀들의 문턱전압을 각각 증가시키는 프로그램 동작을 수행하는 주변회로 및 상기 프로그램 동작을 수행하도록 상기 주변회로를 제어하는 제어로직;을 포함하고, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들은 각각 프로그램 전압 인가동작 및 검증 동작을 포함하고, 상기 제어로직은, 상기 복수의 프로그램 루프들 중 어느 하나의 프로그램 루프에 포함된 검증 동작시 상기 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대한 검증이 패스되면, 상기 어느 하나의 프로그램 루프의 다음 프로그램 루프에 포함된 검증 동작시 최상위 프로그램 상태에 대한 검증을 수행하도록 상기 주변회로를 제어할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 신뢰성 및 동작속도를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀들의 문턱전압을 복수의 프로그램 상태들 중 상기 메모리 셀들에 저장될 데이터에 따라 결정되는 목표 프로그램 상태에 대응하는 문턱전압분포에 포함되도록 상기 메모리 셀들의 문턱전압을 각각 증가시키는 프로그램 동작을 수행하는 주변회로 및 상기 프로그램 동작을 수행하도록 상기 주변회로를 제어하는 제어로직;을 포함하고, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들은 각각 프로그램 전압 인가동작 및 검증 동작을 포함하고, 상기 제어로직은, 상기 복수의 프로그램 루프들 중 어느 하나의 프로그램 루프에 포함된 검증 동작시 상기 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대한 검증이 패스되면, 상기 어느 하나의 프로그램 루프의 다음 프로그램 루프에 포함된 검증 동작시 최상위 프로그램 상태에 대한 검증을 수행하도록 상기 주변회로를 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀들의 문턱전압을 복수의 프로그램 상태들 중 상기 메모리 셀들에 저장될 데이터에 따라 결정되는 목표 프로그램 상태에 대응하는 문턱전압분포에 포함되도록 상기 메모리 셀들의 문턱전압을 각각 증가시키는 프로그램 동작을 수행하는 주변회로 및 상기 프로그램 동작시 상기 메모리 셀들이 공통 연결되는 워드라인에 상기 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대응되는 프로그램 전압이 인가되는 동안 상기 복수의 프로그램 상태들 중 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가하도록 상기 주변회로를 제어하는 제어로직;을 포함할 수 있다.
본 발명의 실시 예에 따른 제1 내지 제N 프로그램 상태들 중 어느 하나의 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치는, 상기 메모리 셀들을 포함하는 메모리 블록, 프로그램 전압 인가동작 및 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하는 프로그램 동작을 수행하는 주변회로, 상기 프로그램 동작을 수행하도록 상기 주변회로를 제어하는 제어로직;을 포함하고, 상기 제어로직은, 상기 복수의 프로그램 루프들 중 n번째 프로그램 루프에 포함된 검증 동작시 제N-1 프로그램 상태에 대한 검증이 패스되면, 상기 복수의 프로그램 루프들 중 n+1번째 프로그램 루프에 포함된 검증 동작시 제N 프로그램 상태에 대한 검증을 수행하고, 상기 복수의 프로그램 루프들 중 상기 n번째 프로그램 루프에 포함된 프로그램 동작시 상기 메모리 셀들이 공통 연결되는 워드라인에 상기 제N-1 프로그램 상태에 대응되는 프로그램 전압이 인가되는 동안 상기 제N 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가할 수 있다.
본 기술에 따르면 향상된 신뢰성 및 동작속도를 갖는 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 프로그램 동작에 포함되는 복수의 프로그램 루프와, 각 프로그램 루프에 포함되는 프로그램 전압 인가동작 및 검증 동작을 설명하기 위한 도면이다.
도 5는 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6은 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7은 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 복수의 프로그램 루프에서 검증되는 프로그램 상태를 도시하는 표와 그 비교 실시 예이다.
도 10은 도 9의 (a)에 대응하는 프로그램 동작을 설명하기 위한 도면이다.
도 11은 도 9의 (b)에 대응하는 프로그램 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 최상위 프로그램 상태에 대응하는 문턱전압분포가 넓어지는 경우를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 개선된 문턱전압분포를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 프로그램 동작을 수행하는 방법을 설명하기 위한 블럭도이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 저장할 수 있다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 리드할 수 있다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
실시 예에서, 메모리 장치(100)는 복수의 플래인들을 포함할 수 있다. 플래인은 독립적으로 동작을 수행할 수 있는 단위일 수 있다. 예를 들어, 메모리 장치(100)는 2개, 4개 또는 8개의 플래인들을 포함할 수 있다. 복수의 플래인들은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작을 각각 동시에 수행할 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 쓰기 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다. 또는 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들이 병렬적으로 동작하는 방식일 수 있다.
버퍼 메모리(미도시)는 호스트(300)로부터 제공된 데이터, 즉 메모리 장치(100)에 저장할 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시로 저장할 수 있다. 실시 예에서, 버퍼 메모리(미도시)는 휘발성 메모리 장치일 수 있다. 예를 들어, 버퍼 메모리(미도시)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory, DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory, SRAM)일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 전류 센싱 회로(160)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)를 제어 로직(140)이 제어하는 주변회로 라고 할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태(Program state)에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다. 본 명세서에서, 쓰기 회로의 쓰기 동작은 선택된 메모리 셀들에 대한 프로그램 동작과 동일한 의미로 사용될 수 있다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다. 본 발명의 실시 예에 따라 읽기 및 쓰기 회로(130)는 페이지 버퍼일 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)에 연결된다. 제어 로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어 로직(140)은, 전류 센싱 회로(160)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 특정 타겟 프로그램 상태(target program state)에 대한 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 발생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
전류 센싱 회로(160)는, 검증 동작 시 제어 로직(140)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류 및 기준 전압을 생성할 수 있다. 생성된 기준 전압과 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전압(VPB)을 비교하거나, 또는 생성되는 기준 전류와 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전류를 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변회로"로서 기능할 수 있다. 주변회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKz)은 도 2의 메모리 블록들(BLK1~BLKz)중 어느 하나의 메모리 블록(BLKz)을 나타낸 도면이다.
도 2를 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKz)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 프로그램 동작에 포함되는 복수의 프로그램 루프와, 각 프로그램 루프에 포함되는 프로그램 전압 인가동작 및 검증 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 도 4에 도시된 바와 같이, 프로그램 동작은 제1 프로그램 루프(1st PGM Loop)를 수행함으로써 시작될 수 있다. 제1 프로그램 루프(1st PGM Loop)를 수행하였음에도 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우, 제2 프로그램 루프(2nd PGM Loop)가 수행될 수 있다. 제2 프로그램 루프(2nd PGM Loop)를 수행하였음에도 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우, 제3 프로그램 루프(3rd PGM Loop)가 수행될 수 있다. 이와 같은 방식으로, 프로그램 동작이 완료될 때까지 프로그램 루프들이 반복 수행될 수 있다.
한편, 미리 결정된 최대 프로그램 루프 수까지 프로그램 루프를 반복하였음에도 프로그램 동작이 완료되지 않은 경우, 프로그램 동작이 실패한 것으로 결정할 수 있다.
도 5는 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5를 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
메모리 장치는 워드 라인 단위로 프로그램 동작을 수행할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 물리적 페이지를 구성할 수 있다. 물리적 페이지는 프로그램 동작 또는 리드 동작의 단위일 수 있다.
메모리 장치는 복수의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에 데이터를 저장하기 위해 프로그램 동작을 수행할 수 있다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 1 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '0'과 대응될 수 있다. 다만, 제1 프로그램 상태(P1)에 대응하는 데이터는 예시적인 것이며, 소거 상태(E)가 데이터 '0'과 대응되고, 제1 프로그램 상태(P1)가 데이터 '1'과 대응될 수도 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 리드 전압(R1)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
도 6은 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 2 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '11'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '10'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '00'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '01'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제3 리드 전압(R3)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압일 수 있다.
도 7은 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 3 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '001'과 대응되고, 제7 프로그램 상태(P7)는 데이터 '000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제7 리드 전압(R7)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압일 수 있다.
도 8은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 4 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '1110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '1101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '1100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '1011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '1010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '1001'과 대응되고, 제7 프로그램 상태(P7)는 데이터'1000'과 대응될 수 있다. 또한, 제8 프로그램 상태(P8)는 데이터 '0111'과 대응되고, 제9 프로그램 상태(P9)는 데이터 '0110'과 대응되고, 제10 프로그램 상태(P10)는 데이터 '0101'과 대응되고, 제11 프로그램 상태(P11)는 데이터 '0100'과 대응되고, 제12 프로그램 상태(P12)는 데이터 '0011'과 대응되고, 제13 프로그램 상태(P13)는 데이터 '0010'과 대응되고, 제14 프로그램 상태(P14)는 '데이터 '0001'과 대응되고, 제15 프로그램 상태(P15)는 데이터'0000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제15 리드 전압(R15)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압이고, 제8 리드 전압(R8)은 제7 프로그램 상태(P7)와 제8 프로그램 상태(P8)를 구분하는 리드 전압이고, 제9 리드 전압(R9)은 제8 프로그램 상태(P8)와 제9 프로그램 상태(P9)를 구분하는 리드 전압이고, 제10 리드 전압(R10)은 제9 프로그램 상태(P9)와 제10 프로그램 상태(P10)를 구분하는 리드 전압이고, 제11 리드 전압(R11)은 제10 프로그램 상태(P10)와 제11 프로그램 상태(P11)를 구분하는 리드 전압이고, 제12 리드 전압(R12)은 제11 프로그램 상태(P11)와 제12 프로그램 상태(P12)를 구분하는 리드 전압이고, 제13 리드 전압(R13)은 제12 프로그램 상태(P12)와 제13 프로그램 상태(P13)를 구분하는 리드 전압이고, 제14 리드 전압(R14)은 제13 프로그램 상태(P13)와 제14 프로그램 상태(P14)를 구분하는 리드 전압이고, 제15 리드 전압(R15)은 제14 프로그램 상태(P14)와 제15 프로그램 상태(P15)를 구분하는 리드 전압일 수 있다.
도 9 이하에서는, 설명의 편의를 위해, 복수의 메모리 셀들 각각은 3-비트의 데이터를 저장하는 트리플 레벨 셀(TLC)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들 각각은 2-비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; TLC) 또는 4-비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다.
도 9는 본 발명의 실시 예에 따른 복수의 프로그램 루프에서 검증되는 프로그램 상태를 도시하는 표와 그 비교 실시 예이다.
도 9에서, 표의 가로 칸은 프로그램 루프를 의미하고, 표의 세로 칸은 프로그램 루프에서 검증 동작이 수행되는 프로그램 상태를 나타낸다. 도 9의 실시 예에서는 프로그램 루프들이 제1 프로그램 루프 내지 제21 프로그램 루프이고, 프로그램 동작이 수행되는 메모리 셀은 트리플 레벨 셀(TLC)로 프로그램 되는 경우를 가정한다.
도 9는 복수의 프로그램 루프들 중 제14 프로그램 루프부터 제21 프로그램 루프와 각 루프에서 검증 동작이 수행되는 프로그램 상태를 나타낸 것이다.
도 9에 도시된 표에서 O표시는 해당 프로그램 루프에서 해당 프로그램 상태에 대한 검증 동작이 수행되는 것을 의미할 수 있다.
도 9의 (a)에서, 프로그램 루프 16번 내지 19번은 차상위 프로그램 상태(PV6)와 최상위 프로그램 상태(PV7)에 대한 검증 동작이 수행되는 것을 알 수 있다. 여기서, 최상위 프로그램 상태(PV7)은 메모리 셀이 프로그램되는 복수의 프로그램 상태들 중 가장 높은 문턱전압분포에 대응하는 프로그램 상태일 수 있다. 차상위 프로그램 상태(PV6)는 최상위 프로그램 상태(PV7)에 인접한 프로그램 상태일 수 있다.
반면, 도 9의 (b)에서 제19 프로그램 루프까지 차상위 프로그램 상태(PV6)에 대한 검증 동작만 수행되고, 차상위 프로그램 상태(PV6)에 대한 검증이 패스된 이후(제20 프로그램 루프)부터 최상위 프로그램 상태(PV7)에 대한 검증 동작이 수행되는 것을 알 수 있다.
도 9의 (b)에서, 본 발명의 실시예에 따르면, 최상위 프로그램 상태(PV7)에 대한 검증은 차상위 프로그램 상태(PV6)에 대한 프로그램 동작이 완료된 이후에 수행될 수 있다. 본 발명의 실시 예에 따르면 전류 센싱 회로(current sensing circuit, CSC)로부터 차상위 프로그램 상태(PV6)에 대한 패스 신호를 수신하면, 차상위 프로그램 상태(PV6)에 대한 프로그램 동작이 완료된 것으로 판단할 수 있다. 도 9의 (b)에서는 제20 프로그램 루프에서 최상위 프로그램 상태(PV7)에 대한 검증 동작이 수행되지만, 차상위 프로그램 상태(PV6)에 대한 프로그램 동작이 제18 프로그램 루프 에서 완료되는 경우, 제19 프로그램 루프에서 최상위 프로그램 상태(PV7)에 대한 검증 동작이 수행될 수 있다.
본 발명의 비교 실시 예인 (a)에서는 제16 프로그램 루프 내지 제19 프로그램 루프에서 차상위 프로그램 상태(PV6)과 최상위 프로그램 상태(PV7) 모두에 대한 검증 시간이 필요하다. 반면, 본 발명의 실시 예인 (b)에서는 제16 프로그램 루프 내지 제19 프로그램 루프에서 차상위 프로그램 상태(PV6)에 대한 검증 시간만이 필요하므로 최상위 프로그램 상태(PV7)에 대한 검증 동작이 생략되어 전체 프로그램 시간이 절약될 수 있다.
도 10은 도 9의 (a)에 대응하는 프로그램 동작을 설명하기 위한 도면이다.
메모리 장치의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 즉, 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 상태에 대응하는 문턱전압분포를 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압을 인가하는 프로그램 전압 인가 동작과 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 동작을 포함할 수 있다.
예를 들어, 제3 프로그램 루프(PL3)가 수행될 때, 제3 프로그램 전압(Vp3)이 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 제1 내지 제3 검증전압들(V1~V3)가 순차적으로 인가된다. 이 때, 목표 프로그램 상태가 제1 프로그램 상태인 메모리 셀들은 제1 검증전압(V1)에 의해 검증이 수행되고, 목표 프로그램 상태가 제2 프로그램 상태인 메모리 셀들은 제2 검증전압(V2)에 의해 검증이 수행되고, 목표 프로그램 상태가 제3 프로그램 상태인 메모리 셀들은 제3 검증 전압(V3)에 의해 검증이 수행될 수 있다.
각 검증전압들(V1~V3)에 의해 검증 패스된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 이후 제4 프로그램 루프(PL4)에서 프로그램 금지될 것이다. 제4 프로그램 루프(PL4)에서 프로그램 금지된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 제3 프로그램 전압(Vp3)보다 단위 전압만큼 높은 제4 프로그램 전압(Vp4)이 인가된다. 이 후, 제3 프로그램 루프(PL3)의 검증 동작과 동일하게 검증 동작이 수행될 수 있다. 예시적으로, 검증 패스는 대응하는 검증전압에 의해 메모리 셀이 오프-셀로 판독된 것일 수 있다.
검증 동작시에, 선택된 메모리 셀들이 연결된 워드 라인인 선택된 워드라인에는 검증 전압이 인가될 수 있다. 페이지 버퍼는 선택된 메모리 셀들에 각각 연결되는 비트라인들을 통해 흐르는 전류나 전압을 기초로 메모리 셀들의 검증 패스 여부를 판단할 수 있다.
도 9의 비교 실시 예에 대응되도록 설명하면, PL(n-4)는 제17 프로그램 루프에 대응되고, 제n-4 프로그램 전압은 Vp17에 대응 될 수 있다. 목표 프로그램 상태가 차상위 프로그램 상태인 메모리 셀들은 제6 검증전압(V6)에 의해 검증이 수행될 수 있다. 목표 프로그램 상태가 최상위 프로그램 상태인 메모리 셀들은 제7 검증전압(V7)에 의해 검증이 수행될 수 있다. 제16 프로그램 루프부터 제19 프로그램 루프에 대응되는 PL(n-2)까지 제6 검증전압(V6)에 의한 검증과 제7 검증전압(V7)에 의한 검증이 수행될 수 있다.
도 11은 도 9의 (b)에 대응하는 프로그램 동작을 설명하기 위한 도면이다.
본 발명에서 최상위 프로그램 상태는 복수의 프로그램 상태들 중 가장 높은 문턱전압분포에 대응하는 프로그램 상태이고, 차상위 프로그램 상태는 복수의 프로그램 상태들 중 가장 높은 문턱전압분포에 대응하는 프로그램 상태에 인접한 프로그램 상태일 수 있다.
도 11에서 도 10과 마찬가지로, n은 21에 대응되므로, n-1은 20, n-2는 19, n-3은 18, n-4는 17에 대응될 수 있다. 도 11에서 프로그램 루프 16번 이하로는 도시되지 않지만, 제17 프로그램 루프부터 제21 프로그램 루프까지 각각의 프로그램 루프에서 검증 동작이 1회씩 수행되는 것을 알 수 있다.
구체적으로, PL(n-2)에 대응되는 제19 프로그램 루프에서 프로그램 전압(Vp19)가 인가되고, 목표 프로그램 상태가 차상위 프로그램 상태인 메모리 셀들은 제6 검증전압(V6)에 의해 검증될 수 있다. 제19 프로그램 루프에서 검증이 패스되면, PL(n-1)에 대응되는 제20 프로그램 루프부터 목표 프로그램 상태가 최상위 프로그램 상태인 메모리 셀들은 제7 검증전압(V7)에 의해 검증이 수행될 수 있다.
본 발명의 실시 예에 따르면, 프로그램 루프에서 차상위 프로그램 상태에 대한 검증 패스 후 최상위 프로그램 상태에 대한 검증 동작이 수행될 수 있다. 본 발명의 실시 예는 도 10의 비교 실시 예에 비하여 최상위 프로그램 상태에 대한 검증 동작이 생략될 수 있으므로, 전체 프로그램 시간이 감소될 수 있다.
도 12는 본 발명의 실시 예에 따른 최상위 프로그램 상태에 대응하는 문턱전압분포가 넓어지는 경우를 설명하기 위한 도면이다.
도 12의 가로축은 메모리 셀의 문턱전압을 나타내고, 세로축은 메모리 셀의 개수를 나타낼 수 있다. 도 12의 (a)는 본 발명의 실시 예에 따라 차상위 프로그램 상태에 대한 검증이 패스된 경우, 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 문턱전압을 도시한다. 도 12의 (a)는 도 9의 (b)와 도 11의 제19 프로그램 루프까지 진행되었을 때 메모리 셀들의 문턱전압을 나타낼 수 있다. 도 12의 (b)는 본 발명의 실시 예에 따라 마지막 프로그램 루프까지 진행된 경우 메모리 셀들의 최상위 프로그램 상태에 대응되는 문턱전압을 도시한다. 도 12의 (b)는 도 9의 (b)와 도 11의 제21 프로그램 루프까지 진행되었을 때 메모리 셀들의 문턱전압을 나타낼 수 있다.
제19 프로그램 루프까지 프로그램 동작이 수행되면, 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 문턱전압분포는 A 가 될 수 있다. 다만, 차상위 프로그램 상태에 대한 검증 패스까지 프로그램 전압이 인가되므로 메모리 셀들의 문턱전압분포가 우측으로 이동(B)될 수 있다. 여기서 X는 메모리 셀들의 문턱전압분포 변화폭을 의미할 수 있다. 메모리 셀들의 문턱전압이 B에 해당되면 이후 프로그램 동작에 따라 메모리 셀들의 문턱전압분포가 정상적인 문턱전압분포(C)보다 더 넓어질 수 있다(D). 여기서 Y는 프로그램이 완료된 메모리 셀들의 문턱전압분포 증가 폭을 의미할 수 있다. 메모리 셀들의 문턱전압분포가 넓어지면 메모리 장치의 신뢰도가 하락하므로 메모리 셀들의 문턱전압분포의 폭을 유지할 필요가 있다. 메모리 셀의 프로그램 속도를 조절하여 메모리 셀들의 문턱전압분포의 폭을 유지하는 방법은 도 13에서 자세히 설명된다.
도 13은 본 발명의 실시 예에 따른 개선된 문턱전압분포를 설명하기 위한 도면이다.
도 13의 가로축은 메모리 셀의 문턱전압을 나타내고, 세로축은 메모리 셀의 개수를 나타낼 수 있다. 도 13의 (a)는 본 발명의 실시 예에 따라 차상위 프로그램 상태에 대응되는 프로그램 전압이 인가되는 동안 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가한 메모리 셀들의 문턱전압을 도시한다. 도 13의 (a)는 도 9의 (b)와 도 11의 제19 프로그램 루프까지 진행되었을 때 메모리 셀들의 문턱전압을 나타낼 수 있다. 도 13의 (b)는 본 발명의 실시 예에 따라 마지막 프로그램 루프까지 진행된 경우 메모리 셀들의 최상위 프로그램 상태에 대응되는 문턱전압을 도시한다. 도 13의 (b)는 도 9의 (b)와 도 11의 제21 프로그램 루프까지 진행되었을 때 메모리 셀들의 문턱전압을 나타낼 수 있다.
구체적으로, 도 9의 (b)에서 제14 프로그램 루프부터 제19 프로그램 루프까지 프로그램 전압이 인가될 때, 최상위 프로그램 상태가 목표 프로그램 상태인 메모리 셀들의 비트라인에 프로그램 제어전압이 인가 될 수 있다. 프로그램 제어 전압이 비트라인에 인가되면 해당 메모리 셀들은 프로그램 속도가 감소될 수 있다. 도 12와 비교하면, 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 문턱전압 분포가 왼쪽으로 이동될 수 있다. 도 12의 A는 도 13의 D에 대응되고, 도 12의 B는 도 13의 E에 대응된다. 여기서 Z는 메모리 셀들의 문턱전압분포 변화폭을 의미할 수 있다. 도 12의 X보다 도 13의 Z가 넓은 경우 메모리 셀들의 문턱전압분포의 폭이 유지될 수 있다.
프로그램 속도를 제어하여 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 문턱전압의 위치가 조절되면, 마지막 프로그램 루프까지 진행되어도 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 문턱전압분포의 폭이 유지(F)될 수 있다. 이를 통해 메모리 장치의 신뢰성과 동작속도가 향상될 수 있다.
본 발명의 실시 예에 따르면, 프로그램 제어 전압이 인가되는지 여부는 프로그램 전압에 따라 결정될 수 있다. 프로그램 전압이 미리 결정된 값을 초과하는 경우, 도 9의 제14 프로그램 루프에서 프로그램 제어전압이 인가될 수 있다. 프로그램 전압이 미리 결정된 값 미만인 경우, 도 9의 제18 프로그램 루프까지 프로그램 제어전압이 인가되지 않을 수 있다.
본 발명의 실시 예에 따르면, 프로그램 제어 전압의 크기는 메모리 셀에 연결된 워드라인의 위치에 따라 달라질 수 있다. 워드라인의 번호가 증가할수록 프로그램 제어전압의 크기가 증감될 수 있다.
도 14는 본 발명의 실시 예에 따른 프로그램 동작을 수행하는 방법을 설명하기 위한 블럭도이다.
본 발명의 실시 예에 따라, 제어로직(140)은 읽기 및 쓰기 회로(130)와 전류 센싱 회로(160)에 제어신호를 전송할 수 있다. 메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 대응하는 메모리 셀의 프로그램 상태(Program state)에 따라 흐르는 전류량의 변화를 감지한 센싱 데이터(Sensing Data, SDT)를 전류 센싱 회로(160)으로 전송한다.
전류 센싱 회로(160)는 읽기 및 쓰기 회로(130)로부터 센싱 데이터(SDT)를 수신하여 전류 센싱 동작을 수행할 수 있다. 전류 센싱 동작은 메모리 셀들이 목표 상태로 프로그램 되었는지를 판단하는 동작으로써, 개별 전류 센싱 동작 및 전체 전류 센싱 동작을 포함할 수 있다.
전류 센싱 회로(160)는 미리 설정된 허용 비트에 응답하여 기준 전류 및 기준 전압을 생성할 수 있고, 센싱 데이터(SDT)에 따라 검증 전류 및 검증 전압을 생성할 수 있다. 전류 센싱 회로(160)는 기준 전압과 검증 전압을 서로 비교하여 패스 신호(PS) 또는 페일 신호(FS)를 제어로직(140)으로 전송할 수 있다.
본 발명의 실시 예에서, 전류 센싱 회로(160)는 선택된 프로그램 상태로 프로그램될 메모리 셀들 중에서 검증 동작이 페일된 메모리 셀들의 개수가 설정된 개수 이하이면, 선택된 프로그램 상태에 대한 검증 동작이 패스된 것으로 판단하고 패스 신호(PS)를 출력할 수 있다. 전류 센싱 회로(160)는 검증 동작이 페일된 메모리 셀들의 개수가 설정된 개수를 초과하면, 특정 프로그램 상태에 대한 검증 동작이 페일된 것으로 판단하고 페일 신호(FS)를 출력할 수 있다.
제어로직(140)은 워드라인 전압 제어부(141), 비트라인 전류 센싱 제어부(143), 프로그램 상태 검증부(145), 프로그램 전압 정보 저장부(147) 및 프로그램 제어전압 정보 저장부(149)를 포함할 수 있다.
워드라인 전압 제어부(141)는 프로그램 루프에 포함되는 검증 동작시 메모리 셀들이 공통으로 연결되는 워드라인에 검증전압을 인가하도록 주변회로를 제어할 수 있다. 워드라인 전압 제어부(141)는 복수의 프로그램 상태들 중 어느 한 프로그램 상태에 대응되는 검증전압을 메모리 셀들이 공통으로 연결되는 워드라인에 인가하도록 제어할 수 있다.
비트라인 전류 센싱 제어부(143)는 검증전압이 메모리 셀의 워드라인으로 인가되는 동안 메모리 셀들의 문턱전압에 따른 비트라인의 전류들을 각각 센싱하도록 전류 센싱 회로(160)을 제어할 수 있다. 비트라인 전류 센싱 제어부(143)는 전류 센싱 회로(160)가 기준 전류 및 기준 전압을 생성하도록 미리 설정된 허용 비트에 관한 정보를 전송할 수 있다.
프로그램 상태 검증부(145)는 비트라인 전류들을 센싱한 결과에 따라 특정 프로그램 상태에 대한 검증 패스여부를 판단할 수 있다. 프로그램 상태 검증부(145)는 비트라인 전류들의 총합을 기초로 메모리 셀들 중 메모리 셀의 문턱전압이 특정 프로그램 상태에 대응하는 문턱전압 분포에 포함되는 메모리 셀들의 비율을 계산하고, 계산된 비율이 미리 정해진 값을 초과하는 경우에 특정 프로그램 상태에 대한 검증 패스라고 결정하도록 전류 센싱 회로(160)를 제어할 수 있다.
프로그램 전압정보 저장부(147)는 프로그램 루프와 프로그램 전압의 관계에 관한 정보를 포함할 수 있다. 도 9 (b)와 관련하여, 제14 프로그램 루프부터 제19 프로그램 루프까지 제6 프로그램 상태(PV6)에 대응되는 프로그램 전압이 인가된다는 정보가 프로그램 전압정보 저장부(147)에 저장될 수 있다. 제20 프로그램 루프와 제21 프로그램 루프에서 제7 프로그램 상태(PV7)에 대응되는 프로그램 전압이 인가된다는 정보가 프로그램 전압정보 저장부(147)에 저장될 수 있다.
프로그램 전압정보 저장부(147)는 전압크기와 프로그램 전압의 관계에 관한 정보를 포함할 수 있다. 특정 프로그램 전압크기의 범위가 미리 결정되어있으므로, 인가되는 전압크기에 따라 프로그램 전압이 결정될 수 있다.
프로그램 제어전압 정보 저장부(149)는 메모리 블록에 포함된 복수의 워드라인들 각각에 대응되는 프로그램 제어전압의 크기 정보를 포함할 수 있다. 워드라인의 숫자에 따라 메모리 셀의 프로그램 속도를 조절하는 정도가 상이하므로, 워드라인 별로 서로 다른 프로그램 제어전압이 인가될 수 있다. 본 발명의 실시 예에 따른 프로그램 제어 전압은 0.5V 일 수 있다.
프로그램 제어전압 정보 저장부(149)는 프로그램 제어전압이 인가되는 프로그램 루프와 메모리 셀의 워드라인에 인가되는 프로그램 전압의 크기에 관한 정보를 포함할 수 있다. 메모리 셀의 워드라인에 인가되는 프로그램 전압의 크기가 미리 정해진 값보다 작은 경우에는 프로그램 속도를 제어할 필요가 없으므로 프로그램 제어전압이 메모리 셀의 비트라인으로 인가되지 않을 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
본 발명의 실시 예에 따라, 메모리 장치는 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대한 검증 패스 후에 복수의 프로그램 상태들 중 최상위 프로그램 상태에 대한 검증 동작을 수행하고, 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대응되는 프로그램 전압이 인가되는 동안 복수의 프로그램 상태들 중 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가할 수 있다.
여기서, 최상위 프로그램 상태는 복수의 프로그램 상태들 중 가장 높은 문턱전압분포에 대응하는 프로그램 상태이고, 차상위 프로그램 상태는 최상위 프로그램 상태에 인접한 프로그램 상태일 수 있다.
여기서 차상위 프로그램 상태에 대응되는 프로그램 전압은 복수의 프로그램 루프들 중 미리 정해진 프로그램 루프의 프로그램 전압 인가동작시 메모리 셀의 워드라인에 인가되는 프로그램 전압일 수 있다. 여기서 차상위 프로그램 상태에 대응되는 프로그램 전압은 메모리 블록에 포함된 메모리 셀의 미리 결정된 크기의 전압일 수 있다. 여기서 차상위 프로그램 상태에 대응되는 프로그램 전압은 메모리 셀들의 문턱전압이 복수의 프로그램 상태들 중 가장 높은 문턱전압분포에 대응하는 프로그램 상태에 인전한 프로그램 상태에 대응하는 문턱전압분포에 포함되도록 하는 프로그램 전압일 수 있다.
S1501단계에서, 메모리 장치는 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대응되는 프로그램 전압을 메모리 셀의 워드라인에 인가할 수 있다. 제어로직은 프로그램 전압이 메모리 셀들이 공통 연결되는 워드라인에 인가되는 동안 복수의 프로그램 상태들 중 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가할 수 있다. 제어로직은 메로리 셀의 워드라인의 위치에 따라 프로그램 제어전압의 크기를 상이하게 인가할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 제1 내지 제N 프로그램 상태들 중 어느 하나의 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치에 포함되는 제어로직은 복수의 프로그램 루프들 중 n번째 프로그램 루프에 포함된 프로그램 동작시 메모리 셀들이 공통 연결되는 워드라인에 상기 제N-1 프로그램 상태에 대응되는 프로그램 전압이 인가되는 동안 제N 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가할 수 있다.
S1503단계에서, 제어로직은 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대한 검증 패스 여부를 결정할 수 있다. 비트라인 전류 센싱 제어부은 메모리 셀 어레이에 포함된 메모리 셀들과 비트라인으로 연결된 읽기 및 쓰기 회로로부터 센싱 데이터를 수신한 전류 센싱 회로(160)를 제어할 수 있다. 제어로직은 차상위 프로그램 상태에 대한 검증 결과를 수신할 수 있다. 프로그램 상태 검증부는 비트라인 전류들을 센싱한 결과에 따라 특정 프로그램 상태에 대한 검증 패스여부를 판단하도록 주변회로를 제어할 수 있다.
검증 결과가 페일인 경우, S1505단계에서, 제어로직은 메모리 셀들의 워드라인에 인가하는 프로그램 전압을 단위전압만큼 증가시킬 수 있다. 워드라인 전압 제어부는 메모리 셀들이 공통으로 연결되는 워드라인에 특정 프로그램 상태에 대응되는 검증전압을 인가하도록 주변회로를 제어할 수 있다. 제어로직은 프로그램 전압을 증가시켜 다시 S1501단계를 반복하게 제어할 수 있다.
검증 결과가 패스인 경우, S1507단계에서, 메모리 장치는 복수의 프로그램 상태들 중 최상위 프로그램 상태에 대응되는 프로그램 전압을 메모리 셀의 워드라인에 인가할 수 있다. 프로그램 전압이 인가되면 메모리 셀의 문턱전압이 증가되어 목표 프로그램 상태에 대응하는 문턱전압분포에 포함될 수 있다.
S1509단계에서, 제어로직은 복수의 프로그램 상태들 중 최상위 프로그램 상태에 대한 검증 패스 여부를 결정할 수 있다. S1503단계와 마찬가지로 전류 센싱 회로로부터 검증 결과를 수신할 수 있다.
검증 결과가 페일인 경우, S1511단계에서, 제어로직(140)은 메모리 셀들의 워드라인에 인가하는 프로그램 전압을 단위전압만큼 증가시킬 수 있다. S1511단계는 S1505단계에 대응될 수 있다.
검증 결과가 패스인 경우, 최상위 프로그램 상태까지 검증이 완료되어 프로그램 절차가 종료될 수 있다.
본 발명의 또 다른 실시 예에 따르면, 제1 내지 제N 프로그램 상태들 중 어느 하나의 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치에 포함되는 제어로직은 복수의 프로그램 루프들 중 n번째 프로그램 루프에 포함된 검증 동작시 제N-1 프로그램 상태에 대한 검증이 패스되면(S1507), 복수의 프로그램 루프들 중 n+1번째 프로그램 루프에 포함된 검증 동작시 제N 프로그램 상태에 대한 검증을 수행할 수 있다(S1509).
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 셀들의 문턱전압을 복수의 프로그램 상태들 중 상기 메모리 셀들에 저장될 데이터에 따라 결정되는 목표 프로그램 상태에 대응하는 문턱전압분포에 포함되도록 상기 메모리 셀들의 문턱전압을 각각 증가시키는 프로그램 동작을 수행하는 주변회로; 및
    상기 프로그램 동작을 수행하도록 상기 주변회로를 제어하는 제어로직;을 포함하고,
    상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고,
    상기 복수의 프로그램 루프들은 각각 프로그램 전압 인가동작 및 검증 동작을 포함하고,
    상기 제어로직은,
    상기 복수의 프로그램 루프들 중 어느 하나의 프로그램 루프에 포함된 검증 동작시 상기 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대한 검증이 패스되면, 상기 어느 하나의 프로그램 루프의 다음 프로그램 루프에 포함된 검증 동작시 최상위 프로그램 상태에 대한 검증을 수행하도록 상기 주변회로를 제어하는 메모리 장치.
  2. 제 1항에 있어서, 상기 차상위 프로그램 상태는,
    상기 복수의 프로그램 상태들 중 가장 높은 문턱전압분포에 대응하는 프로그램 상태에 인접한 프로그램 상태인 메모리 장치.
  3. 제1항에 있어서, 상기 최상위 프로그램 상태는,
    상기 복수의 프로그램 상태들 중 가장 높은 문턱전압분포에 대응하는 프로그램 상태인 메모리 장치.
  4. 제 1항에 있어서, 상기 제어로직은,
    상기 검증 동작시, 상기 메모리 셀들이 공통으로 연결되는 워드라인에 상기 차상위 프로그램 상태에 대응되는 검증전압을 인가하도록 상기 주변회로를 제어하는 워드라인 전압 제어부,
    상기 검증전압이 인가되는 동안 상기 메모리 셀들의 문턱전압에 따른 비트라인의 전류들을 각각 센싱하도록 상기 주변회로를 제어하는 비트라인 전류 센싱 제어부, 및
    상기 비트라인 전류들을 센싱한 결과에 따라 상기 차상위 프로그램 상태에 대한 검증의 패스여부를 판단하는 프로그램 상태 검증부를 포함하는 메모리 장치.
  5. 제 4항에 있어서, 상기 프로그램 상태 검증부는,
    상기 비트라인 전류들의 총합을 기초로 상기 메모리 셀들 중 메모리 셀의 문턱전압이 상기 차상위 프로그램 상태에 대응하는 문턱전압분포에 포함되는 메모리 셀들의 비율을 계산하고, 계산된 상기 비율이 미리 정해진 값을 초과하는 경우에 상기 차상위 프로그램 상태에 대한 검증 패스라고 결정하는 메모리 장치.
  6. 제 1항에 있어서, 상기 제어로직은,
    상기 프로그램 동작시 상기 메모리 셀들이 공통 연결되는 워드라인에 상기 복수의 프로그램 상태들 중 상기 차상위 프로그램 상태에 대응되는 프로그램 전압이 인가되는 동안 상기 복수의 프로그램 상태들 중 상기 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가하도록 상기 주변회로를 제어하는 메모리 장치.
  7. 제 6항에 있어서, 상기 제어로직은,
    상기 워드라인의 위치에 따라 상기 프로그램 제어전압의 크기를 상이하게 인가하도록 상기 주변회로를 제어하는 메모리 장치.
  8. 제 6항에 있어서, 상기 제어로직은,
    상기 워드라인에 인가되는 상기 프로그램 전압의 크기가 미리 정해진 값을 초과하는 경우에 상기 프로그램 제어전압을 인가하도록 상기 주변회로를 제어하는 메모리 장치.
  9. 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 셀들의 문턱전압을 복수의 프로그램 상태들 중 상기 메모리 셀들에 저장될 데이터에 따라 결정되는 목표 프로그램 상태에 대응하는 문턱전압분포에 포함되도록 상기 메모리 셀들의 문턱전압을 각각 증가시키는 프로그램 동작을 수행하는 주변회로; 및
    상기 프로그램 동작시 상기 메모리 셀들이 공통 연결되는 워드라인에 상기 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대응되는 프로그램 전압이 인가되는 동안 상기 복수의 프로그램 상태들 중 최상위 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가하도록 상기 주변회로를 제어하는 제어로직;을 포함하는 메모리 장치.
  10. 제 9항에 있어서, 상기 프로그램 동작은,
    복수의 프로그램 루프들을 포함하고,
    상기 복수의 프로그램 루프들은 각각 프로그램 전압 인가동작 및 검증 동작을 포함하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 차상위 프로그램 상태에 대응되는 프로그램 전압은 상기 복수의 프로그램 루프들 중 미리 정해진 프로그램 루프의 프로그램 전압 인가동작시 상기 워드라인에 인가되는 프로그램 전압인 메모리 장치.
  12. 제 11항에 있어서, 상기 제어로직은,
    프로그램 루프와 프로그램 전압의 관계에 관한 정보를 포함하는 프로그램 전압정보 저장부를 포함하는 메모리 장치.
  13. 제 10항에 있어서,
    상기 차상위 프로그램 상태에 대응되는 프로그램 전압은 상기 메모리 블록에 포함된 상기 메모리 셀들에 따라 미리 결정된 크기의 전압인 메모리 장치.
  14. 제 13항에 있어서, 상기 제어로직은,
    전압크기와 프로그램 전압의 관계에 관한 정보를 포함하는 프로그램 전압정보 저장부를 포함하는 메모리 장치.
  15. 제 10항에 있어서,
    상기 차상위 프로그램 상태에 대응되는 프로그램 전압은 상기 메모리 셀들의 문턱전압이 상기 복수의 프로그램 상태들 중 가장 높은 문턱전압분포에 대응하는 프로그램 상태에 인접한 프로그램 상태에 대응하는 문턱전압분포에 포함되도록 하는 프로그램 전압 인가동작시 상기 워드라인에 인가되는 프로그램 전압인 메모리 장치.
  16. 제 9항에 있어서, 상기 제어로직은,
    상기 워드라인의 위치에 따라 상기 프로그램 제어전압의 크기를 상이하게 인가하도록 상기 주변회로를 제어하는 메모리 장치.
  17. 제 16항에 있어서, 상기 제어로직은,
    상기 메모리 블록에 포함된 복수의 워드라인들에 각각 대응되는 프로그램 제어전압의 크기에 관한 정보를 포함하는 프로그램 제어전압 정보 저장부를 포함하는 메모리 장치.
  18. 제 9항에 있어서, 상기 제어로직은,
    상기 워드라인에 인가되는 상기 프로그램 전압의 크기가 미리 정해진 값을 초과하는 경우에 상기 프로그램 제어전압을 인가하도록 상기 주변회로를 제어하는 메모리 장치.
  19. 제 10항에 있어서, 상기 제어로직은,
    상기 복수의 프로그램 루프들 중 어느 하나의 프로그램 루프에 포함된 검증 동작시 상기 복수의 프로그램 상태들 중 차상위 프로그램 상태에 대한 검증이 패스되면, 상기 어느 하나의 프로그램 루프의 다음 프로그램 루프에 포함된 검증 동작시 최상위 프로그램 상태에 대한 검증을 수행하도록 상기 주변회로를 제어하는 메모리 장치.
  20. 제1 내지 제N 프로그램 상태들 중 어느 하나의 상태를 목표 프로그램 상태로 갖는 메모리 셀들에 데이터를 저장하는 프로그램 동작을 수행하는 메모리 장치에 있어서,
    상기 메모리 셀들을 포함하는 메모리 블록;
    프로그램 전압 인가동작 및 검증 동작을 각각 포함하는 복수의 프로그램 루프들을 포함하는 프로그램 동작을 수행하는 주변회로;
    상기 프로그램 동작을 수행하도록 상기 주변회로를 제어하는 제어로직;을 포함하고,
    상기 제어로직은,
    상기 복수의 프로그램 루프들 중 n번째 프로그램 루프에 포함된 검증 동작시 제N-1 프로그램 상태에 대한 검증이 패스되면, 상기 복수의 프로그램 루프들 중 n+1번째 프로그램 루프에 포함된 검증 동작시 제N 프로그램 상태에 대한 검증을 수행하고,
    상기 복수의 프로그램 루프들 중 상기 n번째 프로그램 루프에 포함된 프로그램 동작시 상기 메모리 셀들이 공통 연결되는 워드라인에 상기 제N-1 프로그램 상태에 대응되는 프로그램 전압이 인가되는 동안 상기 제N 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들의 비트라인에 프로그램 제어전압을 인가하는 메모리 장치.
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