KR20220028897A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로 저장 장치 및 그 동작 방법에 관한 것이다. 일 실시 예에 따른 저장 장치는, 수직으로 적층된 복수의 워드 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치, 및 호스트로부터 제공되는 쓰기 요청에 응답하여, 쓰기 요청에 대응되는 복수의 쓰기 데이터의 속성을 결정하고, 쓰기 데이터의 속성 및 복수의 워드 라인들의 위치에 따른 프로그램 전압에 관한 프로그램 정보를 포함하는 룩업 테이블을 기초로 복수의 쓰기 데이터 중 쓰기 데이터의 속성이 동일한 쓰기 데이터끼리 동일한 메모리 블록에 저장하는 프로그램 동작에 사용되는 프로그램 전압을 설정하고, 설정된 프로그램 전압에 따라 프로그램 동작을 수행하도록 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 호스트의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 만약, 전력 공급이 차단되면 휘발성 메모리 장치에 저장된 데이터는 소멸될 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는, 전원의 전력이 차단되더라도 데이터가 소멸되지 않는 메모리 장치일 수 있다. 비휘발성 메모리 장치에는 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.
본 발명의 실시 예는 머지 동작이나 가비지 컬렉션을 적게 수행함으로써 향상된 성능을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 저장 장치는, 수직으로 적층된 복수의 워드 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치, 및 호스트로부터 제공되는 쓰기 요청에 응답하여, 쓰기 요청에 대응되는 복수의 쓰기 데이터의 속성을 결정하고, 쓰기 데이터의 속성 및 복수의 워드 라인들의 위치에 따른 프로그램 전압에 관한 프로그램 정보를 포함하는 룩업 테이블을 기초로 복수의 쓰기 데이터 중 쓰기 데이터의 속성이 동일한 쓰기 데이터끼리 동일한 메모리 블록에 저장하는 프로그램 동작에 사용되는 프로그램 전압을 설정하고, 설정된 프로그램 전압에 따라 프로그램 동작을 수행하도록 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법은, 호스트로부터 제공되는 쓰기 요청에 응답하여, 쓰기 요청에 대응되는 쓰기 데이터의 속성을 결정하는 단계, 쓰기 데이터의 속성 및 수직으로 적층된 복수의 워드 라인들의 위치에 따른 프로그램 전압에 관한 프로그램 정보를 포함하는 복수의 룩업 테이블들을 기초로, 쓰기 데이터의 속성에 대응되는 프로그램 전압을 결정하는 단계, 및 프로그램 전압에 따라 복수의 워드 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 블록에 쓰기 데이터를 저장하는 프로그램 동작을 수행하는 단계를 포함할 수 있다.
본 기술에 따르면, 머지 동작이나 가비지 컬렉션을 적게 수행함으로써 향상된 성능을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 예시적으로 설명하기 위한 도면이다.
도 4는 3차원 구조의 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 5는 3차원 구조의 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 프로그램 동작을 개념적으로 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 쓰기 데이터의 구조를 예시적으로 나타낸 도면이다.
도 8은 워드 라인의 위치에 따른 프로그램 전압의 변화를 나타낸 도면이다.
도 9는 본 발명의 일 실시 예에 따른 프로그램 정보 생성부를 설명하기 위한 도면이다.
도 10은 도 9에 도시된 CSC 비교기의 일 실시 예를 설명하기 위한 도면이다.
도 11은 복수의 워드 라인 그룹 별로 생성된 복수의 룩업 테이블들을 예시적으로 설명하기 위한 도면이다.
도 12는 쓰기 데이터의 속성에 따라 메모리 블록에 포함된 복수의 워드 라인 그룹들에 프로그램 동작을 수행하는 순서를 예시적으로 설명하기 위한 도면이다.
도 13은 쓰기 데이터의 속성에 따라 저장된 복수의 메모리 블록들을 예시적으로 나타낸 도면이다.
도 14는 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 나타낸 흐름도이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 시스템은 PC(personal computer), 데이터 센터(data center), 기업형 데이터 저장 시스템, DAS(direct attached storage)를 포함하는 데이터 처리 시스템, SAN(storage area network)을 포함하는 데이터 처리 시스템, NAS(network attached storage)를 포함하는 데이터 처리 시스템 등으로 구현될 수 있다.
스토리지 시스템은 저장 장치(1000)와 호스트(400)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 요청에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
저장 장치(1000)는 메모리 장치(100), 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀들(미도시) 중 어드레스에 의해 선택된 메모리 셀을 액세스할 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
커맨드는, 예를 들어 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있고, 커맨드가 지시하는 동작은 예를 들어, 프로그램 동작(또는 쓰기 동작), 리드 동작, 또는 소거 동작일 수 있다.
예를 들면, 메모리 장치(100)는 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 선택된 메모리 셀에 데이터를 프로그램할 수 있다. 여기서, 선택된 메모리 셀에 프로그램될 데이터는 쓰기 데이터로 정의될 수 있다.
쓰기 데이터의 속성은 핫 데이터, 웜 데이터, 및 콜드 데이터 중 어느 하나일 수 있다.
핫 데이터는 쓰기 동작과 읽기 동작에 대한 호스트(400)의 접근 횟수가 상대적으로 잦은 데이터일 수 있다. 또는 핫 데이터는 쓰기 데이터의 크기 또는 복수의 쓰기 데이터의 집합인 데이터 청크(data chunk)의 크기가 상대적으로 작은 데이터일 수 있다. 핫 데이터는, 예를 들면, 랜덤 데이터일 수 있다.
콜드 데이터는 호스트(400)의 접근 횟수가 상대적으로 드문 데이터일 수 있다. 또는 콜드 데이터는 쓰기 데이터의 크기 또는 복수의 쓰기 데이터의 집합인 데이터 청크의 크기가 상대적으로 핫 데이터에 해당되는 쓰기 데이터의 크기보다 큰 데이터일 수 있다. 콜드 데이터는, 예를 들면, 복수의 논리 어드레스들 중 연속된 논리 어드레스들에 대응되는 데이터인 시퀀셜 데이터일 수 있다.
웜 데이터는 쓰기 데이터의 크기가 핫 데이터에 해당되는 쓰기 데이터의 크기와 콜드 데이터에 해당되는 쓰기 데이터 사이의 범위에 포함되는 크기를 갖는 데이터일 수 있다. 또는 웜 데이터는 핫 데이터에 해당되는 접근 횟수와 콜드 데이터에 해당되는 접근 횟수 사이의 범위에 포함되는 접근 횟수를 갖는 데이터일 수 있다.
예를 들면, 메모리 장치(100)는 리드 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(미도시) 중 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 메모리 장치(100)에 저장된 데이터들 중 선택된 영역으로부터 리드될 데이터는 리드 데이터로 정의될 수 있다.
예를 들면, 메모리 장치(100)는 이레이즈 커맨드 및 어드레스를 수신하고, 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
예시적으로, 메모리 장치(100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다.
휘발성 메모리 장치에는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 등이 포함될 수 있다.
비휘발성 메모리 장치에는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노어 플래시 메모리(NOR flash memory) 등이 포함될 수 있다.
본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)는 낸드 플래시 메모리인 것으로 가정한다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 쓰기 데이터를 저장하거나, 저장된 리드 데이터를 읽고 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
메모리 장치(100)는 적어도 하나의 플레인(plane)을 포함할 수 있다. 하나의 플레인은 쓰기 데이터를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록(미도시)들을 포함할 수 있다. 메모리 블록은 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다.
메모리 블록은 복수의 페이지(미도시)들을 포함할 수 있다. 페이지는 쓰기 데이터를 저장하는 프로그램 동작 또는 저장된 리드 데이터를 읽는 리드 동작을 수행하는 단위일 수 있다.
메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 프로그램 동작 여부에 따라 소거 상태 또는 복수의 프로그램 상태들 중 어느 하나의 상태를 각각의 목표 상태로 할 수 있다. 즉, 하나의 메모리 셀은 소거 상태 또는 복수의 프로그램 상태들 중 어느 하나의 상태일 수 있다.
프로그램 동작은, 복수의 메모리 셀들 중 선택된 메모리 셀들의 문턱 전압들 각각이 각각의 목표 상태에 포함되도록, 선택된 메모리 셀들의 문턱 전압들을 상승시키는 동작일 수 있다. 프로그램 동작은 페이지 단위로 수행될 수 있다. 페이지는 같은 워드 라인에 연결된 복수의 메모리 셀들일 수 있다.
복수의 프로그램 상태들의 개수는, 메모리 셀에 저장된 데이터의 비트 수에 따라 결정될 수 있다. 예를 들어, 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 2 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC), 3 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC), 및 4 비트의 데이터를 저장하는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 중 어느 하나로 구성될 수 있다. 하지만, 이에 한정되는 것은 아니며, 메모리 셀은 5 비트 이상의 데이터를 저장할 수 있다.
비트 수가 a(a는 자연수)일 때, 복수의 프로그램 상태들의 개수는 p개일 수 있다. 여기서 p는 2a -1일 수 있다. 예를 들면, SLC로 구성되는 메모리 셀은 소거 상태 또는 제1 프로그램 상태 중 어느 하나의 상태를 갖도록 프로그램될 수 있으므로, SLC의 프로그램 상태의 개수는 1개이다. MLC로 구성되는 메모리 셀은 소거 상태 또는 제1 내지 제3 프로그램 상태들 중 어느 하나의 상태를 갖도록 프로그램될 수 있으므로, MLC의 프로그램 상태들의 개수는 3개이다. 마찬가지로, TLC의 프로그램 상태들의 개수는 7개이고, QLC의 프로그램 상태들의 개수는 15개이다.
메모리 셀이 복수의 프로그램 상태들 및 소거 상태 중 어느 하나의 상태를 목표 상태로 가질 수 있다. 여기서 각 메모리 셀의 목표 상태는 해당 메모리 셀에 저장될 데이터에 따라 결정될 수 있다. 메모리 셀이 SLC인 경우, 목표 상태는 소거 상태 또는 제1 프로그램 상태 중 어느 하나일 수 있다. 메모리 셀이 MLC인 경우, 목표 상태는 소거 상태 또는 제1 내지 제3 프로그램 상태들 중 어느 하나일 수 있다. 메모리 셀이 TLC인 경우, 목표 상태는 소거 상태 또는 제1 내지 제7 프로그램 상태들 중 어느 하나일 수 있다. 메모리 셀이 QLC인 경우, 목표 상태는 소거 상태 또는 제1 내지 제15 프로그램 상태들 중 어느 하나일 수 있다.
프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 각 프로그램 루프는 프로그램 전압 인가 동작 및 검증 동작을 포함할 수 있다.
프로그램 전압 인가 동작은 선택된 메모리 셀들에 공통으로 연결된 워드 라인인 선택 워드 라인에 프로그램 전압을 인가하는 동작일 수 있다.
검증 동작은 메모리 셀의 문턱 전압이 목표 상태에 대응되는 문턱 전압에 도달하였는지를 판단하는 동작일 수 있다.
검증 동작에서, 선택 워드 라인에는 목표 상태를 검증하는 검증 전압이 인가될 수 있다. 목표 상태가 같은 메모리 셀들 중 미리 설정된 개수의 메모리 셀들의 문턱 전압들이 검증 전압보다 높은 경우, 검증 동작은 패스될 수 있다. 목표 상태가 같은 메모리 셀들 중 미리 설정된 개수의 메모리 셀들의 문턱 전압들 각각이 검증 전압보다 같거나 낮은 경우, 검증 동작은 페일될 수 있다.
모든 목표 상태들에 대한 검증이 패스되면, 프로그램 동작이 패스된 것으로 결정될 수 있다. 미리 결정된 기준 시간 내에 프로그램 동작이 패스되지 않는 경우, 프로그램 동작은 페일된 것으로 결정될 수 있다. 또는 미리 설정된 최대 루프 카운트에 대응되는 프로그램 루프가 진행될 때까지 프로그램 동작이 패스되지 않으면, 프로그램 동작은 페일된 것으로 결정될 수 있다.
메모리 장치(100)는 프로그램 전압 레지스터(101)를 포함할 수 있다.
일 실시 예에서, 프로그램 전압 레지스터(101)는, 프로그램 동작에 사용되는 전압들에 연관된 정보를 포함할 수 있다. 여기서, 프로그램 동작에 사용되는 전압들에 연관된 정보는 프로그램 시작 전압의 크기 또는 프로그램 루프가 반복될 때마다 프로그램 전압이 증가하는 양을 나타내는 스텝 전압의 크기에 관한 정보를 포함할 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.
저장 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어는 호스트 인터페이스 레이어(Host Interface Layer), 플래시 변환 레이어(Flash Translation Layer), 및 플래시 인터페이스 레이어(Flash Interface Layer)를 포함할 수 있다.
호스트 인터페이스 레이어는 호스트(400)와 메모리 컨트롤러(200) 간의 동작을 제어할 수 있다.
플래시 변환 레이어는 호스트(400)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 이를 위하여, 메모리 컨트롤러(200)는 논리 어드레스와 물리 어드레스 간의 대응 관계인 맵 데이터를 저장할 수 있다.
플래시 인터페이스 레이어는 메모리 장치(100)와 메모리 컨트롤러(200) 간의 통신을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 쓰기 요청, 리드 요청, 및 소거 요청에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 각각 수행하도록 메모리 장치(100)를 제어할 수 있다.
프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스, 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.
리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
소거 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 제공된 요청과 무관하게 자체적으로 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 메모리 컨트롤러(200)는 자체적으로 생성한 커맨드, 어드레스, 및 데이터를 메모리 장치(100)에 전송할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 배경 동작을 수행하기 위한 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러(200)는 커맨드, 어드레스, 및 데이터를 메모리 장치(100)로 제공할 수 있다.
일 실시 예에서, 배경 동작은 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection) 중 적어도 하나일 수 있다.
웨어 레벨링은 예를 들어, 스태틱 웨어 레벨링, 다이나믹 웨어 레벨링 등을 의미할 수 있다. 스태틱 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 소거 동작이나 쓰기 동작이 거의 일어나지 않는 콜드 데이터를 가장 많은 소거 횟수의 메모리 블록에 이동시키는 동작을 의미할 수 있다. 다이나믹 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 가장 적은 소거 횟수의 메모리 블록에 데이터를 프로그램하는 동작을 의미할 수 있다.
리드 리클레임은 메모리 블록에 저장된 데이터에서 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 의미할 수 있다.
가비지 컬렉션은 메모리 블록들 중 배드 블록(bad block)에 포함된 유효 데이터를 프리 블록(free block)에 복사하고, 배드 블록에 포함된 무효 데이터를 소거하는 동작을 의미할 수 있다. 여기서, 배드 블록에 포함된 유효 데이터를 프리 블록에 복사한다는 것은 배드 블록에 포함된 유효 데이터를 프리 블록에 이동시키는 것을 의미할 수 있다.
메모리 컨트롤러(200)는 호스트(400)가 제공한 요청에 대한 응답을 호스트(400)에 제공하고, 응답이 제공된 이후에 호스트(400)가 제공할 후속 요청을 수신할 때까지 대기할 수 있다.
메모리 컨트롤러(200)는 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙(interleaving) 방식에 따라 제어할 수 있다.
인터리빙 방식은 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 제공되는 쓰기 요청에 응답하여, 쓰기 요청에 대응되는 복수의 쓰기 데이터의 속성을 각각 결정할 수 있다. 예를 들면, 복수의 쓰기 데이터 중 일부 쓰기 데이터의 속성은 핫 데이터이고, 복수의 쓰기 데이터 중 나머지 쓰기 데이터의 속성은 콜드 데이터일 수 있다. 하지만, 이에 한정되는 것은 아니다.
메모리 컨트롤러(200)는 룩업 테이블(미도시)을 기초로 쓰기 데이터를 메모리 블록에 저장하는 프로그램 동작에 사용되는 프로그램 전압을 설정할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 룩업 테이블을 기초로 복수의 쓰기 데이터 중 쓰기 데이터의 속성이 동일한 쓰기 데이터끼리 동일한 메모리 블록에 저장하는 프로그램 동작에 사용되는 프로그램 전압을 설정할 수 있다.
여기서, 룩업 테이블은 쓰기 데이터의 속성 및 복수의 워드 라인들의 위치에 따른 프로그램 전압에 관한 프로그램 정보를 포함할 수 있다. 프로그램 전압은 프로그램 스타트 전압과 스텝 전압을 포함할 수 있다. 메모리 컨트롤러(200)는 설정된 프로그램 전압에 따라 프로그램 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
이를 위하여, 메모리 컨트롤러(200)는 프로그램 정보 저장부(201) 및 프로그램 동작 제어부(202)를 포함할 수 있다.
프로그램 정보 저장부(201)는 룩업 테이블을 저장할 수 있다. 실시 예에서, 프로그램 정보 저장부(201)는 복수의 워드 라인들이 일정한 기준에 따라 구분된 워드 라인 그룹들 별로 생성된 복수의 룩업 테이블들을 저장할 수 있다.
프로그램 동작 제어부(202)는 룩업 테이블을 이용하여 쓰기 데이터의 속성에 대응되는 프로그램 정보로부터 프로그램 전압을 설정하고, 복수의 워드 라인들 중 선택 워드 라인에 프로그램 전압을 인가하도록 메모리 장치(100)를 제어할 수 있다.
전술한 바에 의하면, 쓰기 데이터의 속성이 동일한 쓰기 데이터끼리 같은 메모리 블록에 저장될 수 있다. 즉, 하나의 메모리 블록에 속성이 동일한 쓰기 데이터만이 저장될 수 있다.
도시되지 않았지만, 저장 장치(1000)는 버퍼 메모리를 더 포함할 수 있다. 예시적으로, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 중 어느 하나로 구현될 수 있다.
호스트(400)는 인터페이스(미도시)를 통하여 저장 장치(1000)와 통신할 수 있다.
인터페이스는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드(multimedia card) 인터페이스로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.
호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장하거나, 저장 장치(1000)에 저장된 리드 데이터를 획득하기 위해 저장 장치(1000)와 통신할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장할 것을 요청하는 쓰기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 쓰기 요청, 쓰기 데이터, 및 쓰기 데이터를 식별하기 위한 논리 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 쓰기 요청에 응답하여, 호스트(400)가 제공한 쓰기 데이터를 메모리 장치(100)에 저장하고, 저장이 완료되었다는 응답을 호스트(400)에 제공할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 저장된 데이터를 호스트(400)에 제공할 것을 요청하는 리드 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 리드 요청 및 리드 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 리드 요청에 응답하여, 호스트(400)가 제공한 리드 어드레스에 대응되는 리드 데이터를 메모리 장치(100)로부터 리드하고, 리드 데이터를 리드 요청에 대한 응답(response)으로써 호스트(400)에 제공할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(130), 및 프로그램 정보 생성부(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 여기서, 복수의 메모리 블록들(MB1~MBk)의 개수는 본 발명의 실시 예들을 설명하기 위한 예시일 뿐, 이에 한정되는 것은 아니다.
메모리 블록들(MB1~MBk) 각각은 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)에 연결될 수 있다.
로컬 라인들(LL)은 로우 디코더(122)에 연결될 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk) 각각에 연결될 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 셀렉트 라인, 및 제2 셀렉트 라인 사이에 배열된 복수의 워드 라인들(word lines)을 포함할 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인과 복수의 워드 라인들 사이에 배열된 더미 라인들(dummy lines), 제2 셀렉트 라인과 복수의 워드 라인들 사이에 배열된 더미 라인들, 및 파이프 라인들(pipe lines)을 더 포함할 수 있다.
비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.
메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.
예를 들면, 2차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다.
예를 들면, 3차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로(120)는 전압 생성부(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴-온 전압, 리드 전압, 소거 전압, 및 소스 라인 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압을 레귤레이팅(regulating)하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(121)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 로우 디코더(122)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 로컬 라인들(LL)에 전달할 수 있다. 동작 전압들(Vop)은, 로컬 라인들(LL)을 통해, 선택된 메모리 블록(MB1~MBk)에 전달될 수 있다.
예를 들어, 프로그램 동작 시, 로우 디코더(122)는 선택 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시, 로우 디코더(122)는 선택 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시, 로우 디코더(122)는 선택 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
소거 동작 시, 로우 디코더(122)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(122)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
프로그램 전압 인가 동작에서, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택 워드 라인에 프로그램 전압이 인가될 때, 컬럼 디코더(124) 및 입출력 회로(125)를 통해 수신한 데이터(DATA)(예를 들어, 쓰기 데이터)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인에 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인에 연결된 메모리 셀의 문턱 전압은 유지될 것이다.
검증 동작에서, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터를 센싱할 수 있다. 선택된 메모리 셀들의 저장된 데이터는 선택된 메모리 셀들의 센싱 전류 형태로 제1 내지 제n 페이지 버퍼들(PB1~PBn)에 제공될 수 있다.
검증 동작에서, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 복수의 메모리 셀들 각각의 문턱전압이 검증 전압을 초과하는지 여부를 센싱할 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 센싱하고, 센싱된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 여기서, 패스 신호(PASS)는 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태에 대한 검증이 패스됨을 나타내는 신호일 수 있다. 페일 신호(FAIL)는 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태에 대한 검증이 페일됨을 나타내는 신호일 수 있다.
일 실시 예에서, 센싱 회로(126)는, 검증 동작에서, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)에 대응되는 센싱 전류와 기준 전류를 기초로 복수의 프로그램 상태들 각각에 대한 검증이 패스되는지 여부를 결정하고, 결정 결과에 따라 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
구체적으로, 검증 동작에서 센싱 전류가 기준 전류보다 작은 경우, 선택된 메모리 셀들은 목표 상태에 해당하는 특정 프로그램 상태로 프로그램된 것으로 판단될 수 있다. 따라서, 센싱 회로(126)는 특정 프로그램 상태에 대한 검증이 패스된 것으로 결정하고, 이에 대응되는 패스 신호(PASS)를 출력할 수 있다. 검증 동작에서 센싱 전류가 기준 전류보다 크거나 같은 경우, 센싱 회로(126)는 특정 프로그램 상태에 대한 검증이 페일된 것으로 결정하고, 이에 대응되는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용비트(VRY_BIT<#>)를 출력하여 주변 회로(120)를 제어할 수 있다.
제어 로직(130)은 도 1에 도시된 프로그램 전압 레지스터(101)를 포함할 수 있다. 이에 대한 구체적인 설명은 도 9 내지 도 11을 참조하여 후술한다.
프로그램 정보 생성부(140)는 페이지 버퍼 그룹(123)으로부터 온셀 전류(Icell)를 수신할 수 있다. 여기서, 온셀 전류(Icell)는 선택된 메모리 셀들 중 검증 전압보다 작거나 같은 문턱 전압을 갖는 메모리 셀, 즉 온셀(on-cell)에서 발생하는 전류일 수 있다. 또는, 온셀 전류(Icell)는 검증 동작 시 비트 라인들(BL1~BLn)을 통해 흐르는 전류를 의미할 수 있다.
프로그램 정보 생성부(140)는 온셀 전류(Icell)를 기초로 썸 카운트 값(Sum Count Value)을 생성할 수 있다. 여기서, 썸 카운트 값(Sum Count Value)는 카운트 값(미도시)들의 합일 수 있다. 카운트 값은 온셀 전류(Icell)와 미리 설정된 기준 온셀 전류(미도시)의 차이에 대응되는 디지털 값을 의미할 수 있다.
프로그램 정보 생성부(140)는 생성된 썸 카운트 값(Sum Count Value)을 제어 로직(130)에 제공할 수 있다.
프로그램 정보 생성부(140)에 대한 구체적인 설명은 도 10을 참조하여 후술한다.
도 3은 도 2에 도시된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 예시적으로 설명하기 위한 도면이다.
도 3을 참조하면, 도 3에 도시된 메모리 블록(MBi)은 도 2의 메모리 블록들(MB1~MBk) 중 어느 하나일 수 있다.
메모리 블록(MBi)은 제1 셀렉트 라인, 제2 셀렉트 라인, 복수의 워드 라인들(WL1~WL16), 소스 라인(SL), 복수의 비트 라인들(BL1~BLn), 및 복수의 스트링(strings; ST)들을 포함할 수 있다.
제1 셀렉트 라인은, 예를 들어 소스 셀렉트 라인(SSL)일 수 있다. 이하에서 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)인 것으로 가정한다.
제2 셀렉트 라인은, 예를 들어 드레인 셀렉트 라인(DSL)일 수 있다. 이하에서 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)인 것으로 가정한다.
복수의 워드 라인들(WL1~WL16)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 서로 평행하게 배열될 수 있다.
도 3에 도시된 복수의 워드 라인들(WL1~WL16)의 개수는 예시적인 것이고, 도면에 한정되는 것은 아니다.
소스 라인(SL)은 복수의 스트링(ST)들에 공통으로 연결될 수 있다.
복수의 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있다.
복수의 스트링(ST)들은 비트 라인들(BL1~BLn)과 소스 라인(SL)에 연결될 수 있다.
스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명한다.
스트링(ST)은 복수의 메모리 셀들(MC1~MC16), 적어도 하나의 제1 셀렉트 트랜지스터, 및 적어도 하나의 제2 셀렉트 트랜지스터를 포함할 수 있다.
복수의 메모리 셀들(MC1~MC16)은 제1 셀렉트 트랜지스터와 제2 셀렉트 트랜지스터 사이에서 서로 직렬로 연결될 수 있다.
메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 각각 연결될 수 있다. 따라서, 하나의 스트링(ST)에 포함된 복수의 메모리 셀들(MC1~MC16)의 개수는 복수의 워드 라인들(WL1~WL16)의 개수와 동일할 수 있다.
복수의 메모리 셀들(MC1~MC16) 중 어느 하나의 메모리 셀은, 예를 들면 SLC, MLC, TLC, 및 QLC 중 어느 하나로 구성될 수 있다.
서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(MBi)은 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들을 포함할 수 있다. 이하에서는 물리 페이지(PG)에 포함된 메모리 셀(예를 들어, MC3)들이 선택된 메모리 셀인 것으로 가정한다.
제1 셀렉트 트랜지스터는, 예를 들어 소스 셀렉트 트랜지스터(SST)일 수 있다. 이하에서 제1 셀렉트 트랜지스터는 소스 셀렉트 트랜지스터(SST)인 것으로 가정한다.
소스 셀렉트 트랜지스터(SST)의 제1 전극은 소스 라인(SL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 제2 전극은 복수의 메모리 셀들(MC1~MC16) 중 제1 메모리 셀(MC1)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트 전극은 소스 셀렉트 라인(SSL)과 연결될 수 있다.
제2 셀렉트 트랜지스터는, 예를 들어 드레인 셀렉트 트랜지스터(DST)일 수 있다. 이하에서 제2 셀렉트 트랜지스터는 드레인 셀렉트 트랜지스터(DST)인 것으로 가정한다.
드레인 셀렉트 트랜지스터(DST)의 제1 전극은 복수의 메모리 셀들(MC1~MC16) 중 제16 메모리 셀(MC16)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 제2 전극은 제1 비트 라인(BL1)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트 전극은 드레인 셀렉트 라인(DSL)과 연결될 수 있다.
도 4는 3차원 구조의 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 메모리 블록들(MB1~MBk) 각각은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(예를 들어, X 방향)으로 m개의 스트링들이 배열될 수 있다. 여기서, m은 1보다 큰 양의 정수일 수 있다. 도 4에서, 열 방향(예를 들어, Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST, DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST, DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향(예를 들어, X 방향)으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp; p는 1보다 크고 n보다 작은 양의 정수)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(예를 들어, Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)에 연결된 제1 내지 제n 워드 라인들(WL1~WLn)도 수직 방향으로 적층될 수 있다.
워드 라인들(WL1~WLn) 중 최하단 위치에 배치된 적어도 하나의 워드 라인은 바텀 워드 라인으로 명명될 수 있다. 예를 들면, 워드 라인들(WL1~WLn) 중 제p 워드 라인(WLp) 또는 제p+1 워드 라인(WLp+1)이 제1 메모리 블록(MB1)에서 최하단에 위치하므로, 바텀 워드 라인은 제p 워드 라인(WLp) 또는 제p+1 워드 라인(WLp+1)일 수 있다.
워드 라인들(WL1~WLn) 중 최상단 위치에 배치된 적어도 하나의 워드 라인은 탑 워드 라인으로 명명될 수 있다. 예를 들면, 워드 라인들(WL1~WLn) 중 제1 워드 라인(WL1) 또는 제n 워드 라인(WLn)이 제1 메모리 블록(MB1)에서 최상단에 위치하므로, 탑 워드 라인은 제1 워드 라인(WL1) 또는 제n 워드 라인(WLn)일 수 있다.
워드 라인들(WL1~WLn) 중 바텀 워드 라인과 탑 워드 라인 사이에 배치된 적어도 하나의 워드 라인은 미들 워드 라인으로 명명될 수 있다. 도시되지 않았지만 예를 들면, 워드 라인들(WL1~WLn) 중 제p 워드 라인(WLp)과 제1 워드 라인(WL1) 사이에 존재하는 워드 라인이 미들 워드 라인일 수 있다.
워드 라인들(WL1~WLn)은 복수의 워드 라인 그룹들로 구분될 수 있다. 워드 라인 그룹은 워드 라인의 위치에 따라 구분되는 그룹일 수 있다.
실시 예에서, 워드 라인들(WL1~WLn)은 제1 내지 제3 워드 라인 그룹들로 구분될 수 있다. 제1 워드 라인 그룹은 워드 라인들(WL1~WLn) 중 상대적으로 하단에 위치한 워드 라인들을 포함할 수 있다. 제2 워드 라인 그룹은 워드 라인들(WL1~WLn) 중 상대적으로 중단에 위치한 워드 라인들을 포함할 수 있다. 제3 워드 라인 그룹은 워드 라인들(WL1~WLn) 중 상대적으로 상단에 위치한 워드 라인들을 포함할 수 있다. 예를 들면, 제1 워드 라인 그룹은 바텀 워드 라인을 포함하고, 제2 워드 라인 그룹은 미들 워드 라인을 포함하며, 제3 워드 라인 그룹은 탑 워드 라인을 포함할 수 있다.
메모리 셀의 특성은 메모리 셀들(MC1~MCn)의 위치에 따라 달라질 수 있다. 여기서, 메모리 셀의 특성은 예를 들면, 터널 절연막의 두께, 터널 절연막의 두께에 따른 프로그램 동작 속도를 의미할 수 있다. 구체적으로 예를 들면, 메모리 셀들(MC1~MCn) 중 탑 워드 라인에 연결된 메모리 셀들(MC1, MCn)의 터널 절연막의 두께는, 메모리 셀들(MC1~MCn) 중 바텀 워드 라인에 연결된 메모리 셀들(MCp, MCp+1)의 터널 절연막의 두께보다 더 두꺼울 수 있다. 즉, 탑 워드 라인에서 바텀 워드 라인으로 갈수록, 메모리 셀의 터널 절연막의 두께는 점점 얇아질 수 있다. 구체적으로 예를 들면, 탑 워드 라인에서 바텀 워드 라인으로 갈수록, 메모리 셀의 프로그램 동작 속도는 점점 증가할 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 4에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 수 있다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 수 있다.
도 5는 3차원 구조의 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 메모리 블록들(MB1~MBk) 각각은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(예를 들어, Z 방향)을 따라 연장될 수 있다. 메모리 블록들(MB1~MBk) 내에서, 행 방향(예를 들어, X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서 열 방향(예를 들어, Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 셀렉트 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 셀렉트 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 셀렉트 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
도 4를 참조하여 전술한 바와 같이, 제1 내지 제n 메모리 셀들(MC1~MCn)에 연결된 제1 내지 제n 워드 라인들(WL1~WLn)도 수직 방향으로 적층될 수 있다. 실시 예에서, 워드 라인들(WL1~WLn) 중 바텀 워드 라인은 제1 워드 라인(WL1)일 수 있고, 탑 워드 라인은 제n 워드 라인(WLn)일 수 있으며, 미들 워드 라인은 제1 워드 라인(WL1)과 제n 워드 라인(WLn) 사이의 위치하는 워드 라인일 수 있다.
워드 라인들(WL1~WLn)은 복수의 워드 라인 그룹들로 구분될 수 있다. 실시 예에서, 워드 라인들(WL1~WLn)은 바텀 워드 라인을 포함하는 제1 워드 라인 그룹, 미들 워드 라인을 포함하는 제2 워드 라인 그룹, 탑 워드 라인을 포함하는 제3 워드 라인 그룹으로 구분될 수 있다.
도 4를 참조하여 전술한 바와 같이, 메모리 셀의 특성(예를 들면, 터널 절연막의 두께, 터널 절연막의 두께에 따른 프로그램 동작 속도)은 메모리 셀들(MC1~MCn)의 위치에 따라 달라질 수 있다. 여기서, 구체적으로 예를 들면, 메모리 셀의 두께는 탑 워드 라인에서 바텀 워드 라인으로 갈수록 점점 얇아질 수 있다. 구체적으로 예를 들면, 메모리 셀의 프로그램 동작 속도는 탑 워드 라인에서 바텀 워드 라인으로 갈수록, 점점 증가할 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록들(MB1~MBk)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 셀렉트 트랜지스터(DST)들은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11'~ST1m')의 드레인 셀렉트 트랜지스터(DST)들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21'~ST2m')의 드레인 셀렉트 트랜지스터(DST)들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록들(MB1~MBk)은 도 4의 메모리 블록들(MB1~MBk)과 유사한 등가 회로를 가질 수 있다.
도 6은 본 발명의 일 실시 예에 따른 프로그램 동작을 개념적으로 설명하기 위한 도면이다.
도 6에 도시된 실시 예를 설명함에 있어서, 선택된 메모리 셀들은 3 비트의 데이터를 저장하는 TLC인 경우로 가정한다.
도 6을 참조하면, 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 각 프로그램 루프의 값은 루프 카운트일 수 있다. 예를 들면, 제1 프로그램 루프의 값은 1일 수 있고, 제2 프로그램 루프의 값은 2일 수 있고, 제3 프로그램 루프의 값은 3일 수 있다.
하나의 프로그램 루프는 프로그램 전압 인가 동작 및 검증 동작을 포함할 수 있다.
예를 들면, 제1 프로그램 루프는 제1 프로그램 전압(Vpgm1)을 인가하는 제1 프로그램 전압 인가 동작과 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)을 순차적으로 인가하는 제1 검증 동작을 포함할 수 있다. 예를 들면, 제2 프로그램 루프는 제2 프로그램 전압(Vpgm2)을 인가하는 제2 프로그램 전압 인가 동작과 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)을 순차적으로 인가하는 제2 검증 동작을 포함할 수 있다. 예를 들면, 제Max-1 프로그램 루프는 제L-1 프로그램 전압(VpgmL-1)을 인가하는 제L-1 프로그램 전압 인가 동작과 제5 내지 제7 검증 전압들(Vvfy5~Vvfy7)을 순차적으로 인가하는 제L-1 검증 동작을 포함할 수 있다. 여기서, L은 자연수일 수 있다.
프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그램(incremental step pulse program; ISPP) 방식에 따라 제공될 수 있다. 프로그램 전압(Vpgm)은, 프로그램 루프가 반복될 때마다 미리 정해진 스텝 전압(ΔV)만큼 증가할 수 있다. 즉, 프로그램 전압(Vpgm)은 제1 프로그램 전압(Vpgm1)에서부터 제L 프로그램 전압(VpgmL)까지 순차적으로 증가할 수 있다.
실시 예에서, 프로그램 전압(Vpgm)은 프로그램 시작 전압과 스텝 전압(ΔV)으로 구성될 수 있다.
프로그램 시작 전압은 프로그램 동작에 포함된 복수의 프로그램 루프들 중 최초 프로그램 루프에서 복수의 워드 라인들 중 선택 워드 라인에 인가되는 프로그램 전압일 수 있다. 예를 들어, 프로그램 시작 전압은 제1 프로그램 루프에서 선택 워드 라인에 인가되는 제1 프로그램 전압(Vpgm1)일 수 있다.
스텝 전압(ΔV)은 프로그램 루프가 반복됨에 따른 프로그램 전압의 증가량에 대응될 수 있다.
복수의 프로그램 상태들의 개수에 따라 검증 전압들의 개수가 결정될 수 있다. 도 6을 참조하여 예를 들면, 메모리 셀이 TLC인 경우, 복수의 프로그램 상태들의 개수는 7개이므로, 검증 전압들(Vvfy1~Vvfy7)의 개수는 7개일 수 있다. 하지만, 이에 한정되는 것은 아니다.
프로그램 전압들(Vpgm1~VpgmL)들과 검증 전압들(Vvfy1~Vvfy7)은, 최대 프로그램 루프(Max)가 진행될 때까지, 반복될 수 있다.
특정 프로그램 루프에 포함된 검증 동작에서 어떤 프로그램 상태들을 검증할 것인지, 즉 어떤 검증 전압들을 인가할 것인지 여부는 저장 장치(1000)가 출하되기 전에 소거 및 프로그램 횟수를 고려한 실험, 설계 등에 의해 미리 결정될 수 있다. 여기서, 소거 및 프로그램 횟수가 증가할수록, 선택된 메모리 셀들이 프로그램되는 속도가 증가할 수 있다. 따라서, 소거 및 프로그램 횟수가 증가함에 따른 메모리 셀들의 특성을 고려하여, 특정 프로그램 루프에서 어떤 검증 전압을 인가할 것인지 여부가 설정될 수 있다.
도 6을 참조하여 예를 들면, 제1 프로그램 루프부터 제3 프로그램 루프까지, 각 프로그램 루프마다 제1 내지 제3 프로그램 상태들에 대한 검증을 수행할 수 있다. 즉, 제1 프로그램 루프부터 제3 프로그램 루프까지, 각 프로그램 루프마다 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)이 선택 워드 라인에 인가될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 쓰기 데이터의 구조를 예시적으로 나타낸 도면이다.
도 7을 참조하면, 쓰기 데이터는 시드 데이터(Seed Data)와 유저 데이터(User Data)를 포함할 수 있다.
일 실시 예에서, 시드 데이터(Seed Data)는 페이지 정보(PAGE), 쓰기 데이터의 속성 정보, 쓰기 소거 사이클링 정보(EW Cycle)를 포함할 수 있다. 여기서, 쓰기 데이터의 속성 정보는, 예를 들어, 핫 데이터(HOT), 콜드 데이터(COLD), 및 웜 데이터(WARM) 중 어느 하나를 나타낼 수 있다.
일 실시 예에서, 유저 데이터(User Data)는 사용자가 저장하고자 하는 내용을 나타내는 데이터(DATA), 순환 중복 검사(Cyclic Redundancy Check) 정보(CRC), 및 패리티를 포함할 수 있다. 여기서, 패리티는, 예를 들어, LDPC 패리티(LDPC Parity)일 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 쓰기 데이터에 포함된 시드 데이터(Seed Data)를 이용하여 쓰기 데이터의 속성을 핫 데이터(HOT), 웜 데이터(WARM), 및 콜드 데이터(COLD) 중 어느 하나로 결정할 수 있다.
도 8은 워드 라인의 위치에 따른 프로그램 전압의 변화를 나타낸 도면이다.
도 4 및 도 5를 참조하여 전술한 바와 같이, 메모리 셀의 특성은 메모리 셀들(MC1~MCn)의 위치에 따라 달라질 수 있다. 예를 들면, 탑 워드 라인에서 바텀 워드 라인으로 갈수록, 메모리 셀의 터널 절연층의 두께가 작아지고, 이에 따라 메모리 셀의 프로그램 동작 속도는 점점 증가할 수 있다. 따라서, 워드 라인 별로 차이가 있는 프로그램 동작 속도를 균일하게 맞추어 전체적인 프로그램 동작의 신뢰성을 높이기 위해, 워드 라인 별로 프로그램 전압을 다르게 인가할 수 있다.
도 8을 참조하면, 탑 워드 라인에서 바텀 워드 라인으로 갈수록, 프로그램 전압의 레벨이 점점 감소할 수 있다. 여기서, 프로그램 전압은 프로그램 스타트 전압(PGM Start Voltage)과 오프셋(Offset)을 포함할 수 있다. 오프셋(Offset)은 프로그램 동작 시 발생 가능한 오차를 고려하여 미리 설정된 값일 수 있다. 구체적으로 예를 들면, 탑 워드 라인이 제1 워드 라인(WL1)이고, 미들 워드 라인이 제i 워드 라인(WLi, i는 1보다 크고 j보다 작은 자연수), 제j 워드 라인(WLj, j는 i보다 크고 m보다 작은 자연수)이며, 바텀 워드 라인이 제m 워드 라인(WLm, m은 j보다 큰 자연수)인 것으로 가정하면, 제1 워드 라인(WL1)에 인가되는 프로그램 전압의 레벨은 V1이고, 제i 워드 라인(WLi)에 인가되는 프로그램 전압의 레벨은 V1보다 낮은 V2이고, 제j 워드 라인(WLj)에 인가되는 프로그램 전압의 레벨은 V2보다 낮은 V3이며, 제m 워드 라인(WLm)에 인가되는 프로그램 전압의 레벨은 V3보다 낮은 V4일 수 있다. 즉, 제1 워드 라인(WL1)에서 제i 워드 라인(WLi), 제j 워드 라인(WLj), 및 제m 워드 라인(WLm)으로 갈수록, 프로그램 스타트 전압(PGM Start Voltage)과 오프셋(Offset)의 합은 점점 감소할 수 있다.
일 실시 예에서, 프로그램 전압들은 핫 데이터 블록 영역(Hot Data Block Region), 웜 데이터 블록 영역(Warm Data Block Region), 및 콜드 데이터 블록 영역(Cold Data Block Region)으로 구분될 수 있다. 예를 들면, 프로그램 전압의 레벨(V4)부터 프로그램 전압의 레벨(V3)까지의 범위에 포함되는 프로그램 전압들은 핫 데이터 블록 영역(Hot Data Block Region)으로 정의될 수 있다. 프로그램 전압의 레벨(V3)부터 프로그램 전압의 레벨(V2)까지의 범위에 포함되는 프로그램 전압들은 웜 데이터 블록 영역(Warm Data Block Region)으로 정의될 수 있다. 프로그램 전압의 레벨(V2)부터 프로그램 전압의 레벨(V1)까지의 범위에 포함되는 프로그램 전압들은 콜드 데이터 블록 영역(Cold Data Block Region)으로 정의될 수 있다.
일 실시 예에서, 복수의 워드 라인 그룹들은 제1 내지 제3 워드 라인 그룹들(Group 1~Group 3)일 수 있다. 제1 워드 라인 그룹(Group 1)은 제j 워드 라인(WLj)부터 제m 워드 라인(WLm)을 포함하는 그룹일 수 있다. 제2 워드 라인 그룹(Group 2)은 제i 워드 라인(WLi)의 다음 워드 라인(예를 들면, 제i+1 워드 라인(미도시))부터 제j 워드 라인(WLj)의 이전 워드 라인(예를 들면, 제j-1 워드 라인(미도시))을 포함하는 그룹일 수 있다. 제3 워드 라인 그룹(Group 3)은 제1 워드 라인(WL1)부터 제i 워드 라인(WLi)의 이전 워드 라인(예를 들면, 제i-1 워드 라인(미도시))을 포함하는 그룹일 수 있다.
한편, 핫 데이터의 접근 횟수는 콜드 데이터의 접근 횟수와 웜 데이터 접근 횟수보다 상대적으로 많으므로, 핫 데이터인 쓰기 데이터는 바텀 워드 라인에 연결된 메모리 셀들에 저장될 수 있다. 콜드 데이터인 쓰기 데이터는 탑 워드 라인에 연결된 메모리 셀들에 저장될 수 있다. 웜 데이터인 쓰기 데이터는 미들 워드 라인에 연결된 메모리 셀들에 저장될 수 있다. 그런데, 하나의 메모리 블록 내에 핫 데이터인 쓰기 데이터와 웜 데이터인 쓰기 데이터, 콜드 데이터인 쓰기 데이터가 모두 저장되는 경우, 리드 동작 속도가 저하될 수 있다.
리드 동작 속도가 저하되는 것을 방지하기 위해, 메모리 컨트롤러(200)는 룩업 테이블을 이용하여 쓰기 데이터의 속성 및 선택 워드 라인의 위치에 따라 결정된 프로그램 정보를 획득하고, 획득된 프로그램 정보로부터 프로그램 전압을 설정하며, 설정된 프로그램 전압에 따라 프로그램 동작을 수행할 수 있다. 이 경우, 쓰기 데이터의 속성이 동일한 쓰기 데이터는 동일한 메모리 블록에 저장됨으로써 추후에 가비지 컬렉션과 같은 배경 동작을 수행하는 횟수가 감소될 수 있다. 배경 동작을 수행하는 횟수가 감소되면, 저장 장치(1000)의 성능이 저하되는 것을 방지할 수 있다.
한편, 룩업 테이블은 메모리 장치(100)에 포함된 프로그램 정보 생성부(140)와 제어 로직(130) 각각의 동작으로부터 미리 생성되고, 제어 로직(130)에 포함된 프로그램 전압 레지스터(101)에 저장될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 프로그램 정보 생성부를 설명하기 위한 도면이고, 도 10은 도 9에 도시된 CSC 비교기의 일 실시 예를 설명하기 위한 도면이며, 도 11은 복수의 워드 라인 그룹 별로 생성된 복수의 룩업 테이블들을 예시적으로 설명하기 위한 도면이다.
도 9를 참조하면, 프로그램 정보 생성부(140)는 페이지 버퍼 그룹(123)으로부터 제공되는 온셀 전류들(Icell_1, Icell_2, Icell_3, Icell_4)을 기초로 썸 카운트 값(Sum Count Value)을 제어 로직(130)에 제공할 수 있다.
이를 위하여, 프로그램 정보 생성부(140)는 CSC 비교부 그룹(141), 아날로그-디지털 회로 그룹(142), 검증 카운터 그룹(143), 및 합 계산부(144)를 포함할 수 있다.
CSC 비교부 그룹(141)은 온셀 전류들(Icell_1, Icell_2, Icell_3, Icell_4) 각각과 기준 온셀 전류(Iref) 간의 차이에 대응되는 아날로그 값들((Icell - Iref)_1(Analog), (Icell - Iref)_2(Analog), (Icell - Iref)_3(Analog), (Icell - Iref)_4(Analog))을 출력할 수 있다.
일 실시 예에서, CSC 비교부 그룹(141)은 복수의 CSC 비교부들을 포함할 수 있다. 복수의 CSC 비교부들의 개수는 페이지 버퍼 그룹(123)의 크기 및 페이지 단위에 따라 결정될 수 있다. 예를 들면, 쓰기 동작을 수행하는 페이지 버퍼 그룹(123)이 하나의 플레인에 연결된 페이지 버퍼 그룹이고, 페이지 버퍼 그룹(123)의 크기가 16KB이며, 페이지 단위가 4KB인 경우, 복수의 CSC 비교부들의 개수는 4개일 수 있다. 하지만, 이에 한정되는 것은 아니다.
일 실시 예에서, 하나의 CSC 비교부는 도 10에 도시된 바와 같은 회로도로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.
아날로그-디지털 회로 그룹(142)은 아날로그 값들((Icell - Iref)_1(Analog), (Icell - Iref)_2(Analog), (Icell - Iref)_3(Analog), (Icell - Iref)_4(Analog))을 디지털 값들((Icell - Iref)_1(Digital), (Icell - Iref)_2(Digital), (Icell - Iref)_3(Digital), (Icell - Iref)_4(Digital))로 변경할 수 있다.
일 실시 예에서, 아날로그-디지털 회로 그룹(142)은 복수의 아날로그-디지털 회로들을 포함할 수 있다. 복수의 아날로그-디지털 회로들의 개수는 복수의 CSC 비교부들의 개수에 대응될 수 있다. 예를 들면, 복수의 CSC 비교부들의 개수가 4개인 경우, 복수의 아날로그-디지털 회로들의 개수도 4개일 수 있다. 하지만, 이에 한정되는 것은 아니다.
검증 카운터 그룹(143)은 디지털 값들((Icell - Iref)_1(Digital), (Icell - Iref)_2(Digital), (Icell - Iref)_3(Digital), (Icell - Iref)_4(Digital))에 대응되는 카운트 값들(Count Value 1, Count Value 2, Count Value 3, Count Value 4)을 출력할 수 있다. 일 실시 예에서, 카운트 값들(Count Value 1, Count Value 2, Count Value 3, Count Value 4) 각각은 코드 값일 수 있다.
합 계산부(144)는 카운트 값들(Count Value 1, Count Value 2, Count Value 3, Count Value 4)의 합인 썸 카운트 값(Sum Count Value)을 출력할 수 있다. 썸 카운트 값(Sum Count Value)의 크기는 쓰기 데이터의 속성 또는 워드 라인의 위치에 따라 달라질 수 있다.
일 실시 예에서, 제어 로직(130)은 썸 카운트 값(Sum Count Value)을 수신하고, 룩업 테이블에서 썸 카운트 값(Sum Count Value)에 대응되는 프로그램 정보를 획득할 수 있다.
일 실시 예에서, 복수의 워드 라인들이 복수의 워드 라인 그룹으로 분류되는 경우, 룩업 테이블은 복수의 워드 라인 그룹 별로 생성될 수 있다.
도 11을 참조하여 예를 들면, 복수의 룩업 테이블들은 제1 룩업 테이블(LUT1), 제2 룩업 테이블(LUT2), 제3 룩업 테이블(LUT3)을 포함할 수 있다.
제1 룩업 테이블(LUT1)은 바텀 워드 라인을 포함하는 제1 워드 라인 그룹에 대응되는 룩업 테이블일 수 있다. 도 8을 참조하여 예를 들면, 제1 룩업 테이블(LUT1)은 제j 워드 라인(WLj)부터 제m 워드 라인(WLm)을 포함하는 제1 워드 라인 그룹(Group 1)에 대응되는 룩업 테이블일 수 있다.
제2 룩업 테이블(LUT2)은 미들 워드 라인을 포함하는 제2 워드 라인 그룹에 대응되는 룩업 테이블일 수 있다. 도 8을 참조하여 예를 들면, 제2 룩업 테이블(LUT2)은 제i 워드 라인(WLi)과 제j 워드 라인(WLj) 사이에 해당하는 워드 라인들을 포함하는 제2 워드 라인 그룹(Group 2)에 대응되는 룩업 테이블일 수 있다.
제3 룩업 테이블(LUT3)은 탑 워드 라인을 포함하는 제3 워드 라인 그룹에 대응되는 룩업 테이블일 수 있다. 도 8을 참조하여 예를 들면, 제3 룩업 테이블(LUT3)은 제1 워드 라인(WL1)부터 제j 워드 라인(WLj)의 이전 워드 라인을 포함하는 제1 워드 라인 그룹(Group 1)에 대응되는 룩업 테이블일 수 있다.
복수의 룩업 테이블들(LUT1~LUT3) 각각은 쓰기 데이터의 속성에 대응되는 썸 카운트 기준 범위(Sum count Reference Range)들을 포함할 수 있다.
예를 들면, 제1 룩업 테이블(LUT1)에 포함된 제1 범위(Range1_1)는 핫 데이터에 대응되는 범위이고, 제1 룩업 테이블(LUT1)에 포함된 제2 범위(Range1_2)는 웜 데이터에 대응되는 범위이며, 제1 룩업 테이블(LUT1)에 포함된 제3 범위(Range1_3)는 콜드 데이터에 대응되는 범위일 수 있다.
제2 룩업 테이블(LUT2)에 포함된 제1 내지 제3 범위들(Range2_1~Range2_3)은 순차적으로 핫 데이터, 웜 데이터, 콜드 데이터에 각각 대응될 수 있으며, 마찬가지로 제3 룩업 테이블(LUT3)에 포함된 제1 내지 제3 범위들(Range3_1~Range3_3)도 순차적으로 핫 데이터, 웜 데이터, 콜드 데이터에 각각 대응될 수 있다.
일 실시 예에서, 제1 내지 제3 룩업 테이블들(LUT1~LUT3) 중에서, 제1 룩업 테이블(LUT1)에 포함된 핫 데이터에 대응되는 프로그램 전압이 가장 작고, 제3 룩업 테이블(LUT3)에 포함된 핫 데이터에 대응되는 프로그램 전압이 가장 클 수 있다. 예를 들면, 제1 내지 제3 룩업 테이블들(LUT1~LUT3) 중에서, 제1 룩업 테이블(LUT1)에 포함된 제1 범위(Range1_1)에 대응되는 제1 프로그램 시작 전압(Vstart1_1)과 제1 스텝 전압(ΔV1_1) 각각이 제일 작고, 제3 룩업 테이블(LUT3)에 포함된 제1 범위(Range3_1)에 대응되는 제1 프로그램 시작 전압(Vstart3_1)과 제1 스텝 전압(ΔV3_1) 각각이 제일 클 수 있다. 이는 워드 라인의 위치에 따라 다른 프로그램 동작 속도를 전체적으로 균등하게 하기 위함이다.
일 실시 예에서, 제1 내지 제3 룩업 테이블들(LUT1~LUT3) 중에서, 제1 룩업 테이블(LUT1)에 포함된 콜드 데이터에 대응되는 프로그램 전압이 가장 크고, 제3 룩업 테이블(LUT3)에 포함된 콜드 데이터에 대응되는 프로그램 전압이 가장 작을 수 있다. 예를 들면, 제1 내지 제3 룩업 테이블들(LUT1~LUT3) 중에서, 제1 룩업 테이블(LUT1)에 포함된 제3 범위(Range1_3)에 대응되는 제3 프로그램 시작 전압(Vstart1_3)과 제3 스텝 전압(ΔV1_3) 각각이 제일 작고, 제3 룩업 테이블(LUT3)에 포함된 제3 범위(Range3_3)에 대응되는 제3 프로그램 시작 전압(Vstart3_3)과 제1 스텝 전압(ΔV3_3) 각각이 제일 클 수 있다. 이는 워드 라인의 위치에 따라 다른 프로그램 동작 속도를 전체적으로 균등하게 하기 위함이다.
일 실시 예에서, 각 룩업 테이블에서, 핫 데이터에 대응되는 프로그램 전압이 가장 크고 콜드 데이터에 대응되는 프로그램 전압이 가장 작을 수 있다. 예를 들면, 제1 룩업 테이블(LUT1)에서, 제1 룩업 테이블(LUT1)에 포함된 제1 범위(Range1_1)에 대응되는 제1 프로그램 시작 전압(Vstart1_1)과 제1 스텝 전압(ΔV1_1)이 가장 크고, 제1 룩업 테이블(LUT1)에 포함된 제3 범위(Range1_3)에 대응되는 제3 프로그램 시작 전압(Vstart1_3)과 제3 스텝 전압(ΔV1_3) 각각이 제일 작을 수 있다. 제2 룩업 테이블(LUT2) 및 제3 룩업 테이블(LUT3)도 전술한 예시와 동일하다. 이는 핫 데이터인 쓰기 데이터에 대한 쓰기 동작의 성능을 개선하기 위함이다.
도 12는 쓰기 데이터의 속성에 따라 메모리 블록에 포함된 복수의 워드 라인 그룹들에 프로그램 동작을 수행하는 순서를 예시적으로 설명하기 위한 도면이고, 도 13은 쓰기 데이터의 속성에 따라 저장된 복수의 메모리 블록들을 예시적으로 나타낸 도면이다.
도 12를 참조하면, 메모리 컨트롤러(200)는 쓰기 데이터의 속성에 따라 메모리 블록에 쓰기 데이터를 저장하는 순서를 결정할 수 있다.
예를 들면, 쓰기 데이터의 속성이 핫 데이터인 경우, 프로그램 동작 제어부(202)는, 메모리 블록(Block 0)에 포함된 제1 워드 라인 그룹(Group 1), 제2 워드 라인 그룹(Group 2), 및 제3 워드 라인 그룹(Group 3) 순으로 쓰기 데이터를 저장하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 프로그램 동작 제어부(202)는 제1 워드 라인 그룹(Group 1)에 포함되는 워드 라인들에 연결된 메모리 셀들에 쓰기 데이터를 먼저 저장하고 제2 워드 라인 그룹(Group 2)에 포함되는 워드 라인들에 연결된 메모리 셀들에 쓰기 데이터를 저장하며 제3 워드 라인 그룹(Group 3)에 포함되는 워드 라인들에 연결된 메모리 셀들에 쓰기 데이터를 저장하도록 메모리 장치(100)를 제어할 수 있다.
예를 들면, 쓰기 데이터의 속성이 웜 데이터인 경우, 프로그램 동작 제어부(202)는 쓰기 데이터를 메모리 블록(Block 1)에 포함된 제2 워드 라인 그룹(Group 2)에 포함된 워드 라인들에 연결된 메모리 셀들에 먼저 저장할 수 있다. 제2 워드 라인 그룹(Group 2)에 포함된 워드 라인들에 연결된 메모리 셀들에 쓰기 데이터가 모두 저장된 경우, 프로그램 동작 제어부(202)는 호스트(400)로부터 제공되는 후속 쓰기 데이터를 제1 워드 라인 그룹(Group 1) 및 제3 워드 라인 그룹(Group 3)에 저장하도록 메모리 장치(100)를 제어할 수 있다. 이 경우, 후속 쓰기 데이터는 제1 워드 라인 그룹(Group 1) 및 제3 워드 라인 그룹(Group 3) 순으로 저장될 수 있고, 제3 워드 라인 그룹(Group 3) 및 제1 워드 라인 그룹(Group 1) 순으로 저장될 수도 있다.
예를 들면, 쓰기 데이터의 속성이 콜드 데이터인 경우, 프로그램 동작 제어부(202)는, 메모리 블록(Block 2)에 포함된 제3 워드 라인 그룹(Group 3), 제2 워드 라인 그룹(Group 2), 및 제1 워드 라인 그룹(Group 1) 순으로 쓰기 데이터를 저장하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 프로그램 동작 제어부(202)는 제3 워드 라인 그룹(Group 3)에 포함되는 워드 라인들에 연결된 메모리 셀들에 쓰기 데이터를 먼저 저장하고 제2 워드 라인 그룹(Group 2)에 포함되는 워드 라인들에 연결된 메모리 셀들에 쓰기 데이터를 저장하며 제1 워드 라인 그룹(Group 1)에 포함되는 워드 라인들에 연결된 메모리 셀들에 쓰기 데이터를 저장하도록 메모리 장치(100)를 제어할 수 있다.
도 13을 참조하면, 핫 데이터의 속성을 갖는 쓰기 데이터가 동일한 메모리 블록(Block 0)에 모두 저장되고, 웜 데이터의 속성을 갖는 쓰기 데이터가 동일한 메모리 블록(Block 1)에 모두 저장되며, 콜드 데이터의 속성을 갖는 쓰기 데이터가 동일한 메모리 블록(Block 2)에 모두 저장될 수 있다.
전술한 바에 의하면, 동일한 속성을 갖는 쓰기 데이터를 동일한 메모리 블록에 모두 저장함으로써, 가비지 컬렉션 등과 같은 배경 동작을 수행하는 횟수를 감소시키고, 배경 동작을 수행하는 횟수를 감소시킴으로써 저장 장치의 성능이 개선되는 효과가 있다.
도 14는 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 나타낸 흐름도이다.
도 14를 참조하면, 저장 장치(1000)는 호스트(400)로부터 제공되는 쓰기 요청에 응답하여, 쓰기 요청에 대응되는 쓰기 데이터의 속성을 결정할 수 있다(S110).
저장 장치(1000)는 복수의 룩업 테이블들을 기초로, 쓰기 데이터의 속성에 대응되는 프로그램 전압을 결정할 수 있다.
예를 들면, 쓰기 데이터의 속성이 핫 데이터인 경우, 저장 장치(1000)는 룩업 테이블들을 이용하여 핫 데이터에 대응되는 프로그램 전압을 결정한다(S121).
예를 들면, 쓰기 데이터의 속성이 웜 데이터인 경우, 저장 장치(1000)는 룩업 테이블들을 이용하여 웜 데이터에 대응되는 프로그램 전압을 결정한다(S131).
예를 들면, 쓰기 데이터의 속성이 콜드 데이터인 경우, 저장 장치(1000)는 룩업 테이블들을 이용하여 웜 데이터에 대응되는 프로그램 전압을 결정한다(S141).
여기서, 복수의 룩업 테이블들 각각은 쓰기 데이터의 속성 및 수직으로 적층된 복수의 워드 라인들의 위치에 따른 프로그램 전압에 관한 프로그램 정보를 포함하는 룩업 테이블일 수 있다.
일 실시 예에서, 복수의 룩업 테이블들은, 바텀 워드 라인을 포함하는 제1 워드 라인 그룹에 대응되는 제1 룩업 테이블, 바텀 워드 라인과 탑 워드 라인 사이에 존재하는 미들 워드 라인을 포함하는 제2 워드 라인 그룹에 대응되는 제2 룩업 테이블 및 탑 워드 라인을 포함하는 제3 워드 라인 그룹에 대응되는 제3 룩업 테이블을 포함할 수 있다.
여기서, 프로그램 전압은 프로그램 스타트 전압과 스텝 전압을 포함할 수 있다.
저장 장치(1000)는 프로그램 전압에 따라 메모리 블록에 쓰기 데이터를 저장하는 프로그램 동작을 수행한다. 여기서, 메모리 블록은 복수의 워드 라인들에 각각 연결되는 복수의 메모리 셀들을 포함할 수 있다.
예를 들면, 쓰기 데이터의 속성이 핫 데이터인 경우, 저장 장치(1000)는 제1 워드 라인 그룹, 제2 워드 라인 그룹, 및 제3 워드 라인 그룹 순으로 쓰기 데이터를 저장하는 프로그램 동작을 수행한다(S122).
예를 들면, 쓰기 데이터의 속성이 웜 데이터인 경우, 저장 장치(1000)는 제2 워드 라인 그룹에 대응되는 메모리 셀들에 우선적으로 프로그램 동작을 수행하고(S132), 제1 워드 라인 그룹 및 제2 워드 라인 그룹 각각에 대해 프로그램 동작을 수행한다(S133). 구체적으로, 저장 장치(1000)는 쓰기 데이터를 제2 워드 라인 그룹에 포함된 워드 라인들에 연결된 메모리 셀들에 먼저 저장하도록 메모리 장치(100)를 제어하고, 호스트(400)로부터 제공되는 후속 쓰기 데이터를 제1 워드 라인 그룹 및 제3 워드 라인 그룹에 저장하도록 메모리 장치(100)를 제어할 수 있다.
예를 들면, 쓰기 데이터의 속성이 콜드 데이터인 경우, 저장 장치(1000)는 제3 워드 라인 그룹, 제2 워드 라인 그룹, 및 제1 워드 라인 그룹 순으로 쓰기 데이터를 저장하는 프로그램 동작을 수행한다(S142).
도 15는 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 1 및 도 15를 참조하면, 메모리 컨트롤러(200)는 프로세서(210), RAM(220), 에러 정정 회로(230), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.
RAM(220)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, RAM(220)은 버퍼 메모리일 수 있고, 실시 예에서, SRAM일 수 있다.
ROM(260)은, 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수도 있다.
플래시 인터페이스(280)는, 예를 들어 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 1 및 도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 장치(2100), 메모리 컨트롤러(2200), 및 커넥터(2300)를 포함한다.
예시적으로, 메모리 장치(2100)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2200)는 메모리 장치(2100)와 연결된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트(400) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트(400))와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드, 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 1 및 도 17을 참조하면, SSD 시스템은 호스트(400) 및 SSD(3000)를 포함한다.
SSD(3000)는 신호 커넥터(3001)를 통해 호스트(400)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3000)는 SSD 컨트롤러(3200), 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n), 보조 전원 장치(3300), 및 버퍼 메모리(3400)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3200)는 호스트(400)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(400) 및 SSD(3000)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3300)는 전원 커넥터(3002)를 통해 호스트(400)와 연결된다. 보조 전원 장치(3300)는 호스트(400)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터의 전원 공급이 원활하지 않을 경우, SSD(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3300)는 SSD(3000) 내에 위치할 수도 있고, SSD(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3300)는 메인 보드에 위치하며, SSD(3000)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3400)는 데이터를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(3400)는 호스트(400)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3400)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 도면이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시 예들에 의하면, 동일한 속성을 갖는 쓰기 데이터를 동일한 메모리 블록에 모두 저장함으로써, 머지 동작이나, 가비지 컬렉션 등을 수행하는 횟수를 감소시키고, 저장 장치의 성능이 개선되는 효과가 있다.
100: 메모리 장치
101: 프로그램 전압 레지스터
200: 메모리 컨트롤러
201: 프로그램 정보 저장부
202: 프로그램 동작 제어부
400: 호스트
1000: 저장 장치

Claims (20)

  1. 수직으로 적층된 복수의 워드 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    호스트로부터 제공되는 쓰기 요청에 응답하여, 상기 쓰기 요청에 대응되는 복수의 쓰기 데이터의 속성을 결정하고, 쓰기 데이터의 속성 및 상기 복수의 워드 라인들의 위치에 따른 프로그램 전압에 관한 프로그램 정보를 포함하는 룩업 테이블을 기초로 상기 복수의 쓰기 데이터 중 상기 쓰기 데이터의 속성이 동일한 쓰기 데이터끼리 동일한 메모리 블록에 저장하는 프로그램 동작에 사용되는 프로그램 전압을 설정하고, 설정된 상기 프로그램 전압에 따라 상기 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 저장 장치.
  2. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 룩업 테이블을 저장하는 프로그램 정보 저장부; 및
    상기 룩업 테이블을 이용하여 상기 쓰기 데이터의 속성에 대응되는 프로그램 정보로부터 상기 프로그램 전압을 설정하고, 상기 복수의 워드 라인들 중 선택 워드 라인에 상기 프로그램 전압을 인가하도록 상기 메모리 장치를 제어하는 프로그램 동작 제어부를 포함하는 저장 장치.
  3. 제2 항에 있어서, 상기 메모리 장치는,
    상기 복수의 워드 라인들의 위치를 기준으로 구분된 복수의 워드 라인 그룹들 각각에 대응되는 복수의 룩업 테이블들을 저장하는 프로그램 전압 레지스터를 포함하는 저장 장치.
  4. 제3 항에 있어서, 상기 복수의 룩업 테이블들은,
    상기 복수의 워드 라인들 중 최하단 위치에 배치된 바텀 워드 라인을 포함하는 제1 워드 라인 그룹에 대응되는 제1 룩업 테이블;
    상기 복수의 워드 라인들 중 상기 바텀 워드 라인과 최상단 위치에 배치된 탑 워드 라인 사이에 존재하는 미들 워드 라인을 포함하는 제2 워드 라인 그룹에 대응되는 제2 룩업 테이블; 및
    상기 복수의 워드 라인들 중 상기 탑 워드 라인을 포함하는 제3 워드 라인 그룹에 대응되는 제3 룩업 테이블을 포함하고,
    상기 쓰기 데이터의 속성은,
    핫 데이터, 웜 데이터, 및 콜드 데이터 중 어느 하나인 저장 장치.
  5. 제4 항에 있어서, 제1 내지 제3 룩업 테이블들 중에서, 상기 제1 룩업 테이블에 포함된 핫 데이터에 대응되는 프로그램 전압이 가장 작고, 상기 제3 룩업 테이블에 포함된 핫 데이터에 대응되는 프로그램 전압이 가장 큰 저장 장치.
  6. 제5 항에 있어서, 상기 쓰기 데이터의 속성은, 상기 핫 데이터이고,
    상기 프로그램 동작 제어부는,
    상기 제1 워드 라인 그룹, 상기 제2 워드 라인 그룹, 및 상기 제3 워드 라인 그룹 순으로 상기 쓰기 데이터를 제1 내지 제3 워드 라인 그룹들 각각에 연결되는 메모리 셀들에 저장하도록 상기 메모리 장치를 제어하는 저장 장치.
  7. 제4 항에 있어서, 제1 내지 제3 룩업 테이블들 중에서 상기 제1 룩업 테이블에 포함된 콜드 데이터에 대응되는 프로그램 전압이 가장 크고, 상기 제3 룩업 테이블에 포함된 콜드 데이터에 대응되는 프로그램 전압이 가장 작은 저장 장치.
  8. 제7 항에 있어서, 상기 쓰기 데이터의 속성은, 상기 콜드 데이터이고,
    상기 프로그램 동작 제어부는,
    상기 제3 워드 라인 그룹, 상기 제2 워드 라인 그룹, 및 상기 제1 워드 라인 그룹 순으로 상기 쓰기 데이터를 제1 내지 제3 워드 라인 그룹들 각각에 연결되는 메모리 셀들에 저장하도록 상기 메모리 장치를 제어하는 저장 장치.
  9. 제4 항에 있어서, 상기 쓰기 데이터의 속성은, 상기 웜 데이터이고,
    상기 프로그램 동작 제어부는,
    상기 쓰기 데이터를 상기 제2 워드 라인 그룹에 연결된 메모리 셀들에 먼저 저장하도록 상기 메모리 장치를 제어하는 저장 장치.
  10. 제1 항에 있어서, 상기 복수의 메모리 블록들은,
    제1 메모리 블록, 제2 메모리 블록, 및 제3 메모리 블록을 포함하고,
    상기 쓰기 데이터의 속성은,
    핫 데이터, 웜 데이터, 및 콜드 데이터 중 어느 하나이고,
    상기 복수의 쓰기 데이터 중 상기 쓰기 데이터의 속성이 상기 핫 데이터인 쓰기 데이터는 상기 제1 메모리 블록에 저장되고,
    상기 복수의 쓰기 데이터 중 상기 쓰기 데이터의 속성이 상기 웜 데이터인 쓰기 데이터는 상기 제2 메모리 블록에 저장되고,
    상기 복수의 쓰기 데이터 중 상기 콜드 데이터인 쓰기 데이터는 상기 제3 메모리 블록에 저장되는 저장 장치.
  11. 제1 항에 있어서, 상기 프로그램 정보는,
    상기 프로그램 동작에 포함된 복수의 프로그램 루프들 중 최초 프로그램 루프에서 상기 복수의 워드 라인들 중 선택 워드 라인에 인가되는 프로그램 전압인 프로그램 시작 전압과, 프로그램 루프가 반복됨에 따른 프로그램 전압의 증가량에 대응되는 스텝 전압을 포함하는 저장 장치.
  12. 제1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 쓰기 데이터에 포함된 시드 데이터를 이용하여 상기 쓰기 데이터의 속성을 핫 데이터, 웜 데이터, 및 콜드 데이터 중 어느 하나로 결정하는 저장 장치.
  13. 호스트로부터 제공되는 쓰기 요청에 응답하여, 상기 쓰기 요청에 대응되는 쓰기 데이터의 속성을 결정하는 단계;
    상기 쓰기 데이터의 속성 및 수직으로 적층된 복수의 워드 라인들의 위치에 따른 프로그램 전압에 관한 프로그램 정보를 포함하는 복수의 룩업 테이블들을 기초로, 상기 쓰기 데이터의 속성에 대응되는 프로그램 전압을 결정하는 단계; 및
    상기 프로그램 전압에 따라 상기 복수의 워드 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 블록에 상기 쓰기 데이터를 저장하는 프로그램 동작을 수행하는 단계를 포함하는 저장 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 복수의 룩업 테이블들은,
    상기 복수의 워드 라인들 중 최하단 위치에 배치된 바텀 워드 라인을 포함하는 제1 워드 라인 그룹에 대응되는 제1 룩업 테이블;
    상기 복수의 워드 라인들 중 상기 바텀 워드 라인과 최상단 위치에 배치된 탑 워드 라인 사이에 존재하는 미들 워드 라인을 포함하는 제2 워드 라인 그룹에 대응되는 제2 룩업 테이블; 및
    상기 복수의 워드 라인들 중 상기 탑 워드 라인을 포함하는 제3 워드 라인 그룹에 대응되는 제3 룩업 테이블을 포함하고,
    상기 쓰기 데이터의 속성은,
    핫 데이터, 웜 데이터, 및 콜드 데이터 중 어느 하나인 저장 장치의 동작 방법.
  15. 제14 항에 있어서, 제1 내지 제3 룩업 테이블들 중에서, 상기 제1 룩업 테이블에 포함된 핫 데이터에 대응되는 프로그램 전압이 가장 작고, 상기 제3 룩업 테이블에 포함된 핫 데이터에 대응되는 프로그램 전압이 가장 큰 저장 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 쓰기 데이터의 속성은, 상기 핫 데이터이고,
    상기 프로그램 동작을 수행하는 단계는,
    상기 제1 워드 라인 그룹, 상기 제2 워드 라인 그룹, 및 상기 제3 워드 라인 그룹 순으로 상기 쓰기 데이터를 제1 내지 제3 워드 라인 그룹들 각각에 연결되는 메모리 셀들에 저장하는 단계를 포함하는 저장 장치의 동작 방법.
  17. 제14 항에 있어서, 제1 내지 제3 룩업 테이블들 중에서 상기 제1 룩업 테이블에 포함된 콜드 데이터에 대응되는 프로그램 전압이 가장 크고, 상기 제3 룩업 테이블에 포함된 콜드 데이터에 대응되는 프로그램 전압이 가장 작은 저장 장치의 동작 방법.
  18. 제17 항에 있어서, 상기 쓰기 데이터의 속성은, 상기 콜드 데이터이고,
    상기 프로그램 동작을 수행하는 단계는,
    상기 제3 워드 라인 그룹, 상기 제2 워드 라인 그룹, 및 상기 제1 워드 라인 그룹 순으로 상기 쓰기 데이터를 제1 내지 제3 워드 라인 그룹들 각각에 연결되는 메모리 셀들에 저장하는 단계를 포함하는 저장 장치의 동작 방법.
  19. 제14 항에 있어서, 상기 쓰기 데이터의 속성은, 상기 웜 데이터이고,
    상기 프로그램 동작을 수행하는 단계는,
    상기 쓰기 데이터를 상기 제2 워드 라인 그룹에 포함된 워드 라인들에 연결된 메모리 셀들에 먼저 저장하는 단계; 및
    상기 호스트로부터 제공되는 후속 쓰기 데이터를 상기 제1 워드 라인 그룹 및 상기 제3 워드 라인 그룹에 저장하는 단계를 포함하는 저장 장치의 동작 방법.
  20. 제13 항에 있어서, 상기 쓰기 데이터의 속성을 결정하는 단계는,
    상기 쓰기 데이터에 포함된 시드 데이터를 이용하여 상기 쓰기 데이터의 속성을 핫 데이터, 웜 데이터, 및 콜드 데이터 중 어느 하나로 결정하는 단계를 포함하는 저장 장치의 동작 방법.
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US20160322110A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor storage device and control method of semiconductor storage device
KR20210055339A (ko) * 2019-11-07 2021-05-17 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법

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