KR20220020710A - 테스트 회로, 메모리 장치, 저장 장치 및 그 동작 방법 - Google Patents

테스트 회로, 메모리 장치, 저장 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로 테스트 회로, 메모리 장치, 저장 장치 및 그 동작 방법에 관한 것이다. 일 실시 예에 따른 저장 장치는, 타겟 워드 라인의 결함 여부를 검사할 것을 지시하는 테스트 커맨드를 출력하는 메모리 컨트롤러, 및 테스트 커맨드에 응답하여 테스트 전압을 생성하고, 테스트 전압에 따라 변화하는 타겟 워드 라인의 전류가 반영된 테스트 전류를 기초로 타겟 전압을 충전하고, 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호를 생성하고, 비교 신호의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안 카운트된 기준 클락의 카운트 값과 적어도 하나의 기준 카운트 값을 기초로 타겟 워드 라인의 결함을 검출하고, 테스트 커맨드에 대한 응답인 테스트 응답을 메모리 컨트롤러에 제공하는 메모리 장치를 포함한다.

Description

테스트 회로, 메모리 장치, 저장 장치 및 그 동작 방법{TEST CIRCUIT, MEMORY DEVICE, STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 테스트 회로, 메모리 장치, 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 호스트의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 만약, 전력 공급이 차단되면 휘발성 메모리 장치에 저장된 데이터는 소멸될 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는, 전원의 전력이 차단되더라도 데이터가 소멸되지 않는 메모리 장치일 수 있다. 비휘발성 메모리 장치에는 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.
본 발명의 실시 예는 워드 라인의 결함을 검출하여 성능 저하를 방지하는 저장 장치를 제공한다.
본 발명의 일 실시 예에 따른 워드 라인 테스트 회로는, 테스트 커맨드에 응답하여 복수의 동작 신호들을 생성하는 동작 신호 생성부, 복수의 동작 신호들 각각에 응답하여, 테스트 전압에 따라 변화하는 타겟 워드 라인의 전류가 반영된 테스트 전류를 기초로 타겟 전압을 충전하고, 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호를 생성하는 비교 결과 생성부, 및 비교 신호의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안 카운트된 기준 클락의 카운트 값과 미리 설정된 적어도 하나의 기준 카운트 값을 기초로, 타겟 워드 라인의 결함을 검출하는 워드 라인 결함 검출부를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 테스트 커맨드에 응답하여 테스트 전압을 생성하고, 테스트 전압에 따라 변화하는 타겟 워드 라인의 전류가 반영된 테스트 전류를 기초로 타겟 전압을 충전하고, 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호를 생성하고, 비교 신호의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안 카운트된 기준 클락의 카운트 값과 적어도 하나의 기준 카운트 값을 기초로 타겟 워드 라인의 결함을 검출하는 워드 라인 테스트 회로를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 저장 장치는, 타겟 워드 라인의 결함 여부를 검사할 것을 지시하는 테스트 커맨드를 출력하는 메모리 컨트롤러, 및 테스트 커맨드에 응답하여 테스트 전압을 생성하고, 테스트 전압에 따라 변화하는 타겟 워드 라인의 전류가 반영된 테스트 전류를 기초로 타겟 전압을 충전하고, 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호를 생성하고, 비교 신호의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안 카운트된 기준 클락의 카운트 값과 적어도 하나의 기준 카운트 값을 기초로 타겟 워드 라인의 결함을 검출하고, 테스트 커맨드에 대한 응답인 테스트 응답을 메모리 컨트롤러에 제공하는 메모리 장치를 포함할 수 있다.
본 기술에 따르면, 워드 라인의 결함을 검출하여 성능 저하를 방지하는 저장 장치가 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 예시적으로 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 워드 라인 테스트 회로를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 비교 결과 생성부를 설명하기 위한 도면이다.
도 6은 도 4에 도시된 워드 라인 결함 검출부를 설명하기 위한 도면이다.
도 7은 도 5에 도시된 비교 결과 생성부의 일 실시 예를 나타낸 회로도이다.
도 8은 도 7에 도시된 비교 결과 생성부의 변형 예를 나타낸 도면이다.
도 9는 타겟 워드 라인의 전류를 예시적으로 나타낸 도면이다.
도 10은 타겟 전압을 예시적으로 나타낸 도면이다.
도 11은 기준 클락을 카운트하는 실시 예를 나타낸 도면이다.
도 12는 하나의 메모리 블록에 포함된 복수의 워드 라인들의 결함을 검출하는 방법의 일 실시 예를 설명하기 위한 도면이다.
도 13은 하나의 메모리 블록에 포함된 복수의 워드 라인들의 결함을 검출하는 방법의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 복수의 메모리 블록들 각각에 포함된 특정 워드 라인의 결함을 검출하는 방법의 일 실시 예를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 워드 라인 결함 검출 방법을 설명하기 위한 흐름도이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 시스템은 PC(personal computer), 데이터 센터(data center), 기업형 데이터 저장 시스템, DAS(direct attached storage)를 포함하는 데이터 처리 시스템, SAN(storage area network)을 포함하는 데이터 처리 시스템, NAS(network attached storage)를 포함하는 데이터 처리 시스템 등으로 구현될 수 있다.
스토리지 시스템은 저장 장치(1000)와 호스트(400)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 요청에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
저장 장치(1000)는 메모리 장치(100), 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀들(미도시) 중 어드레스에 의해 선택된 메모리 셀을 액세스할 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
커맨드는, 예를 들어 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있고, 커맨드가 지시하는 동작은 예를 들어, 프로그램 동작(또는 쓰기 동작), 리드 동작, 또는 소거 동작일 수 있다.
예를 들면, 메모리 장치(100)는 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 선택된 메모리 셀에 데이터를 프로그램할 수 있다. 여기서, 선택된 메모리 셀에 프로그램될 데이터는 쓰기 데이터로 정의될 수 있다.
예를 들면, 메모리 장치(100)는 리드 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(미도시) 중 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 메모리 장치(100)에 저장된 데이터들 중 선택된 영역으로부터 리드될 데이터는 리드 데이터로 정의될 수 있다.
예를 들면, 메모리 장치(100)는 이레이즈 커맨드 및 어드레스를 수신하고, 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
예시적으로, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노어 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 등으로 구현될 수 있다.
본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)는 낸드 플래시 메모리인 것으로 가정한다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 쓰기 데이터를 저장하거나, 저장된 리드 데이터를 읽고 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
메모리 장치(100)는 적어도 하나의 플레인(plane)을 포함할 수 있다. 하나의 플레인은 쓰기 데이터를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록(미도시)들을 포함할 수 있다. 메모리 블록은 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다.
메모리 블록들 각각은 복수의 워드 라인들을 포함할 수 있다. 예를 들면, 제1 메모리 블록은 복수의 워드 라인들을 포함할 수 있고, 제2 메모리 블록도 복수의 워드 라인들을 포함할 수 있다.
메모리 블록은 복수의 페이지(미도시)들을 포함할 수 있다. 페이지는 쓰기 데이터를 저장하는 프로그램 동작 또는 저장된 리드 데이터를 읽는 리드 동작을 수행하는 단위일 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 제공되는 테스트 커맨드(TCMD)에 응답하여 복수의 워드 라인들의 결함을 검출하는 테스트 동작을 수행할 수 있다. 이를 위해, 메모리 장치(100)는 워드 라인 테스트 회로(300)를 포함할 수 있다.
메모리 장치(100)는 테스트 동작을 수행한 뒤 테스트 커맨드(TCMD)에 대한 응답으로서 테스트 결과(TRST)를 메모리 컨트롤러(200)에 제공할 수 있다.
테스트 결과(TRST)에는 테스트 동작이 완료됨을 알리는 데이터, 복수의 워드 라인들 각각의 상태에 대한 데이터, 또는 결함이 있는 것으로 검출된 워드 라인에 대한 데이터가 포함될 수 있다. 여기서, 복수의 워드 라인들 각각의 상태는 예를 들어 정상 상태 또는 결함 상태를 의미할 수 있다.
일 실시 예에서, 메모리 장치(100)는, 타겟 워드 라인이 결함인 것으로 검출되면, 결함이 있는 타겟 워드 라인에 대한 데이터를 저장하고, 메모리 컨트롤러(200)의 제어에 응답하여, 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.
저장 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어는 호스트 인터페이스 레이어(Host Interface Layer), 플래시 변환 레이어(Flash Translation Layer), 및 플래시 인터페이스 레이어(Flash Interface Layer)를 포함할 수 있다.
호스트 인터페이스 레이어는 호스트(400)와 메모리 컨트롤러(200)간의 동작을 제어할 수 있다.
플래시 변환 레이어는 호스트(400)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 이를 위하여, 메모리 컨트롤러(200)는 논리 어드레스와 물리 어드레스 간의 대응 관계인 맵 데이터를 저장할 수 있다.
플래시 인터페이스 레이어는 메모리 컨트롤러(200)와 메모리 장치(100) 간의 통신을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 쓰기 요청, 리드 요청, 및 소거 요청에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 각각 수행하도록 메모리 장치(100)를 제어할 수 있다.
프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스, 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.
리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
소거 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 제공된 요청과 무관하게 자체적으로 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 메모리 컨트롤러(200)는 자체적으로 생성한 커맨드, 어드레스, 및 데이터를 메모리 장치(100)에 전송할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 배경 동작을 수행하기 위한 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러(200)는 커맨드, 어드레스, 및 데이터를 메모리 장치(100)로 제공할 수 있다.
배경 동작은, 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection) 중 적어도 하나일 수 있다.
웨어 레벨링은 메모리 블록들의 소거 횟수를 저장하고, 가장 낮은 소거 횟수의 메모리 블록에 데이터를 프로그램하는 동작을 의미할 수 있다.
리드 리클레임은 메모리 블록에 저장된 데이터에서 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 의미할 수 있다.
가비지 컬렉션은 메모리 블록들 중 배드 블록(bad block)에 포함된 유효 데이터를 프리 블록(free block)에 복사하고, 배드 블록에 포함된 무효 데이터를 소거하는 동작을 의미할 수 있다.
메모리 컨트롤러(200)는 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙(interleaving) 방식에 따라 제어할 수 있다.
인터리빙 방식은 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
메모리 컨트롤러(200)는 복수의 워드 라인들 각각에 대한 상태를 나타내는 데이터 또는 결함이 있는 워드 라인에 대한 데이터가 제공되도록 명령하는 커맨드를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)로부터 제공되는 테스트 결과(TRST)를 기초로, 결함이 있는 것으로 검출된 워드 라인에 대응되는 메모리 블록을 배드 블록(bad block)으로 처리하도록 명령하는 커맨드(미도시)를 메모리 장치(100)에 제공할 수 있다. 이 경우, 메모리 장치(100)는 커맨드에 응답하여, 결함이 있는 것으로 검출된 워드 라인에 대응되는 메모리 블록을 배드 블록으로 처리할 수 있다.
일 실시 예에서, 메모리 장치(100)가 결함이 있는 타겟 워드 라인에 대한 데이터를 메모리 컨트롤러(200)에 제공한 경우, 메모리 컨트롤러(200)는 데이터를 기초로, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 타겟 워드 라인에 대응되는 메모리 블록을 배드 블록(bad block)으로 처리하도록 메모리 장치(100)를 제어할 수 있다.
메모리 장치(100)에 포함된 워드 라인 테스트 회로(300)는 테스트 커맨드(TCMD)를 수신할 수 있다. 워드 라인 테스트 회로(300)는 테스트 커맨드(TCMD)에 응답하여 테스트 전압을 생성할 수 있다.
테스트 전압은 복수의 워드 라인들(미도시) 중 선택된 타겟 워드 라인(미도시)에 제공되는 전압을 의미할 수 있다. 워드 라인은 일반적으로 구리 등 금속(metral) 소재로 제조될 수 있다. 따라서, 테스트 전압이 타겟 워드 라인에 인가되면, 타겟 워드 라인에 흐를 수 있는 전류가 발생할 수 있다. 타겟 워드 라인의 전류는 테스트 전압에 따라 변화할 수 있다.
워드 라인 테스트 회로(300)는 타겟 워드 라인의 전류가 반영된 테스트 전류를 생성하고, 테스트 전류를 기초로 타겟 전압을 충전할 수 있다.
테스트 전류는 타겟 워드 라인의 결함을 검출하기 위한 전류일 수 있다. 타겟 전압은 테스트 전류의 변화량에 대응되는 전압일 수 있다. 타겟 전압은 테스트 전류가 발생한 이후부터 일정 시간이 지나면 특정 레벨로 수렴(saturation)하는 전압일 수 있다. 예를 들면, 커패시터에 테스트 전류에 따른 전하량이 충전되면, 타겟 전압은 커패시터에 충전된 전하량에 의해 발생된 전압일 수 있다.
워드 라인 테스트 회로(300)는 타겟 전압을 측정할 수 있다. 아날로그 값에 해당하는 타겟 전압을 측정하는 방법은 다양할 수 있다. 예를 들면, 아날로그 값에 해당하는 타겟 전압이 디지털 값인 데이터로 변환될 수 있다. 다른 예를 들면, 아날로그 값에 해당하는 타겟 전압을 직접적으로 센싱할 수 없는 경우, 타겟 전압이 특정 레벨로 감소될 때까지의 시간을 측정함으로써 타겟 전압이 간접적으로 측정될 수 있다.
타겟 전압이 특정 레벨로 감소될 때까지의 시간을 측정하는 일 실시 예로서, 워드 라인 테스트 회로(300)는 충전된 타겟 전압을 방전시킬 수 있다. 그리고, 워드 라인 테스트 회로(300)는 충전된 타겟 전압을 방전시킨 때부터 일정 기간 동안 기준 클락(미도시)을 카운트할 수 있다.
워드 라인 테스트 회로(300)는 기준 클락의 카운트 값과 미리 설정된 적어도 하나의 기준 카운트 값을 기초로 타겟 워드 라인의 결함을 검출할 수 있다. 워드 라인 테스트 회로(300)는 검출 결과에 대한 데이터를 출력할 수 있다.
도시되지 않았지만, 저장 장치(1000)는 버퍼 메모리를 더 포함할 수 있다. 예시적으로, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 중 어느 하나로 구현될 수 있다.
호스트(400)는 인터페이스(미도시)를 통하여 저장 장치(1000)와 통신할 수 있다.
인터페이스는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드(multimedia card) 인터페이스로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.
호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장하거나, 저장 장치(1000)에 저장된 리드 데이터를 획득하기 위해 저장 장치(1000)와 통신할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장할 것을 요청하는 쓰기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 쓰기 요청, 쓰기 데이터, 및 쓰기 데이터를 식별하기 위한 논리 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 쓰기 요청에 응답하여, 호스트(400)가 제공한 쓰기 데이터를 메모리 장치(100)에 저장하고, 저장이 완료되었다는 응답을 호스트(400)에 제공할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 저장된 데이터를 호스트(400)에 제공할 것을 요청하는 리드 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 리드 요청 및 리드 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 리드 요청에 응답하여, 호스트(400)가 제공한 리드 어드레스에 대응되는 리드 데이터를 메모리 장치(100)로부터 리드하고, 리드 데이터를 리드 요청에 대한 응답(response)으로써 호스트(400)에 제공할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 여기서, 복수의 메모리 블록들(MB1~MBk)의 개수는 본 발명의 실시 예들을 설명하기 위한 예시일 뿐, 이에 한정되는 것은 아니다.
메모리 블록들(MB1~MBk) 각각은 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)에 연결될 수 있다.
로컬 라인들(LL)은 로우 디코더(122)에 연결될 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk) 각각에 연결될 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 셀렉트 라인, 및 제2 셀렉트 라인들 사이에 배열된 복수의 워드 라인들(word lines)을 포함할 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들(dummy lines), 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들, 및 파이프 라인들(pipe lines)을 더 포함할 수 있다.
비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.
메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.
예를 들면, 2차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다.
예를 들면, 3차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로(120)는 전압 생성부(voltage generator; 121), 로우 디코더(row decoder; 122), 페이지 버퍼 그룹(page buffer group; 123), 컬럼 디코더(column decoder; 124), 입출력(input/output) 회로(I/O circuit; 125) 및 센싱 회로(sensing circuit; 126)를 포함할 수 있다.
전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴-온 전압, 리드 전압, 소거 전압, 및 소스 라인 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압을 레귤레이팅(regulating)하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(121)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 로우 디코더(122)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 테스트 전압을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 응답하여, 내부 전원 전압을 기초로 테스트 전압을 생성할 수 있다.
전압 생성부(121)에 의해 생성된 테스트 전압은 로우 디코더(122)에 공급될 수 있다.
도시되지 않았지만, 테스트 전압은 저장 장치(1000)에 포함된 외부 전원, 예를 들면 배터리로부터 공급되는 전력에 의해 생성되는 전압일 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 로컬 라인들(LL)에 전달할 수 있다. 동작 전압들(Vop)은, 로컬 라인들(LL)을 통해, 선택된 메모리 블록(MB1~MBk)에 전달될 수 있다.
예를 들어, 프로그램 동작 시, 로우 디코더(122)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시, 로우 디코더(122)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시, 로우 디코더(122)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
소거 동작 시, 로우 디코더(122)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(122)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 테스트 전압을 로컬 라인들(LL)에 전달할 수 있다. 테스트 전압은 로컬 라인들(LL)을 통해 메모리 블록(MB1~MBk)에 전달될 수 있다. 테스트 전압은 각 메모리 블록들에 포함된 복수의 워드 라인들 중 타겟 워드 라인에 전달될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 컬럼 디코더(124) 및 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인에 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인에 연결된 메모리 셀의 문턱 전압은 유지될 것이다.
검증 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터를 센싱할 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 센싱하고, 센싱된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
도 1 및 도 2를 참조하면, 일 실시 예에서, 입출력 회로(125)는 메모리 컨트롤러(200)로부터 출력된 테스트 커맨드(TCMD)를 제어 로직(130)에 전달할 수 있다.
센싱 회로(126)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용비트(VRY_BIT<#>)를 출력하여 주변 회로(120)를 제어할 수 있다.
도 1 및 도 2를 참조하면, 제어 로직(130)은 테스트 커맨드(TCMD)에 응답하여 복수의 워드 라인들 중 타겟 워드 라인에 대응되는 로우 어드레스(RADD)를 로우 디코더(122)에 제공하고 테스트 전압을 생성할 것을 지시하는 동작 커맨드(OP_CMD)를 전압 생성부(121)에 제공할 수 있다.
도 3은 도 2에 도시된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 예시적으로 설명하기 위한 도면이다.
도 3을 참조하면, 도 3에 도시된 메모리 블록(MBi)은 도 2의 메모리 블록들(MB1~MBk) 중 어느 하나일 수 있다.
메모리 블록(MBi)은 제1 셀렉트 라인, 제2 셀렉트 라인, 복수의 워드 라인들(WL1~WL16), 소스 라인(SL), 복수의 비트 라인들(BL1~BLn), 및 복수의 스트링(strings; ST)들을 포함할 수 있다.
제1 셀렉트 라인은, 예를 들어 소스 셀렉트 라인(SSL)일 수 있다. 이하에서 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)인 것으로 가정한다.
제2 셀렉트 라인은, 예를 들어 드레인 셀렉트 라인(DSL)일 수 있다. 이하에서 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)인 것으로 가정한다.
복수의 워드 라인들(WL1~WL16)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 서로 평행하게 배열될 수 있다.
도 3에 도시된 복수의 워드 라인들(WL1~WL16)의 개수는 예시적인 것이고, 도면에 한정되는 것은 아니다.
복수의 워드 라인들(WL1~WL16)은 일반적으로 금속(metal) 소재의 재료로 제조될 수 있다. 복수의 워드 라인들(WL1~WL16) 각각은 저항 값을 가질 수 있다. 복수의 워드 라인들(WL1~WL16) 사이에서는 기생 커패시터가 존재할 수 있다. 따라서, 동작 전압들(Vop) 또는 테스트 전압이 복수의 워드 라인들(WL1~WL16)에 인가되면, 특정 레벨의 전류가 복수의 워드 라인들(WL1~WL16)에 흐르고 특정 레벨의 전류는 시간이 지남에 따라 점점 감소하게 된다. 이 경우, 워드 라인의 저항 값과 워드 라인들 간에 발생한 기생 커패시터의 커패시턴스에 의해 RC 시정수(RC time constant)가 발생하므로, 특정 레벨의 전류는 지수적으로(exponentially) 감소하게 된다.
여기서, 워드 라인의 저항 값과 기생 커패시터의 커패시턴스 값은 워드 라인의 크기(예를 들어, 폭, 두께, 높이 등)에 따라 다르다. 저항 값과 커패시턴스 값에 의해 결정되는 RC 시정수도 워드 라인의 크기에 따라 다르다. RC 시정수가 워드 라인마다 달라지면, 복수의 워드 라인들(WL1~WL16)에 흐르는 전류의 레벨이 서로 달라진다. 또한, RC 시정수가 워드 라인마다 달라지면, 전류가 일정한 레벨 이하로 감소되는데 걸리는 시간도 달라진다. 이 경우, 동일한 레벨의 동작 전압(예를 들어, 프로그램 전압)이 워드 라인에 인가될 때, 동작이 완료되는 시간(예를 들어 프로그램 동작이 완료되는데 소요되는 시간)이 복수의 워드 라인들(WL1~WL16)마다 달라진다.
따라서, 복수의 워드 라인들(WL1~WL16)은 모두 일정한 크기를 갖도록 제조될 필요가 있지만, 실제 제조 단계에서 복수의 워드 라인들(WL1~WL16) 중 요구되는 크기와 다른 크기를 갖는 워드 라인이 제조될 수 있다. 요구되는 크기와 다른 크기를 갖는 워드 라인은 결함이 있는 워드 라인으로 정의될 수 있다. 결함이 있는 워드 라인을 검출함으로써 저장 장치(1000)의 성능이 저하되는 것을 방지할 필요가 있다.
소스 라인(SL)은 복수의 스트링(ST)들에 공통으로 연결될 수 있다.
복수의 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있다.
복수의 스트링(ST)들은 비트 라인들(BL1~BLn)과 소스 라인(SL)에 연결될 수 있다.
스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명한다.
스트링(ST)은 복수의 메모리 셀들(MC1~MC16), 적어도 하나의 제1 셀렉트 트랜지스터, 및 적어도 하나의 제2 셀렉트 트랜지스터를 포함할 수 있다.
복수의 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다.
메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 각각 연결될 수 있다. 따라서, 하나의 스트링(ST)에 포함된 복수의 메모리 셀들(MC1~MC16)의 개수는 복수의 워드 라인들(WL1~WL16)의 개수와 동일할 수 있다.
복수의 메모리 셀들(MC1~MC16) 중 어느 하나의 메모리 셀은, 예를 들면 SLC, MLC, TLC, 및 QLC 중 어느 하나로 구성될 수 있다.
서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(MBi)은 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들을 포함할 수 있다. 이하에서는 물리 페이지(PG)에 포함된 메모리 셀(예를 들어, MC3)들이 선택된 메모리 셀인 것으로 가정한다.
제1 셀렉트 트랜지스터는, 예를 들어 소스 셀렉트 트랜지스터(SST)일 수 있다. 이하에서 제1 셀렉트 트랜지스터는 소스 셀렉트 트랜지스터(SST)인 것으로 가정한다.
소스 셀렉트 트랜지스터(SST)의 제1 전극은 소스 라인(SL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 제2 전극은 복수의 메모리 셀들(MC1~MC16) 중 제1 메모리 셀(MC1)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트 전극은 소스 셀렉트 라인(SSL)과 연결될 수 있다.
제2 셀렉트 트랜지스터는, 예를 들어 드레인 셀렉트 트랜지스터(DST)일 수 있다. 이하에서 제2 셀렉트 트랜지스터는 드레인 셀렉트 트랜지스터(DST)인 것으로 가정한다.
드레인 셀렉트 트랜지스터(DST)의 제1 전극은 복수의 메모리 셀들(MC1~MC16) 중 제16 메모리 셀(MC16)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 제2 전극은 제1 비트 라인(BL1)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트 전극은 드레인 셀렉트 라인(DSL)과 연결될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 워드 라인 테스트 회로를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 워드 라인 테스트 회로(300)는 테스트 커맨드(TCMD)를 수신할 수 있다. 워드 라인 테스트 회로(300)는 테스트 커맨드(TCMD)에 응답하여 테스트 전압을 생성할 수 있다. 워드 라인 테스트 회로(300)는 테스트 전압에 의해 발생하는 타겟 전압을 충전할 수 있다. 워드 라인 테스트 회로(300)는 충전된 타겟 전압을 방전시키고, 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호(COMPSIG)를 생성할 수 있다. 워드 라인 테스트 회로(300)는, 비교 신호(COMPSIG)의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안 카운트된 기준 클락의 카운트 값과 미리 설정된 적어도 하나의 기준 카운트 값을 기초로 타겟 워드 라인의 결함을 검출할 수 있다.
이러한 워드 라인 테스트 회로(300)는 동작 신호 생성부(310), 비교 결과 생성부(320), 및 워드 라인 결함 검출부(330)를 포함할 수 있다.
동작 신호 생성부(310)는, 테스트 커맨드(TCMD)에 응답하여 복수의 동작 신호(OPSIG)들을 생성할 수 있다.
복수의 동작 신호(OPSIG)들 각각은 턴-온 레벨의 신호일 수 있다.
일 실시 예에서, 동작 신호 생성부(310)는 제1 내지 제3 동작 신호들을 생성할 수 있다. 그리고, 동작 신호 생성부(310)는 미리 정해진 타이밍에 따라 제1 내지 제3 동작 신호들을 순차적으로 비교 결과 생성부(320)에 출력할 수 있다.
비교 결과 생성부(320)는 복수의 동작 신호(OPSIG)들 각각에 응답하여, 테스트 전압에 따라 변화하는 타겟 워드 라인의 전류가 반영된 테스트 전류를 기초로 타겟 전압을 충전하고, 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호(COMPSIG)를 생성할 수 있다.
일 실시 예에서, 테스트 전류는 타겟 워드 라인의 전류보다 작은 전류일 수 있다.
비교 신호(COMPSIG)의 레벨은 제1 레벨 또는 제2 레벨일 수 있다. 예를 들어, 제1 레벨의 비교 신호(COMPSIG)는 타겟 전압이 기준 전압보다 크거나 같을 때 생성되는 신호일 수 있다. 제2 레벨의 비교 신호(COMPSIG)는 타겟 전압이 기준 전압보다 작을 때 생성되는 신호일 수 있다.
기준 전압은 기준 클락의 카운트를 종료하는 시점을 결정하기 위한 전압일 수 있다. 기준 전압은 출하 전에 설계, 실험 등에 의해 미리 설정될 수 있으나, 이에 한정되는 것은 아니고 출하 이후에 갱신될 수도 있다.
일 실시 예에 따라 동작 신호 생성부(310)가 제1 내지 제3 동작 신호들을 생성할 수 있다. 이 경우, 비교 결과 생성부(320)는 제1 동작 신호에 응답하여 타겟 전압을 충전할 수 있다. 비교 결과 생성부(320)는 제2 동작 신호에 응답하여 충전된 타겟 전압을 방전시킬 수 있다. 비교 결과 생성부(320)는 제3 동작 신호에 응답하여 방전되는 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호(COMPSIG)를 생성할 수 있다.
워드 라인 결함 검출부(330)는, 비교 신호(COMPSIG)의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안, 기준 클락을 카운트할 수 있다. 그리고, 워드 라인 결함 검출부(330)는 카운트 값과 미리 설정된 적어도 하나의 기준 카운트 값을 기초로 타겟 워드 라인의 결함을 검출할 수 있다.
일 실시 예에서, 하나의 기준 카운트 값이 미리 설정될 수 있다. 워드 라인 결함 검출부(330)는 비교 신호(COMPSIG)의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안에 기준 클락을 카운트하고, 기준 클락의 카운트 값이 하나의 기준 카운트 값보다 작은지 여부에 따라 타겟 워드 라인의 결함을 지시하는 검출 신호를 출력할 수 있다.
일 실시 예에서, 제1 기준 카운트 값과 제1 기준 카운트 값보다 작은 제2 기준 카운트 값이 미리 설정될 수 있다. 이 경우, 워드 라인 결함 검출부(330)는 비교 신호(COMPSIG)의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안에 기준 클락을 카운트하고, 기준 클락의 카운트 값이 제1 기준 카운트 값과 제2 기준 카운트 값 사이에 포함되는지 여부에 따라, 타겟 워드 라인이 정상임을 지시하는 검출 신호를 출력할 수 있다.
워드 라인 결함 검출부(330)는 메모리 컨트롤러(200)의 제어에 응답하여 데이터(DATA)를 출력할 수 있다.
데이터(DATA)는 복수의 워드 라인들 각각에 대한 상태를 나타내는 정보일 수 있다. 또는 데이터(DATA)는 결함이 있는 워드 라인에 대한 정보일 수 있다.
본 발명의 일 실시 예에 따른 워드 라인 테스트 회로(300)는 도 2에 도시된 전압 생성부(121), 로우 디코더(122), 및 제어 로직(130) 각각에 포함된 회로들로 구현될 수 있다.
전술한 바에 의하면, 본 발명의 일 실시 예에 따른 워드 라인 테스트 회로는, 복수의 워드 라인들 각각의 결함 여부를 검출함으로써, 저장 장치의 성능이 저하되는 것을 방지할 수 있다.
도 5는 도 4에 도시된 비교 결과 생성부를 설명하기 위한 도면이다.
도 5를 참조하면, 비교 결과 생성부(320)는, 전류 검출부(321), 전압 충전부(322), 기준 전압 생성부(323), 및 전압 비교부(324)를 포함할 수 있다.
전류 검출부(321)는 동작 신호 생성부(310)에 의해 생성되는 동작 신호(OPSIG)에 응답하여 테스트 전류(Ic)를 검출할 수 있다. 구체적으로, 전류 검출부(321)는 제1 동작 신호에 응답하여, 테스트 전압(Vtest)에 의해 발생되는 타겟 워드 라인의 전류보다 작은 테스트 전류(Ic)를 검출할 수 있다. 전류 검출부(321)는 검출된 테스트 전류(Ic)를 전압 충전부(322)에 전달할 수 있다.
전압 충전부(322)는 테스트 전류(Ic)의 값에서 시간에 대하여 적분한 값에 대응되는 타겟 전압(Vc)을 충전할 수 있다. 즉, 전압 충전부(322)에 충전된 타겟 전압(Vc)의 크기는, 테스트 전류(Ic)의 크기를 시간에 대하여 적분한 값에 대응될 수 있다. 전압 충전부(322)는 충전된 타겟 전압(Vc)을 전압 비교부(324)에 전달할 수 있다.
기준 전압 생성부(323)는 테스트 전압(Vtest)을 기초로 기준 전압(Vref)을 생성할 수 있다. 기준 전압 생성부(323)는 기준 전압(Vref)을 전압 비교부(324)에 전달할 수 있다.
전압 비교부(324)는 동작 신호 생성부(310)에 의해 생성되는 동작 신호(OPSIG)들에 응답하여 타겟 전압(Vc)과 기준 전압(Vref) 간의 비교 결과에 따라 제1 레벨 또는 제2 레벨의 비교 신호를 출력할 수 있다. 구체적으로, 전압 비교부(324)는 제2 동작 신호에 응답하여 전압 충전부(322)에 충전된 타겟 전압(Vc)을 방전시키고, 제3 동작 신호에 응답하여 방전되는 타겟 전압(Vc)과 기준 전압(Vref) 간의 비교 결과에 따라 제1 레벨 또는 제2 레벨의 비교 신호를 출력할 수 있다.
제1 레벨의 비교 신호(COMPSIG)는 타겟 전압(Vc)이 기준 전압(Vref)보다 크거나 같을 때 생성되는 신호일 수 있다. 예를 들면, 비교 신호(COMPSIG)의 제1 레벨은 로직 하이(logic high)일 수 있다.
제2 레벨의 비교 신호(COMPSIG)는 타겟 전압(Vc)이 기준 전압(Vref)보다 작을 때 생성되는 신호일 수 있다. 예를 들면, 비교 신호(COMPSIG)의 제2 레벨은 로직 로우(logic low)일 수 있다.
도 6은 도 4에 도시된 워드 라인 결함 검출부를 설명하기 위한 도면이다.
도 6을 참조하면, 워드 라인 결함 검출부(330)는, 클락 생성부(331), 카운터(332), 결함 검출부(333), 레지스터(334), 및 데이터 버퍼 메모리(335)를 포함할 수 있다.
클락 생성부(331)는 기준 클락(CLK)을 생성할 수 있다. 구체적으로, 클락 생성부(331)는 테스트 커맨드(TCMD)에 응답하여 기준 클락(CLK)을 생성할 수 있다. 또는 클락 생성부(331)는 저장 장치(1000)가 파워-온(power-on) 또는 부팅(booting)될 때 기준 클락(CLK)을 생성할 수 있다.
기준 클락(CLK)은 일정한 펄스 폭을 갖는 펄스, 펄스와 펄스 간의 일정한 주기를 갖는 신호일 수 있다.
카운터(332)는 제1 레벨의 비교 신호(COMPSIG)에 응답하여 기준 클락(CLK)을 카운트하기 시작할 수 있다. 카운터(332)는, 비교 신호(COMPSIG)의 레벨이 제1 레벨에서 제2 레벨로 변경될 때까지, 기준 클락(CLK)을 카운트할 수 있다. 카운터(332)는 제2 레벨의 비교 신호(COMPSIG)에 응답하여 기준 클락(CLK)의 카운트를 종료할 수 있다.
예시적으로, 기준 클락(CLK)을 카운트하는 방법은 기준 클락(CLK)의 라이징 엣지(rising edge)를 카운트하는 방법일 수 있다. 또는 기준 클락(CLK)을 카운트하는 방법은 기준 클락(CLK)의 펄스를 카운트하는 방법일 수 있다.
카운터(332)는, 기준 클락(CLK)의 카운트 값(CLK_CNT)에 대응되는 신호를 결함 검출부(333)에 제공할 수 있다.
결함 검출부(333)는 기준 클락(CLK)의 카운트 값(CLK_CNT)에 대응되는 신호를 수신할 수 있다. 또한, 결함 검출부(333)는 적어도 하나의 기준 카운트 값(CNT_REF)에 대응되는 신호를 수신할 수 있다.
결함 검출부(333)는 기준 클락(CLK)의 카운트 값(CLK_CNT)과 적어도 하나의 기준 카운트 값(CNT_REF)을 기초로 검출 신호(DET)를 데이터 버퍼 메모리(335)에 출력할 수 있다.
검출 신호(DET)는 타겟 워드 라인의 검출 결과에 관한 데이터(DATA)를 의미할 수 있다.
일 실시 예에서, 결함 검출부(333)는, 기준 클락(CLK)의 카운트 값(CLK_CNT)이 하나의 기준 카운트 값보다 작은지 여부에 따라, 타겟 워드 라인의 결함을 지시하는 검출 신호(DET)를 출력할 수 있다.
다른 실시 예에서, 결함 검출부(333)는, 카운트 값이 제1 기준 카운트 값과 제2 기준 카운트 값 사이에 포함되는지 여부에 따라, 타겟 워드 라인이 정상임을 지시하는 검출 신호(DET)를 출력할 수 있다.
레지스터(334)는 기준 카운트 값(CNT_REF)에 대응되는 신호를 결함 검출부(333)에 제공할 수 있다.
데이터 버퍼 메모리(335)는 검출 신호(DET)로부터 타겟 워드 라인의 검출 결과에 관한 데이터(DATA)를 저장할 수 있다. 데이터 버퍼 메모리(335)는 메모리 컨트롤러(200)의 제어에 응답하여 데이터(DATA)를 출력할 수 있다.
도 7은 도 5에 도시된 비교 결과 생성부의 일 실시 예를 나타낸 회로도이다.
도 7을 참조하면, 일 실시 예에서, 비교 결과 생성부(320)에 포함된 전류 검출부(321)는 조절 전류원(CS1), 전류 미러(CM), 및 스위칭부(SW)를 포함할 수 있다.
조절 전류원(CS1)은 조절 전류(Ia)를 제공할 수 있다. 조절 전류원(CS1)의 제1 전극은 제1 노드(N1)에 연결되고, 조절 전류원(CS1)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 조절 전류(Ia)는 제1 노드(N1)에서 제2 노드(N2)로 흐를 수 있다.
전류 미러(CM)는 타겟 워드 라인의 전류(Is)를 출력하고, 타겟 워드 라인의 전류(Is)에서 조절 전류(Ia)의 크기만큼 감소시킨 전류를 테스트 전류(Ic)로 출력할 수 있다.
일 실시 예에서, 전류 미러(CM)는 게이트 전극이 공통적으로 연결되는 제1 트랜지스터(Tr1)와 제2 트랜지스터(Tr2)를 포함할 수 있다.
제1 트랜지스터(Tr1)의 제1 전극은 테스트 전압(Vtest)이 인가되는 제1 노드(N1)에 연결되고, 제1 트랜지스터(Tr1)의 제2 전극은 제2 노드(N2)에 연결되며, 제1 트랜지스터(Tr1)의 게이트 전극은 제2 노드(N2)에 연결된다.
제2 트랜지스터(Tr2)의 제1 전극은 제1 노드(N1)에 연결되고, 제2 트랜지스터(Tr2)의 제2 전극은 제3 노드(N3)에 연결되며, 제2 트랜지스터(Tr2)의 게이트 전극은 제2 노드(N2)에 연결된다.
일 실시 예에 따른 제1 트랜지스터(Tr1)와 제2 트랜지스터(Tr2)는 도 7에 도시된 바와 같이 P형 트랜지스터일 수 있으나, 이에 한정되는 것은 아니며, 전류 미러(CM)는 N형 트랜지스터들로 구현될 수도 있다.
타겟 워드 라인의 전류(Is)는 제2 노드(N2)에서 스위칭부(SW)로 흐를 수 있다.
테스트 전류(Ic)는 제1 노드(N1)에서 제3 노드(N3)로 흐를 수 있다.
도 7에 도시된 전류 미러(CM)는 예시적인 것일 뿐, 도 7에 도시된 바에 한정되는 것은 아니다.
스위칭부(SW)는 제1 동작 신호(OPSIG1)에 응답하여 전류 미러(CM)와 타겟 워드 라인을 전기적으로 연결할 수 있다.
여기서, 타겟 워드 라인은 복수의 워드 라인들 중에서 선택된 워드 라인일 수 있다. 복수의 워드 라인들은 로컬 라인(LL)들에 연결될 수 있다. 로컬 라인(LL)들은 로우 디코더(122), 예를 들어 로우 디코더(122)에 포함된 글로벌 워드 라인(미도시) 또는 로컬 워드 라인(미도시)에 연결될 수 있다. 그러므로, 전류 미러(CM)와 타겟 워드 라인이 전기적으로 연결된다는 것은 전류 미러(CM)와 로우 디코더(122)가 전기적으로 연결된다는 것과 동일할 수 있다.
일 실시 예에서, 스위칭부(SW)는 제1 동작 신호(OPSIG1)에 응답하여 턴온되는 제3 트랜지스터(Tr3)를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 이하에서는 스위칭부(SW)는 트랜지스터를 포함하는 것으로 가정하여 본 실시 예들을 설명한다.
제3 트랜지스터(Tr3)의 제1 전극은 제2 노드(N2)에 연결되고, 제3 트랜지스터(Tr3)의 제2 전극은 로우 디코더(122)에 연결되며, 제3 트랜지스터(Tr3)의 게이트 전극에 제1 동작 신호(OPSIG1)가 제공될 수 있다. 일 실시 예에서, 제3 트랜지스터(Tr3)의 제2 전극은 로우 디코더(122)에 포함된 글로벌 워드 라인 또는 로컬 워드 라인에 연결될 수 있다.
도 7에 도시된 전류 검출부(321)는 테스트 전류(Ic)를 검출하는 구성을 설명하기 위한 일 실시 예일 뿐, 도 7에 도시된 회로에 한정되는 것은 아니며, 테스트 전류(Ic)를 검출하기 위한 회로라면 모두 전류 검출부(321)에 해당될 수 있다.
일 실시 예에서, 비교 결과 생성부(320)에 포함된 전압 충전부(322)는 커패시터(Cint)를 포함할 수 있다.
커패시터(Cint)는 전류 검출부(321)로부터 출력되는 테스트 전류(Ic)를 이용하여 타겟 전압(Vc)을 충전할 수 있다. 커패시터(Cint)의 제1 전극은 제3 노드(N3)에 연결되고, 커패시터(Cint)의 제2 전극은 테스트 전압(Vtest)보다 낮은 전위를 갖는 전극 예를 들어 그라운드에 연결된다. 이하에서는 설명의 편의상 테스트 전압(Vtest)보다 낮은 전위를 갖는 전극은 그라운드인 것을 기준으로 본 실시 예들을 설명한다.
일 실시 예에서, 커패시터(Cint)에 충전된 타겟 전압(Vc)은 테스트 전류(Ic)를 시간에 대하여 적분한 값에 대응되는 전압일 수 있다.
타겟 전압(Vc)은 제3 노드(N3)에 인가될 수 있다.
도 7에 도시된 전압 충전부(322)는 테스트 전류(Ic)를 적분하여 타겟 전압(Vc)를 생성하는 구성을 설명하기 위한 일 실시 예일 뿐, 도 7에 도시된 회로에 한정되는 것은 아니며, 도시되지 않았지만, 증폭기(미도시)가 전압 충전부(322)에 추가적으로 포함되는 등, 테스트 전류(Ic)를 적분하기 위한 회로라면 모두 전압 충전부(322)에 해당될 수 있다.
일 실시 예에서, 비교 결과 생성부(320)에 포함된 기준 전압 생성부(323)는 기준 전류원(CS2) 및 기준 저항(Rref)을 포함할 수 있다.
기준 전류원(CS2)은 기준 전류(Iref)를 제공할 수 있다. 기준 전류원(CS2)의 제1 전극은 제1 노드(N1)에 연결되고, 기준 전류원(CS2)의 제2 전극은 제4 노드(N4)에 연결된다. 기준 전류(Iref)는 제1 노드(N1)에서 기준 저항(Rref)으로 흐를 수 있다.
기준 저항(Rref)은 기준 저항 값을 가질 수 있다. 기준 저항(Rref)은 기준 전류원(CS2)과 직렬로 연결될 수 있다. 기준 저항(Rref)의 제1 전극은 기준 전류원(CS2)에 연결되고, 기준 저항(Rref)의 제2 전극은 그라운드에 연결된다.
기준 저항(Rref)에 기준 전류(Iref)가 흐름으로써, 기준 저항(Rref)에 기준 전압(Vref)이 발생할 수 있다. 기준 전압(Vref)은 제4 노드(N4)에 인가될 수 있다.
도 7에 도시된 기준 전압 생성부(323)는 기준 전압(Vref)을 생성하는 구성을 설명하기 위한 일 실시 예일 뿐, 도 7에 도시된 회로에 한정되는 것은 아니며, 도시되지 않았지만, 기준 전압원 등, 기준 전압(Vref)을 생성하기 위한 회로라면 모두 기준 전압 생성부(323)에 해당될 수 있다.
비교 결과 생성부(320)에 포함된 전압 비교부(324)는 플러시 전류원(CS3), 방전 제어 스위칭부(Tr4), 및 비교기(COMP)를 포함할 수 있다.
플러시 전류원(CS3)은 플러시 전류(Id)를 출력할 수 있다. 플러시 전류원(CS3)은 커패시터(Cint)와 병렬로 연결될 수 있다. 플러시 전류원(CS3)의 제1 전극은 제3 노드(N3)에 연결되고, 플러시 전류원(CS3)의 제2 전극은 방전 제어 스위칭부(Tr4)에 연결될 수 있다.
플러시 전류(Id)는 타겟 전압 충전부(322)에 충전된 타겟 전압(Vc)을 방전시키는 전류일 수 있다. 플러시 전류(Id)는 제3 노드(N3)에서 스위칭부(Tr4)를 통해 그라운드로 흐를 수 있다.
방전 제어 스위칭부(Tr4)는 제2 동작 신호(OPSIG2)에 응답하여 플러시 전류원(CS3)과 그라운드를 전기적으로 연결할 수 있다. 방전 제어 스위칭부(Tr4)는 플러시 전류원(CS3)와 직렬로 연결될 수 있다.
일 실시 예에서, 방전 제어 스위칭부(Tr4)는 제4 트랜지스터일 수 있다. 하지만, 이에 한정되는 것은 아니다. 이하에서는 설명의 편의상 방전 제어 스위칭부(Tr4)는 P형 트랜지스터인 것으로 가정하여 본 실시 예들을 설명한다.
방전 제어 스위칭부(Tr4)의 제1 전극은 플러시 전류원(CS3)과 연결되고, 방전 제어 스위칭부(Tr4)의 제2 전극은 그라운드와 연결되며, 방전 제어 스위칭부(Tr4)의 게이트 전극에 제2 동작 신호(OPISG2)가 제공될 수 있다.
방전 제어 스위칭부(Tr4)는 제2 동작 신호(OPISG2)에 의해 턴-온될 수 있다.
비교기(COMP)는 제3 동작 신호(OPSIG3)에 응답하여 턴-온될 수 있다. 비교기(COMP)는 타겟 전압과 기준 전압을 입력받고, 타겟 전압과 기준 전압 간의 비교 결과에 따라 제1 레벨 또는 제2 레벨의 비교 신호(COMPSIG)를 출력할 수 있다. 비교기(COMP)의 제1 입력 단자는 제3 노드(N3)와 연결되고, 비교기(COMP)의 제2 입력 단자는 제4 노드(N4)와 연결되고, 비교기(COMP)의 전원 입력 단자에 제3 동작 신호(OPSIG3)가 제공되고, 비교기(COMP)의 출력단은 워드 라인 결함 검출부(330)와 전기적으로 연결될 수 있다.
일 실시 예에서, 제1 입력 단자는 비반전 단자이고 제2 입력 단자는 반전 단자일 수 있다.
일 실시 예에서, 비교기(COMP)의 제1 입력 단자는 양의 전극이고, 비교기(COMP)의 제2 입력 단자는 음의 전극일 수 있다.
일 실시 예에서, 비교기(COMP)는 방전되는 타겟 전압이 기준 전압보다 같거나 큰 경우에 제1 레벨의 비교 신호를 출력하고, 방전되는 타겟 전압이 기준 전압보다 작은 경우에 제2 레벨의 비교 신호를 출력할 수 있다.
일 실시 예에서, 비교기(COMP)는 제3 동작 신호(OPSIG3)를 수신한 때 제1 레벨의 비교 신호(COMPSIG)를 출력할 수 있다. 그리고, 비교기(COMP)는 제1 레벨의 비교 신호(COMPSIG)가 출력된 이후에, 제2 레벨의 비교 신호(COMPSIG)를 출력할 수 있다.
일 실시 예에서, 제1 동작 신호(OPSIG1)가 출력된 이후에, 제2 동작 신호(OPSIG2) 및 제3 동작 신호(OPSIG3)가 출력될 수 있다.
도 7에 도시된 전압 비교부(324)는 타겟 전압(Vc)과 기준 전압(Vref)을 비교하고 비교 결과를 출력하는 구성을 설명하기 위한 일 실시 예일 뿐, 도 7에 도시된 회로에 한정되는 것은 아니며, 타겟 전압(Vc)과 기준 전압(Vref)을 비교하기 위한 회로라면 모두 기준 전압 비교부(324)에 해당될 수 있다.
도 8은 도 7에 도시된 비교 결과 생성부의 변형 예를 나타낸 도면이다.
도 8에 도시된 실시 예를 설명할 때, 도 8에 도시된 구성들 중 도 7에 도시된 구성과 동일한 구성들에 대한 설명은 생략하기로 한다.
도 8을 참조하면, 전류 검출부(321)에 포함된 스위칭부(SW)는 게이트 전극이 공통적으로 연결되는 제3 트랜지스터(Tr3)와 제5 트랜지스터(Tr5)를 포함할 수 있다.
제3 트랜지스터(Tr3)는 도 7에 도시된 바와 동일하다.
제5 트랜지스터(Tr5)의 제1 전극은 제2 트랜지스터(Tr2)의 제2 전극이 연결된 제5 노드(N5)에 연결된다. 제5 트랜지스터(Tr5)의 제2 전극은 제3 노드(N3)에 연결된다. 제5 트랜지스터(Tr5)의 게이트 전극은 제6 노드(N6)에 연결된다. 제6 노드(N6)에는 제1 동작 신호(OPSIG1)가 인가된다.
도 7을 참조하여 전술한 바와 마찬가지로, 도 8에 도시된 회로들은 본 발명의 실시 예를 설명하기 위한 예시일 뿐, 도 8에 도시된 회로에 한정되는 것은 아니다.
도 9는 타겟 워드 라인의 전류를 예시적으로 나타낸 도면이다.
도 7 및 도 9를 참조하면, 제1 시점(t1)에서, 제1 동작 신호(OPSIG1)가 전류 검출부(321)에 제공될 수 있다. 테스트 전압(Vtest)이 타겟 워드 라인에 인가될 수 있다. 타겟 워드 라인의 전류(Is)가 제1 시점(t1)에서 특정 레벨로 증가할 수 있다.
제1 시점(t1)에서, 결함 상태(Defected)의 타겟 워드 라인의 전류(Is(Defected))의 레벨은 정상 상태(Normal)의 타겟 워드 라인의 전류(Is(Normal))의 레벨보다 낮을 수 있다.
제1 시점(t1) 이후, 타겟 워드 라인의 전류(Is)는 비선형적으로 감소할 수 있다. 이때, 타겟 워드 라인의 전류(Is)가 비선형적으로 감소되는 정도는 RC 시정수에 따라 다를 수 있다.
제1 시점(t1) 이후, 결함 상태의 타겟 워드 라인에 대응되는 RC 시정수는 정상 상태의 타겟 워드 라인에 대응되는 RC 시정수보다 클 수 있다. 따라서, 동일 기간을 기준으로, 결함 상태의 타겟 워드 라인의 전류(Is(Defected))의 감소량이 정상 상태의 타겟 워드 라인의 전류(Is(Normal))의 감소량보다 더 작을 수 있다.
결함 상태의 타겟 워드 라인의 전류(Is(Defected))의 감소량과 정상 상태의 타겟 워드 라인의 전류(Is(Normal))의 감소량 간의 차이를 비교함으로써, 워드 라인의 결함이 검출될 수도 있다. 그러나, 결함 상태에 대응되는 감소량과 정상 상태에 대응되는 감소량 간의 차이는 크지 않을 수 있다. 따라서, 본 발명의 일 실시 예에 따른 워드 라인 테스트 회로(300)는 타겟 워드 라인의 전류(Is)를 시간에 대하여 적분한 값에 대응되는 전압, 즉 커패시터(Cint)에 충전되는 타겟 전압(Vc)을 이용하여 워드 라인의 결함을 검출할 수 있다.
제2 시점(t2)에서, 타겟 워드 라인의 전류(Is)의 레벨이 조절 전류(Ia)의 레벨에 도달할 수 있다. 조절 전류(Ia)를 적용하는 이유는 결함 상태의 타겟 워드 라인의 전류(Is(Defected))에 의해 충전되는 타겟 전압(Vc)과 정상 상태의 타겟 워드 라인의 전류(Is(Normal))에 의해 충전되는 타겟 전압(Vc)의 차이를 더욱 명확히 검출하기 위함이다.
조절 전류(Ia)는 출하 전 실험, 설계, 알고리즘 등을 통해 미리 설정될 수 있다. 하지만, 이에 한정되는 것은 아니며, 출하 이후에 갱신될 수도 있다.
제1 시점(t1)부터 제2 시점(t2)까지의 기간이 조절 전류(Ia)에 따라 결정될 수 있다.
도 10은 타겟 전압을 예시적으로 나타낸 도면이다.
도 7 및 도 10을 참조하면, 제1 시점(t1)에서 타겟 워드 라인의 전류(Is)가 발생하고, 제1 시점(t1)부터 제2 시점(t2)까지 테스트 전류(Ic)가 커패시터(Cint)에 제공됨에 따라 타겟 전압(Vc)이 충전될 수 있다. 타겟 전압(Vc)은 비선형적으로 증가할 수 있다.
제2 시점(t2)에서, 타겟 전압(Vc)은 특정 레벨로 수렴할 수 있다.
도 9에 도시된 바와 같이, 제1 시점(t1)부터 제2 시점(t2)까지의 기간 동안, 결함 상태의 타겟 워드 라인의 전류(Is(Defected))의 적분 값은 정상 상태의 타겟 워드 라인의 전류(Is(Normal))의 적분 값보다 작으므로, 결함 상태의 타겟 워드 라인에 대응되는 타겟 전압(Vc(Defected))은 정상 상태의 타겟 워드 라인에 대응되는 타겟 전압(Vc(Normal))보다 낮을 수 있다.
도 11은 기준 클락을 카운트하는 실시 예를 나타낸 도면이다.
도 7 및 도 11을 참조하면, 제2 시점(t2) 이후에 제3 시점(t3)에서, 제2 동작 신호(OPSIG2) 및 제3 동작 신호(OPSIG3)가 전압 비교부(324)에 제공될 수 있다. 전압 비교부(324)는 제2 동작 신호(OPSIG2)에 응답하여 충전된 타겟 전압(Vc)을 방전시킬 수 있다. 그리고, 전압 비교부(324)는 제3 동작 신호(OPSIG3)에 응답하여, 방전되는 타겟 전압(Vc)과 기준 전압(Vref)을 비교하고, 비교 결과에 따른 비교 신호(COMPSIG)를 출력할 수 있다.
제3 시점(t3)에서, 타겟 전압(Vc)은 방전되기 시작하고, 타겟 전압(Vc)의 레벨은 기준 전압(Vref)의 레벨보다 높을 수 있다. 전압 비교부(324)는 타겟 전압(Vc)이 방전되기 시작하는 시점(예를 들어, 제3 시점(t3))에 제1 레벨의 비교 신호(COMPSIG)를 워드 라인 결함 검출부(330)에 출력할 수 있다. 워드 라인 결함 검출부(330)는 제1 레벨의 비교 신호(COMPSIG)에 응답하여 기준 클락(CLK)을 카운트할 수 있다.
제3 시점(t3)에서, 전압 비교부(324)는 제3 동작 신호(OPSIG3)를 수신하고, 타겟 전압(Vc)의 레벨은 기준 전압(Vref)의 레벨보다 높을 수 있다. 전압 비교부(324)는 제3 동작 신호(OPSIG3)를 수신한 시점(예를 들어, 제3 시점(t3))에 제1 레벨의 비교 신호(COMPSIG)를 워드 라인 결함 검출부(330)에 출력할 수 있다. 워드 라인 결함 검출부(330)는 제1 레벨의 비교 신호(COMPSIG)에 응답하여 기준 클락(CLK)을 카운트할 수 있다.
제4 시점(t4)에서, 결함 상태의 타겟 워드 라인에 대응되는 타겟 전압(Vc(Defected))의 레벨은 기준 전압(Vref)의 레벨보다 낮으므로, 전압 비교부(324)는 제2 레벨의 비교 신호(COMPSIG)를 워드 라인 결함 검출부(330)에 출력할 수 있다. 워드 라인 결함 검출부(330)는 제2 레벨의 비교 신호(COMPSIG)에 응답하여 기준 클락(CLK)의 카운트를 종료하고, 결함 상태의 타겟 워드 라인에 대응되는 카운트 값(CLK_CNT)을 저장할 수 있다.
제4 시점(t4)에서, 정상 상태의 타겟 워드 라인에 대응되는 타겟 전압(Vc(Normal))의 레벨은 기준 전압(Vref)의 레벨보다 높으므로, 워드 라인 결함 검출부(330)는 제1 레벨의 비교 신호(COMPSIG)에 응답하여 기준 클락(CLK)을 계속 카운트할 수 있다.
제5 시점(t5)에서, 정상 상태의 타겟 워드 라인에 대응되는 타겟 전압(Vc(Normal))의 레벨은 기준 전압(Vref)의 레벨보다 낮으므로, 워드 라인 결함 검출부(330)는 제2 레벨의 비교 신호(COMPSIG)에 응답하여 기준 클락(CLK)의 카운트를 종료하고, 정상 상태의 타겟 워드 라인에 대응되는 카운트 값(CLK_CNT)을 저장할 수 있다.
워드 라인 결함 검출부(330)는 복수의 워드 라인들(예를 들면, 도 3에 도시된 복수의 워드 라인들(WL1~WL16)) 각각에 대응되는 카운트 값(CLK_CNT)들을 저장할 수 있다.
일 실시 예에서, 결함 검출부(333)는 하나의 메모리 블록(예를 들면, 도 3에 도시된 제i 메모리 블록(MBi))에 포함된 복수의 워드 라인들(예를 들면, 도 3에 도시된 복수의 워드 라인들(WL1~WL16)) 각각에 대응되는 카운트 값(CLK_CNT)들을 저장할 수 있다.
일 실시 예에서, 결함 검출부(333)는 메모리 블록들(예를 들면, 도 2에 도시된 복수의 메모리 블록들(MB1~MBk))에 포함된 제1 워드 라인(예를 들면 도 3에 도시된 WL1)들 각각에 대응되는 카운트 값(CLK_CNT)들을 저장할 수 있다. 여기서, 제1 워드 라인은 일 예시일 뿐, 이에 한정되는 것은 아니다.
일 실시 예에서, 결함 검출부(333)는 메모리 블록들(예를 들면, 도 2에 도시된 복수의 메모리 블록들(MB1~MBk)) 각각에 포함된 복수의 워드 라인들(예를 들면, 도 3에 도시된 복수의 워드 라인들(WL1~WL16))에 대응되는 카운트 값(CLK_CNT)들을 저장할 수 있다.
도 12는 하나의 메모리 블록에 포함된 복수의 워드 라인들의 결함을 검출하는 방법의 일 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 하나의 메모리 블록에 포함된 복수의 워드 라인들(WL1~WLi, i는 k보다 큰 양의 정수) 각각에 대응되는 카운트 값(CLK_CNT)들이 결함 검출부(333)에 저장될 수 있다.
결함 검출부(333)는 카운트 값(CLK_CNT)들 중 하나의 기준 카운트 값(CNT_REF)보다 작은 카운트 값(CLK_CNT)이 존재하는지 판단한다.
예를 들면, 복수의 워드 라인들(WL1~WLi) 중 제k 워드 라인(WLk)에 대응되는 카운트 값(CLK_CNT)이 하나의 기준 카운트 값(CNT_REF)보다 작을 수 있다.
결함 검출부(333)는 하나의 기준 카운트 값(CNT_REF)보다 작은 카운트 값(CLK_CNT)에 대응되는 워드 라인은 결함이 있는 것으로 검출한다.
예를 들면, 제k 워드 라인(WLk)은 결함이 있는 것으로 검출될 수 있다.
도 13은 하나의 메모리 블록에 포함된 복수의 워드 라인들의 결함을 검출하는 방법의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 하나의 메모리 블록에 포함된 복수의 워드 라인들(WL1~WLi) 각각에 대응되는 카운트 값(CLK_CNT)들이 결함 검출부(333)에 저장될 수 있다.
복수의 워드 라인들은 요구되는 크기보다 작은 크기로 제조되거나 요구되는 크기보다 큰 크기로 제조될 수 있다. 요구되는 크기와 다른 크기를 갖는 워드 라인은 결함이 있는 것으로 판단될 수 있다. 따라서, 요구되는 크기보다 작거나 큰 크기를 갖는 워드 라인을 검출하기 위해, 두 개의 기준 값들이 필요하다.
따라서, 결함 검출부(333)는 카운트 값(CLK_CNT)들 중 제1 기준 카운트 값(CNT_REF1)과 제2 기준 카운트 값(CNT_REF2) 사이에 포함되는 카운트 값(CLK_CNT)이 존재하는지 판단할 수 있다. 여기서, 제1 기준 카운트 값(CNT_REF1)과 제2 기준 카운트 값(CNT_REF2) 까지 해당되는 범위는 기준 범위로 정의될 수 있다.
예를 들면, 제k 워드 라인(WLk)에 대응되는 카운트 값(CLK_CNT)과 제i 워드 라인(WLi)에 대응되는 카운트 값(CLK_CNT)은 기준 범위에 포함되지 않는다. 카운트 값(CLK_CNT)들 중 제k 워드 라인(WLk) 및 제i 워드 라인(WLi) 각각에 대응되는 카운트 값(CLK_CNT)들을 제외한 나머지 카운트 값(CLK_CNT)들은 기준 범위에 포함될 수 있다.
결함 검출부(333)는 기준 범위에 포함되는 카운트 값(CLK_CNT)에 대응되는 워드 라인은 정상인 것으로 검출한다. 결함 검출부(333)는 기준 범위에 포함되지 않는 카운트 값(CLK_CNT)에 대응되는 워드 라인은 결함이 있는 것으로 검출한다.
예를 들면, 제k 워드 라인(WLk) 및 제i 워드 라인(WLi)은 결함이 있는 것으로 검출될 수 있다.
도 14는 복수의 메모리 블록들 각각에 포함된 특정 워드 라인의 결함을 검출하는 방법의 일 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 복수의 메모리 블록들(MB1~MBi) 각각에 포함된 제1 워드 라인(WL1)들에 대응되는 카운트 값(CLK_CNT)들이 결함 검출부(333)에 저장될 수 있다.
도 12를 참조하여 전술한 바와 같이, 결함 검출부(333)는 카운트 값(CLK_CNT)들 중 기준 카운트 값(CNT_REF)보다 작은 카운트 값(CLK_CNT)이 존재하는지 판단한다. 그리고, 결함 검출부(333)는 기준 카운트 값(CNT_REF)보다 작은 카운트 값(CLK_CNT)에 대응되는 워드 라인을 결함이 있는 워드 라인으로 검출한다.
예를 들면, 제k 메모리 블록(MBk)에 포함된 제1 워드 라인(WL1)에 대응되는 카운트 값(CLK_CNT)은 기준 카운트 값(CNT_REF)보다 작을 수 있다. 이 경우, 결함 검출부(333) k 메모리 블록(MBk)에 포함된 제1 워드 라인(WL1)을 결함이 있는 워드 라인으로 검출한다.
도 14를 참조하여 실시 예를 설명할 때, 제1 워드 라인(WL1)을 기준으로 설명하였지만, 이는 본 발명의 실시 예를 설명하기 위한 것일 뿐, 이에 한정되는 것은 아니다.
도시되지 않았지만, 도 13에 도시된 바와 같이, 결함 검출부(333)는 카운트 값(CLK_CNT)들과 기준 범위를 기초로 타겟 워드 라인의 결함을 검출할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 워드 라인 결함 검출 방법을 설명하기 위한 흐름도이다.
도 15를 참조하면, 메모리 장치(100)는 테스트 전압(Vtest)을 선택된 타겟 워드 라인에 인가한다(S110). 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 출력된 테스트 커맨드(TCMD)에 응답하여 테스트 전압(Vtest)을 생성하고, 테스트 전압(Vtest)을 타겟 워드 라인에 인가한다.
메모리 장치(100)는 테스트 전압(Vtest)에 의해 발생된 타겟 전압(Vc)을 충전한다(S120). 구체적으로, 메모리 장치(100)는 테스트 전압(Vtest)에 따라 변화하는 타겟 워드 라인의 전류(Is)를 생성하고, 타겟 워드 라인의 전류(Is)가 반영된 테스트 전류(Ic)를 기초로 커패시터(Cint)에 타겟 전압(Vc)을 충전한다.
메모리 장치(100)는 충전된 타겟 전압(Vc)을 방전시키고, 기준 클락(CLK)의 카운트를 시작한다(S130). 구체적으로, 메모리 장치(100)는 플러시 전류(Id)를 이용해 충전된 타겟 전압(Vc)을 방전시키고, 타겟 전압(Vc)이 방전되는 시점부터 기준 클락(CLK)을 카운트한다.
메모리 장치(100)는 방전되는 타겟 전압(Vc)이 기준 전압(Vref)보다 작은지 여부를 판단한다(S140).
방전되는 타겟 전압(Vc)이 기준 전압(Vref)보다 크거나 같으면(S140, 아니오), 메모리 장치(100)는 기준 클락(CLK)을 계속해서 카운트한다(S150).
방전되는 타겟 전압(Vc)이 기준 전압(Vref)보다 작으면(S140, 예), 메모리 장치(100)는 카운트 값(CLK_CNT)과 기준 카운트 값(CNT_REF)을 기초로 타겟 워드 라인의 결함을 검출하고(S160), 검출 결과에 대한 데이터(DATA)를 저장한다(S170).
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 1 및 도 16을 참조하면, 메모리 컨트롤러(200)는 프로세서(210), RAM(220), 에러 정정 회로(230), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.
RAM(220)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, 버퍼 메모리는 RAM(220)일 수 있고, 실시 예에서, SRAM일 수 있다.
ROM(260)은, 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수도 있다.
플래시 인터페이스(280)는, 예를 들어 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 1 및 도 17을 참조하면, 메모리 카드 시스템(2000)은 메모리 장치(2100), 메모리 컨트롤러(2200), 및 커넥터(2300)를 포함한다.
예시적으로, 메모리 장치(2100)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2200)는 메모리 장치(2100)와 연결된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트(400) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트(400))와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 1 및 도 18을 참조하면, SSD 시스템은 호스트(400) 및 SSD(3000)를 포함한다.
SSD(3000)는 신호 커넥터(3001)를 통해 호스트(400)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3000)는 SSD 컨트롤러(3200), 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n), 보조 전원 장치(3300), 및 버퍼 메모리(3400)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3200)는 호스트(400)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(400) 및 SSD(3000)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3300)는 전원 커넥터(3002)를 통해 호스트(400)와 연결된다. 보조 전원 장치(3300)는 호스트(400)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터의 전원 공급이 원활하지 않을 경우, SSD(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3300)는 SSD(3000) 내에 위치할 수도 있고, SSD(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3300)는 메인 보드에 위치하며, SSD(3000)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3400)는 데이터를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(3400)는 호스트(400)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3400)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 19를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시 예들에 의하면, 워드 라인의 결함을 검출하여 저장 장치의 성능 저하를 방지하는 효과가 있다.
100: 메모리 장치
200: 메모리 컨트롤러
300: 워드 라인 테스트회로
310: 동작 신호 생성부
320: 비교 결과 생성부
330: 워드 라인 결함 검출부
400: 호스트
1000: 저장 장치

Claims (25)

  1. 테스트 커맨드에 응답하여 복수의 동작 신호들을 생성하는 동작 신호 생성부;
    상기 복수의 동작 신호들 각각에 응답하여, 테스트 전압에 따라 변화하는 타겟 워드 라인의 전류가 반영된 테스트 전류를 기초로 타겟 전압을 충전하고, 상기 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호를 생성하는 비교 결과 생성부; 및
    상기 비교 신호의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안 카운트된 기준 클락의 카운트 값과 미리 설정된 적어도 하나의 기준 카운트 값을 기초로, 상기 타겟 워드 라인의 결함을 검출하는 워드 라인 결함 검출부를 포함하는 워드 라인 테스트 회로.
  2. 제 1항에 있어서, 상기 비교 결과 생성부는,
    상기 복수의 동작 신호들 중 제1 동작 신호에 응답하여, 상기 테스트 전류를 검출하는 전류 검출부;
    상기 타겟 전압을 충전하는 전압 충전부;
    상기 테스트 전압을 기초로 상기 기준 전압을 생성하는 기준 전압 생성부; 및
    상기 복수의 동작 신호들 중 제2 동작 신호에 응답하여 상기 타겟 전압을 방전시키고, 상기 복수의 동작 신호들 중 제3 동작 신호에 응답하여 상기 타겟 전압과 상기 기준 전압 간의 비교 결과에 따라 상기 비교 신호를 출력하는 전압 비교부를 포함하고,
    상기 테스트 전류는,
    상기 타겟 워드 라인의 전류보다 작은 전류이고,
    상기 타겟 전압은,
    상기 테스트 전류를 시간에 대하여 적분한 값에 대응되는 전압인 워드 라인 테스트 회로.
  3. 제 2항에 있어서, 상기 전류 검출부는,
    조절 전류를 제공하는 조절 전류원;
    상기 타겟 워드 라인의 전류에서 상기 조절 전류의 크기만큼을 감소시킨 전류를 상기 테스트 전류로 출력하는 전류 미러; 및
    상기 제1 동작 신호에 응답하여 상기 타겟 워드 라인과 상기 전류 미러를 전기적으로 연결하는 스위칭부를 포함하는 워드 라인 테스트 회로.
  4. 제 2항에 있어서, 상기 전압 충전부는,
    상기 테스트 전류를 이용하여 상기 타겟 전압을 충전하는 커패시터를 포함하는 워드 라인 테스트 회로.
  5. 제 2항에 있어서, 상기 기준 전압 생성부는,
    기준 전류를 제공하는 기준 전류원; 및
    상기 기준 전류원과 직렬로 연결되는 기준 저항을 포함하는 워드 라인 테스트 회로.
  6. 제 2항에 있어서, 상기 전압 비교부는,
    상기 타겟 전압이 방전되기 시작하는 시점에 상기 제1 레벨의 비교 신호를 생성하고,
    상기 타겟 전압이 상기 기준 전압보다 작아지는 시점에 상기 비교 신호의 레벨을 상기 제2 레벨로 출력하는 워드 라인 테스트 회로.
  7. 제 2항에 있어서, 상기 전압 비교부는,
    제1 입력 단자를 통해 상기 타겟 전압을 입력받고,
    제2 입력 단자를 통해 상기 기준 전압을 입력받고,
    상기 타겟 전압이 상기 기준 전압보다 같거나 큰 경우에 상기 제1 레벨의 비교 신호를 출력하고,
    상기 타겟 전압이 상기 기준 전압보다 작은 경우에 상기 제2 레벨의 비교 신호를 출력하는 워드 라인 테스트 회로.
  8. 제 2항에 있어서, 상기 동작 신호 생성부는,
    상기 제1 동작 신호를 출력한 이후에, 상기 제2 동작 신호 및 상기 제3 동작 신호를 출력하는 워드 라인 테스트 회로.
  9. 제 8항에 있어서, 상기 비교기는,
    상기 제3 동작 신호를 수신한 시점에 상기 제1 레벨의 비교 신호를 출력하는 워드 라인 테스트 회로.
  10. 제 1항에 있어서, 상기 워드 라인 결함 검출부는,
    상기 기준 클락을 생성하는 클락 생성부;
    상기 제1 레벨의 비교 신호에 응답하여 상기 기준 클락을 카운트하기 시작하고, 상기 제2 레벨의 비교 신호에 응답하여 카운트를 종료하는 카운터; 및
    상기 기준 클락의 카운트 값이 상기 적어도 하나의 기준 카운트 값보다 작은지 여부에 따라, 상기 타겟 워드 라인의 결함을 지시하는 검출 신호를 출력하는 결함 검출부를 포함하는 워드 라인 테스트 회로.
  11. 제 1항에 있어서, 상기 적어도 하나의 기준 카운트 값은,
    제1 기준 카운트 값과 상기 제1 기준 카운트 값보다 작은 제2 기준 카운트 값을 포함하고,
    상기 워드 라인 결함 검출부는,
    상기 기준 클락을 생성하는 클락 생성부;
    상기 제1 레벨의 비교 신호에 응답하여 상기 기준 클락을 카운트하기 시작하고, 상기 제2 레벨의 비교 신호에 응답하여 카운트를 종료하는 카운터; 및
    상기 기준 클락의 카운트 값이 상기 제1 기준 카운트 값과 상기 제2 기준 카운트 값 사이에 포함되는지 여부에 따라, 상기 타겟 워드 라인이 정상임을 지시하는 검출 신호를 출력하는 결함 검출부를 포함하는 워드 라인 테스트 회로.
  12. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    테스트 커맨드에 응답하여 테스트 전압을 생성하고, 상기 테스트 전압에 따라 변화하는 타겟 워드 라인의 전류가 반영된 테스트 전류를 기초로 타겟 전압을 충전하고, 상기 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호를 생성하고, 상기 비교 신호의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안 카운트된 기준 클락의 카운트 값과 적어도 하나의 기준 카운트 값을 기초로 상기 타겟 워드 라인의 결함을 검출하는 워드 라인 테스트 회로를 포함하는 메모리 장치.
  13. 제 12항에 있어서, 상기 워드 라인 테스트 회로는,
    상기 테스트 커맨드에 응답하여 복수의 동작 신호들을 생성하는 동작 신호 생성부;
    상기 복수의 동작 신호들 중 제1 동작 신호에 응답하여 상기 타겟 전압을 충전하고, 상기 복수의 동작 신호들 중 제2 동작 신호에 응답하여 상기 타겟 전압을 방전시키고, 상기 복수의 동작 신호들 중 제3 동작 신호에 응답하여 상기 타겟 전압과 기준 전압 간의 비교 결과에 따라 상기 비교 신호를 생성하는 비교 결과 생성부; 및
    상기 제1 레벨의 비교 신호에 응답하여 상기 기준 클락을 카운트하기 시작하고, 상기 제2 레벨의 비교 신호에 응답하여 카운트를 종료하고, 상기 기준 클락의 카운트 값과 상기 적어도 하나의 기준 카운트 값을 기초로 상기 타겟 워드 라인의 결함을 검출하는 워드 라인 결함 검출부를 포함하는 메모리 장치.
  14. 제 13항에 있어서, 상기 동작 신호 생성부는,
    상기 제1 동작 신호를 출력한 이후에, 상기 제2 동작 신호 및 상기 제3 동작 신호를 출력하는 메모리 장치.
  15. 제 14항에 있어서, 상기 비교 결과 생성부는,
    상기 제3 동작 신호를 수신한 시점에 상기 제1 레벨의 비교 신호를 출력하는 메모리 장치.
  16. 제 13항에 있어서, 상기 비교 결과 생성부는,
    상기 타겟 전압이 상기 기준 전압보다 같거나 큰 경우에 상기 제1 레벨의 비교 신호를 출력하고,
    상기 타겟 전압이 상기 기준 전압보다 작은 경우에 상기 제2 레벨의 비교 신호를 출력하는 메모리 장치.
  17. 제 13항에 있어서, 상기 비교 결과 생성부는,
    상기 타겟 전압이 방전되기 시작하는 시점에 상기 제1 레벨의 비교 신호를 생성하고,
    상기 타겟 전압이 상기 기준 전압보다 작아지는 시점에 상기 비교 신호의 레벨을 상기 제2 레벨로 출력하는 메모리 장치.
  18. 제 13항에 있어서, 상기 워드 라인 결함 검출부는,
    상기 타겟 워드 라인의 결함이 검출되는지 여부에 대한 검출 결과에 대응되는 데이터를 저장하는 메모리 장치.
  19. 제 12항에 있어서, 상기 테스트 전류는,
    상기 타겟 워드 라인의 전류보다 작은 전류인 메모리 장치.
  20. 제 19항에 있어서, 상기 충전된 타겟 전압의 크기는,
    상기 테스트 전류를 시간에 대하여 적분한 값에 대응되는 전압인 메모리 장치.
  21. 타겟 워드 라인의 결함 여부를 검사할 것을 지시하는 테스트 커맨드를 출력하는 메모리 컨트롤러; 및
    상기 테스트 커맨드에 응답하여 테스트 전압을 생성하고, 상기 테스트 전압에 따라 변화하는 상기 타겟 워드 라인의 전류가 반영된 테스트 전류를 기초로 타겟 전압을 충전하고, 상기 타겟 전압과 기준 전압 간의 비교 결과에 따라 비교 신호를 생성하고, 상기 비교 신호의 레벨이 제1 레벨에서 제2 레벨로 변경되는 동안 카운트된 기준 클락의 카운트 값과 적어도 하나의 기준 카운트 값을 기초로 상기 타겟 워드 라인의 결함을 검출하고, 상기 테스트 커맨드에 대한 응답인 테스트 응답을 상기 메모리 컨트롤러에 제공하는 메모리 장치를 포함하는 저장 장치.
  22. 제 21항에 있어서, 상기 메모리 장치는,
    상기 타겟 워드 라인의 결함이 검출되면, 상기 타겟 워드 라인에 대한 데이터를 저장하고,
    상기 메모리 컨트롤러의 제어에 응답하여, 상기 데이터를 상기 메모리 컨트롤러에 제공하는 저장 장치.
  23. 제 22항에 있어서, 상기 메모리 컨트롤러는,
    상기 데이터를 기초로, 상기 메모리 장치에 포함된 복수의 메모리 블록들 중 상기 타겟 워드 라인에 대응되는 메모리 블록을 배드 블록으로 처리할 것을 지시하는 커맨드를 상기 메모리 장치에 제공하는 저장 장치.
  24. 제 21항에 있어서, 상기 테스트 전류는,
    상기 타겟 워드 라인의 전류보다 작은 전류인 저장 장치.
  25. 제 21항에 있어서, 상기 충전된 타겟 전압은,
    상기 테스트 전류를 시간에 대하여 적분한 값에 대응되는 전압인 저장 장치.
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