KR20160056588A - 테스트 시스템의 동작 방법 - Google Patents

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KR20160056588A
KR20160056588A KR1020140157047A KR20140157047A KR20160056588A KR 20160056588 A KR20160056588 A KR 20160056588A KR 1020140157047 A KR1020140157047 A KR 1020140157047A KR 20140157047 A KR20140157047 A KR 20140157047A KR 20160056588 A KR20160056588 A KR 20160056588A
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에스케이하이닉스 주식회사
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Abstract

테스트 동작을 수행하는 테스트 시스템에 관한 것으로, 제1 테스트 동작에 대응하는 제1 테스트 벡터를 저장하기 위한 벡터 저장부, 상기 벡터 저장부에 저장된 테스트 벡터에 대응하는 테스트 동작을 수행하기 위한 테스트 대상부, 상기 테스트 대상부의 출력 신호와 기댓값을 비교하여 테스트 결과값을 출력하기 위한 결과 비교부, 및 상기 제1 테스트 벡터를 제어하여 상기 제1 테스트 벡터를 상기 제2 테스트 동작에 대응하는 제2 테스트 벡터로 변형하기 위한 벡터 제어부를 구비하는 테스트 시스템이 제공된다.

Description

테스트 시스템의 동작 방법{TEST SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트 대상 회로에 대한 테스트 동작을 수행하는 테스트 시스템에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 제품화되기 이전에 무수히 많은 테스트 동작을 거치며, 이러한 테스트 동작을 모두 통과한 반도체 장치만이 제품화되어 소비자에게 판매된다. 기본적으로 테스트 동작은 테스트 대상이 되는 회로, 예컨대 반도체 장치의 정상 동작 여부를 검증하는 것을 주된 목적으로 하며, 이러한 테스트 동작은 반도체 장치를 생산하는데 있어서 초기 단계부터 최종 단계까지 단계 단계 마다 존재한다. 테스트 동작이 단계별로 존재하는 이유는 어떤 생산 단계에서 불량이 발생하는 경우 이를 바로 검출하여 이후 발생하는 불필요한 생산 비용을 추가하지 않기 위함이다. 따라서, 제품의 생산 초기 단계에서 불량을 검출하는 것은 매우 중요하며, 이를 테스트하기 위한 테스트 시스템은 다른 단계에서의 테스트 시스템에 비하여 중요하게 생각될 수 있다.
한편, 대부분의 테스트 시스템은 고가의 가격을 형성하고 있기 때문에 한번 구매한 테스트 시스템은 쉽사리 다른 테스트 시스템으로 교체하기 어려우며, 그만큼 오랫동안 사용해야만 한다. 하지만, 반도체 장치의 내부 구조 및 그에 따른 회로 동작은 테스트 시스템에 비하여 빠르게 변하고 있으며 더욱 복잡해 지고 있다. 따라서, 고가의 테스트 시스템을 구입하고도 이를 오랫동안 사용하기에는 이만 저만 어려운 것이 현 실정이다.
다양한 테스트 대상 회로에 대한 테스트 동작을 수행할 수 있는 테스트 시스템을 제공하고자 한다.
본 발명의 실시예에 따른 테스트 시스템은, 제1 테스트 동작에 대응하는 제1 테스트 벡터를 저장하기 위한 벡터 저장부; 상기 벡터 저장부에 저장된 테스트 벡터에 대응하는 테스트 동작을 수행하기 위한 테스트 대상부; 상기 테스트 대상부의 출력 신호와 기댓값을 비교하여 테스트 결과값을 출력하기 위한 결과 비교부; 및 상기 제1 테스트 벡터를 제어하여 상기 제1 테스트 벡터를 상기 제2 테스트 동작에 대응하는 제2 테스트 벡터로 변형하기 위한 벡터 제어부를 구비한다.
본 발명의 다른 실시예에 따른 테스트 시스템의 동작 방법은, 테스트 시스템에 대한 초기화 동작을 수행하는 단계; 초기화된 테스트 벡터에 대응하는 제1 테스트 동작을 수행하는 단계; 상기 초기화된 테스트 벡터를 변형하는 단계; 및 상기 변형하는 단계를 통해 변형된 테스트 벡터에 대응하는 제2 테스트 동작을 수행하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 테스트 시스템은, 테스트 벡터를 입력받아 자신에게 연결되는 전송 라인의 연결 상태를 검출하기 위한 검출부를 포함하는 반도체 장치; 및 상기 검출부의 설계 타입에 응답하여 상기 테스트 벡터를 변경하고, 상기 검출부의 출력 신호에 응답하여 상기 반도체 장치에 연결되는 전송 라인의 연결 상태에 대한 정상/불량 여부를 판단하기 위한 테스트 장치를 구비한다.
본 발명의 실시예에 따른 테스트 시스템은 최초 설정된 테스트 벡터(vector)를 사용자의 제어에 따라 변형하는 것이 가능하며, 이에 따라 다양한 테스트 대상 회로에 대한 테스트 동작을 수행하는 것이 가능하다.
테스트 수행자의 편의에 따라 테스트 동작을 다양하게 제어함으로써, 테스트 시스템에 대한 이용 범위를 넓혀 줄 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 테스트 시스템을 설명하기 위한 블록도이다.
도 2 는 도 1 의 테스트 시스템의 동작 방법을 설명하기 위한 동작 순서도이다.
도 3 은 본 발명의 다른 실시예에 따른 테스트 시스템을 설명하기 위한 블록도이다.
도 4 는 본 발명의 실시예에 따른 테스트 시스템의 테스트 동작을 설명하기 위한 블록도이다.
도 5 는 도 4 의 불량 라인 검출부(411_2)를 설명하기 위한 도면이다.
도 6 은 도 4 의 내부 회로(411)의 다른 실시예를 설명하기 위한 블록도이다.
도 7 은 본 발명의 또 다른 실시예에 따른 테스트 시스템을 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 테스트 시스템을 설명하기 위한 블록도이다.
도 1 을 참조하면, 테스트 시스템은 벡터 저장부(110)와, 벡터 제어부(120)와, 테스트 대상부(130)와, 결과 비교부(140), 및 기댓값 제어부(150)를 구비한다.
벡터 저장부(110)는 테스트 대상부(130)의 테스트 동작을 위한 테스트 벡터(VCT)를 저장한다. 여기서, 테스트 벡터(VCT)는 여러 가지 다양한 형태를 가질 수 있으며, 설명의 편의를 위하여 테스트 벡터(VCT)가 다수의 비트 정보로 구성되는 것을 일례로 한다.
벡터 제어부(120)는 벡터 저장부(110)에 저장된 테스트 벡터(VCT)를 제어 신호(CTR_T)에 응답하여 제어한다. 여기서, 제어 신호(CTR_T)는 테스트 수행자에 의하여 설정될 수 있는 신호이다. 한편, 벡터 저장부(110)에 저정된 테스트 벡터(VCT)는 벡터 제어부(120)에 입력되는 제어 신호(CTR_T)에 응답하여 변형이 가능하다. 즉, 벡터 저장부(110)에 최초 저장된 테스트 벡터(VCT)가 제1 테스트 동작에 대응하는 테스트 벡터(이하, '제1 테스트 벡터'라 칭함)라면, 제1 테스트 벡터는 제어 신호(CTR_T)에 응답하여 제2 테스트 동작에 대응하는 테스트 벡터(이하, '제2 테스트 백터'라 칭함)로 변형될 수 있다. 이때, 벡터 제어부(120)는 제1 테스트 벡터의 다수의 비트 정보 각각을 모두 제어하여 제2 테스트 벡터로 변형하는 것이 가능하며, 또한 제1 테스트 벡터의 다수의 비트 정보 중 일부를 제어하여 제2 테스트 벡터로 변형하는 것도 가능하다. 참고로, 테스트 시스템에 기본적으로 저장되어 있는 테스트 벡터가 제1 테스트 벡터에 속할 수 있다.
테스트 대상부(130)는 테스트 벡터(VCT)를 입력받아 그에 대응하는 테스트 동작을 수행하고, 테스트 수행 결과값(KKK)를 출력한다. 여기서, 테스트 대상부(130)는 테스트 대상이 되는 모든 회로를 의미하며 반도체 장치가 일례가 될 수 있다. 테스트 대상부(130)에는 반도체 메모리 장치 역시 포함될 수 있는데, 이 경우 테스트 벡터(VCT)는 예컨대, 커맨드, 어드레스, 데이터 경로 등을 통해 입력될 수 있다.
결과 비교부(140)는 테스트 수행 결과값(KKK)와 기댓값을 비교하여 테스트 결과값(FIN)을 출력한다. 여기서, 기댓값은 테스트 수행 결과 예상되는 값을 의미한다. 그리고, 테스트 결과값(FIN)은 다수의 비트 정보로 구성되거나, 다수의 비트 정보의 각 비교 결과를 분석하여 테스트 대상부(130)의 정상/불량을 최종적으로 판단한 하나의 비트 정보로 구성될 수 있다.
기댓값 제어부(150)는 결과 비교부(140)에 저장된 기댓값을 제어 신호(CTR_T)에 응답하여 제어한다. 결과 비교부(140)에 저장된 기댓값은 기댓값 제어부(150)에 입력되는 제어 신호(CTR_T)에 응답하여 변형이 가능하다. 즉, 결과 비교부(140)에 최초 저장된 기댓값이 제1 테스트 동작에 대응하는 기댓값(이하, '제1 기댓값'이라 칭함)이라면, 제1 기댓값은 제어 신호(CTR_T)에 응답하여 제2 테스트 동작에 대응하는 기댓값(이하, '제2 기댓값'이라 칭함)으로 변형될 수 있다. 이때, 기댓값 제어부(150)는 제1 기대값의 다수의 비트 정보 각각을 모두 제어하여 제2 기댓값으로 변형하는 것이 가능하며, 제1 기댓값의 다수의 비트 정보 중 일부를 제어하여 제2 기댓값으로 변형하는 것도 가능하다. 참고로, 테스트 시스템에 기본적으로 저장되어 있는 기댓값이 제1 기댓값에 속할 수 있다.
본 발명의 실시예에 따른 테스트 시스템은 제1 테스트 벡터를 이용하여 테스트 동작을 수행한 이후 제1 테스트 벡터를 제어하여 제2 테스트 벡터로 변형하고, 이렇게 변형된 제2 테스트 벡터를 이용하여 테스트 동작을 수행하는 것이 가능하다. 특히, 제2 테스트 벡터는 제1 테스트 벡터를 전부 변형한 형태도 될 수 있으며, 제1 테스트 벡터 중 일부만을 변형한 형태도 될 수 있다.
도 2 는 도 1 의 테스트 시스템의 동작 방법을 설명하기 위한 동작 순서도이다.
도 1 및 도 2 를 참조하면, 테스트 시스템은 테스트 시스템 초기화 단계(S210)와, 제1 테스트 동작 수행 단계(S220)와, 테스트 벡터 변형 단계(S230), 및 제2 테스트 동작 수행 단계(S240)를 포함한다.
'S210' 단계는 테스트 시스템을 초기화하는 단계로써, 도 1 의 테스트 시스템의 구성인 벡터 저장부(110)와, 벡터 제어부(120)와, 테스트 대상부(130)와, 결과 비교부(140), 및 기댓값 제어부(150)가 테스트 동작을 수행하기 위하여 초기화 동작을 수행하는 단계이다. 특히, 벡터 저장부(110)에 최초로 저장되는 제1 테스트 벡터와 기댓값 제어부(150)에 최초로 저장되는 제1 기댓값은 'S210' 단계의 초기화 동작을 통해 생성될 수 있다.
'S220' 단계는 제1 테스트 동작을 수행하는 단계로써, 초기화된 제1 테스트 벡터에 대응하는 제1 테스트 동작을 수행한다.
'S230' 단계는 테스트 벡터를 변형하는 단계로써, 벡터 저장부(110)에 저장된 제1 테스트 벡터를 변형하여 제2 테스트 벡터를 생성한다. 이때, 위에서 설명하였듯이, 만약 제1 테스트 벡터가 다수의 비트 정보로 구성되는 경우 다수의 비트 정보를 모두 제어하여 변형하는 것도 가능하며, 다수의 비트 정보 중 일부 비트 정보를 제어하여 변형하는 것도 가능하다.
'S240' 단계는 제2 테스트 동작을 수행하는 단계로써, 제1 테스트 벡터에서 변형된 제2 테스트 벡터에 대응하는 제2 테스트 동작을 수행한다.
본 발명의 실시예에 따른 테스트 시스템은 초기화 동작을 통해 제1 테스트 벡터를 생성하고, 이후 제1 테스트 벡터를 변형하여 제2 테스트 벡터를 생성하는 것이 가능하다. 그리고, 이는 곧 테스트 시스템이 한번의 초기화 동작 이후 제1 및 제2 테스트 벡터 각각에 대응하는 테스트 동작을 수행할 수 있음을 의미한다. 한편, 여기서는 제1 및 제2 테스트 벡터, 즉 두 개의 벡터를 생성하고 이에 대응하는 두 개의 테스트 동작을 일례로 하였지만, 본 발명의 실시예에 따른 테스트 시스템은 그 이상의 초과하는 개수의 벡터를 생성하는 것이 가능하고, 그에 대응하는 테스트 동작을 수행하는 것 역시 가능하다.
도 3 은 본 발명의 다른 실시예에 따른 테스트 시스템을 설명하기 위한 블록도이다.
도 3 을 참조하면, 테스트 시스템은 벡터 저장부(310)와, 불량 검출부(320)와, 벡터 제어부(330)와, 테스트 대상부(340)와, 결과 비교부(350), 및 기대값 제어부(360)를 구비한다. 도 3 의 실시예에 따른 벡터 저장부(310)와, 벡터 제어부(330)와, 테스트 대상부(340)와, 결과 비교부(350), 및 기대값 제어부(360) 각각은 도 1 의 실시예에 따른 벡터 저장부(110)와, 벡터 제어부(120)와, 테스트 대상부(130)와, 결과 비교부(140), 및 기댓값 제어부(150) 각각에 대응한다. 도 3 의 실시예는 도 1 의 실시예와 비교하여 불량 검출부(320)가 추가되었다. 설명의 편의를 위하여, 불량 검출부(320)를 중심으로 설명하기로 한다.
도 3 을 참조하면, 불량 검출부(320)는 벡터 저장부(310)에 저장된 테스트 벡터(VCT)에 불량이 발생하는 것을 검출하고 이에 따라 제어 신호(CTR_T)를 생성한다. 이어서, 벡터 제어부(330)는 이 제어 신호(CTR_T)에 응답하여 테스트 벡터(VCT)를 변형한다. 여기서, 테스트 벡터(VCT)를 변형한다는 것은 불량이 발생한 부분을 제거할 수 있음을 의미한다. 이어서, 벡터 저장부(310)는 불량이 제거된 테스트 벡터(VCT)를 출력한다. 참고로, 제어 신호(CTR_T)의 제어를 받기 이전의 테스트 벡터(VCT)가 제1 테스트 벡터에 해당하고, 제어 신호(CTR_T)의 제어를 받은 이후의 테스트 벡터(VCT)가 제2 테스트 벡터에 해당한다.
본 발명의 실시예에 따른 테스트 시스템은 벡터 저장부(310)에 저장된 테스트 벡터(VCT)에 원치않는 불량이 발생하는 경우 이를 검출하고 자체적으로 수정하는 것이 가능하다.
도 4 는 본 발명의 실시예에 따른 테스트 시스템의 테스트 동작을 설명하기 위한 블록도이다. 설명의 편의를 위하여 도 1 의 테스트 대상부(130)가 반도체 장치(410)인 것을 일례로 한다. 그리고, 이후 설명될 테스트 동작은 테스트 벡터(VCT)를 이용하여 수행할 수 있는 여러 가지 테스트 동작 중 반도체 장치(410) 내에 연결되는 전송 라인의 연결 상태를 검출하기 위한 테스트 동작으로써, 특히 반도체 장치(410)가 패키지 공정을 마친 이후 핀과 패드 사이에 연결된 전송 라인의 연결 상태를 검출하기 위한 테스트 동작이다. 여기서, 핀은 반도체 장치(410)를 기준으로 외부와 내부를 연결하기 위한 구성(A)을 의미하고, 패드는 내부 회로(411)를 기준으로 외부와 내부를 연결하기 위한 구성(B)을 의미한다.
도 4 를 참조하면, 반도체 메모리 장치는 버퍼링부(411_1)와, 라인 불량 검출부(411_2)를 구비한다.
버퍼링부(411_1)는 테스트 벡터(VCT<1:m>)를 버퍼링하여 출력한다. 설명의 편의를 위하여 테스트 벡터(VCT<1:m>)는 m(여기서, m 은 자연수)개 인 것을 일례로 한다. 여기서, 버퍼링부(411_1)의 출력 신호인 'INN_VCT<1:m>' 테스트 벡터는 해당 전송 라인의 연결 상태가 불량인 경우 입력되는 신호 레벨과 상관 없이 예정된 신호 레벨을 가진다.
라인 불량 검출부(411_2)는 'INN_VCT<1:m>' 테스트 벡터에 응답하여 핀과 패드 사이에 연결된 다수의 전송 라인의 연결 상태를 검출하여 출력한다. 참고로, 라인 불량 검출부(411_2)의 출력 신호인 테스트 수행 결과값(KKK)은 도 1 의 결과 비교부(140)에 제공되며, 테스트 시스템은 테스트 수행 결과값(KKK)과 기댓값을 비교하여 다수의 전송 라인의 연결 상태가 정상인지 불량인지를 판단하는 것이 가능하다.
도 5 는 도 4 의 불량 라인 검출부(411_2)를 설명하기 위한 도면이다. 이하, 설명의 편의를 위하여 테스트 벡터(VCT<1:m>)의 m 을 3 으로 가정하기로 한다. 그리고, 불량 라인 검출부(411_2)가 'VCT<1:3>' 테스트 벡터를 버퍼링한 'INN_VCT<1:3>' 테스트 벡터를 입력받는 것을 일례로 한다.
도 5 를 참조하면, 불량 라인 검출부(411_2)은 'INN_VCT<1>' 테스트 벡터와 'INN_VCT<2>' 테스트 벡터를 입력받는 제1 배타적 논리 합 게이트(XOR1)와, 제1 배타적 논리 합 게이트(XOR1)의 출력 신호와 'INN_VCT<3>' 테스트 벡터를 입력받는 제2 배타적 논리 합 게이트(XOR2)를 구비한다.
참고로, 불량 라인 검출부(411_2)는 회로 설계에 따라 달라질 수 있다. 여기서는, 배타적 논리 합 게이트를 이용하여 논리 조합을 통해 테스트 수행 결과값(KKK)을 출력하였지만, 이러한 회로 설계는 설계자에 따라 달라질 수 있다. 특히, 불량 라인 검출부(411_2)는 입력단과 출력단의 개수에 따라 설계가 달라질 수 있는데, 만약 입력단과 출력단의 개수가 같은 경우 입력단 각각과 출력단 각각을 1:1 로 연결해주기 위한 설계도 가능할 것이다.
이하, 간단한 테스트 동작을 살펴보기로 한다.
우선, 'INN_VCT<1:3>' 테스트 벡터는 'VCT<1:3>' 테스트 벡터에 따라 예정된 신호 레벨을 가진다. 따라서, 'VCT<1:3>' 테스트 벡터에 대응하는 다수의 전송 라인의 연결 상태가 모두 정상이라면 테스트 수행 결과값(KKK)은 예상 가능한 신호 레벨을 가지게 된다.
한편, 전송 라인의 연결 상태가 불량인 경우 테스트 수행 결과값(KKK)은 불량에 대응하는 신호 레벨을 가지게 된다. 하지만, 한번의 테스트 동작을 통해 얻어진 테스트 수행 결과값(KKK)으로는 다수의 전송 라인 중 어떤 전송 라인의 연결 상태가 불량인지를 알 수 가 없다. 더군다나, 배타적 논리 합 게이트로 구성된 도 5 의 실시예의 경우 두 개의 전송 라인의 연결 상태가 모두 불량인 경우 테스트 수행 결과값(KKK)이 심지어 전송 라인의 연결 상태가 모두 정상인 경우에 대응하는 신호 레벨을 가지게 된다. 따라서, 이를 보완하기 위하여 테스트 동작시 'VCT<1:3>' 테스트 벡터를 변형하여 'VCT<1:3>' 테스트 벡터가 가질 수 있는 모든 경우의 수에 대응하는 출력 신호(KKK)를 얻고, 이를 통해 다수의 전송 라인의 연결 상태를 모두 검출하는 것이 가능하다.
본 발명의 실시예에 따른 테스트 시스템은 'VCT<1:3>' 테스트 벡터를 변형하여 테스트 동작을 수행함으로써 다수의 전송 라인의 연결 상태를 검출하는 것이 가능하다.
도 6 은 도 4 의 내부 회로(411)의 다른 실시예를 설명하기 위한 블록도이다. 참고로, 도 6 의 실시예는 도 4 의 버퍼링부(411_1)가 없어도 동작이 가능한 구성으로 불량 라인 검출부(411_2)가 'VCT<1:3>' 테스트 벡터를 직접 입력받는 구성에 대응된다. 따라서, 도 6 의 실시예를 이하 불량 라인 검출부에 대응하여 설명하기로 하며 '610'의 도면 부호를 부여하기로 한다. 한편, 지금까지 설명한 테스트 벡터는 다수의 비트 정보로 구성되는 것을 일례로 하였다. 즉, 테스트 벡터가 모두 논리 레벨을 가진다. 하지만, 이하, 살펴볼 테스트 벡터는 아날로그 전압 레벨을 가지는 경우를 일례로 한다. 설명의 편의를 위하여, 도 4 의 테스트 벡터(VCT<1:m>)의 m 을 3 으로 가정하기로 한다.
도 6 을 참조하면, 불량 라인 검출부(610)는 'VCT<3>' 테스트 벡터에 응답하여 'VCT<1>' 테스트 벡터를 선택적으로 출력하는 제1 선택부(TG1)와, 'INN_VCT<3>' 테스트 벡터에 응답하여 'VCT<2>' 테스트 벡터를 선택적으로 출력하는 제2 선택부(TG2)를 구비한다. 이후, 설명을 통해 알겠지만, 'VCT<1>', 'VCT<2>' 테스트 벡터는 테스트 동작을 통해 검출하고자 하는 검출 전압의 역할을 담당하며, 'VCT<3>' 테스트 벡터는 다수의 검출 전압을 선택하여 출력하기 위한 제어 신호의 역할을 담당한다.
이하, 간단한 테스트 동작을 살펴보기로 한다. 설명의 편의를 위하여 'VCT<1>' 테스트 벡터는 예컨대, 1V 의 전압 레벨을 가지며, 'VCT<2>' 테스트 벡터는 2V 의 전압 레벨을 가진다고 가정하기로 한다.
우선, 'VCT<3>' 테스트 벡터가 논리'로우'를 가지는 경우, 1V 의 'VCT<1>' 테스트 벡터는 제1 선택부(TG1)를 통해 출력된다. 즉, 불량 라인 검출부(610)의 출력 신호인 테스트 수행 결과값(KKK)의 전압 레벨이 1V 가 되며, 이는 'VCT<1>' 테스트 벡터에 대응하는 전송 라인의 연결 상태가 정상이라는 것을 의미한다. 하지만, 예컨대 'VCT<1>' 테스트 벡터에 대응하는 전송 라인의 연결 상태가 불량인 경우 테스트 수행 결과값(KKK)는 1V 의 전압 레벨을 가질 수 없다.
다음으로, 'VCT<3>' 테스트 벡터를 변형하여 'VCT<3>' 테스트 벡터가 논리'하이'를 가지는 경우, 2V 의 'VCT<2>' 테스트 벡터는 제2 선택부(TG2)를 통해 출력된다. 즉, 테스트 수행 결과값(KKK)의 전압 레벨은 2V 가 되며, 이는 'VCT<2>' 테스트 벡터에 대응하는 전송 라인의 연결 상태가 정상이라는 것을 의미한다. 마찬가지로, 'VCT<2>' 테스트 벡터에 대응하는 전송 라인의 연결 상태가 불량인 경우 출력 신호(KKK)는 2V 의 전압 레벨을 가질 수 없다.
본 발명의 실시예에 따른 테스트 시스템은 테스트 벡터가 다수의 검출 전압과 제어 신호로 구성되며, 이 테스트 벡터를 이용하여 다수의 전송 라인의 연결 상태를 검출하는 것이 가능하다.
참고로, 여기서는 'VCT<1>' 테스트 벡터와 'VCT<2>' 테스트 벡터가 서로 다른 전압 레벨을 가지는 것을 일례로 설명하였다. 하지만, 본 발명의 실시예에 따른 테스트 벡터는 다수의 전송 라인 각각을 구분할 수 있는 모든 신호를 포함하는 것이 가능하다.
도 7 은 본 발명의 또 다른 실시예에 따른 테스트 시스템을 설명하기 위한 블록도이다.
도 7 을 참조하면, 테스트 시스템은 테스트 장치(710)와, 반도체 장치(720)를 구비한다.
테스트 장치(710)는 설계 타입 정보(INF_TP)에 응답하여 테스트 벡터(VCT)를 변경하고, 테스트 결과 값(KKK)에 응답하여 반도체 장치(720)에 연결된 라인의 연결 상태에 대한 정상/불량 여부를 판단한다. 여기서, 설계 타입 정보(INF_TP)은 이후 설명될 불량 라인 검출부(721)가 설계된 타입에 대응하는 정보이다. 예컨대, 불량 라인 검출부(721)가 도 5 의 실시예 또는 도 6 의 실시예로 설계되는 경우 설계 타입 정보(INF_TP)는 도 5 의 실시예 또는 도 6 의 실시예에 대한 어떤 정보가 될 수 있다.
반도체 장치(720)는 자신에 연결되는 전송 라인의 연결 상태를 검출하기 위한 불량 라인 검출부(721)를 구비한다. 여기서, 반도체 장치(720)는 메모리 장치나 비메모리 장치 모두 될 수 있다. 이어서, 불량 라인 검출부(721)는 예컨대, 도 5 의 실시예 또는 도 6 의 실시예로 설계될 수 있다.
이하, 테스트 시스템의 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여 불량 라인 검출부(721)가 도 5 의 실시예 또는 도 6 의 실시예를 포함하여 구성되었다고 가정하기로 한다. 참고로, 도 5 의 실시예로 구성되는 경우 도 4 의 버퍼링부(411_1)도 구성될 수 있다.
우선, 만약 불량 라인 검출부(721)가 도 5 의 실시예로 구성되는 경우 반도체 장치(720)는 자신의 불량 라인 검출부(721)가 도 5 의 실시예로 구성되었다는 정보를 설계 타입 정보(INF_TP)를 통해 테스트 장치(710)로 전달한다. 이어서, 테스트 장치(710)는 이 설계 타입 정보(INF_TP)에 응답하여 도 5 의 실시예에 대응하는 테스트 벡터(VCT)를 생성한다. 위에서 설명하였지만, 도 5 의 실시예에서의 테스트 벡터(VCT)는 다수의 비트 정보를 포함한다. 참고로, 이때 생성되는 테스트 벡터(VCT)가 제1 테스트 벡터이다. 이어서, 반도체 장치(720)는 이 테스트 벡터(VCT)에 따라 테스트 동작을 수행한다. 그리고, 테스트 수행 결과값(KKK)은 테스트 장치(710)에 제공되며, 이를 통해 테스트 장치(710)는 반도체 장치(720)에 연결되는 전송 라인의 연결 상태에 대한 정상/불량 여부를 판단하는 것이 가능하다.
이어서, 테스트 장치(710)는 설계 타입 정보(INF_TP)에 따라 제1 테스트 벡터를 변형하여 테스트 벡터(VCT)를 생성한다. 참고로, 이때 생성되는 테스트 벡터(VCT)가 제2 테스트 벡터이다. 마찬가지로, 반도체 장치(720)는 이 테스트 벡터(VCT)에 따라 테스트 동작을 수행하고, 테스트 장치(710)는 테스트 수행 결과값(KKK)에 따라 반도체 장치(720)에 연결되는 전송 라인의 연결 상태에 대한 정상/불량 여부를 판단하는 것이 가능하다.
한편, 만약 불량 라인 검출부(721)가 도 6 의 실시예로 구성되는 경우 반도체 장치(720)는 자신의 불량 라인 검출부(721)가 도 6 의 실시예로 구성되었다는 정보를 설계 타입 정보(INF_TP)를 통해 전달한다. 테스트 장치(710)는 이 설계 타입 정보(INF_TP)에 응답하여 도 6 의 실시예에 대응하는 테스트 벡터(VCT)를 생성한다. 위에서 설명하였지만, 도 6 의 실시예에서의 테스트 벡터(VCT)는 검출 전압과 선택 신호를 포함한다. 이때 생성되는 테스트 벡터(VCT)가 제1 테스트 벡터이다. 테스트 장치(710)는 이 테스트 벡터(VCT)에 의한 테스트 수행 결과값(KKK)에 따라 반도체 장치(720)에 연결되는 전송 라인의 연결 상태에 대한 정상/불량 여부를 판단하는 것이 가능하다.
이어서, 테스트 장치(710)는 설계 타입 정보(INF_TP)에 따라 제1 테스트 벡터의 선택 신호를 변형하여 제2 테스트 벡터를 생성한다. 그리고, 반도체 장치(720)는 이 테스트 벡터(VCT)에 따라 테스트 동작을 수행하고, 테스트 장치(710)는 테스트 수행 결과값(KKK)에 따라 반도체 장치(720)에 연결되는 전송 라인의 연결 상태에 대한 정상/불량 여부를 판단하는 것이 가능하다.
본 발명의 실시예에 따른 테스트 시스템은 테스트 대상이 되는 반도체 장치내에 설계되는 검출부의 설계 타입에 따라서 테스트 벡터를 생성하는 것이 가능하며, 이는 설계 타입에 따라서 테스트 벡터를 변형하는 것이 가능하다는 것을 의미한다.
본 발명의 실시예에 따른 테스트 시스템은 테스트 벡터를 테스트 수행자의 입맛에 맞게 변형하는 것이 가능하며, 테스트 시스템을 가능한 구석 구석에서 사용하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 벡터 저장부
120 : 벡터 제어부
130 : 테스트 대상부
140 : 결과 비교부
150 : 기댓값 제어부

Claims (20)

  1. 제1 테스트 동작에 대응하는 제1 테스트 벡터를 저장하기 위한 벡터 저장부;
    상기 벡터 저장부에 저장된 테스트 벡터에 대응하는 테스트 동작을 수행하기 위한 테스트 대상부;
    상기 테스트 대상부의 출력 신호와 기댓값을 비교하여 테스트 결과값을 출력하기 위한 결과 비교부; 및
    상기 제1 테스트 벡터를 제어하여 상기 제1 테스트 벡터를 상기 제2 테스트 동작에 대응하는 제2 테스트 벡터로 변형하기 위한 벡터 제어부
    를 구비하는 테스트 시스템.
  2. 제1항에 있어서,
    상기 제1 테스트 벡터는 다수의 비트 정보로 구성되며,
    상기 벡터 제어부는 상기 다수의 비트 정보 중 일부를 제어하는 것을 특징으로 하는 테스트 시스템.
  3. 제1항에 있어서,
    상기 기댓값을 제어하여 상기 제2 테스트 동작에 대응하도록 변형하기 위한 기댓값 제어부를 더 구비하는 테스트 시스템.
  4. 제3항에 있어서,
    상기 기댓값은 다수의 비트 정보로 구성되며,
    상기 기댓값 제어부는 상기 다수의 비트 정보 중 일부를 제어하는 것을 특징으로 하는 테스트 시스템.
  5. 제1항에 있어서,
    상기 벡터 저장부에 저장된 테스트 벡터의 불량을 검출하여 상기 벡터 제어부를 제어하기 위한 제어 신호를 생성하기 위한 불량 검출부를 더 구비하는 테스트 시스템.
  6. 제1항에 있어서,
    상기 테스트 대상부는,
    다수의 외부 입출단와 내부 회로를 연결하는 다수의 전송 라인을 구비하며,
    상기 내부 회로는,
    상기 다수의 전송 라인을 통해 전송되는 테스트 백터를 버퍼링하기 위한 버퍼링부; 및
    상기 버퍼링부의 출력 신호에 응답하여 상기 다수의 전송 라인의 연결 상태를 검출하기 위한 불량 라인 검출부를 구비하는 것을 특징으로 하는 테스트 시스템.
  7. 제1항에 있어서,
    상기 제1 및 제2 테스트 벡터는 다수의 검출 전압과 상기 다수의 검출 전압 각각을 선택하여 출력하기 위한 선택 신호로 구성되며,
    상기 벡터 제어부는 상기 제1 테스트 벡터의 선택 신호를 제어하는 것을 특징으로 하는 테스트 시스템.
  8. 제7항에 있어서,
    상기 다수의 검출 전압 각각은 서로 다른 전압 레벨을 가지는 것을 특징으로 하는 테스트 시스템.
  9. 제7항에 있어서,
    상기 테스트 대상부는,
    다수의 외부 입출단와 내부 회로를 연결하는 다수의 전송 라인을 구비하며,
    상기 내부 회로는,
    상기 다수의 전송 라인을 통해 전송되는 상기 검출 전압을 상기 선택 신호에 따라 선택적으로 출력하는 선택부를 구비하는 것을 특징으로 하는 테스트 시스템.
  10. 테스트 시스템에 대한 초기화 동작을 수행하는 단계;
    초기화된 테스트 벡터에 대응하는 제1 테스트 동작을 수행하는 단계;
    상기 초기화된 테스트 벡터를 변형하는 단계; 및
    상기 변형하는 단계를 통해 변형된 테스트 벡터에 대응하는 제2 테스트 동작을 수행하는 단계를 포함하는 테스트 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 초기화 동작을 수행하는 단계를 통해 상기 제1 테스트 동작에 대응하는 제1 테스트 벡터를 생성하고, 상기 변형하는 단계를 통해 상기 제2 테스트 동작에 대응하는 제2 테스트 벡터를 생성하는 것을 특징으로 하는 테스트 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 제1 테스트 벡터는 다수의 비트 정보로 구성되며,
    상기 제2 테스트 벡터는 상기 다수의 비트 정보 중 일부를 변형한 것을 특징으로 하는 테스트 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 제1 테스트 벡터와 제1 기댓값을 비교하여 테스트 결과값을 생성하는 단계; 및
    상기 제2 테스트 벡터와 제2 기댓값을 비교하여 테스트 결과값을 생성하는 단계를 더 포함하는 테스트 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 초기화 동작을 수행하는 단계를 통해 상기 제1 테스트 동작에 대응하는 제1 기대값을 생성하고,
    상기 제1 기대값을 변형하여 제2 기댓값을 생성하는 단계를 더 포함하는 테스트 시스템의 동작 방법.
  15. 제10항에 있어서,
    상기 제1 테스트 벡터는 다수의 검출 전압과 상기 다수의 검출 전압 각각을 선택하여 출력하기 위한 선택 신호로 구성되며,
    상기 제2 테스트 벡터는 상기 선택 신호를 변형한 것을 특징으로 하는 테스트 시스템의 동작 방법.
  16. 테스트 벡터를 입력받아 자신에게 연결되는 전송 라인의 연결 상태를 검출하기 위한 검출부를 포함하는 반도체 장치; 및
    상기 검출부의 설계 타입에 응답하여 상기 테스트 벡터를 변경하고, 상기 검출부의 출력 신호에 응답하여 상기 반도체 장치에 연결되는 전송 라인의 연결 상태에 대한 정상/불량 여부를 판단하기 위한 테스트 장치
    를 구비하는 테스트 시스템.
  17. 제16항에 있어서,
    상기 테스트 벡터는 다수의 비트 정보로 구성되며,
    상기 검출부는 상기 테스트 벡터를 조합하여 출력하는 것을 특징으로 하는 테스트 시스템.
  18. 제16항에 있어서,
    상기 테스트 벡터는 다수의 검출 전압과 선택 신호로 구성되며,
    상기 검출부는 상기 다수의 검출 전압 각각을 선택하여 출력하기 위한 상기 선택 신호에 응답하여 해당 검출 전압을 출력하는 것을 특징으로 하는 테스트 시스템.
  19. 제17항 또는 제18항에 있어서,
    상기 다수의 비트 정보 중 일부 또는 상기 선택 신호를 변형하기 위한 벡터 제어부를 더 구비하는 테스트 시스템.
  20. 제16항에 있어서,
    상기 다수의 전송 라인은 상기 반도체 장치의 다수의 외부 입출단와 내부 회로 사이에 연결되는 것을 특징으로 하는 테스트 시스템.
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