KR20180008105A - 반도체 테스트 장치 및 반도체 테스트 방법 - Google Patents

반도체 테스트 장치 및 반도체 테스트 방법 Download PDF

Info

Publication number
KR20180008105A
KR20180008105A KR1020160089956A KR20160089956A KR20180008105A KR 20180008105 A KR20180008105 A KR 20180008105A KR 1020160089956 A KR1020160089956 A KR 1020160089956A KR 20160089956 A KR20160089956 A KR 20160089956A KR 20180008105 A KR20180008105 A KR 20180008105A
Authority
KR
South Korea
Prior art keywords
signal
semiconductor chip
test
test mode
address
Prior art date
Application number
KR1020160089956A
Other languages
English (en)
Other versions
KR102538991B1 (ko
Inventor
한민식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160089956A priority Critical patent/KR102538991B1/ko
Priority to US15/436,278 priority patent/US9972404B2/en
Publication of KR20180008105A publication Critical patent/KR20180008105A/ko
Priority to US15/950,792 priority patent/US10083762B2/en
Application granted granted Critical
Publication of KR102538991B1 publication Critical patent/KR102538991B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2893—Handling, conveying or loading, e.g. belts, boats, vacuum fingers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 테스트 장비의 핀을 추가로 사용하지 않으면서도 반도체 칩별로 상이한 테스트모드 커맨드를 인가할 수 있는 반도체 테스트 장치 및 반도체 테스트 방법이 제공된다.
본 발명에 따른 수신측 반도체 테스트 장치는, 제1 DQ 핀을 통해 제1 DQ 신호를 입력받는 DQ 신호 수신부; 상기 제1 DQ 신호에 응답하여, 테스트모드 레지스터 셋 신호를 입력받아 테스트 모드 레지스터 셋 펄스 신호를 출력하는 테스트모드 레지스터 셋 신호 처리부; 및 상기 테스트 모드 레지스터 셋 펄스 신호에 응답하여, 입력 어드레스에 해당하는 테스트모드 커맨드를 생성하는 테스트모드 커맨드 생성부를 포함한다.

Description

반도체 테스트 장치 및 반도체 테스트 방법{SEMICONDUCTOR TEST DEVICE AND SEMICONDUCTOR TEST METHOD}
본 발명은 반도체 테스트 장치 및 반도체 테스트 방법에 관한 것으로, 특히, 복수의 반도체 칩을 포함하는 웨이퍼를 테스트하는 경우 반도체 칩 별로 상이한 테스트 커맨드를 인가할 수 있는 반도체 테스트 장치 및 반도체 테스트 방법에 관한 것이다.
디램이나 플래시 메모리 등의 반도체 장치는 요구되는 성능을 보장하기 위해 여러 테스트를 거치게 된다. 이때, 복수의 반도체 칩이 포함되어 있는 웨이퍼 단계에서 반도체 테스트 장비를 이용한 테스트가 행해질 수 있다.
이러한 반도체 테스트 장비는 일반적으로 고가이기 때문에 사용 가능한 대수가 한정되어 있다. 또한, 테스트 시간이 길어지면 제품의 생산 시간이 길어져 생산 가능한 제품의 총 개수가 줄어든다. 따라서, 테스트시에는 가능하면 많은 수의 반도체 칩을 한꺼번에 테스트하고자 한다.
이때, 반도체 테스트 장비로부터 웨이퍼의 각 반도체 칩에 연결되는 핀의 개수는 제한되어 있다. 따라서, 반도체 테스트 장비는 웨이퍼의 각 반도체 칩에 가능하면 동일한 신호를 인가함으로써 사용되는 핀의 개수를 줄이려고 하고 있다. 이에 따라, 웨이퍼의 각 반도체 칩의 어드레스 핀에는 반도체 테스트 장비로부터 공통으로 신호가 인가된다.
이러한 테스트 환경에서, 반도체 칩별로 상이한 테스트 커맨드를 인가할 필요가 있을 수 있다. 이 경우, 어드레스 핀을 통해 테스트 커맨드를 인가하면 반도체 칩에 공통으로 테스트 커맨드가 인가되어 버린다. 또한, 반도체 칩별로 상이한 핀을 이용하여 테스트 커맨드를 인가하면, 반도체 칩의 개수만큼 반도체 테스트 장비의 핀이 필요하기 때문에, 반도체 칩별로 상이한 테스트 신호를 인가하는 것에는 한계가 있다.
본 발명은 반도체 테스트 장비의 핀의 개수를 증가시키지 않으면서도 반도체 칩별로 상이한 신호를 인가할 수 있는 반도체 테스트 장치 및 반도체 테스트 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 수신측 반도체 테스트 장치는, 제1 DQ 핀을 통해 제1 DQ 신호를 입력받는 DQ 신호 수신부; 상기 제1 DQ 신호에 응답하여, 테스트모드 레지스터 셋 신호를 입력받아 테스트 모드 레지스터 셋 펄스 신호를 출력하는 테스트모드 레지스터 셋 신호 처리부; 및 상기 테스트 모드 레지스터 셋 펄스 신호에 응답하여, 입력 어드레스에 해당하는 테스트모드 커맨드를 생성하는 테스트모드 커맨드 생성부를 포함한다.
본 발명의 일 실시예에 따른 송신측 반도체 테스트 장치는, 제1 반도체 칩의 제1 DQ 핀을 통해 제1 DQ 신호를 인가하는 DQ 신호 인가부; 상기 제1 반도체 칩 및, 상기 제1 반도체 칩과 상이한 제2 반도체 칩에 공통으로 연결된 어드레스 핀을 통해 제1 테스트 커맨드에 해당하는 제1 어드레스를 인가하는 어드레스 인가부; 및 상기 제1 반도체 칩에 대해 상기 제1 테스트 커맨드가 수행된 결과를 입력받는 테스트 결과 입력부를 포함한다.
본 발명의 일 실시예에 따른 반도체 테스트 방법은, 제1 반도체 칩 및 제2 반도체 칩을 포함하는 복수의 반도체 칩을 테스트하는 방법으로서, 상기 제1 반도체 칩의 제1 DQ 핀을 통해 제1 DQ 신호를 인가하는 단계; 상기 제1 반도체 칩 및 상기 제2 반도체 칩에 공통으로 연결된 어드레스 핀을 통해 제1 테스트 커맨드에 해당하는 제1 어드레스를 인가하는 단계; 및 상기 제1 반도체 칩에 대해 상기 제1 테스트 커맨드가 수행된 결과를 입력받는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 테스트 장치에 의하면, 반도체 테스트 장비의 핀의 개수를 증가시키지 않으면서도 반도체 칩별로 상이한 신호를 인가할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수신측 반도체 테스트 장치의 블록도
도 2는 도 1의 수신측 반도체 테스트 장치(10)의 구체 회로도.
도 3은 본 발명의 다른 실시예에 따른 수신측 반도체 테스트 장치를 나타내는 블록도.
도 4는 본 발명의 일 실시예에 따른 DUT(Device Under Test)별 DQ 신호 및 테스트모드 레지스터 셋 신호 TMRS의 타이밍 차트.
도 5는 본 발명의 일 실시예에 따른 송신측 반도체 테스트 장치의 블록도.
도 6은 본 발명의 일 실시예에 따른 반도체 테스트 방법의 흐름도.
도 7은 본 발명의 일 실시예가 적용되는 반도체 테스트 장비 및 웨이퍼를 나타내는 도면.
이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 수신측 반도체 테스트 장치(10)의 블록도이다. 도 1의 수신측 반도체 테스트 장치(10)는 DQ 신호 수신부(110), 모드 레지스터 셋(Mode Register Set) 디코더(120), 테스트모드 레지스터 셋(Test Mode Register Set) 신호 처리부(130) 및 테스트모드 커맨드 생성부(140)를 포함한다.
DQ 신호 수신부(110)는 수신 인에이블 신호 RXEN 또는 DQ 테스트모드 인에이블 신호 TMENDQ가 활성화되어 있으면 반도체 칩의 DQ 핀을 통하여 입력된 DQ 신호를 수신하여 출력한다.
구체적으로, 수신 인에이블 신호 RXEN는, DQ 핀을 통하여 입력되는 DQ 신호의 입력을 받아들일지 여부를 결정하는 신호이다. 즉, 수신 인에이블 신호 RXEN는, 반도체 칩의 DQ 핀을 활성화시키는 신호로서, 본 실시예에 따른 테스트모드 커맨드 TESTMODE를 생성하는 경우 뿐만 아니라, 라이트(Write)와 같은 노멀 동작을 위해 DQ 신호를 입력받는 경우에도 활성화될 수 있다.
DQ 테스트모드 인에이블 신호 TMENDQ는 본 실시예에 따라 DQ 핀을 통해 입력되는 DQ 신호를 이용하여 테스트모드를 설정할지, 즉 테스트모드 커맨드를 생성할지 여부를 결정하는 신호이다. 즉, DQ 테스트모드 인에이블 신호 TMENDQ가 활성화되고, DQ 핀을 통해 입력되는 DQ 신호가 하이(high)이면, DQ 신호 수신부(110)는 입력된 DQ 신호를 출력한다. 이러한 DQ 신호를 이용하여 수신측 반도체 테스트 장치(10)는 후술하는 바와 같이 상기 DQ 신호가 수신된 반도체 칩에 대해 테스트모드 커맨드 TESTMODE를 출력한다.
본 실시예에 따른 DQ 신호 수신부(110)는 수신 인에이블 신호 RXEN 또는 DQ 테스트모드 인에이블 신호 TMENDQ가 활성화되면 입력된 DQ 신호를 출력하도록 구성되어 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않으며, DQ 테스트모드 인에이블 신호 TMENDQ가 활성화되는 경우에만 DQ 신호를 출력하도록 구성해도 좋다.
모드 레지스터 셋 디코더(120)는 칩 셀렉트 바 신호 CSb, 로우 어드레스 스트로브 바 신호 RASb, 컬럼 어드레스 스트로브 바 신호 CASb, 라이트 인에이블 신호 WEb 및 어드레스 A<7>, BA<0:2>를 입력받아 테스트모드 레지스터 셋 신호 TMRS를 출력한다.
일반적으로 모드 레지스터란 동기식 메모리(Synchronous DRAM)의 다양한 모드를 제어하기 위해 데이터를 프로그래밍하여 저장하는 장치를 말한다. 모드 레지스터는 카스 레이턴시(CL: Column Address Strobe Latency), 버스트 타입(Burst Type), 버스트 길이(BL:Burst Length) 등을 사용자의 환경에 맞게 세팅(setting)할 수 있도록 한다. 이러한 모드 레지스터의 집합을 모드 레지스터 셋(MRS)이라 한다.
동기식 메모리 장치는 중앙 처리 장치(CPU)가 반도체 칩의 동작 모드, 즉 카스 레이턴시, 버스트 길이 등을 모드 레지스터에 미리 설정해 놓고 반도체 메모리 장치를 엑세스한다.
모드 레지스터 셋(MRS)은 제어신호(RASb, CASb, WEb)를 디코딩하는 상태 머신(state machine)의 MRS 명령과 어드레스 A<0:7>가 입력되면 셋팅되는데, 예를 들면, DDR(Double Data Rate) SDRAM의 제덱(JEDEC) 스펙에 따르는 경우, 어드레스 A<0:2>는 버스트 길이를 결정하고, 어드레스 A3은 버스트 타입(sequential, interleave)을 결정하고, 어드레스 A<4:6>는 카스 레이턴시를 결정하고, A<7>은 테스트 모드인지 노멀 모드인지를 결정한다.
본 실시예에 따른 모드 레지스터 셋 디코더(120)는 하이 상태의 A<7>이 입력됨에 따라 테스트 모드가 설정되어 테스트모드 레지스터 셋 신호 TMRS 신호를 출력한다. 이때, 본 실시예는 후술하는 바와 같이, 어드레스 A<0:6>에 따라 그에 해당하는 테스트모드 커맨드 TESTMODE가 바로 출력되는 것이 아니라, 테스트모드 레지스터 셋 신호 처리부(130)를 거쳐 테스트모드 커맨드 TESTMODE를 출력한다.
테스트모드 레지스터 셋(TMRS) 신호 처리부(130)는 DQ 신호 수신부(110)로부터 출력된 DQ 신호와, 모드 레지스터 셋(MRS) 디코더(120)로부터 출력된 테스트모드레지스터 셋 신호 TMRS로부터 테스트모드 레지스터 셋 펄스 신호 TMRSP를 출력한다.
구체적으로, 테스트모드 레지스터 셋(TMRS) 신호 처리부(130)는 DQ 테스트모드 인에이블 신호 TMENDQ가 활성화되고, DQ 신호 수신부(110)로부터 출력된 DQ 신호가 하이인 경우에 모드 레지스터 셋(MRS) 디코더(120)로부터 출력된 테스트모드 레지스터 셋 신호 TMRS를 입력받아 테스트모드 레지스터 셋 펄스 신호 TMRSP를 출력한다.
다시 말해, 테스트모드 레지스터 셋(TMRS) 신호 처리부(130)는 테스트가 행해질 반도체 칩의 DQ 핀을 통해 입력된 DQ 신호가 하이인 경우에만 테스트모드 레지스터 셋 신호 TMRS를 출력시킨다.
DQ 핀은 반도체 칩의 테스트 결과가 출력되는 핀이기 때문에, 복수의 반도체 칩에 대해 동시에 테스트를 하는 경우 각 반도체 칩의 DQ 핀은 반도체 테스트 장비의 상이한 핀에 연결되어 있다. 따라서, 반도체 테스트 장비는, 어드레스 핀과는 달리, 각 반도체 칩에 대해 상이한 DQ 신호를 인가할 수 있다.
본 실시예에 의하면, 테스트모드 레지스터 셋(TMRS) 신호 처리부(130)는 DQ 신호가 하이인 경우에만 테스트모드 레지스터 셋 신호 TMRS를 테스트모드 레지스터 셋 펄스 신호 TMRSP로서 출력시킨다. 이에 따라, 각 반도체 칩 별로 DQ 신호를 다르게 설정함으로써 어떤 반도체 칩에 테스트모드 레지스터 셋 신호 TMRS를 인가하고, 어떤 반도체 칩에는 테스트모드 레지스터 셋 신호 TMRS를 인가하지 않을 수 있다.
예를 들면, 반도체 칩 A에는 DQ 신호로서 하이를 입력하고, 반도체 칩 B에는 DQ 신호로서 로우를 입력할 수 있다. 이 경우, 어드레스 A<7>에 하이가 입력되면, 반도체 칩 A과 반도체 칩 B은 어드레스 핀이 공통으로 연결되기 때문에, 반도체 칩A에 구비된 수신측 반도체 테스트 장치의 모드 레지스터 셋(MRS) 디코더(120)와 반도체 칩B에 구비된 수신측 반도체 테스트 장치의 모드 레지스터 셋(MRS) 디코더(120)에 의해 각각 테스트모드 레지스터 셋 신호 TMRS가 생성된다. 그러나, 반도체 칩 A에만 하이 상태의 DQ 신호가 입력되기 때문에, 반도체 칩 A에만 테스트모드 레지스터 셋 펄스 신호 TMRSP가 생성되고, 반도체 칩 B에서는 테스트 모드 레지스터 셋 펄스 신호 TMRSP가 생성되지 않는다. 이에 따라, 반도체 칩 A와 반도체 칩 B를 동시에 테스트하는 경우, 반도체 칩 A에 대해서만 선택적으로 테스트모드 커맨드를 생성할 수 있다.
테스트모드 커맨드 생성부(140)는 어드레스 <0:6>에 따라 테스트모드 커맨드 TESTMODE를 출력한다. 예를 들면, 어드레스 <0:6>을 특정값으로 설정함으로써 반도체 칩의 내부 전압 VCORE을 설정할 수 있다. 예를 들면, 어드레스 <0:6>가 "000111"이면 내부 전압 VCORE를 1.05V로 설정하고, 어드레스 <0:6>가 "000110"이면 내부 전압 VCORE를 1.15V로 설정하는 식이다.
도 2는 도 1의 수신측 반도체 테스트 장치(10)의 구체 회로도이다.
모드 레지스터 셋(MRS) 디코더(120)는 도 1의 모드 레지스터 셋(MRS) 디코더(120)와 동일하며, 테스트모드 커맨드 생성부(140)는 도 1의 테스트모드 신호 생성부(140)와 동일하므로, 이에 대한 설명은 생략한다.
DQ 신호 수신부(110)는 플립플랍(RX DQ<0>)을 포함한다. 이때, 플립플랍(RX DQ<0>)은 DQ<0> 핀으로 DQ 신호를 입력받으며, 수신 인에이블 신호 RXEN 또는 DQ 테스트모드 인에이블 신호 TMENDQ0에 의해 활성화된다. 본 실시예에서는 DQ<0>핀을 통해 DQ 신호를 입력받는 것으로 하였지만 DQ<0> 핀이 아닌 다른 DQ 핀을 이용할 수도 있다.
테스트모드 레지스터 셋(TMRS) 신호 처리부(130)는 플립플랍(RX DQ<0>)의 출력 DQ 신호의 반전 신호 DQ0B와 DQ 테스트모드 인에이블 신호 TMENDQ0의 부정논리곱 연산 구성 및, 상기 부정논리곱 연산의 결과와 모드 레지스터 셋 디코더(MRS DEC)의 출력 신호 TMRS의 논리곱 연산 구성을 포함한다.
이에 의하면, DQ 신호는 DQ 테스트모드 인에이블 신호 TMENDQ0가 활성화된 경우에 부정논리곱 연산 구성의 출력단으로 전달되며, 이때 DQ 신호가 하이인 경우에 테스트모드 레지스터 셋 신호 TMRS가 논리곱 연산 구성의 출력단에서 테스트모드 레지스터 셋 펄스 신호 TMRSP로서 출력된다.
도 3은 본 발명의 다른 실시예에 따른 수신측 반도체 테스트 장치를 나타내는 블록도이다.
도 3의 반도체 테스트 장치(10_1)는 DQ 신호 수신부(110_1), 모드 레지스터 셋 디코더(120), 테스트 모드 레지스터 셋 신호 처리부(130_1), 테스트모드 커맨드 생성부(140)를 포함한다.
본 실시예의 모드 레지스터 셋 디코더(120) 및 테스트모드 커맨드 생성부(140)는 도 2의 모드 레지스터 셋 디코더(120) 및 테스트모드 커맨드 생성부(140)와 동일하므로 그 설명을 생략한다.
DQ 신호 수신부(110_1)는 두 개의 플립플랍(RX DQ<0>, RX DQ<3>)을 포함한다. 플립플랍(RX DQ<0>)은 도 2의 플립플랍(RX DQ<0>)과 동일하게 DQ<0> 핀을 통해 DQ 신호를 입력받는다. 이때, 수신 인에이블 신호 RXEN 또는 DQ0 테스트모드 인에이블 신호 TMENDQ0가 활성화되었을 때 DQ 신호를 입력받는다.
플립플랍(RX DQ<3>)은 DQ<3> 핀을 통해 DQ 신호를 입력받는다. 이때, 수신 인에이블 신호 RXEN 또는 DQ3 테스트모드 인에이블 신호 TMENDQ3가 활성화되었을 때 DQ 신호를 입력받는다.
테스트모드 레지스터 셋 신호 처리부(130_1)는 DQ 테스트모드 인에이블 신호 TMENDQ0 또는 DQ 테스트모드 인에이블 신호 TMENDQ3가 활성화되고, 플립플랍(RX DQ<0>)으로부터 출력된 DQ 신호 DQ0 또는 플립플랍(RX DQ<3>)로부터 출력된 DQ 신호 DQ3가 하이이면, 모드 레지스터 셋 디코더(MRS DEC; 120)의 출력인 테스트모드 레지스터 셋 신호 TMRS를 테스트모드 레지스터 셋 펄스 신호 TMRSP로서 출력한다.
구체적으로, 도 3에 도시된 바와 같이, 테스트모드 레지스터 셋 신호 처리부(130_1)는 플립플랍(RX DQ<0>)으로부터 출력된 DQ 신호 DQ<0> 또는 플립플랍(RX DQ<0>)로부터 출력된 DQ 신호 DQ<3>에 대해 부정 논리합 동작을 수행하는 연산자와, DQ 테스트모드 인에이블 신호 TMENDQ0와 DQ 테스트모드 인에이블 신호 TMENDQ3에 대해 논리합 동작을 수행하는 연산자와, 부정 논리합 연산자의 출력 신호 DQ03SUMB와 논리합 연산자의 출력 신호에 대해 부정 논리곱 동작을 수행하는 연산자와, 부정 논리곱 연산자의 출력 신호와 모드 레지스터 셋(MRS) 디코더(120)의 출력 신호 TMRS의 논리곱 연산 동작을 수행하여 테스트모드 레지스터 셋 펄스 신호 TMRSP를 출력하는 연산자를 포함한다.
도 3의 실시예에 의하면, 두 개의 DQ 핀을 이용하여 DQ 신호 DQ<0>, DQ<3>를 입력받고, 그 중 어느 하나의 DQ 신호가 하이 상태이면 테스트모드 레지스터 셋 펄스 신호 TMRSP를 발생시킨다. 그리고, 테스트모드 레지스터 셋 펄스 신호 TMRSP가 인가될 때마다 어드레스<0:6>를 입력받아 디코딩하여, 테스트모드 커맨드가 생성되고, 이에 따라 반도체 칩에 대해 테스트가 수행된다.
본 실시예에 의하면, DQ 신호가 입력되는 DQ 핀을 2개로 하고 있기 때문에, 특정 DQ 핀이 사용될 수 없는 경우 다른 DQ 핀을 이용할 수 있는 이점이 있다.
본 실시예에서는 2개의 DQ 핀을 이용하여 DQ 신호를 입력받는 구성으로 하고 있으나, 본 발명은 이에 한정되지 않으며, 3개 이상의 DQ 핀을 통해 DQ 신호를 입력받도록 구성하여도 좋다.
도 4는 본 발명의 일 실시예에 따른 DUT(Device Under Test)별 DQ 신호 및 테스트모드 레지스터 셋 신호 TMRS의 타이밍 차트이다.
도 4를 참조하면, 테스트모드 커맨드 TCM, TANL, TMSET는 도 1의 어드레스 A<0:6>을 디코딩함으로써 생성되는 신호로서, 일련의 상기 테스트모드 커맨드 TCM, TANL, TMSET에 의해 특정 테스트모드가 설정된다.
먼저, 첫 번째 테스트모드 구간(Testmode #1)에서는 0번째 반도체 칩(DUT0)에 대해서만 하이 상태의 DQ 신호가 인가되고, 1번째 반도체 칩(DUT1) 및 2번째 반도체 칩(DUT2)에 대해서는 로우 상태의 DQ 신호가 인가된다.
이에 따라, 테스트모드 레지스터 셋 펄스 신호 TMRSP는 0번째 반도체 칩(DUT0)에만 인가되며, 따라서 테스트모드 커맨드 신호 TCM, TANL, TMSET도 0번째 반도체 칩(DUT0)에만 인가된다. 상기 커맨드 신호들에 의해 제어되는 값은 예를 들면 내부 전압 VCORE을 1.05V로 설정하는 것일 수 있다. 이에 따라 내부 전압 VCORE를 1.05V로 하여 0번째 반도체 칩(DUT0)에 대해 테스트가 수행될 수 있다.
다음으로, 두 번째 테스트모드 구간(Testmode #2)에서는 1번째 반도체 칩(DUT1)에 대해서만 하이 상태의 DQ 신호가 인가되고, 0번째 반도체 칩(DUT0) 및 2번째 반도체 칩(DUT2)에 대해서는 로우 상태의 DQ 신호가 인가된다.
이에 따라, 테스트모드 레지스터 셋 펄스 신호 TMRSP는 1번째 반도체 칩(DUT1)에만 인가되며, 따라서 테스트모드 커맨드 신호 TCM, TANL, TMSET도 1번째 반도체 칩(DUT1)에만 인가된다. 상기 커맨드 신호들에 의해 제어되는 값은 예를 들면 내부 전압 VCORE을 1.15V로 설정하는 것일 수 있다. 이에 따라 내부 전압 VCORE를 1.15V로 하여 1번째 반도체 칩(DUT0)에 대해 테스트가 수행될 수 있다.
다음으로, 세 번째 테스트모드 구간(Testmode #3)에서는 1번째 반도체 칩(DUT2)에 대해서만 하이 상태의 DQ 신호가 인가되고, 0번째 반도체 칩(DUT0) 및 1번째 반도체 칩(DUT1)에 대해서는 로우 상태의 DQ 신호가 인가된다.
이에 따라, 테스트모드 레지스터 셋 펄스 신호 TMRSP는 2번째 반도체 칩(DUT2)에만 인가되며, 따라서 테스트모드 커맨드 신호 TCM, TANL, TMSET도 2번째 반도체 칩(DUT2)에만 인가된다. 상기 커맨드 신호들에 의해 제어되는 값은 예를 들면 내부 전압 VCORE을 1.25V로 설정하는 것일 수 있다. 이에 따라 내부 전압 VCORE를 1.25V로 하여 2번째 반도체 칩(DUT0)에 대해 테스트가 수행될 수 있다.
이러한 본 발명의 실시예에 의하면, 복수의 반도체 칩을 동시에 테스트하는 경우, 특정 테스트모드 커맨드를 인가하고자 하는 반도체 칩에만 하이 상태의 DQ 신호를 인가함으로써, 당해 하이 상태의 DQ 신호가 인가된 반도체 칩에만 테스트모드 커맨드를 인가할 수 있다. 따라서, 반도체 칩별로 반도체 테스트 장비와 연결된 별도의 핀을 통해 테스트모드 커맨드를 입력할 필요 없이, 공통의 어드레스 핀을 이용하여 테스트모드 커맨드를 복수의 반도체 칩에 동시에 인가하고, 이 중에 DQ 신호가 하이 상태인 반도체 칩에만 상기 테스트모드 커맨드가 입력되도록 할 수 있다.
도 5는 본 발명의 일 실시예에 따른 송신측 반도체 테스트 장치(20)의 블록도이다.
송신측 반도체 테스트 장치(20)는 도 1의 수신측 반도체 테스트 장치(10)에 입력되는 각종 신호를 생성하여 수신측 반도체 테스트 장비(10)에 인가하는 장치이다.
송신측 반도체 테스트 장치(20)는 DQ 신호 인가부(510), 어드레스 인가부(520) 및 테스트 결과 입력부(530)를 포함한다.
DQ 신호 인가부(510)는 수신측 반도체 테스트 장치(10)에 대해 DQ 신호를 생성하여 인가한다. 이때, 수신 인에이블 신호 RXEN 및 DQ 테스트모드 인에이블 신호 TMENDQ 신호도 생성하여 함께 인가할 수 있다.
이러한 DQ 신호 인가부(510)는 복수의 반도체 칩에 각각 연결된 수신측 반도체 테스트 장치(10)에 대해 DQ 신호를 상이하게 생성할 수 있다. 즉, 어느 반도체 칩에 대해서는 DQ 신호를 인가하고, 다른 반도체 칩에 대해서는 DQ 신호를 인가하지 않도록 구성할 수 있다.
어드레스 인가부(520)는 도 1의 모드 레지스터 셋 디코더(120) 및 테스트모드 커맨드 생성부(140)에 입력되는 신호들 CSb, RASb, CASb, WEb, BA<0:2>, A<0:7>을 생성한다. 본 실시예에서는 테스트모드를 설정하기 위해 A<7>를 하이로 인가하고, 내부 전압 VCORE를 특정 값으로 설정하기 위해 A<0:6>를 특정 값으로 설정할 수 있다.
본 실시예의 어드레스 인가부(520)는 복수의 반도체 칩에 각각 연결된 수신측 반도체 테스트 장치(10)에 대해 어드레스 A<0:7>를 공통으로 인가한다. 이때, DQ 신호는 각 수신측 반도체 테스트 장치(10)에 대해 상이하게 인가되므로, 어드레스 A<0:7>가 공통으로 인가됨에도 불구하고 각 반도체 칩에 대해 상이한 테스트모드 커맨드를 발생시킬 수 있다.
테스트 결과 입력부(530)는 수신측 반도체 테스트 장치(10)가 연결된 반도체 칩에 대해, 테스트모드 커맨드가 수행된 테스트 결과 TEST_RES를 입력받는다. 이에 따라, 송신측 반도체 테스트 장치는 테스트 결과 TEST_RES를 분석하여 반도체 칩의 불량 여부를 판별할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 테스트 방법의 흐름도이다.
본 실시예에서는 한 개의 송신측 반도체 테스트 장치(20)가 제1 반도체 칩 및 제2 반도체 칩을 테스트하며, 제1 반도체 칩과 제2 반도체 칩에는 각각 수신측 반도체 테스트 장치(10)가 연결되어 있다는 것을 전제로 한다.
먼저, 송신측 반도체 테스트 장치(20)는 제1 반도체 칩을 테스트하기 위해 제1 반도체 칩의 제1 DQ 핀에 제1 DQ 신호를 인가하고, 어드레스 핀을 통해 제1 어드레스를 인가한다(S610). 이때, 제1 어드레스는 제1 반도체 칩 및 제2 반도체 칩에 공통으로 인가되지만, 제1 DQ 신호는 제1 반도체 칩에만 인가된다. 이에 따라, 제1 반도체 칩에 연결된 수신측 반도체 테스트 장치(10)에서만 테스트모드 레지스터 셋 펄스 신호 TMRSP가 생성된다.
다음으로, 제1 어드레스에 대응하는 제1 테스트모드 커맨드를 생성한다(S620). 제1 반도체 칩의 수신측 반도체 테스트 장치(10)에서만 테스트모드 레지스터 셋 펄스 신호 TMRSP가 생성되기 때문에, 제1 테스트모드 커맨드는 제1 반도체 칩의 수신측 반도체 테스트 장치(10)에서만 생성된다.
다음으로, 제1 반도체 칩에 대해 제1 테스트모드 커맨드가 실행된다(S630).
다음으로, 제1 테스트모드 커맨드의 실행 결과를 입력받아 분석한다(S640). 이 단계는 송신측 반도체 테스트 장치(20)에 의해 수행될 수 있다.
이상의 동작(S610~S640)에 의해 제1 반도체 칩에 대한 테스트가 종료되고, 제2 반도체 칩에 대한 테스트가 수행된다. 제2 반도체 칩에 대한 테스트는 제1 반도체 칩에 대한 테스트와 동일한 방식으로 수행되며, 단지 제2 반도체 칩에 대해 DQ 신호를 인가한다는 점만이 상이하다.
구체적으로, 송신측 반도체 테스트 장치(20)는 제2 반도체 칩을 테스트하기 위해 제2 반도체 칩의 제3 DQ 핀에 제3 DQ 신호를 인가하고, 어드레스 핀을 통해 제2 어드레스를 인가한다(S650). 이때, 제2 어드레스는 제1 어드레스와 상이한 어드레스이다. 제2 어드레스는 제1 반도체 칩 및 제2 반도체 칩에 공통으로 인가되지만, 제3 DQ 신호는 제2 반도체 칩에만 인가된다. 이에 따라, 제2 반도체 칩에 연결된 수신측 반도체 테스트 장치(10)에서만 테스트모드 레지스터 셋 펄스 신호 TMRSP가 생성된다.
다음으로, 제2 어드레스에 대응하는 제2 테스트모드 커맨드를 생성한다(S660). 제2 반도체 칩의 수신측 반도체 테스트 장치(10)에서만 테스트모드 레지스터 셋 펄스 신호 TMRSP가 생성되기 때문에, 제2 테스트모드 커맨드는 제2 반도체 칩의 수신측 반도체 테스트 장치(10)에서만 생성된다.
다음으로, 제2 반도체 칩에 대해 제2 테스트모드 커맨드가 실행된다(S670).
다음으로, 제2 테스트모드 커맨드의 실행 결과를 입력받아 분석한다(S680). 이 단계는 송신측 반도체 테스트 장치(20)에 의해 수행될 수 있다.
도 7은 본 발명의 일 실시예가 적용되는 반도체 테스트 장비(TESTER) 및 웨이퍼를 나타내는 도면이다.
도 7을 참조하면, 반도체 테스트 장비(TESTER)는 웨이퍼상의 복수의 반도체 칩을 센터 영역과 에지 영역으로 구분하고, 센터 영역의 반도체 칩에 대해서는 내부 전압 VCORE로서 1.05V를 인가하고, 에지 영역의 반도체 칩에 대해서는 내부 전압 VCORE로서 1.15V를 인가하고자 한다.
먼저, 센터 영역의 반도체 칩에 대해서 하이 상태의 DQ 신호를 인가하고, 에지 영역의 반도체 칩에 대해서는 로우 상태의 DQ 신호를 인가한다. 그리고, 어드레스 A<7>을 하이 상태로 하여 테스트모드로 설정하고, 어드레스 A<0:6>를 내부 전압 VCORE이 1.05V가 되는 값으로 설정하여 테스트모드 커맨드 TCM1, TANL1, TMSET1를 생성한다. 이에 따라, 센터 영역의 반도체 칩에 대해 내부 전압 VCORE으로서 1.05V가 인가되게 된다. 즉, 센터 영역의 반도체 칩은 도 6의 제1 반도체 칩이 될 수 있다.
다음으로, 에지 영역의 반도체 칩에 대해서 하이 상태의 DQ 신호를 인가하고, 센터 영역의 반도체 칩에 대해서는 로우 상태의 DQ 신호를 인가한다. 그리고, 어드레스 A<7>을 하이 상태로 하여 테스트모드로 설정하고, 어드레스 A<0:6>를 내부 전압 VCORE이 1.15V가 되는 값으로 설정하여 테스트모드 커맨드 TCM2, TANL2, TMSET2를 생성한다. 이에 따라, 에지 영역의 반도체 칩에 대해 내부 전압 VCORE으로서 1.15V가 인가되게 된다. 즉, 에지 영역의 반도체 칩은 도 6의 제2 반도체 칩이 될 수 있다.
도 7에서는 웨이퍼상의 복수의 반도체 칩을 두 개의 영역으로 구분하고, 각 영역별로 상이한 테스트모드 커맨드가 인가되도록 하였지만, 센터 영역, 에지 영역, 센터 영역과 에지 영역 사이의 중간 영역의 3개의 영역으로 구분하여도 좋다. 이 경우, 도 3에 도시된 것처럼, 3개의 영역을 테스트하기 위해서는 테스트 구간을 세 구간으로 나누어 DQ 신호 및 테스트모드 커맨드(또는 어드레스 신호)를 인가할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 제1 DQ 핀을 통해 제1 DQ 신호를 입력받는 DQ 신호 수신부;
    상기 제1 DQ 신호에 응답하여, 테스트모드 레지스터 셋 신호를 입력받아 테스트 모드 레지스터 셋 펄스 신호를 출력하는 테스트모드 레지스터 셋 신호 처리부; 및
    상기 테스트 모드 레지스터 셋 펄스 신호에 응답하여, 입력 어드레스에 해당하는 테스트모드 커맨드를 생성하는 테스트모드 커맨드 생성부
    를 포함하는 수신측 반도체 테스트 장치.
  2. 제1항에 있어서,
    상기 DQ 신호 수신부는 제1 DQ 테스트모드 인에이블 신호가 활성화된 경우에 상기 제1 DQ 신호를 수신하는 것을 특징으로 하는 수신측 반도체 테스트 장치.
  3. 제1항에 있어서,
    상기 DQ 신호 수신부는, 상기 제1 DQ 핀과 상이한 제2 DQ 핀을 통해 제2 DQ 신호를 입력받는 것을 특징으로 하는 수신측 반도체 테스트 장치.
  4. 제3항에 있어서,
    상기 테스트모드 레지스터 셋 신호 처리부는, 상기 제1 DQ 신호 또는 상기 제2 DQ 신호에 응답하여 상기 테스트 모드 레지스터 셋 펄스 신호를 출력하는 것을 특징으로 하는 수신측 반도체 테스트 장치.
  5. 제3항에 있어서,
    상기 DQ 신호 수신부는 제2 DQ 테스트모드 인에이블 신호가 활성화된 경우에 상기 제2 DQ 신호를 수신하는 것을 특징으로 하는 수신측 반도체 테스트 장치.
  6. 제1 반도체 칩의 제1 DQ 핀을 통해 제1 DQ 신호를 인가하는 DQ 신호 인가부;
    상기 제1 반도체 칩 및, 상기 제1 반도체 칩과 상이한 제2 반도체 칩에 공통으로 연결된 어드레스 핀을 통해 제1 테스트 커맨드에 해당하는 제1 어드레스를 인가하는 어드레스 인가부; 및
    상기 제1 반도체 칩에 대해 상기 제1 테스트 커맨드가 수행된 결과를 입력받는 테스트 결과 입력부
    를 포함하는 송신측 반도체 테스트 장치.
  7. 제6항에 있어서,
    상기 DQ 신호 인가부는, 제1 DQ 테스트모드 인에이블 신호를 활성화함과 함께 상기 제1 DQ 신호를 인가하는 것을 특징으로 하는 송신측 반도체 테스트 장치.
  8. 제6항에 있어서,
    상기 어드레스 인가부는, 상기 제1 DQ 신호가 인가되는 동안 상기 제1 어드레스를 인가하는 것을 특징으로 하는 송신측 반도체 테스트 장치.
  9. 제6항에 있어서,
    상기 DQ 신호 인가부는, 상기 제1 DQ 신호를 인가하는 것이 종료한 후에, 상기 제1 반도체 칩과는 상이한 제2 반도체 칩의 제3 DQ 핀을 통해 제3 DQ 신호를 인가하는 것을 특징으로 하는 송신측 반도체 테스트 장치.
  10. 제9항에 있어서,
    상기 DQ 신호 인가부는, 제3 DQ 인에이블 신호를 인가함과 함께 상기 제3 DQ 신호를 인가하는 것을 특징으로 하는 송신측 반도체 테스트 장치.
  11. 제9항에 있어서,
    상기 어드레스 인가부는, 상기 제3 DQ 신호가 인가되는 동안 상기 어드레스 핀을 통해 상기 제1 테스트 커맨드와 상이한 제2 테스트 커맨드에 해당하는 제2 어드레스를 인가하는 것을 특징으로 하는 송신측 반도체 테스트 장치.
  12. 제6항에 있어서,
    상기 테스트 결과 입력부는, 상기 제1 반도체 칩의 상기 제1 DQ 핀과 상이한 제4 DQ 핀을 통해 상기 테스트 결과를 입력받는 것을 특징으로 하는 송신측 반도체 테스트 장치.
  13. 제1 반도체 칩 및 제2 반도체 칩을 포함하는 복수의 반도체 칩을 테스트하는 방법으로서,
    상기 제1 반도체 칩의 제1 DQ 핀을 통해 제1 DQ 신호를 인가하는 단계;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩에 공통으로 연결된 어드레스 핀을 통해 제1 테스트 커맨드에 해당하는 제1 어드레스를 인가하는 단계; 및
    상기 제1 반도체 칩에 대해 상기 제1 테스트 커맨드가 수행된 결과를 입력받는 단계
    를 포함하는 반도체 테스트 방법.
  14. 제13항에 있어서,
    상기 제1 DQ 신호를 인가하는 단계는, 제1 DQ 테스트모드 인에이블 신호를 활성화하면서 행해지는 것을 특징으로 하는 반도체 테스트 방법.
  15. 제13항에 있어서,
    상기 제1 어드레스를 인가하는 단계는, 상기 제1 DQ 신호가 인가되는 동안 행해지는 것을 특징으로 하는 반도체 테스트 방법.
  16. 제13항에 있어서,
    상기 제1 어드레스를 인가하는 단계의 종료 후에, 상기 제2 반도체 칩의 제3 DQ 핀을 통해 제3 DQ 신호를 인가하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 테스트 방법.
  17. 제16항에 있어서,
    상기 어드레스 핀을 통해 제1 테스트 커맨드와 상이한 제2 테스트 커맨드에 해당하는 제2 어드레스를 인가하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 테스트 방법.
  18. 제17항에 있어서,
    상기 제2 어드레스를 인가하는 단계는, 상기 제3 DQ 신호가 인가되는 동안 행해지는 것을 특징으로 하는 반도체 테스트 방법.
  19. 제17항에 있어서,
    상기 제2 반도체 칩에 대해 상기 제2 테스트 커맨드가 수행된 결과를 입력받는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 테스트 방법.
  20. 제19항에 있어서,
    상기 제2 테스트 커맨드가 수행된 결과는, 상기 제2 반도체 칩에 있어서, 상기 제3 DQ핀과 상이한 제4 DQ핀을 통해 입력되는 것을 특징으로 하는 반도체 테스트 방법.
KR1020160089956A 2016-07-15 2016-07-15 반도체 테스트 장치 및 반도체 테스트 방법 KR102538991B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160089956A KR102538991B1 (ko) 2016-07-15 2016-07-15 반도체 테스트 장치 및 반도체 테스트 방법
US15/436,278 US9972404B2 (en) 2016-07-15 2017-02-17 Semiconductor test device and semiconductor test method
US15/950,792 US10083762B2 (en) 2016-07-15 2018-04-11 Semiconductor test device and semiconductor test method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160089956A KR102538991B1 (ko) 2016-07-15 2016-07-15 반도체 테스트 장치 및 반도체 테스트 방법

Publications (2)

Publication Number Publication Date
KR20180008105A true KR20180008105A (ko) 2018-01-24
KR102538991B1 KR102538991B1 (ko) 2023-06-02

Family

ID=60941314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160089956A KR102538991B1 (ko) 2016-07-15 2016-07-15 반도체 테스트 장치 및 반도체 테스트 방법

Country Status (2)

Country Link
US (2) US9972404B2 (ko)
KR (1) KR102538991B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11468925B2 (en) 2018-12-03 2022-10-11 Rambus Inc. DRAM interface mode with improved channel integrity and efficiency at high signaling rates
KR20200101651A (ko) * 2019-02-20 2020-08-28 에스케이하이닉스 주식회사 메모리 및 메모리의 동작 방법
US10929949B2 (en) * 2019-03-28 2021-02-23 Infineon Technologies Ag Accessing a memory configured to store an image data cube
WO2022204915A1 (en) * 2021-03-30 2022-10-06 Yangtze Memory Technologies Co., Ltd. Pattern generation system with pin function mapping

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001508223A (ja) * 1997-01-06 2001-06-19 マイクロン テクノロジー，インコーポレイテッド メモリ素子のための高速テストシステム
JP2006047311A (ja) * 2004-08-03 2006-02-16 Unitest Inc メモリ素子テストのためのアルゴリズムパターン生成器及びこれを用いたメモリテスタ
JP2007310989A (ja) * 2006-05-22 2007-11-29 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
US20080178054A1 (en) * 2007-01-24 2008-07-24 Byong-Kwon Lee Test circuits of semiconductor memory device for multi-chip testing and method for testing multi chips
KR20110097478A (ko) * 2010-02-25 2011-08-31 주식회사 하이닉스반도체 테스트모드신호 생성회로
KR20120045317A (ko) * 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2013029926A (ja) * 2011-07-27 2013-02-07 Elpida Memory Inc 半導体装置
KR20130050776A (ko) * 2011-11-08 2013-05-16 에스케이하이닉스 주식회사 반도체 장치와 반도체 장치를 포함하는 반도체 시스템 및 그 동작방법
KR20150040479A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 반도체 장치, 메모리 장치 및 이를 포함하는 시스템

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8286046B2 (en) * 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
WO2011140233A2 (en) 2010-05-05 2011-11-10 Teradyne, Inc. System for concurrent test of semiconductor devices

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001508223A (ja) * 1997-01-06 2001-06-19 マイクロン テクノロジー，インコーポレイテッド メモリ素子のための高速テストシステム
JP2006047311A (ja) * 2004-08-03 2006-02-16 Unitest Inc メモリ素子テストのためのアルゴリズムパターン生成器及びこれを用いたメモリテスタ
JP2007310989A (ja) * 2006-05-22 2007-11-29 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
US20080178054A1 (en) * 2007-01-24 2008-07-24 Byong-Kwon Lee Test circuits of semiconductor memory device for multi-chip testing and method for testing multi chips
KR20110097478A (ko) * 2010-02-25 2011-08-31 주식회사 하이닉스반도체 테스트모드신호 생성회로
KR20120045317A (ko) * 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2013029926A (ja) * 2011-07-27 2013-02-07 Elpida Memory Inc 半導体装置
KR20130050776A (ko) * 2011-11-08 2013-05-16 에스케이하이닉스 주식회사 반도체 장치와 반도체 장치를 포함하는 반도체 시스템 및 그 동작방법
KR20150040479A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 반도체 장치, 메모리 장치 및 이를 포함하는 시스템

Also Published As

Publication number Publication date
US20180233215A1 (en) 2018-08-16
KR102538991B1 (ko) 2023-06-02
US20180019023A1 (en) 2018-01-18
US10083762B2 (en) 2018-09-25
US9972404B2 (en) 2018-05-15

Similar Documents

Publication Publication Date Title
US6928593B1 (en) Memory module and memory component built-in self test
US6961881B2 (en) Semiconductor device
US7362634B2 (en) Built-in system and method for testing integrated circuit timing parameters
US20060294443A1 (en) On-chip address generation
US10083762B2 (en) Semiconductor test device and semiconductor test method
US20100027354A1 (en) Semiconductor memory device and method for testing same
US6226764B1 (en) Integrated circuit memory devices including internal stress voltage generating circuits and methods for built-in self test (BIST)
KR20130046767A (ko) 테스트회로를 포함하는 반도체장치 및 번인테스트 방법
US12033712B2 (en) Chip test method and apparatus, computer device, and readable storage medium thereof
KR20150124520A (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR20160056756A (ko) 반도체 장치의 빌트 인 테스트 회로
US10360992B2 (en) Test devices and test systems
KR20190061957A (ko) 반도체 장치 및 이를 포함하는 시스템
US10134484B2 (en) Semiconductor devices, semiconductor systems including the same, methods of testing the same
US6721910B2 (en) Semiconductor memory improved for testing
US9761288B2 (en) Memory circuit and stack type memory system including the same
US7227810B2 (en) Semiconductor device and testing method for semiconductor device
US6876564B2 (en) Integrated circuit device and method for applying different types of signals to internal circuit via one pin
US6158029A (en) Method of testing an integrated circuit having a memory and a test circuit
KR100640635B1 (ko) 다양한 테스트 데이터 패턴을 이용하여 테스트 할 수 있는반도체 메모리 장치
US8531200B2 (en) Semiconductor device for performing test operation and method thereof
KR102221417B1 (ko) 반도체 장치의 빌트 인 테스트 회로
KR20180047795A (ko) 웨이퍼 번인 테스트 회로 및 이를 포함하는 반도체 장치
KR20080046919A (ko) Ｏｄｔ회로의 테스트 장치
KR100909807B1 (ko) 반도체 메모리장치 및 이의 병렬 테스트방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right