JP2001508223A - メモリ素子のための高速テストシステム - Google Patents

メモリ素子のための高速テストシステム

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JP2001508223A JP53115298A JP53115298A JP2001508223A JP 2001508223 A JP2001508223 A JP 2001508223A JP 53115298 A JP53115298 A JP 53115298A JP 53115298 A JP53115298 A JP 53115298A JP 2001508223 A JP2001508223 A JP 2001508223A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 メモリ素子は、メモリ素子に結合される外部テスト装置からの入力/出力ラインを最低2本必要とする。メモリ素子からの第1のDQラインは、アレイからの直接データ経路を提供し、外部テスタは、メモリ素子の最大速度でアレイからデータを読み出し得る。アドレス圧縮モードの間に多数のDQラインを多重化し且つ比較するためのテストモード回路は、第1のDQラインを含む2本以上のDQラインに結合される。圧縮モードテスト回路は、メモリ素子への書き込みおよびメモリ素子からの読み出しが同時に行われたデータを比較するオンチップ比較器を含み得る。比較回路は、メモリ素子から読み出されたデータが一致しているかどうかを示すデータテストフラグを出力する。テストフラグは、マルチプレクサを介して第2のDQラインに出力される。その結果、素子の速度は、第1のDQラインからテストされ得、オンチップ比較の結果は、第2のDQラインでサンプリングされ得る。比較回路は、所定のデータワードのビットだけではなく、別のデータワードからの少なくとも1ビットをも比較する。従って、第1および第2のデータワードを比較する2つの比較回路と、最初の2つの比較回路の結果を比4較する第3の比較回路とを用いるのではなく、本発明は、第1の比較回路の第1のデータワードを、第2のデータワードからの少なくとも1ビットと比較することにより、第3の比較回路の必要性を回避する。

Description

【発明の詳細な説明】 メモリ素子のための高速テストシステム技術分野 本発明は概してコンピュータに関し、具体的には、メモリ素子、およびそのよ うな素子のテスト方法に関する。発明の背景 コンピュータ設計者は、高速で信頼性のあるコンピュータの設計を可能にする 高速で信頼性のあるメモリ素子を望んでいる。ランダムアクセス半導体メモリな どのメモリ素子の製造業者は、消費者に信頼性のある製品を提供するために、メ モリ素子の機能およびタイミング特性の完全な範囲をテストしなければならない 。素子の各メモリセルをテストしなければならないため、より高い密度を有する メモリ素子をテストするために必要な時間および設備は、そのような素子の製造 コスト全体のかなりの部分に相当する。各ユニットをテストする時間を少しでも 短縮すれば、製造コストが低減される。 半導体製造業者は、所定のテスト装置を用いてより多くのチップが同時にテス トされることを可能にするために高速テストルーチンを開発した。1つの公知の テストルーチンであるJedecは、単に、メモリ素子に書き込まれたデータを 、そのメモリ素子から読み出されたデータと比較し、データが一致していれば( 合格であれば)、1つ以上のメモリセルアドレスに値1を割り当て、データが一 致していなければ(失格であれば)、0を割り当てる。Jedecルーチンは、 高速ではあるが、メモリ素子に書き込まれた実際のデータを出力するものではな い。従って、テスタが、メモリ素子が合格していることを示す、1の連続する列 を出力すると、技術者には、素子が実際に合格しているのか、それとも、素子内 か、または、素子からテスタへの経路に沿ったどこかのポイントでエラーが生じ てそのような出力を引き起こしているのかが分からない。 Jedecルーチンのこの欠点を補償するために、マイクロンテストモードル ーチン(Micron Test Mode Routine)は3つの出力を提供する。マイクロンルー チンは、実際のデータを、0または1、および0と1との間の中間レベルトライ ステート値として出力する。1または0ではなくトライステート値が出力される と、技術者は、エラーが起こっていることを認識する。残念なことに、ミクロン ルーチンは、ほとんどの半導体素子の優れたテストを提供するが、このルーチン は、典型的には、次の読み出し/書き込みサイクルの開始前に、現在の高速メモ リ素子がその通常動作速度でテストされることを可能にするほど速く出力をトラ イステート値にバイアスすることができない。従って、そのような高速メモリ素 子を、その典型的な動作速度よりも遅い速度でテストせざるを得ない。 テスト時間およびコストを節約するために、メモリ素子の製造業者は、テスタ がテストルーチンを幾つかのチップに同時に適用するように、ますますテスト手 順を自動化している。自動テストは、メモリ素子が半導体チップとしてパッケー ジされた後に、最も簡単に達成される。なぜなら、チップが、ピック・アンド・ プレイス(pick and place)機を用いてテストソケットに自動的に挿入され得る からである。次いで、自動テスト回路は、所定の電圧および信号をチップに付与 し、メモリにテストデータパターンを書き込み、データを読み出し、そして、結 果を分析して記憶速度、タイミング、故障などを検出することにより、テストル ーチンを実行する。同時にテストされ得るチップが多いほど、チップあたりのテ スト時間の節約が大きい。 半導体チップをテストする際に使用されるほとんどのテスタは高価である。例 えば、Teradyne製造の現在のテスタは、128本の入力/出力(「I/O」)ラ インを有する。このテスタが同時にテストし得るチップ数を最大にするためには 、各チップに結合しなければならない、テスタからのI/Oラインの本数がより 少なくなるように、オンチップデータ入力/出力ライン、即ち、「DQライン」 が多重化される。例えば、テスタは、各メモリ素子の多数の場所に所定のデータ パターンを同時に書き込み、次いで、読み出しサイクルの間、書き込まれたデー タにアクセスする。オンチップに作られた比較回路は、多数の場所から読み出さ れたデータを比較し、そして、読み出されたデータのすべてが、書き込まれたデ ータと一致しているかどうかを示す。チップが32本のDQライン(DQ0〜D Q 31)を有する場合、オンチップの4:1マルチプレクサおよびテスト回路は、 データを圧縮して32本のDQラインのうち8本だけに送る。従って、各チップ には、テスタの128本のラインのうち8本しか必要でない。故に、テスタの1 28本のI/Oラインは、同時に16個のチップをテストすることができる。 別の解決策では、Micron Technology,Inc.製造のある半導体記憶素子は、素 子のテスト中のそのような遅延を補償するのを助けるオンチップテストモード回 路を提供する。そのようなテストモード回路の下では、外部テスト装置が、第1 の間隔の間にチップにデータを書き込み、次いで、第2の間隔の間に同じデータ を再びDQラインに書き込む。第2の間隔の間、データは再びDQラインに書き 込まれ、以前にメモリ素子に書き込まれたデータは、メモリ素子から読み出され 且つラッチされる。次いで、オンチップ比較器は、ラッチされたデータを、第2 の間隔の間に書き込まれたデータと比較する。ラッチされたデータが、第2の間 隔の間に書き込まれたデータと等しければ、チップは合格である。そのような装 置は、素子に書き込まれた読み出しデータを高速に分析することができる。 上記の解決策では、典型的なセルからセルへの欠陥およびチップの機能につい て検出することはできるが、チップの速度を正確にテストすることはできない。 半導体メモリチップが、特に同期DRAMを用いて、ますます速いデータI/O レートを提供するに従って、データは、10ナノ秒またはそれよりも速いクロッ クサイクルに基づいて、9ナノ秒以下という短い時間でチップにおよびチップか ら転送されなければならない。従って、そのようなチップは、ほんの1ナノ秒の エラーマージンしか提供しない。ますます高速になっている今日のメモリ素子は 、タイミング信号の非常に正確な生成、および、それに対するメモリ素子の応答 の正確な測定を必要とする。テストの間必要とされる多重化回路により引き起こ されるゲート遅延により、データは、10ナノ秒よりも長い時間でチップから読 み出される。従って、テスタは、チップが、必要とされる9ナノ秒以内でデータ を正確に出力するかどうかを判定することができない。即ち、オンチップテスト 回路は、テスタが、そのようなチップの速度をテストするのを妨げる。 従って、明らかに、半導体メモリチップ、特に、高速チップの性能、速度を判 定することが望ましい。さらに、製造プロセスの公差および変動のため、特定の 設計の1つのメモリ素子は、全く同じ設計の別のメモリ素子よりも高速であり得 る。従って、製造業者はまた、典型的には、そのようなチップが速度等級に基づ いて分類されるように、そのようなチップの速度をテストすることを望んでいる 。そのような速度テストを提供するためには、典型的なアドレス圧縮モードテス ト、およびDQラインのオンチップ多重化を断念しなければならない。従って、 以前に多重化を用いて16またはそれ以上のチップを同時にテストすることがで きた場合、そのようなチップのうちの4つだけが、速度について同時にテストさ れ得る。なぜなら、各チップの32本のDQラインのすべてが、テスタのI/O ラインに結合されなければならないからである。従って、所定のテスタを用いて 、より多くのチップの速度を同時にテストすることが必要とされている。 1つの解決策は、より多くのテスタ、または、より多くのI/Oラインを有す るより高価なテスタを購入することである。しかし、上記のように、そのような テスタは、かなり高価である。発明の要旨 本発明は、効率的に速度テストされ得、少なくとも上で説明された従来技術の 欠点を克服する半導体素子を提供する。メモリ素子は、メモリ素子に結合される 外部テスト装置からのI/Oラインを最低2本だけ必要とする。メモリ素子から の第1のDQラインは、アレイからの直接データ経路を提供し、外部テスタは、 メモリ素子の最大速度でアレイからデータを読み出し得る。アドレス圧縮モード で多数のDQラインを多重化し且つ比較するためのテストモード回路は、第1の DQラインを含む2本以上のDQラインに結合される。圧縮モードテスト回路は 、メモリ素子への書き込みおよびメモリ素子からの読み出しが同時に行われたデ ータを比較するオンチップ比較器を含み得る。比較回路は、メモリ素子から読み 出されたデータが一致しているかどうか、または、データが一致していないかど うかを示すデータテストフラグを出力する。テストフラグは、マルチプレクサを 介して第2のDQラインに出力される。その結果、素子の速度は、第1のDQラ インからテストされ得、オンチップ比較の結果は、第2のDQラインでサンプリ ングされ得る。重要なことに、外部テスト装置は、第2のDQラインからのテス ト データフラグと同時に、第1のDQラインからデータを読み出す必要はない。 本発明はまた、オンチップテスト回路において必要とされる比較回路の数を低 減する方法を実施する。排他的ORゲートの数を低減し、それにより、ダイス上 のより多くの表面積を実現するために、比較回路は、所定のデータワードのビッ トだけではなく、別のデータワードからの少なくとも1ビットをも比較する。従 って、第1および第2のデータワードを比較する2つの比較回路と、最初の2つ の比較回路の結果を比較する第3の比較回路とを用いるのではなく、本発明は、 第1の比較回路の第1のデータワードを、第2のデータワードからの少なくとも 1ビットと比較することにより、第3の比較回路の必要性を回避する。 広い意味では、本発明は、複数のメモリセル、少なくとも第1および第2の出 力端子、制御回路、テスト回路、およびデータ経路またはスイッチを有する半導 体メモリ素子を実施する。複数のメモリセルは、その中にデータを格納するよう に動作可能であり、メモリセルの第1および第2のサブアレイを含む。第1およ び第2の出力端子はそれぞれ、第1および第2のサブアレイに結合される。制御 回路は、第1および第2のサブアレイに結合され、第1および第2のサブアレイ から第1および第2の出力端子にそれぞれデータを転送するように動作可能であ る。 テスト回路は、制御回路と、第1および第2のサブアレイとに結合される。テ スト回路は、制御回路からのテストモード信号に応答して、第1のサブアレイに 書き込まれたデータをテストし、このテストに基づいてテスト信号を出力する。 スイッチは、制御回路からテストモード信号を受け取り、それに応答して、テス ト回路を、第1の出力端子に結合する。その結果、テストの間、テスト信号は、 第1の出力端子に提供され得、第2のサブアレイに格納されたデータは、第2の 出力端子に提供され得る。 さらに、本発明は、メモリセルの少なくとも第1および第2のサブアレイを有 する半導体メモリ素子をテストする方法を実施する。この方法は、(a)テスト モードに入るステップと、(b)第1および第2のサブアレイにデータを書き込 むステップと、(c)第1のサブアレイに書き込まれたデータをテストするステ ップと、(d)テストの結果を示すテスト信号を提供するステップと、(e)メ モリ素子がテストモードであるとき、出力端子にテスト信号を選択的に提供する ステップと、(f)第2のサブアレイからデータを読み出し、第2の出力端子に データを提供するステップと、を包含する。 さらに、本発明は、複数のメモリセルと、制御回路と、テスト回路とを有する 半導体メモリ素子を実施する。複数のメモリセルは、メモリセルのサブアレイの 第1および第2の組を含み、各組は、データワードに対応する8つのサブアレイ を有する。制御回路は、複数のメモリセルに結合され、複数のメモリセルにデー タを書き込み且つ複数のメモリセルからデータを読み出すように動作可能である 。 テスト回路は、第1および第2の比較回路を有する。第1の比較回路は、サブ アレイの第1の組に書き込まれた第1のデータワードのビットを互いに比較し、 第1のデータワードのビットがすべて一致していれば、テスト信号の合格値を出 力する。第2の比較回路は、サブアレイの第2の組に書き込まれた第2のデータ ワードのビットを互いに比較し、且つ、第1のデータワードからの少なくとも1 ビットと比較し、第2のデータワードのビットのすべてと、第1のデータワード からのこの1つのビットとが一致していれば、テスト信号の合格値を出力する。図面の簡単な説明 図1は、本発明によるテストモード回路を有するメモリ素子のブロック図であ る。 図2は、図1のメモリ素子のテストモード回路および関連回路の詳細を示すブ ロック図である。 図3は、図1のメモリ素子のテストモード回路および関連回路の概略図である 。 図4は、図1のメモリ素子のテストモード回路の別の実施形態のブロック図で ある。 図5は、図1のメモリ素子を含むチップをテストするためのテストステーショ ンを、一部分を等角図で、一部分をブロック図で示した図である。 図6は、図1のメモリ素子を含むコンピュータシステムのブロック図である。好適な実施形態の詳細な説明 図1は、本発明によるメモリ素子10の好適な実施形態のブロック図を示す。 メモリ素子10は、その中央メモリエレメントとして、左側および右側メモリア レイバンク11Aおよび11Bを含む同期ダイナミックランダムアクセスメモリ (SDRAM)である。メモリアレイ11Aおよび11Bの各々は、行および列 に配列された複数のメモリセル(図示せず)を含む。制御論理回路12は、アレ イ11Aおよび11Bのメモリセルへの読み出しまたは書き込みアクセスに関連 するデータ転送ステップを制御する。1つの実施形態では、アレイ11Aおよび 11Bの各々は、32ビットずつ512行×256列に配列されたメモリセルを 有する。メモリ素子10は、32ビット幅を有する。これは、各メモリアドレス (バンク、行および列アドレスの組み合わせ)が、アレイ11Aおよび11Bの うちの一方のそれぞれの32ビットメモリセルに対応し、プロセッサ(図1には 図示せず)が、各32ビットのデータエレメント上で動作することを意味する。 システムクロック(図示せず)は、メモリ素子10の制御回路12にCLK信 号を提供する。コマンド信号は、制御回路12に提供され、コマンド復号化回路 14により復号化される。これらの信号は、当該分野において周知であり、CK ーブ)などの信号を含む。様々なコマンド信号の異なる組み合わせは、異なるプ のコマンドの例としては、READ、WRITE、NOPおよびPRECHAR GEなどがある。プロセッサは、実際には、メモリ素子10により組み合わせで コマンドとして登録され且つ復号化される異なるコマンド信号を生成するが、こ れらのコマンドを、プロセッサにより発行されたものとして参照することが都合 がよい。 制御回路12は、プロセッサにより発行されたコマンドに対応して、制御信号 を、制御ライン(図示せず)を介してメモリ素子10の他の部分に送る。これら の制御信号は、アレイ11Aおよび11Bのメモリセルへのアクセスのタイミン グを制御する。メモリ素子10はまた、10ビット幅のアドレスバス15上でア クセスされる記憶場所のアドレスを備える。このアドレスは、アドレスビットB Aにより特定されるバンクアドレスと、アドレスビットA0〜A8により特定さ れる行または列アドレスとを含む。アドレスは、アドレスレジスタ16に入力さ れ、アドレスレジスタ16は、制御回路12、行アドレスマルチプレクサ17、 ならびに、列アドレスラッチおよび復号化回路20にアドレス情報を提供する。 制御回路12により提供される1つ以上の制御信号に応答して、行アドレスマ ルチプレクサ17は、行アドレス情報を多重化し、これを、アクセスされるメモ リバンク11Aおよび11Bに対応する2つの行アドレスラッチおよび復号化回 路18Aおよび18Bの一方に提供する。制御回路12により提供される1つ以 上の制御信号に応答して、行ラッチおよび復号化回路18Aおよび18Bの各々 は、行アドレスマルチプレクサ17により提供される行アドレスを取り込み、そ して、幾つかの行アクセスライン22Aおよび22Bのうちの1つを選択するこ とにより、それぞれメモリアレイ11Aおよび11Bのメモリセル(図示せず) の選択された行を活性化する。制御回路12により提供される1つ以上の制御信 号に応答して、列ラッチおよび復号化回路20は、アドレスレジスタ16により 提供される列アドレスを取り込み、そして、幾つかの列アクセスライン24Aお よび24Bのうちの1つを選択する。これらの列アクセスライン24Aおよび2 4Bの各々は、2つのI/Oインタフェース回路26Aおよび26Bのうちの一 方によりそれぞれメモリアレイ11Aおよび11Bのうちの一方に結合される。 制御回路12により提供される1つ以上の制御信号に応答して、I/Oインタフェ ース回路26Aおよび26Bの各々は、活性化された行の列の場所に対応する3 2個のメモリセルを選択する。 I/Oインタフェース回路26Aおよび26Bは、選択されたメモリセルの論 理状態を判定し且つ増幅するセンスアンプを含む。I/Oインタフェース回路2 6Aおよび26Bはまた、制御回路12により提供される1つ以上の制御信号に 応答して、32個のデータ出力レジスタ28へのデータおよびデータ入力レジス タ30からのデータをゲート処理するI/O回路を含む。データレジスタ28お よび30は、DQパッドDQ0〜DQ31で32ビット幅のデータバス31に接 続され、制御回路12により提供される1つ以上の制御信号に応答して、プロセ ッサへの出力データQ0〜Q31およびプロセッサからの入力データD0〜D3 1を転送する。 メモリ素子10は、リフレッシュ制御回路32を含む。当該分野において周知 のように、リフレッシュ制御回路32は、制御回路12により提供される1つ以 上の制御信号に応答して、データリフレッシュの目的でアレイ11Aおよび11 Bのメモリセルの行の各々の規則的且つ周期的な活性化を開始する。制御回路1 2により提供される1つ以上の制御信号に応答して、I/Oインタフェース回路 AおよびBのそれぞれの回路は、リフレッシュ活性化された行のメモリセルに格 納されたデータを検知し、そして、各メモリセルの格納データに対応する値を再 書き込みする。 メモリ素子10は、好ましくは、単一の半導体基板上またはダイス上に形成さ れる。アドレスラインA0〜A9、DQラインDQ0〜DQ31、および他のラ インに電気的に結合された幾つかの出力端子またはパッドは、ダイスの周辺に形 成され得る。ダイスは、好ましくは、保護材料によりカプセル封じされ、パッケ ージされたチップを形成し、バッドに電気的に結合された幾つかの導電性のリー ドまたはピンが、チップから延びる(図1には図示せず)。 メモリ素子10はまた、I/Oインタフェース回路26Aおよび26Bを出力 レジスタ28に接続する内部データ出力バス37に結合されるテストモード回路 36を含む。制御回路12が、メモリ素子がテストモードで動作されることを示 す命令であって、制御回路12により受け取られるテストキーベクトルの特殊「 アドレス」の形の命令を受け取ると、制御回路12により、テストモード回路3 6がイネーブルされる。特に、制御回路12が、メモリ素子10を速度テストモ ードで動作させるように命令されると、制御回路は、メモリ素子のテストを行う ようテストモード回路36をイネーブルするテストイネーブル信号TESTを提 供する。テストモード回路36は、データ出力レジスタ28に比較信号またはテ ストデータフラグを提供する。 図2を参照して、左側アレイ11Aが、2つのサブアレイ、即ち、サブアレイ Iおよびサブアレイ11を有するものとして模式的に示される。サブアレイIお よび11はそれぞれ、入ってくるデータまたは出て行くデータをデータ経路38 およ び39を介して受け取る。図2のブロック図に示されるデータ経路38および3 9は、センスアンプ、ゲーティングおよびI/O回路26Aを含む、アレイ11 Aとデータ出力レジスタ28との間に結合される回路の多くを表す。データ経路 38および39は、メモリ素子10の通常モード動作およびテストモード動作の 両方の間に使用され、従って、DQラインのすべてとアレイとの間の固有の標準 の遅延を表す。 簡略化および明瞭さの理由のため、図2には、アレイ11Aの2つのサブアレ イと、2本のDQラインDQ5およびDQ7としか示されていない。しかし、メ モリ素子10は、32本のDQラインDQ0〜DQ31に対応する32個のサブ アレイおよびデータ経路を有している。以下により詳細に説明されるように、3 2個のサブアレイは、それぞれ8つのサブアレイからなる4つのグループに分け られ、各グループは、1ビットを出力し、メモリアレイ11Aおよび11Bに適 用される各外部アドレスについて8ビットワードを形成する。従って、各外部ア ドレスについて、4つのデータワードが出力され得る。テストモード回路36は 、各ワードのビットを互いに比較し(例えば、8つのサブアレイからなる各グル ープについて、偶数ビットを互いに比較し、且つ、偶数ビットを互いに比較する )、そして、各グループについて少なくとも1本のDQライン(例えば、DQラ インDQ6)にテストデータフラグを出力する。次いで、少なくとも1本の他の DQラインは、ラインDQ6上のテストデータフラグおよび直接データの両方が メモリ素子10により出力されることを可能にするために、同じまたは追加のD Qパッドにデータを直接出力し得る。 図2に示されるように、テストモード回路36は、データ経路38および39 から出力を受け取り、サブアレイIおよびIIからのデータを比較し、そして、テ ストフラグを、2:1マルチプレクサ40などのスイッチに出力する。マルチプ レクサ40は、制御回路12からTEST信号を受け取り、インバータ41を介 して信号を反転し、そして、反転および非反転の両方のテスト信号を、交差結合 されたパスゲート42および43の対に提供する。第1のパスゲート42は、デ ータ経路38からデータを受け取り、第2のパスゲート43は、テストモード回 路36からテストデータフラグを受け取る。入ってくるTEST信号がハイの値 を有する場合、テストモード回路38からのテストデータフラグは、パスゲート 43により通過され、TEST信号がローの値を有する場合、データ経路38か らのデータは、パスゲート42により出力される。出力回路44は、マルチプレ クサ40からの出力を受け取り、その出力で、DQパッドDQ7に結合される。 出力回路44は、出力センスアンプ、データ出力レジスタ28のうちの1つ、な どを含む。出力回路44は主として、DQパッドDQ7にデータを提供し且つD QパッドDQ7からデータを受け取るために必要とされる標準の回路を含む。従 って、出力回路44は、そのような回路に固有の標準の遅延を含み、この遅延は 、メモリ素子10のDQラインのすべてに沿って存在する。以下に説明されるこ とを除いて、他のDQ経路とは異なる、実質的にDQ7経路に沿った遅延のみが 、マルチプレクサ40およびテストモード回路36により引き起こされる。 出力回路44と実質的に同一である出力回路45は、DQパッドDQ5とデー タ経路39との間に結合される。重要なことに、サブアレイIIに転送されるデー タおよびサブアレイIIから転送されるデータは、アレイとDQパッドDQ5との 間、即ち、データ経路39と出力回路45との間の標準の回路に転送され、この 標準の回路から転送される。従って、外部テスト装置は、サブアレイIIにデータ を書き込むこと、および、サブアレイIIからデータを読み出すことができ、そし て、メモリ素子10の速度を正確に判定することができる。なぜなら、DQ5ラ イン、即ち、テストモード回路136およびマルチプレクサ40に沿って、追加 の回路が設けられないからである。さらに、上記のように、外部テスト装置はま た、テストモード回路36が、DQ7ラインからテストフラグを読み出すことに よりエラーを判定したかどうかを判定し得る。従って、外部テスト装置は、メモ リ素子10の速度を判定し得、且つ、DQ5ラインから、メモリ素子から読み出 されたデータを判定し得、また、DQ7ラインから、テストモード回路36がエ ラーを検出したかどうかを判定し得る。 テストモード回路36からのテストデータフラグが、DQ7ラインで提供され るため、テストデータフラグは、DQ5ラインからのデータの読み出し後の時間 に、外部テスト装置により検出され得る。従って、テストモード回路36および マルチプレクサ40は、DQ7ラインに出力されたテストデータフラグに、迫加 のゲート遅延を与えるが、そのような遅延は、メモリ素子10の速度の判定とは 無関係である。なぜなら、速度は、他のDQラインのうちの1つ、例えばDQ5 、から判定され得るからである。 以下に説明されるように、テストモード回路36は、メモリアレイ11Aおよ び11Bに同じデータ値を書き込み、データのバイトを比較し、そして、バイト 中のすべてのビットが一致していれば、ローの値を出力する。まれではあるが、 所定のバイトにおいて、メモリアレイのうちの1つから読み出されたデータのす べてが誤りである可能性があるが、それでも、テストモード回路は、データテス トフラグについて、メモリ素子10がテストに合格したことを示すローまたは一 致信号を出力する。しかし、アレイに書き込まれる実際のデータもまた、DQ5 パッドから出力されるため、外部テスト装置は、DQ5パッド上で読み取られる データを、外部テスト装置が以前に装置に書き込んだデータと比較し得、これら 2つのデータが一致しているかどうかを判定し得る。もしこれらのデータが一致 していなければ、テスト装置は、このエラーを認識する。 図3を参照して、テストモード回路36は、4つの比較回路200、202、 204および206を含む(図3には、4つの比較回路のうちの2つ、即ち、比 較回路200および204しか示されていない)。比較回路200〜206の各 々は、NANDゲート208およびNORゲート210を含み、これらのゲート の各々は、メモリアレイ11Aおよび11Bから読み出されたデータを表す信号 DRを受け取る。比較回路200のNANDゲート208およびNORゲート2 10は、DQラインDQ0、DQ2、DQ4およびDQ6に関連するサブアレイ から読み出されたデータを受け取り、比較回路202のNANDゲートおよびN ORゲートは、DQラインDQ1、DQ3、DQ5およびDQ7に関連するサブ アレイから読み出されたデータを受け取る。即ち、比較回路200は、第1の8 ビットデータワード(DQ0〜DQ7)の偶数ビットを互いに比較し、比較回路 202は、第1のデータワードからの奇数ビットを互いに比較する。比較回路2 04のNANDゲート208およびNORゲート210は、DQラインDQ16 、DQ18、DQ20、DQ22およびDQ6に関連するサブアレイから読み出 されたデータを受け取り、比較回路206のNANDゲートおよびNORゲー トは、DQラインDQ17、DQ19、DQ21、DQ23およびDQ7に関連 するサブアレイから読み出されたデータを受け取る。即ち、比較回路204は、 第3のデータワードDQ16〜DQ23の偶数ビットを比較し、比較回路206 は、このデータワードの奇数ビットを比較する。そのような比較は、偶数および 奇数ビットで割られるが、ワードまたはDQラインの他の除算も使用され得る。 以下に説明されるように、比較回路204および206はまた、第1のデータワ ード(即ち、DQ6およびDQ7)からの1ビットを、第3のデータワードのビ ットと比較し、ダイス上の面積を低減する。 NANDゲート208およびNORゲート210の出力は、比較回路200〜 206の各々の排他的ORゲート212に入力される。NANDゲート208お よびNORゲート210はともに、これらのゲートの入力のすべてがローであれ ば、ハイの値を出力する。あるいは、NANDゲート208およびNORゲート 210はともに、これらのゲートの入力のすべてがハイであれば、ローの値を出 力する。それに応答して、排他的ORゲート212は、これらのゲートの入力の 両方がハイまたはローのいずれかである場合にのみローの値を出力する。従って 、NANDゲートまたはNORゲートへの入力のいずれかが残りの入力に等しく なければ、排他的ORゲート212は、ローの値を出力しない。 公知のように、排他的ORゲートは、ダイス上で、NANDゲートまたはNO Rゲートよりも多くの表面積を必要とする。典型的には、半導体メモリ素子のた めの従来のオンチップテスト回路は、2つの比較されたデータワードを比較する 追加の比較回路を使用していた。例えば、そのような従来のシステムは、少なく とももう1つの排他的ORゲートを有する別の比較回路であって、排他的ORゲ ート212からの出力を比較し、それにより、第1のデータワードを第3のデー タワードと比較する比較回路を使用していた。アドレス圧縮テストの間、すべて のDQラインDQ0〜DQ31に1つのビットが書き込まれるため、2つの比較 されたワードは一致しなければならない。 しかし、本発明は、その代わりに、第1のバイトからの1ビットを、第3のバ イト全体と比較することにより、そのような追加の比較の必要性を回避する。従 って、排他的ORゲートの数を減らし、それにより、ダイス上のより多くの表面 積を実現するために、比較回路204および206は、第3のデータワードの偶 数および奇数のビットを互いに比較するだけではなく、第1のデータワードから のビット、例えばそれぞれDQ6およびDQ7をも比較する。従って、比較回路 204のNANDゲート208およびNORゲート210は、第3のバイトの偶 数ビットだけではなく、第1のバイトからの最後の偶数ビット、即ち、DQ6を も受け取る。同様に、比較回路206は、第3のバイトの偶数ビットDQ17、 DQ19、DQ21およびDQ23を、第1のバイトの最上位奇数ビットDQ7 と比較する。 第3のデータワードのDQラインDQ16〜DQ23に書き込まれたすべての ビット、および、第1のデータワードに書き込まれたビットDQ6およびDQ7 が同じ値を有する場合、比較回路204および206のNANDゲート208お よびNORゲート210はすべて、ローの値を排他的ORゲート212に出力す る。排他的ORゲート212がローの値を出力するためには、第1のワードのす べてのビットおよび第3のワードのすべてのビットが、すべて0であるかまたは すべて1でなければならないため、従来技術のテスト回路に必要とされる追加の 比較は回避される。理論的には、第1のワードのすべてのビットがすべて論理0 であり、第3のワードのすべてのビットがすべて論理1であれば(または、その 逆であれば)、排他的ORゲート212は、ローの値を出力し得る。しかし、第 1のワードからの1ビットを第3のワードのビットと比較することにより、排他 的ORゲート212は、第1および第3のワードのビットがすべて同一である場 合にのみローの値を出力し得る。従って、この比較は、第3のデータワードを第 1のデータワードと効果的に比較する。実際のデータワードの各ビットを比較す るほど強力ではないが、本発明は、優れた代用物を提供し、ダイス面積を低減す る。 DQラインDQ0〜DQ7およびDQ16〜DQ23に出力されたデータ読み 出し信号DRがすべて一致すれば、比較回路200および202はそれぞれ、比 較偶数バイト0一致信号CEB0および比較奇数バイト0一致信号COB0を出 力し、そして、比較回路204および206はそれぞれ、比較偶数バイト2信号 CEB2および比較奇数バイト2信号COB2を出力する。出力回路220およ び222の各々は2入力NORゲート224を有し、それぞれ一致信号CEB0 およびCEB2と、COB0およびCOB2とを受け取る。これらの一致信号の いずれかがハイの値を有する場合、NORゲート224は、ロー信号を出力する 。このロー信号は、インバータ226により反転され、出力回路220および2 22からそれぞれ比較偶数信号CMPEおよび比較奇数信号CMPOとして出力 される。 出力回路220および222のNORゲート224は、制御回路12からプロ ーブ信号PROBEを受け取るディスエーブル入力228を有し得る。制御回路 12が、NORゲート224のディスエーブル入力228にハイのPROBE信 号を出力すれば、出力回路220および222はディスエーブルされ、比較信号 CMPEおよびCMPOを出力しない。ディスエーブル入力228は、メモリ素 子10がダイスに結合された外部テスト装置からのプローブによりダイスの形で テストされているときに、制御回路12がテストモード回路36を効果的にディ スエーブルすることを可能にする。そのようにテストされる場合、外部比較回路 は、テストモード回路36に優先する。 多重化回路40のパスゲート43は、出力回路220および222からそれぞ れ比較信号CMPEおよびCMPOを受け取る。図3により詳細に示されるよう に、図2のパスゲート43は、好ましくは、比較信号CMPEを受け取る第1の パスゲート43Aと、比較信号CMPOを受け取る第2のパスゲート43Bとか らなる。多重化回路40のNANDゲート230は、テストイネーブル信号TE STおよびクロックデータ出力レジスタ信号CLKDOR*を受け取る。メモリ 素子10が圧縮モードテストに入ると、制御回路12は、テストイネーブル信号 TESTのハイの値を出力し、NANDゲート230をイネーブルする。さらに 、圧縮モードテストの間、制御回路12は、タイミング信号であるCLKDOR* 信号を出力する。その結果、CLKDOR*信号およびTEST信号のハイの値 がNANDゲート230に入力されると、パスゲート43Aおよび43Bは閉じ て、それぞれ比較信号CMPEおよびCMPOをデータテストフラグDT6およ びDT7として出力する。メモリ素子10が圧縮テストモードでないとき、制御 回路12は、TEST信号のローの値を出力し、これにより、NANDゲート2 30は常にハイの値を出力し、これにより、パスゲート43Aおよび43Bが開 き、比較信号CMPEおよびCMPOを出力しない。 第2のNANDゲート234は、反転TEST信号およびCLKDOR*信号 を受け取り、データ読み出し選択信号DRSEL*を出力する。TEST信号が ハイであるとき、NANDゲート234はディスエーブルされ、DRSEL*信 号のローの値を出力する。TEST信号がローであるとき、NANDゲート23 4はイネーブルされ、NANDゲート234は、反転された形のクロックデータ 出力レジスタ信号CLKDOR*を、ローのデータ読み出し選択信号DRSEL* として通過させる。データ読み出し選択信号DRSEL*はその後、インバータ 236により反転され、反転および非反転のDRSEL*信号がそれぞれ、マル チプレクサ40のパスゲート回路42Aおよび42Bを切り換えるために使用さ れる。テストモードではなく且つTEST信号がローであるとき、パスゲート回 路42Aおよび42Bはそれぞれ、装置10の通常動作の下で、DQラインDQ 6およびDQ7から読み出されたデータ信号を受け取り、且つ、通過させる。 パスゲート回路42Aおよび42Bの出力はそれぞれ、データ出力レジスタ2 8Aおよび28Bに入力される。各データ出力レジスタは、スレーブラッチ24 2およびマスタラッチ240を有し、マスタラッチ240は、パスゲート248 がローであるCLKDOR*により閉じられるとループに接続される2つのイン バータ244および246により形成される。スレーブラッチ242は、公知の 構成である。通常動作の下で、TEST信号がローであるとき、ローのデータ読 み出し選択信号DRSEL*がパスゲート42を閉じ、DQラインからのデータ 読み出し信号DRがデータ出力ラッチ28のマスタラッチ240に入力されるこ とを可能にする。しかし、圧縮テストモードの間、TEST信号はハイであり、 これにより、データ読み出し選択信号DRSEL*が、パスゲート42Aおよび 42Bを開き、それにより、データテストフラグDT6およびDT7が、パスゲ ート43Aおよび43Bからマスタラッチ240に入力されることを可能にする 。従って、データ出力レジスタ28Aおよび28Bのマスタラッチ240は、選 択可能な入力を有し、パスゲート42が閉じている場合DQラインからのデータ 読み出し信号が入力されるか、または、パスゲート43が閉じている場合データ テ ストフラグが入力されるかのいずれかである。 上記のように、32本のDQラインDQ0〜DQ31の各々について1個ずつ 、32個のデータ出力レジスタ28が使用される。データ出力レジスタの各々は 、図3の出力ラッチ28Aおよび28Bと同様のマスタラッチおよびスレーブラ ッチを有する。しかし、データ出力レジスタ28のうちの4つは、切り換え可能 な入力を有する。そのうちの2つが、それぞれDQラインDQ6およびDQ7か ら読み出されたデータか、または、データテストフラグDT6およびDT7のい ずれかを受け取るデータ出力レジスタ28Aおよび28Bとして、図3に示され る。以下に説明されるように、切り換え可能な入力を有する残りの2つのデータ 出力レジスタは、DQラインDQ23およびDQ24に結合される。 テストモード動作の間、CLKDOR*信号がハイであるとき、パスゲート4 3Aおよび43Bは閉じられ、テストフラグ信号DT6およびDT7が、マスタ ラッチ240の第1のインバータ244を介して、スレーブラッチ242のデー タ入力Aに入力されることを可能にする。TEST信号がハイであるため、イン バータ41は常に、NANDゲート234にローの値を入力し、それにより、デ ータ読み出し選択信号DRSEL*に一定のハイの値を与える。このハイの値に より、パスゲート42が開き、そして、データ読み出し信号DRが、マスタラッ チ240に出力されることを妨げる。 その後、CLKDOR*信号がローであるとき、パスゲート248が開き、パ スゲート43Aおよび43Bが同様に開く。その結果、マスタラッチ240が第 1および第2のインバータ244および246を介してループ状になると(loop s)、テストデータフラグDT6およびDT7がマスタラッチ240にラッチさ れる。クロックデータ出力レジスタ信号CLKDOR*は、スレーブラッチ24 2の反転クロック入力LAT*に入力される(そして、それと同時に、インバー タにより反転され、非反転クロック入力LATに入力される)。従って、CLK DOR*信号がローになると、マスタラッチ240のデータは、クロックされ、 スレーブラッチ242に送られる。その結果、マスタラッチ240は、CLKD OR*信号のクロックサイクルの間その出力値を保持し、CLKDOR*信号が再 び遷移するまで、この値をスレーブラッチ242のデータ入力Aに入力する。 スレーブラッチ242は同様に、CLKDOR*信号のクロックサイクルの間、 その出力値を保持する。その結果、出力ドライバおよびゲート、などの追加の出 力回路252は、スレーブラッチ242から対応するDQパッド(例えば、パッ ドDQ6およびDQ7)に出力されるデータを検知し且つ増幅し得る。パスゲー ト43Aおよび43Bが開いており且つパスゲート42が閉じているとき、デー タ読み出し信号DR入力について、マスタラッチ240およびスレーブラッチ2 42の動作は同じである。つまり、データ出力ラッチ28は、パスゲート42A 、42B、43Aおよび43Bのために切り換え可能な入力を有することを除い て、典型的なマスタースレーブラッチ構成を有する。 図3のテストノード回路36、マルチプレクサ40および出力回路44の動作 を要約すると、比較回路200および202はそれぞれ、第1のデータワードD Q0〜DQ7の偶数ビットおよび奇数ビットを比較し、比較回路204および2 06はそれぞれ、第3のデータワードDQ16〜DQ23の偶数および奇数ビッ トを比較する。比較回路200および202は、比較偶数バイト0信号CEB0 および比較奇数バイト0信号COB0を出力し、比較回路204および206は それぞれ、出力回路220および222に、比較偶数バイト2信号CEB2およ び比較奇数バイト2信号COB2を出力する。出力回路220および222は、 比較偶数信号CMPEおよび比較奇数信号CMPOを、マルチプレクサ40のパ スゲート43Aおよび43Bに出力する。テストモードであるとき、TEST信 号およびCLKDOR*信号はハイであり、これにより、パスゲート43Aおよ び43Bが閉じ、比較偶数信号CMPEおよび比較奇数信号CMPOがそれぞれ 、データ出力レジスタ28Aおよび28Bのマスタラッチ240にデータテスト フラグDT6およびDT7として入力されることを可能にする。データ出力レジ スタ28Aおよび28Bのスレーブラッチ242は、クロックデータ出力レジス タ信号CLKDOR*に基づいたレートで、データテストフラグDT6およびD T7をクロックしてDQパッドDQ6およびDQ7に送る。第1または第3のデ ータワードの偶数ビットのいずれかが一致しなければ、比較回路200および2 04と、出力回路220とは、比較偶数信号CMPEにハイの値を与え、この信 号は、パスゲート43AによりデータテストフラグDT6として通過され、そし て、 テストデータフラグとしてDQ6パッド上に出力される。同様に、第1または第 3のデータワードの奇数ビットのいずれかが一致しなければ、比較回路202お よび206と、出力回路222とは、比較奇数信号CMPOにハイの値を与え、 この信号は、パスゲート43Bによりデータテスト信号DT7として通過され、 そして、テストデータフラグとしてDQ7パッド上に出力される。 本発明は概して、左側メモリアレイ11Aに格納された第1および第3のデー タワードにテストデータフラグを与えることについて上で説明されている。しか し、本発明は、右側メモリアレイ11Bについて第2のデータワードDQ8〜D Q15および第4のデータワードDQ24〜DQ31を比較するための奇数メモ リアレイに等しく適用可能である。従って、図示はされていないが、テストモー ド回路36はまた、比較回路200〜206と同様の比較回路であって、DQラ インDQ8〜DQ15上の第2のデータワードおよびDQラインDQ24〜DQ 31上の第4のデータワードについて右側メモリアレイ11Bから読み出された データを受け取る4つの迫加の比較回路を含む。比較回路の第2の対は、第2の データワードDQ8〜DQ15の偶数および奇数ビットだけではなく、第4のデ ータワードの最下位偶数および奇数ビット、即ち、DQ24およびDQ25をも 比較する。同様に、テストモード回路36は、出力回路220および222と同 様の2つの迫加の出力回路であって、同様に比較信号CMPEおよびCMPOを 多重化回路40およびデータ出力レジスタ28に出力する出力回路を含む。第2 および第4のデータワードの偶数および奇数ビットについてのテストデータフラ グは、DQ22およびDQ23に出力される。 図4を参照して、メモリ素子10の別の実施形態が、メモリ素子200として 示される。この別の実施形態は、以前に説明されたメモリ素子10と同様であり 、同様の構成を有する場合、エレメントにはすべて同じ参照番号が付されている 。構成または動作の有意な差だけが詳細に説明される。 重要なことに、エラーラッチ202は、テストモード回路36から、比較偶数 信号CMPEおよび比較奇数信号CMPOを受け取り、且つ、ラッチする。その 結果、外部テスト装置は、1クロックサイクルの間、DQ5ラインから装置の速 度をテストし得、その後の時間に、DQ7ラインからエラーラッチ202に格納 された値を読み出し得る。例えば、第1のクロックサイクルの間、外部テスト装 置は、DQ7ライン上のサブアレイの速度と、このサブアレイからのデータとを 判定し得る。テストモード回路36、エラーラッチ202、およびマルチプレク サ40の固有の遅延のため、テスト装置はその後、それから1クロックサイクル 以上後(例えば、それから2サイクル後)に、エラーラッチ202にラッチされ たデータを読み出し得る。テストデータフラグがエラーラッチ202にラッチさ れていれば、テスト装置は、2クロックサイクル前にサブアレイに付与されたア ドレスを判定することにより、メモリアレイ中のどのメモリセルが不良であるか を判定し得る。 エラーラッチ202に第2の出力を提供するために、マルチプレクサ204は 、エラーラッチの出力と、アドレスまたは追加の電源パッドなどの、装置の任意 のパッド206との間に結合される。従って、装置200がその圧縮テストモー ドであるとき、TEST信号のローの値が、マルチプレクサ204に付与され、 これにより、エラーラッチ202は、追加のパッド206に結合される。その結 果、マルチプレクサ204は、他の場合にはテストデータフラグを出力するため に使用されるDQパッドを解放する。図示はされていないが、テストデータフラ グのために適切に増幅された出力信号を提供するために、マルチプレクサ204 と追加のパッド206との間に、適切な出力ドライバが必要とされ得る。しかし 、そのような出力ドライバは、標準のDQパッドで典型的に使用されるものほど 大きいものでなくてよい。 本発明は、メモリ素子10が、チップの形にパッケージされたときにテストさ れることを可能にし、それにより、都合良くテストされる。図5は、複数のパッ ケージされたチップ60をテストするためのテストステーション50を示す。各 チップは、本発明によるメモリ素子10を1つ以上含む。テストステーションは 、チップ60の各々を解放可能に保持し且つチップリード62と外部テスト回路 54との間に電気接続を提供するテストボード52を含む。自動ピック・アンド ・プレイス機56は、チップ60を自動で操作してチップ60をテストボード5 2内に挿入し得る。 クロックおよびコマンド信号入力、アドレス入力A0〜A8、ならびに、デー タバス入力/出力DQ0〜DQ31、などのメモリ素子10の入力および出力端 子の各々は、チップリード62の幾つかまたはすべてに電気的に結合される。テ スト回路54は、マイクロプロセッサまたはマイクロコントローラ回路、システ ムクロック、および、テストルーチンを実行し且つその結果を格納するためのメ モリを含み得る。メモリ素子10の上記のテストは、バーンインプロセスの間、 チップ60が高い温度および動作電圧に晒されているとき、などの様々なテスト プロセスの間に、テストステーション50により行われ得る。メモリ素子10を それらの各速度等級に従って識別し且つ分類するために、テストは、異なるクロ ック速度で行われ得る。 図6は、本発明によるメモリ素子10を用いるコンピュータシステム70のブ ロック図である。コンピュータシステム70は、ソフトウェアを実行して所望の 計算およびタスクを行うようなコンピュータ機能を実行するためのコンピュータ 回路72を含む。回路72は、典型的には、プロセッサ(図示せず)と、示され るようなメモリ素子10とを含む。キーボードまたはポインティング装置などの 1つ以上の入力装置74が、バス75を介してコンピュータ回路72に結合され 、オペレータ(図示せず)が、コンピュータ回路72にデータを手動で入力する ことを可能にする。回路により生成されたデータをオペレータに提供するために 、1つ以上の出力装置76が、バス75を介してコンピュータ回路72に結合さ れる。出力装置76の例としては、プリンタおよびビデオディスプレイユニット などがある。外部記憶媒体(図示せず)にデータを格納するか、または、この外 部記憶媒体からデータを取り出すために、1つ以上のデータ記憶装置78が、バ ス75を介してコンピュータ回路72に結合される。記憶装置78および関連す る記憶媒体の例としては、ハードディスクおよびフロッピーディスクを受け入れ るドライブ、磁気テープレコーダ、ならびに、コンパクトディスクリードオンリ メモリ(CD−ROM)リーダなどがある。 本発明の実施形態を例示の目的のために上で説明してきたが、本発明の精神お よび範囲から逸脱することなく、様々な改変がなされ得ることが認識される。例 えば、本発明は、SDRAM素子において使用されるものとして説明されたが、 本発明は、他の半導体メモリ素子に等しく適用可能である。さらに、例示的なテ ストルーチンが上で説明されたが、本発明の下では、チェックサムテスト、サイ クリックリダンダンシーチェック、などの様々な他のテストルーチンが使用され 得る。さらに、テストフラグおよびデータは、2つの別個の端子ではなく、単一 の出力端子に付与されてもよい。さらに、本発明は、素子の高速テストを必要と する他の半導体素子に適用可能である。従って、本発明は、添付の請求の範囲に より限定される以外には限定されない。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,DE, DK,ES,FI,FR,GB,GR,IE,IT,L U,MC,NL,PT,SE),OA(BF,BJ,CF ,CG,CI,CM,GA,GN,ML,MR,NE, SN,TD,TG),AP(GH,GM,KE,LS,M W,SD,SZ,UG,ZW),EA(AM,AZ,BY ,KG,KZ,MD,RU,TJ,TM),AL,AM ,AT,AU,BA,BB,BG,BR,BY,CA, CH,CN,CU,CZ,DE,DK,EE,ES,F I,GB,GE,GH,GM,GW,HU,ID,IL ,IS,JP,KE,KG,KP,KR,KZ,LC, LK,LR,LS,LT,LU,LV,MD,MG,M K,MN,MW,MX,NO,NZ,PL,PT,RO ,RU,SD,SE,SG,SI,SK,SL,TJ, TM,TR,TT,UA,UG,UZ,VN,YU,Z W (72)発明者 フラー,ポール エム. アメリカ合衆国 アイダホ 83702,ボイ ス,ノース 15ティーエイチ ストリート 2135 【要約の続き】 を比較する2つの比較回路と、最初の2つの比較回路の 結果を比4較する第3の比較回路とを用いるのではな く、本発明は、第1の比較回路の第1のデータワード を、第2のデータワードからの少なくとも1ビットと比 較することにより、第3の比較回路の必要性を回避す る。

Claims (1)

  1. 【特許請求の範囲】 1.内部にデータを格納するように動作可能なメモリセルのアレイ(11a、1 1b)と、 複数の出力端子と、 該メモリセルのアレイに結合され、読み出し動作の間に、少なくとも1つのメ モリセルから該出力端子のうちの1つにデータを転送するように動作可能な制御 回路(12)と、 該メモリセルのアレイに結合されるテスト回路であって、テストモード信号に 応答して、該読み出し動作の間に該アレイの少なくとも1つのメモリセルに書き 込まれたデータをテストし、該テストに基づくテスト信号を、該出力端子のうち の第1の出力端子に出力するテスト回路(36)と、 該読み出し動作の間、該テスト回路によりテストされている該メモリセルのう ちの少なくとも1つを、該出力端子のうちの第2の出力端子に結合するデータ経 路(39)と、 を含む半導体メモリ素子(10)。 2.前記メモリセルのアレイが、サブアレイの少なくとも第1および第2の組を 含み、該組の各々が、データワードに対応する8つのサブアレイを有し、 前記テスト回路が、第1および第2の比較回路を含み、該第1の比較回路は、 サブアレイの該第1の組に書き込まれた第1のデータワードのビットを互いに比 較し、該第1のデータワードのビットのすべてが一致していれば、該テスト信号 の合格値を出力し、 該第2の比較回路が、サブアレイの該第2の組に書き込まれた第2のデータワ ードのビットを互いに比較し、該第1のデータワードからの少なくとも1ビット と比較し、該第2のデータワードのビットのすべてと、該第1のデータワードか らの該1ビットとが一致していれば、該テスト信号の合格値を出力する、 請求項1に記載の半導体メモリ素子。 3.前記メモリセルのアレイが、第1および第2のサブアレイを含み、前記テス ト回路が、前記半導体メモリ素子のテスト中に、該第1のサブアレイに書き込ま れたデータを、該第2のサブアレイに書き込まれたデータと比較することによっ て該第1のサブアレイに書き込まれたデータをテストし、該テスト回路は、該第 1のサブアレイに書き込まれた該データが、該第2のサブアレイに書き込まれた 該データに対応する場合、前記テスト信号の合格値を出力する、請求項1に記載 の半導体メモリ素子。 4.前記テスト回路と、前記出力端子のうちの1つとの間に結合されるラッチを さらに含み、該ラッチは、前記テスト信号を格納し、該テスト信号が、該1つの 出力端子を介して該ラッチから読み出されることを可能にする、請求項1に記載 の半導体メモリ素子。 5.入力スイッチと、マスタラッチと、スレーブラッチとを有するデータ出力レ ジスタをさらに含み、前記メモリセルのアレイは、第1および第2のサブアレイ を含み、該入力スイッチは、該第1のサブアレイに結合され、前記テストモード 信号に応答して、該第1のサブアレイから該データ出力レジスタを電気的に切り 離し、 該マスタラッチは、パスゲートに結合され、所定の信号に応答して前記テスト 信号を、または、該所定の信号が無い場合には該第1のサブアレイに格納された データを、選択的に受け取り、それに応答して、それぞれ該テスト信号または格 納されたデータを出力し、 該スレーブラッチは、該マスタラッチと、少なくとも1つの出力端子との間に 結合され、該1つの出力端子に、該テスト信号または該格納されたデータを提供 する、請求項1に記載の半導体メモリ素子。 6.前記複数の出力端子が、第1および第2の出力端子を含み、テスト回路は、 該第1の出力端子に結合され、前記テスト信号を該第1の出力端子に提供し、該 第2の出力端子は、前記データ経路に結合され、前記半導体メモリ素子は、追加 の出力端子、および、該テスト回路と該追加の出力端子との間に結合されるパス ゲートをさらに含み、該パスゲートは、前記テストモード信号に応答して、該テ スト信号を該追加の出力端子に提供する、請求項1に記載の半導体メモリ素子。 7.前記テスト回路と、前記出力端子のうちの1つとの間に2:1多重化回路を さらに含み、該テスト回路が、少なくとも1つの排他的ORゲートを含み、前記 メモリセルのアレイが、同期ランダムアクセスメモリセルである、請求項1に記 載の半導体メモリ素子。 8.前記テスト回路と、前記出力端子のうちの1つとの間に結合され、該テスト 回路が、前記テスト信号を該1つの出力端子に提供することを選択的に可能にす るスイッチをさらに含む、請求項1に記載の半導体メモリ素子。 9.前記複数の出力端子が、第1および第2の端子を含み、該第1の端子は、前 記テスト回路に結合され、該テスト回路が、該第1の端子に前記テスト信号を出 力することを可能にし、該第2の端子は、前記データ経路に結合される、請求項 1に記載の半導体メモリ素子。 10.前記テスト回路、前記データ経路、および1つの出力端子に結合されるス イッチをさらに含み、該スイッチが、該テスト回路および該データ経路を、該1 つの出力端子に選択的に結合する、請求項1に記載の半導体メモリ素子。 11.内部にデータを格納するように動作可能な複数の回路セルであって、回路 セルの第1および第2のサブアレイを含む該複数の回路セルと、 該第1および第2のサブアレイ(11a、11b)にそれぞれ結合される第1 および第2の出力端子を含む複数の出力端子と、 該第1および第2のサブアレイに結合され、該第1および第2のサブアレイか ら該第1および第2の出力端子にそれぞれデータを転送するように動作可能であ る制御回路(12)と、 該制御回路と、該第1および第2のサブアレイとに結合されるテスト回路であ って、所定の信号に応答して、該第1のサブアレイに書き込まれたデータをテス トし、該テストに基づいてテスト信号を出力するテスト回路(36)と、 該テスト回路と、該複数の出力端子のうちの1つとに結合されるスイッチであ って、該制御回路(12)から該所定の信号を受け取り、それに応答して、該テ スト回路を該1つの出力端子に結合するスイッチ(40)と、 を備える回路装置。 12.前記複数の回路セルが、サブアレイの少なくとも第1および第2の組を含 み、該組の各々は、データワードに対応する8つのサブアレイを有し、 前期テスト回路が、第1および第2の比較回路を含み、該第1の比較回路が、 サブアレイの第1の組に書き込まれた第1のデータワードのビットを互いに比較 し、該第1のデータワードのビットのすべてが一致していれば、前記テスト信号 の合格値を出力し、 該第2の比較回路が、該サブアレイの第2の組に書き込まれた第2のデータワ ードのビットを互いに比較し、該第1のデータワードからの少なくとも1ビット と比較し、該第2のデータワードのビットのすべてと、該第1のデータワードか らの該1ビットとが一致していれば、該テスト信号の合格値を出力する、請求項 11に記載の回路装置。 13.前記テスト回路が、前記回路装置のテスト中に、前記第1のサブアレイに 書き込まれたデータを、前記第2のサブアレイに書き込まれたデータと比較する ことにより、該第1のサブアレイに書き込まれたデータをテストし、該テスト回 路は、該第1のサブアレイに書き込まれた該データが、該第2のサブアレイに書 き込まれた該データに対応していれば、前記テスト信号の合格値を出力する、請 求項11に記載の回路装置。 14.前記テスト回路と前記第1の出力端子との間に結合されるラッチをさらに 含み、該ラッチは、前記テスト信号を格納し、該テスト信号が、前記第1の出力 端子を介して該ラッチから読み出されることを可能にする、請求項11に記載の 回路装置。 15.入力スイッチと、マスタラッチと、スレーブラッチとを有するデータ出力 レジスタをさらに含み、該入力スイッチは、前記第1のサブアレイに結合され、 そして、前記所定の信号に応答して、該データ出力レジスタを該第1のサブアレ イから電気的に切り離し、 該マスタラッチは、パスゲートに結合され、該所定の信号に応答して前記テス ト信号を、または、該所定の信号が無い場合には該第1のサブアレイに格納され たデータを、選択的に受け取り、それに応答して、それぞれ該テスト信号または 該格納されたデータを出力し、 該スレーブラッチは、該マスタラッチと、前記第1の出力端子との間に結合さ れ、該第1の出力端子に、該テスト信号または該格納されたデータを提供する、 請求項11に記載の回路装置。 16.追加の出力端子、および、前記テスト回路と該追加の出力端子との間に結 合されるパスゲートをさらに含み、該パスゲートが、前記所定の信号に応答して 、該追加の出力端子に前記テスト信号を提供する、請求項11に記載の回路装置 。 17.前記スイッチが、2:1多重化回路であり、前記テスト回路が、少なくと も1つの排他的ORゲートを含み、前記複数の回路セルが、同期ダイナミックラ ンダム回路セルである、請求項11に記載の回路装置。 18.内部にデータを格納するように動作可能な複数のメモリセルであって、メ モリセルのサブアレイの第1および第2の組を含み、該組の各々は、データワー ドに対応する8つのサブアレイを有する、複数のメモリセル(11a、11b) と、 該複数のメモリセルに結合され、該複数のメモリセルにデータを書き込み且つ 該複数のメモリセルからデータを読み出すように動作可能な制御回路(12)と 、 第1および第2の比較回路を有するテスト回路(36)と、をさらに含み、該 第1の比較回路は、サブアレイの該第1の組に書き込まれた第1のデータワード のビットを互いに比較し、該第1のデータワードのビットのすべてが一致してい れば、テスト信号の合格値を出力し、該第2の比較回路は、サブアレイの該第2 の組に書き込まれた第2のデータワードのビットを互いに比較し、該第1のデー タワードからのビットと比較し、そして、該第2のデータワードのビットのすべ てと、該第1のデータワードからの該1ビットとが一致していれば、該テスト信 号の合格値を出力する、 半導体メモリ素子。 19.入力装置(74)と、 出力装置(76)と、 アドレスバスと、 データバスと、 制御ラインの組と、 該アドレスおよびデータバスと、該制御ラインの組とに結合されるメモリコン トローラ(12)と、 該入力および出力装置と、該アドレスおよびデータバスと、該制御ラインの組 とに結合されるプロセッサ(72)と、 該アドレスおよびデータバスと、該制御ラインの組とを介して該メモリコント ローラに結合されるメモリ素子(10)と、を含み、該メモリ素子が、 内部にデータを格納するように動作可能なメモリセルのアレイ(11a、11 b)と、 複数の出力端子と、 該メモリセルのアレイに結合され、読み出し動作の間、少なくとも1つのメモ リセルから、該出力端子のうちの1つにデータを転送するように動作可能な制御 回路(12)と、 該制御回路および該メモリセルのアレイに結合されるテスト回路であって、テ ストモード信号に応答して、該読み出し動作の間に該アレイの少なくとも1つの メモリセルに書き込まれたデータをテストし、該テストに基づいて、該出力端子 のうちの第1の出力端子にテスト信号を出力するテスト回路(36)と、 該テスト回路によりテストされている該メモリセルのうちの少なくとも1つを 、該読み出し動作の間、該出力端子のうちの第2の出力端子に結合するデータ経 路と、を含む、 コンピュータシステム。 20.前記テスト回路と、前記1つの出力端子との間に結合されるラッチをさら に含み、該ラッチは、前記テスト信号を格納し、該テスト信号が、該1つの出力 端子を介して該ラッチから読み出されることを可能にする、請求項19に記載の コンピュータシステム。 21.入力スイッチと、マスタラッチと、スレーブラッチとを有するデータ出力 レジスタをさらに含み、前記メモリセルのアレイは、第1および第2のサブアレ イを含み、該入力スイッチは、該第1のサブアレイに結合され、前記テストモー ド信号に応答して、該データ出力レジスタを該第1のアレイから電気的に切り離 し、 該マスタラッチは、パスゲートに結合され、該テストモード信号に応答して、 前記テスト信号を、または、該テストモード信号が無い場合には、該第1のサブ アレイに格納されたデータを、選択的に受け取り、それに応答して、該テスト信 号または該格納されたデータをそれぞれ出力し、 該スレーブラッチは、該マスタラッチおよび前記1つの出力端子に結合され、 該スレーブラッチは、該テスト信号または該格納されたデータを該第1の出力端 子に提供する、請求項19に記載のコンピュータシステム。 22.ダイスがその上に形成された半導体回路を含み、該半導体回路は、内部に データを格納するように動作可能な複数のメモリセルを有し、 該ダイス上で該半導体回路に結合される複数の導電性リードであって、アドレ ス信号を受け取るためのアドレスリードを含む導電性リードをさらに含み、該複 数のメモリセルは、該アドレスリードに付与されるアドレスワードに基づいて、 導電性の行および列によりアドレス指定可能であり、 該メモリセルに結合され、該メモリセルから該第1および第2のリードのうち の1つにデータを転送するように動作可能な制御回路(12)と、 該制御回路と、セルのメモリとに結合されるテスト回路であって、少なくとも 1つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信 号を、該リードのうちの第1のリードに出力するテスト回路(36)と、 該テスト回路によりテストされている該メモリセルのうちの少なくとも1つを 、読み出し動作の間、該リードのうちの第2のリードに結合するデータ経路(3 8)と、 該ダイスと、該複数のリードのうちの少なくとも1部分とをカプセル封じし、 パッケージされたチップを形成するカプセル封じ材料と、 該アドレス信号を付与するためのテスト回路(36)と、 該パッケージされたチップを解放可能に保持し、該複数のリードを該テスト回 路と電気的に結合するためのソケットと、をさらに含む、 半導体素子テスト装置。 23、前記パッケージされたチップを自動で前記ソケット内に挿入するためのピ ック・アンド・プレイス装置をさらに含む、請求項22に記載の半導体素子テス ト装置。 24.メモリセルのアレイと、少なくとも1つの出力端子とを有する半導体メモ リ素子をテストする方法であって、 テストモードに入るステップと、 データを、該アレイの少なくとも1つのメモリセルに書き込むステップと、 該メモリセルに書き込まれた該データをテストするステップと、 該テストの結果を示すテスト信号を提供するステップと、 該メモリ素子が該テストモードであるとき、該出力端子のうちの第1の出力端 子に該テスト信号を選択的に提供するステップと、 該メモリセルから該データを読み出し、該データを、該出力端子のうちの第2 の出力端子に提供するステップと、 を包含する、方法。 25.1つの出力端子から前記データを読み出すステップと、 該1つの出力端子から該データを読み取る該ステップの後の時間に、該1つの 出力端子から前記テスト信号を読み出すステップと、 をさらに包含する、請求項24に記載の方法。 26.前記メモリ素子は、メモリセルの第1および第2のサブアレイと、該第1 および第2のサブアレイにそれぞれ結合される第1および第2の出力端子とを含 み、前記テスト信号を選択的に提供する前記ステップは、該テスト信号を前記第 1の出力端子に提供し、前記データを読み出す前記ステップは、該データを、該 第2の出力端子に提供する、請求項24に記載の方法。 27.第1の出力端子から前記データを読み出すステップと、 該第1の出力端子から該データを読み出す該ステップの後の時間に、第2の出 力端子から前記テスト信号を読み出すステップと、 をさらに包含する、請求項24に記載の方法。 28.メモリセルの第1および第2の組を有する半導体メモリ素子をテストする 方法であって、 該メモリセルの該第1および第2の組に、データの第1および第2の組を書き 込むステップと、 該メモリセルの該第1の組から該データの該第1の組を読み出し、該データの 該第1の組をそれ自体と比較するステップと、 該メモリセルの該第2の組から該データの該第2の組を読み出し、該データの 該第2の組をそれ自体と比較し、該データの該第1の組からのビットと比較する ステップと、 該読み出しステップに基づいてテスト信号を生成するステップと、 を包含する方法。
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