JP2001508223A - メモリ素子のための高速テストシステム - Google Patents

Abstract

(57)【要約】 メモリ素子は、メモリ素子に結合される外部テスト装置からの入力／出力ラインを最低２本必要とする。メモリ素子からの第１のＤＱラインは、アレイからの直接データ経路を提供し、外部テスタは、メモリ素子の最大速度でアレイからデータを読み出し得る。アドレス圧縮モードの間に多数のＤＱラインを多重化し且つ比較するためのテストモード回路は、第１のＤＱラインを含む２本以上のＤＱラインに結合される。圧縮モードテスト回路は、メモリ素子への書き込みおよびメモリ素子からの読み出しが同時に行われたデータを比較するオンチップ比較器を含み得る。比較回路は、メモリ素子から読み出されたデータが一致しているかどうかを示すデータテストフラグを出力する。テストフラグは、マルチプレクサを介して第２のＤＱラインに出力される。その結果、素子の速度は、第１のＤＱラインからテストされ得、オンチップ比較の結果は、第２のＤＱラインでサンプリングされ得る。比較回路は、所定のデータワードのビットだけではなく、別のデータワードからの少なくとも１ビットをも比較する。従って、第１および第２のデータワードを比較する２つの比較回路と、最初の２つの比較回路の結果を比４較する第３の比較回路とを用いるのではなく、本発明は、第１の比較回路の第１のデータワードを、第２のデータワードからの少なくとも１ビットと比較することにより、第３の比較回路の必要性を回避する。

Description

【発明の詳細な説明】 メモリ素子のための高速テストシステム技術分野 本発明は概してコンピュータに関し、具体的には、メモリ素子、およびそのよ うな素子のテスト方法に関する。発明の背景 コンピュータ設計者は、高速で信頼性のあるコンピュータの設計を可能にする 高速で信頼性のあるメモリ素子を望んでいる。ランダムアクセス半導体メモリな どのメモリ素子の製造業者は、消費者に信頼性のある製品を提供するために、メ モリ素子の機能およびタイミング特性の完全な範囲をテストしなければならない 。素子の各メモリセルをテストしなければならないため、より高い密度を有する メモリ素子をテストするために必要な時間および設備は、そのような素子の製造 コスト全体のかなりの部分に相当する。各ユニットをテストする時間を少しでも 短縮すれば、製造コストが低減される。 半導体製造業者は、所定のテスト装置を用いてより多くのチップが同時にテス トされることを可能にするために高速テストルーチンを開発した。１つの公知の テストルーチンであるＪｅｄｅｃは、単に、メモリ素子に書き込まれたデータを 、そのメモリ素子から読み出されたデータと比較し、データが一致していれば（ 合格であれば）、１つ以上のメモリセルアドレスに値１を割り当て、データが一 致していなければ（失格であれば）、０を割り当てる。Ｊｅｄｅｃルーチンは、 高速ではあるが、メモリ素子に書き込まれた実際のデータを出力するものではな い。従って、テスタが、メモリ素子が合格していることを示す、１の連続する列 を出力すると、技術者には、素子が実際に合格しているのか、それとも、素子内 か、または、素子からテスタへの経路に沿ったどこかのポイントでエラーが生じ てそのような出力を引き起こしているのかが分からない。 Ｊｅｄｅｃルーチンのこの欠点を補償するために、マイクロンテストモードル ーチン（Micron Test Mode Routine）は３つの出力を提供する。マイクロンルー チンは、実際のデータを、０または１、および０と１との間の中間レベルトライ ステート値として出力する。１または０ではなくトライステート値が出力される と、技術者は、エラーが起こっていることを認識する。残念なことに、ミクロン ルーチンは、ほとんどの半導体素子の優れたテストを提供するが、このルーチン は、典型的には、次の読み出し／書き込みサイクルの開始前に、現在の高速メモ リ素子がその通常動作速度でテストされることを可能にするほど速く出力をトラ イステート値にバイアスすることができない。従って、そのような高速メモリ素 子を、その典型的な動作速度よりも遅い速度でテストせざるを得ない。 テスト時間およびコストを節約するために、メモリ素子の製造業者は、テスタ がテストルーチンを幾つかのチップに同時に適用するように、ますますテスト手 順を自動化している。自動テストは、メモリ素子が半導体チップとしてパッケー ジされた後に、最も簡単に達成される。なぜなら、チップが、ピック・アンド・ プレイス（pick and place）機を用いてテストソケットに自動的に挿入され得る からである。次いで、自動テスト回路は、所定の電圧および信号をチップに付与 し、メモリにテストデータパターンを書き込み、データを読み出し、そして、結 果を分析して記憶速度、タイミング、故障などを検出することにより、テストル ーチンを実行する。同時にテストされ得るチップが多いほど、チップあたりのテ スト時間の節約が大きい。 半導体チップをテストする際に使用されるほとんどのテスタは高価である。例 えば、Teradyne製造の現在のテスタは、１２８本の入力／出力（「Ｉ／Ｏ」）ラ インを有する。このテスタが同時にテストし得るチップ数を最大にするためには 、各チップに結合しなければならない、テスタからのＩ／Ｏラインの本数がより 少なくなるように、オンチップデータ入力／出力ライン、即ち、「ＤＱライン」 が多重化される。例えば、テスタは、各メモリ素子の多数の場所に所定のデータ パターンを同時に書き込み、次いで、読み出しサイクルの間、書き込まれたデー タにアクセスする。オンチップに作られた比較回路は、多数の場所から読み出さ れたデータを比較し、そして、読み出されたデータのすべてが、書き込まれたデ ータと一致しているかどうかを示す。チップが３２本のＤＱライン（ＤＱ０〜Ｄ Ｑ ３１）を有する場合、オンチップの４：１マルチプレクサおよびテスト回路は、 データを圧縮して３２本のＤＱラインのうち８本だけに送る。従って、各チップ には、テスタの１２８本のラインのうち８本しか必要でない。故に、テスタの１ ２８本のＩ／Ｏラインは、同時に１６個のチップをテストすることができる。 別の解決策では、Micron Technology，Inc.製造のある半導体記憶素子は、素 子のテスト中のそのような遅延を補償するのを助けるオンチップテストモード回 路を提供する。そのようなテストモード回路の下では、外部テスト装置が、第１ の間隔の間にチップにデータを書き込み、次いで、第２の間隔の間に同じデータ を再びＤＱラインに書き込む。第２の間隔の間、データは再びＤＱラインに書き 込まれ、以前にメモリ素子に書き込まれたデータは、メモリ素子から読み出され 且つラッチされる。次いで、オンチップ比較器は、ラッチされたデータを、第２ の間隔の間に書き込まれたデータと比較する。ラッチされたデータが、第２の間 隔の間に書き込まれたデータと等しければ、チップは合格である。そのような装 置は、素子に書き込まれた読み出しデータを高速に分析することができる。 上記の解決策では、典型的なセルからセルへの欠陥およびチップの機能につい て検出することはできるが、チップの速度を正確にテストすることはできない。 半導体メモリチップが、特に同期ＤＲＡＭを用いて、ますます速いデータＩ／Ｏ レートを提供するに従って、データは、１０ナノ秒またはそれよりも速いクロッ クサイクルに基づいて、９ナノ秒以下という短い時間でチップにおよびチップか ら転送されなければならない。従って、そのようなチップは、ほんの１ナノ秒の エラーマージンしか提供しない。ますます高速になっている今日のメモリ素子は 、タイミング信号の非常に正確な生成、および、それに対するメモリ素子の応答 の正確な測定を必要とする。テストの間必要とされる多重化回路により引き起こ されるゲート遅延により、データは、１０ナノ秒よりも長い時間でチップから読 み出される。従って、テスタは、チップが、必要とされる９ナノ秒以内でデータ を正確に出力するかどうかを判定することができない。即ち、オンチップテスト 回路は、テスタが、そのようなチップの速度をテストするのを妨げる。 従って、明らかに、半導体メモリチップ、特に、高速チップの性能、速度を判 定することが望ましい。さらに、製造プロセスの公差および変動のため、特定の 設計の１つのメモリ素子は、全く同じ設計の別のメモリ素子よりも高速であり得 る。従って、製造業者はまた、典型的には、そのようなチップが速度等級に基づ いて分類されるように、そのようなチップの速度をテストすることを望んでいる 。そのような速度テストを提供するためには、典型的なアドレス圧縮モードテス ト、およびＤＱラインのオンチップ多重化を断念しなければならない。従って、 以前に多重化を用いて１６またはそれ以上のチップを同時にテストすることがで きた場合、そのようなチップのうちの４つだけが、速度について同時にテストさ れ得る。なぜなら、各チップの３２本のＤＱラインのすべてが、テスタのＩ／Ｏ ラインに結合されなければならないからである。従って、所定のテスタを用いて 、より多くのチップの速度を同時にテストすることが必要とされている。 １つの解決策は、より多くのテスタ、または、より多くのＩ／Ｏラインを有す るより高価なテスタを購入することである。しかし、上記のように、そのような テスタは、かなり高価である。発明の要旨 本発明は、効率的に速度テストされ得、少なくとも上で説明された従来技術の 欠点を克服する半導体素子を提供する。メモリ素子は、メモリ素子に結合される 外部テスト装置からのＩ／Ｏラインを最低２本だけ必要とする。メモリ素子から の第１のＤＱラインは、アレイからの直接データ経路を提供し、外部テスタは、 メモリ素子の最大速度でアレイからデータを読み出し得る。アドレス圧縮モード で多数のＤＱラインを多重化し且つ比較するためのテストモード回路は、第１の ＤＱラインを含む２本以上のＤＱラインに結合される。圧縮モードテスト回路は 、メモリ素子への書き込みおよびメモリ素子からの読み出しが同時に行われたデ ータを比較するオンチップ比較器を含み得る。比較回路は、メモリ素子から読み 出されたデータが一致しているかどうか、または、データが一致していないかど うかを示すデータテストフラグを出力する。テストフラグは、マルチプレクサを 介して第２のＤＱラインに出力される。その結果、素子の速度は、第１のＤＱラ インからテストされ得、オンチップ比較の結果は、第２のＤＱラインでサンプリ ングされ得る。重要なことに、外部テスト装置は、第２のＤＱラインからのテス ト データフラグと同時に、第１のＤＱラインからデータを読み出す必要はない。 本発明はまた、オンチップテスト回路において必要とされる比較回路の数を低 減する方法を実施する。排他的ＯＲゲートの数を低減し、それにより、ダイス上 のより多くの表面積を実現するために、比較回路は、所定のデータワードのビッ トだけではなく、別のデータワードからの少なくとも１ビットをも比較する。従 って、第１および第２のデータワードを比較する２つの比較回路と、最初の２つ の比較回路の結果を比較する第３の比較回路とを用いるのではなく、本発明は、 第１の比較回路の第１のデータワードを、第２のデータワードからの少なくとも １ビットと比較することにより、第３の比較回路の必要性を回避する。 広い意味では、本発明は、複数のメモリセル、少なくとも第１および第２の出 力端子、制御回路、テスト回路、およびデータ経路またはスイッチを有する半導 体メモリ素子を実施する。複数のメモリセルは、その中にデータを格納するよう に動作可能であり、メモリセルの第１および第２のサブアレイを含む。第１およ び第２の出力端子はそれぞれ、第１および第２のサブアレイに結合される。制御 回路は、第１および第２のサブアレイに結合され、第１および第２のサブアレイ から第１および第２の出力端子にそれぞれデータを転送するように動作可能であ る。 テスト回路は、制御回路と、第１および第２のサブアレイとに結合される。テ スト回路は、制御回路からのテストモード信号に応答して、第１のサブアレイに 書き込まれたデータをテストし、このテストに基づいてテスト信号を出力する。 スイッチは、制御回路からテストモード信号を受け取り、それに応答して、テス ト回路を、第１の出力端子に結合する。その結果、テストの間、テスト信号は、 第１の出力端子に提供され得、第２のサブアレイに格納されたデータは、第２の 出力端子に提供され得る。 さらに、本発明は、メモリセルの少なくとも第１および第２のサブアレイを有 する半導体メモリ素子をテストする方法を実施する。この方法は、（ａ）テスト モードに入るステップと、（ｂ）第１および第２のサブアレイにデータを書き込 むステップと、（ｃ）第１のサブアレイに書き込まれたデータをテストするステ ップと、（ｄ）テストの結果を示すテスト信号を提供するステップと、（ｅ）メ モリ素子がテストモードであるとき、出力端子にテスト信号を選択的に提供する ステップと、（ｆ）第２のサブアレイからデータを読み出し、第２の出力端子に データを提供するステップと、を包含する。 さらに、本発明は、複数のメモリセルと、制御回路と、テスト回路とを有する 半導体メモリ素子を実施する。複数のメモリセルは、メモリセルのサブアレイの 第１および第２の組を含み、各組は、データワードに対応する８つのサブアレイ を有する。制御回路は、複数のメモリセルに結合され、複数のメモリセルにデー タを書き込み且つ複数のメモリセルからデータを読み出すように動作可能である 。 テスト回路は、第１および第２の比較回路を有する。第１の比較回路は、サブ アレイの第１の組に書き込まれた第１のデータワードのビットを互いに比較し、 第１のデータワードのビットがすべて一致していれば、テスト信号の合格値を出 力する。第２の比較回路は、サブアレイの第２の組に書き込まれた第２のデータ ワードのビットを互いに比較し、且つ、第１のデータワードからの少なくとも１ ビットと比較し、第２のデータワードのビットのすべてと、第１のデータワード からのこの１つのビットとが一致していれば、テスト信号の合格値を出力する。図面の簡単な説明 図１は、本発明によるテストモード回路を有するメモリ素子のブロック図であ る。 図２は、図１のメモリ素子のテストモード回路および関連回路の詳細を示すブ ロック図である。 図３は、図１のメモリ素子のテストモード回路および関連回路の概略図である 。 図４は、図１のメモリ素子のテストモード回路の別の実施形態のブロック図で ある。 図５は、図１のメモリ素子を含むチップをテストするためのテストステーショ ンを、一部分を等角図で、一部分をブロック図で示した図である。 図６は、図１のメモリ素子を含むコンピュータシステムのブロック図である。好適な実施形態の詳細な説明 図１は、本発明によるメモリ素子１０の好適な実施形態のブロック図を示す。 メモリ素子１０は、その中央メモリエレメントとして、左側および右側メモリア レイバンク１１Ａおよび１１Ｂを含む同期ダイナミックランダムアクセスメモリ （ＳＤＲＡＭ）である。メモリアレイ１１Ａおよび１１Ｂの各々は、行および列 に配列された複数のメモリセル（図示せず）を含む。制御論理回路１２は、アレ イ１１Ａおよび１１Ｂのメモリセルへの読み出しまたは書き込みアクセスに関連 するデータ転送ステップを制御する。１つの実施形態では、アレイ１１Ａおよび １１Ｂの各々は、３２ビットずつ５１２行×２５６列に配列されたメモリセルを 有する。メモリ素子１０は、３２ビット幅を有する。これは、各メモリアドレス （バンク、行および列アドレスの組み合わせ）が、アレイ１１Ａおよび１１Ｂの うちの一方のそれぞれの３２ビットメモリセルに対応し、プロセッサ（図１には 図示せず）が、各３２ビットのデータエレメント上で動作することを意味する。 システムクロック（図示せず）は、メモリ素子１０の制御回路１２にＣＬＫ信 号を提供する。コマンド信号は、制御回路１２に提供され、コマンド復号化回路 １４により復号化される。これらの信号は、当該分野において周知であり、ＣＫ ーブ）などの信号を含む。様々なコマンド信号の異なる組み合わせは、異なるプ のコマンドの例としては、ＲＥＡＤ、ＷＲＩＴＥ、ＮＯＰおよびＰＲＥＣＨＡＲ ＧＥなどがある。プロセッサは、実際には、メモリ素子１０により組み合わせで コマンドとして登録され且つ復号化される異なるコマンド信号を生成するが、こ れらのコマンドを、プロセッサにより発行されたものとして参照することが都合 がよい。 制御回路１２は、プロセッサにより発行されたコマンドに対応して、制御信号 を、制御ライン（図示せず）を介してメモリ素子１０の他の部分に送る。これら の制御信号は、アレイ１１Ａおよび１１Ｂのメモリセルへのアクセスのタイミン グを制御する。メモリ素子１０はまた、１０ビット幅のアドレスバス１５上でア クセスされる記憶場所のアドレスを備える。このアドレスは、アドレスビットＢ Ａにより特定されるバンクアドレスと、アドレスビットＡ０〜Ａ８により特定さ れる行または列アドレスとを含む。アドレスは、アドレスレジスタ１６に入力さ れ、アドレスレジスタ１６は、制御回路１２、行アドレスマルチプレクサ１７、 ならびに、列アドレスラッチおよび復号化回路２０にアドレス情報を提供する。 制御回路１２により提供される１つ以上の制御信号に応答して、行アドレスマ ルチプレクサ１７は、行アドレス情報を多重化し、これを、アクセスされるメモ リバンク１１Ａおよび１１Ｂに対応する２つの行アドレスラッチおよび復号化回 路１８Ａおよび１８Ｂの一方に提供する。制御回路１２により提供される１つ以 上の制御信号に応答して、行ラッチおよび復号化回路１８Ａおよび１８Ｂの各々 は、行アドレスマルチプレクサ１７により提供される行アドレスを取り込み、そ して、幾つかの行アクセスライン２２Ａおよび２２Ｂのうちの１つを選択するこ とにより、それぞれメモリアレイ１１Ａおよび１１Ｂのメモリセル（図示せず） の選択された行を活性化する。制御回路１２により提供される１つ以上の制御信 号に応答して、列ラッチおよび復号化回路２０は、アドレスレジスタ１６により 提供される列アドレスを取り込み、そして、幾つかの列アクセスライン２４Ａお よび２４Ｂのうちの１つを選択する。これらの列アクセスライン２４Ａおよび２ ４Ｂの各々は、２つのＩ／Ｏインタフェース回路２６Ａおよび２６Ｂのうちの一 方によりそれぞれメモリアレイ１１Ａおよび１１Ｂのうちの一方に結合される。 制御回路12により提供される１つ以上の制御信号に応答して、Ｉ／Ｏインタフェ ース回路２６Ａおよび２６Ｂの各々は、活性化された行の列の場所に対応する３ ２個のメモリセルを選択する。 Ｉ／Ｏインタフェース回路２６Ａおよび２６Ｂは、選択されたメモリセルの論 理状態を判定し且つ増幅するセンスアンプを含む。Ｉ／Ｏインタフェース回路２ ６Ａおよび２６Ｂはまた、制御回路１２により提供される１つ以上の制御信号に 応答して、３２個のデータ出力レジスタ２８へのデータおよびデータ入力レジス タ３０からのデータをゲート処理するＩ／Ｏ回路を含む。データレジスタ２８お よび３０は、ＤＱパッドＤＱ０〜ＤＱ３１で３２ビット幅のデータバス３１に接 続され、制御回路１２により提供される１つ以上の制御信号に応答して、プロセ ッサへの出力データＱ０〜Ｑ３１およびプロセッサからの入力データＤ０〜Ｄ３ １を転送する。 メモリ素子１０は、リフレッシュ制御回路３２を含む。当該分野において周知 のように、リフレッシュ制御回路３２は、制御回路１２により提供される１つ以 上の制御信号に応答して、データリフレッシュの目的でアレイ１１Ａおよび１１ Ｂのメモリセルの行の各々の規則的且つ周期的な活性化を開始する。制御回路１ ２により提供される１つ以上の制御信号に応答して、Ｉ／Ｏインタフェース回路 ＡおよびＢのそれぞれの回路は、リフレッシュ活性化された行のメモリセルに格 納されたデータを検知し、そして、各メモリセルの格納データに対応する値を再 書き込みする。 メモリ素子１０は、好ましくは、単一の半導体基板上またはダイス上に形成さ れる。アドレスラインＡ０〜Ａ９、ＤＱラインＤＱ０〜ＤＱ３１、および他のラ インに電気的に結合された幾つかの出力端子またはパッドは、ダイスの周辺に形 成され得る。ダイスは、好ましくは、保護材料によりカプセル封じされ、パッケ ージされたチップを形成し、バッドに電気的に結合された幾つかの導電性のリー ドまたはピンが、チップから延びる（図１には図示せず）。 メモリ素子１０はまた、Ｉ／Ｏインタフェース回路２６Ａおよび２６Ｂを出力 レジスタ２８に接続する内部データ出力バス３７に結合されるテストモード回路 ３６を含む。制御回路１２が、メモリ素子がテストモードで動作されることを示 す命令であって、制御回路１２により受け取られるテストキーベクトルの特殊「 アドレス」の形の命令を受け取ると、制御回路１２により、テストモード回路３ ６がイネーブルされる。特に、制御回路１２が、メモリ素子１０を速度テストモ ードで動作させるように命令されると、制御回路は、メモリ素子のテストを行う ようテストモード回路３６をイネーブルするテストイネーブル信号ＴＥＳＴを提 供する。テストモード回路３６は、データ出力レジスタ２８に比較信号またはテ ストデータフラグを提供する。 図２を参照して、左側アレイ１１Ａが、２つのサブアレイ、即ち、サブアレイ Ｉおよびサブアレイ１１を有するものとして模式的に示される。サブアレイＩお よび１１はそれぞれ、入ってくるデータまたは出て行くデータをデータ経路３８ およ び３９を介して受け取る。図２のブロック図に示されるデータ経路３８および３ ９は、センスアンプ、ゲーティングおよびＩ／Ｏ回路２６Ａを含む、アレイ１１ Ａとデータ出力レジスタ２８との間に結合される回路の多くを表す。データ経路 ３８および３９は、メモリ素子１０の通常モード動作およびテストモード動作の 両方の間に使用され、従って、ＤＱラインのすべてとアレイとの間の固有の標準 の遅延を表す。 簡略化および明瞭さの理由のため、図２には、アレイ１１Ａの２つのサブアレ イと、２本のＤＱラインＤＱ５およびＤＱ７としか示されていない。しかし、メ モリ素子１０は、３２本のＤＱラインＤＱ０〜ＤＱ３１に対応する３２個のサブ アレイおよびデータ経路を有している。以下により詳細に説明されるように、３ ２個のサブアレイは、それぞれ８つのサブアレイからなる４つのグループに分け られ、各グループは、１ビットを出力し、メモリアレイ１１Ａおよび１１Ｂに適 用される各外部アドレスについて８ビットワードを形成する。従って、各外部ア ドレスについて、４つのデータワードが出力され得る。テストモード回路３６は 、各ワードのビットを互いに比較し（例えば、８つのサブアレイからなる各グル ープについて、偶数ビットを互いに比較し、且つ、偶数ビットを互いに比較する ）、そして、各グループについて少なくとも１本のＤＱライン（例えば、ＤＱラ インＤＱ６）にテストデータフラグを出力する。次いで、少なくとも１本の他の ＤＱラインは、ラインＤＱ６上のテストデータフラグおよび直接データの両方が メモリ素子１０により出力されることを可能にするために、同じまたは追加のＤ Ｑパッドにデータを直接出力し得る。 図２に示されるように、テストモード回路３６は、データ経路３８および３９ から出力を受け取り、サブアレイＩおよびIIからのデータを比較し、そして、テ ストフラグを、２：１マルチプレクサ４０などのスイッチに出力する。マルチプ レクサ４０は、制御回路１２からＴＥＳＴ信号を受け取り、インバータ４１を介 して信号を反転し、そして、反転および非反転の両方のテスト信号を、交差結合 されたパスゲート４２および４３の対に提供する。第１のパスゲート４２は、デ ータ経路３８からデータを受け取り、第２のパスゲート４３は、テストモード回 路３６からテストデータフラグを受け取る。入ってくるＴＥＳＴ信号がハイの値 を有する場合、テストモード回路３８からのテストデータフラグは、パスゲート ４３により通過され、ＴＥＳＴ信号がローの値を有する場合、データ経路３８か らのデータは、パスゲート４２により出力される。出力回路４４は、マルチプレ クサ４０からの出力を受け取り、その出力で、ＤＱパッドＤＱ７に結合される。 出力回路４４は、出力センスアンプ、データ出力レジスタ２８のうちの１つ、な どを含む。出力回路４４は主として、ＤＱパッドＤＱ７にデータを提供し且つＤ ＱパッドＤＱ７からデータを受け取るために必要とされる標準の回路を含む。従 って、出力回路４４は、そのような回路に固有の標準の遅延を含み、この遅延は 、メモリ素子１０のＤＱラインのすべてに沿って存在する。以下に説明されるこ とを除いて、他のＤＱ経路とは異なる、実質的にＤＱ７経路に沿った遅延のみが 、マルチプレクサ４０およびテストモード回路３６により引き起こされる。 出力回路４４と実質的に同一である出力回路４５は、ＤＱパッドＤＱ５とデー タ経路３９との間に結合される。重要なことに、サブアレイIIに転送されるデー タおよびサブアレイIIから転送されるデータは、アレイとＤＱパッドＤＱ５との 間、即ち、データ経路３９と出力回路４５との間の標準の回路に転送され、この 標準の回路から転送される。従って、外部テスト装置は、サブアレイIIにデータ を書き込むこと、および、サブアレイIIからデータを読み出すことができ、そし て、メモリ素子１０の速度を正確に判定することができる。なぜなら、ＤＱ５ラ イン、即ち、テストモード回路１３６およびマルチプレクサ４０に沿って、追加 の回路が設けられないからである。さらに、上記のように、外部テスト装置はま た、テストモード回路３６が、ＤＱ７ラインからテストフラグを読み出すことに よりエラーを判定したかどうかを判定し得る。従って、外部テスト装置は、メモ リ素子１０の速度を判定し得、且つ、ＤＱ５ラインから、メモリ素子から読み出 されたデータを判定し得、また、ＤＱ７ラインから、テストモード回路３６がエ ラーを検出したかどうかを判定し得る。 テストモード回路３６からのテストデータフラグが、ＤＱ７ラインで提供され るため、テストデータフラグは、ＤＱ５ラインからのデータの読み出し後の時間 に、外部テスト装置により検出され得る。従って、テストモード回路３６および マルチプレクサ４０は、ＤＱ７ラインに出力されたテストデータフラグに、迫加 のゲート遅延を与えるが、そのような遅延は、メモリ素子１０の速度の判定とは 無関係である。なぜなら、速度は、他のＤＱラインのうちの１つ、例えばＤＱ５ 、から判定され得るからである。 以下に説明されるように、テストモード回路３６は、メモリアレイ１１Ａおよ び１１Ｂに同じデータ値を書き込み、データのバイトを比較し、そして、バイト 中のすべてのビットが一致していれば、ローの値を出力する。まれではあるが、 所定のバイトにおいて、メモリアレイのうちの１つから読み出されたデータのす べてが誤りである可能性があるが、それでも、テストモード回路は、データテス トフラグについて、メモリ素子１０がテストに合格したことを示すローまたは一 致信号を出力する。しかし、アレイに書き込まれる実際のデータもまた、ＤＱ５ パッドから出力されるため、外部テスト装置は、ＤＱ５パッド上で読み取られる データを、外部テスト装置が以前に装置に書き込んだデータと比較し得、これら ２つのデータが一致しているかどうかを判定し得る。もしこれらのデータが一致 していなければ、テスト装置は、このエラーを認識する。 図３を参照して、テストモード回路３６は、４つの比較回路２００、２０２、 ２０４および２０６を含む（図３には、４つの比較回路のうちの２つ、即ち、比 較回路２００および２０４しか示されていない）。比較回路２００〜２０６の各 々は、ＮＡＮＤゲート２０８およびＮＯＲゲート２１０を含み、これらのゲート の各々は、メモリアレイ１１Ａおよび１１Ｂから読み出されたデータを表す信号 ＤＲを受け取る。比較回路２００のＮＡＮＤゲート２０８およびＮＯＲゲート２ １０は、ＤＱラインＤＱ０、ＤＱ２、ＤＱ４およびＤＱ６に関連するサブアレイ から読み出されたデータを受け取り、比較回路２０２のＮＡＮＤゲートおよびＮ ＯＲゲートは、ＤＱラインＤＱ１、ＤＱ３、ＤＱ５およびＤＱ７に関連するサブ アレイから読み出されたデータを受け取る。即ち、比較回路２００は、第１の８ ビットデータワード（ＤＱ０〜ＤＱ７）の偶数ビットを互いに比較し、比較回路 ２０２は、第１のデータワードからの奇数ビットを互いに比較する。比較回路２ ０４のＮＡＮＤゲート２０８およびＮＯＲゲート２１０は、ＤＱラインＤＱ１６ 、ＤＱ１８、ＤＱ２０、ＤＱ２２およびＤＱ６に関連するサブアレイから読み出 されたデータを受け取り、比較回路２０６のＮＡＮＤゲートおよびＮＯＲゲー トは、ＤＱラインＤＱ１７、ＤＱ１９、ＤＱ２１、ＤＱ２３およびＤＱ７に関連 するサブアレイから読み出されたデータを受け取る。即ち、比較回路２０４は、 第３のデータワードＤＱ１６〜ＤＱ２３の偶数ビットを比較し、比較回路２０６ は、このデータワードの奇数ビットを比較する。そのような比較は、偶数および 奇数ビットで割られるが、ワードまたはＤＱラインの他の除算も使用され得る。 以下に説明されるように、比較回路２０４および２０６はまた、第１のデータワ ード（即ち、ＤＱ６およびＤＱ７）からの１ビットを、第３のデータワードのビ ットと比較し、ダイス上の面積を低減する。 ＮＡＮＤゲート２０８およびＮＯＲゲート２１０の出力は、比較回路２００〜 ２０６の各々の排他的ＯＲゲート２１２に入力される。ＮＡＮＤゲート２０８お よびＮＯＲゲート２１０はともに、これらのゲートの入力のすべてがローであれ ば、ハイの値を出力する。あるいは、ＮＡＮＤゲート２０８およびＮＯＲゲート ２１０はともに、これらのゲートの入力のすべてがハイであれば、ローの値を出 力する。それに応答して、排他的ＯＲゲート２１２は、これらのゲートの入力の 両方がハイまたはローのいずれかである場合にのみローの値を出力する。従って 、ＮＡＮＤゲートまたはＮＯＲゲートへの入力のいずれかが残りの入力に等しく なければ、排他的ＯＲゲート２１２は、ローの値を出力しない。 公知のように、排他的ＯＲゲートは、ダイス上で、ＮＡＮＤゲートまたはＮＯ Ｒゲートよりも多くの表面積を必要とする。典型的には、半導体メモリ素子のた めの従来のオンチップテスト回路は、２つの比較されたデータワードを比較する 追加の比較回路を使用していた。例えば、そのような従来のシステムは、少なく とももう１つの排他的ＯＲゲートを有する別の比較回路であって、排他的ＯＲゲ ート２１２からの出力を比較し、それにより、第１のデータワードを第３のデー タワードと比較する比較回路を使用していた。アドレス圧縮テストの間、すべて のＤＱラインＤＱ０〜ＤＱ３１に１つのビットが書き込まれるため、２つの比較 されたワードは一致しなければならない。 しかし、本発明は、その代わりに、第１のバイトからの１ビットを、第３のバ イト全体と比較することにより、そのような追加の比較の必要性を回避する。従 って、排他的ＯＲゲートの数を減らし、それにより、ダイス上のより多くの表面 積を実現するために、比較回路２０４および２０６は、第３のデータワードの偶 数および奇数のビットを互いに比較するだけではなく、第１のデータワードから のビット、例えばそれぞれＤＱ６およびＤＱ７をも比較する。従って、比較回路 ２０４のＮＡＮＤゲート２０８およびＮＯＲゲート２１０は、第３のバイトの偶 数ビットだけではなく、第１のバイトからの最後の偶数ビット、即ち、ＤＱ６を も受け取る。同様に、比較回路２０６は、第３のバイトの偶数ビットＤＱ１７、 ＤＱ１９、ＤＱ２１およびＤＱ２３を、第１のバイトの最上位奇数ビットＤＱ７ と比較する。 第３のデータワードのＤＱラインＤＱ１６〜ＤＱ２３に書き込まれたすべての ビット、および、第１のデータワードに書き込まれたビットＤＱ６およびＤＱ７ が同じ値を有する場合、比較回路２０４および２０６のＮＡＮＤゲート２０８お よびＮＯＲゲート２１０はすべて、ローの値を排他的ＯＲゲート２１２に出力す る。排他的ＯＲゲート２１２がローの値を出力するためには、第１のワードのす べてのビットおよび第３のワードのすべてのビットが、すべて０であるかまたは すべて１でなければならないため、従来技術のテスト回路に必要とされる追加の 比較は回避される。理論的には、第１のワードのすべてのビットがすべて論理０ であり、第３のワードのすべてのビットがすべて論理１であれば（または、その 逆であれば）、排他的ＯＲゲート２１２は、ローの値を出力し得る。しかし、第 １のワードからの１ビットを第３のワードのビットと比較することにより、排他 的ＯＲゲート２１２は、第１および第３のワードのビットがすべて同一である場 合にのみローの値を出力し得る。従って、この比較は、第３のデータワードを第 １のデータワードと効果的に比較する。実際のデータワードの各ビットを比較す るほど強力ではないが、本発明は、優れた代用物を提供し、ダイス面積を低減す る。 ＤＱラインＤＱ０〜ＤＱ７およびＤＱ１６〜ＤＱ２３に出力されたデータ読み 出し信号ＤＲがすべて一致すれば、比較回路２００および２０２はそれぞれ、比 較偶数バイト０一致信号ＣＥＢ０および比較奇数バイト０一致信号ＣＯＢ０を出 力し、そして、比較回路２０４および２０６はそれぞれ、比較偶数バイト２信号 ＣＥＢ２および比較奇数バイト２信号ＣＯＢ２を出力する。出力回路２２０およ び２２２の各々は２入力ＮＯＲゲート２２４を有し、それぞれ一致信号ＣＥＢ０ およびＣＥＢ２と、ＣＯＢ０およびＣＯＢ２とを受け取る。これらの一致信号の いずれかがハイの値を有する場合、ＮＯＲゲート２２４は、ロー信号を出力する 。このロー信号は、インバータ２２６により反転され、出力回路２２０および２ ２２からそれぞれ比較偶数信号ＣＭＰＥおよび比較奇数信号ＣＭＰＯとして出力 される。 出力回路２２０および２２２のＮＯＲゲート２２４は、制御回路１２からプロ ーブ信号ＰＲＯＢＥを受け取るディスエーブル入力２２８を有し得る。制御回路 １２が、ＮＯＲゲート２２４のディスエーブル入力２２８にハイのＰＲＯＢＥ信 号を出力すれば、出力回路２２０および２２２はディスエーブルされ、比較信号 ＣＭＰＥおよびＣＭＰＯを出力しない。ディスエーブル入力２２８は、メモリ素 子１０がダイスに結合された外部テスト装置からのプローブによりダイスの形で テストされているときに、制御回路１２がテストモード回路３６を効果的にディ スエーブルすることを可能にする。そのようにテストされる場合、外部比較回路 は、テストモード回路３６に優先する。 多重化回路４０のパスゲート４３は、出力回路２２０および２２２からそれぞ れ比較信号ＣＭＰＥおよびＣＭＰＯを受け取る。図３により詳細に示されるよう に、図２のパスゲート４３は、好ましくは、比較信号ＣＭＰＥを受け取る第１の パスゲート４３Ａと、比較信号ＣＭＰＯを受け取る第２のパスゲート４３Ｂとか らなる。多重化回路４０のＮＡＮＤゲート２３０は、テストイネーブル信号ＴＥ ＳＴおよびクロックデータ出力レジスタ信号ＣＬＫＤＯＲ^*を受け取る。メモリ 素子１０が圧縮モードテストに入ると、制御回路１２は、テストイネーブル信号 ＴＥＳＴのハイの値を出力し、ＮＡＮＤゲート２３０をイネーブルする。さらに 、圧縮モードテストの間、制御回路１２は、タイミング信号であるＣＬＫＤＯＲ^* 信号を出力する。その結果、ＣＬＫＤＯＲ^*信号およびＴＥＳＴ信号のハイの値 がＮＡＮＤゲート２３０に入力されると、パスゲート４３Ａおよび４３Ｂは閉じ て、それぞれ比較信号ＣＭＰＥおよびＣＭＰＯをデータテストフラグＤＴ６およ びＤＴ７として出力する。メモリ素子１０が圧縮テストモードでないとき、制御 回路１２は、ＴＥＳＴ信号のローの値を出力し、これにより、ＮＡＮＤゲート２ ３０は常にハイの値を出力し、これにより、パスゲート４３Ａおよび４３Ｂが開 き、比較信号ＣＭＰＥおよびＣＭＰＯを出力しない。 第２のＮＡＮＤゲート２３４は、反転ＴＥＳＴ信号およびＣＬＫＤＯＲ^*信号 を受け取り、データ読み出し選択信号ＤＲＳＥＬ^*を出力する。ＴＥＳＴ信号が ハイであるとき、ＮＡＮＤゲート２３４はディスエーブルされ、ＤＲＳＥＬ^*信 号のローの値を出力する。ＴＥＳＴ信号がローであるとき、ＮＡＮＤゲート２３ ４はイネーブルされ、ＮＡＮＤゲート２３４は、反転された形のクロックデータ 出力レジスタ信号ＣＬＫＤＯＲ^*を、ローのデータ読み出し選択信号ＤＲＳＥＬ^* として通過させる。データ読み出し選択信号ＤＲＳＥＬ^*はその後、インバータ ２３６により反転され、反転および非反転のＤＲＳＥＬ^*信号がそれぞれ、マル チプレクサ４０のパスゲート回路４２Ａおよび４２Ｂを切り換えるために使用さ れる。テストモードではなく且つＴＥＳＴ信号がローであるとき、パスゲート回 路４２Ａおよび４２Ｂはそれぞれ、装置１０の通常動作の下で、ＤＱラインＤＱ ６およびＤＱ７から読み出されたデータ信号を受け取り、且つ、通過させる。 パスゲート回路４２Ａおよび４２Ｂの出力はそれぞれ、データ出力レジスタ２ ８Ａおよび２８Ｂに入力される。各データ出力レジスタは、スレーブラッチ２４ ２およびマスタラッチ２４０を有し、マスタラッチ２４０は、パスゲート２４８ がローであるＣＬＫＤＯＲ^*により閉じられるとループに接続される２つのイン バータ２４４および２４６により形成される。スレーブラッチ２４２は、公知の 構成である。通常動作の下で、ＴＥＳＴ信号がローであるとき、ローのデータ読 み出し選択信号ＤＲＳＥＬ^*がパスゲート４２を閉じ、ＤＱラインからのデータ 読み出し信号ＤＲがデータ出力ラッチ２８のマスタラッチ２４０に入力されるこ とを可能にする。しかし、圧縮テストモードの間、ＴＥＳＴ信号はハイであり、 これにより、データ読み出し選択信号ＤＲＳＥＬ^*が、パスゲート４２Ａおよび ４２Ｂを開き、それにより、データテストフラグＤＴ６およびＤＴ７が、パスゲ ート４３Ａおよび４３Ｂからマスタラッチ２４０に入力されることを可能にする 。従って、データ出力レジスタ２８Ａおよび２８Ｂのマスタラッチ２４０は、選 択可能な入力を有し、パスゲート４２が閉じている場合ＤＱラインからのデータ 読み出し信号が入力されるか、または、パスゲート４３が閉じている場合データ テ ストフラグが入力されるかのいずれかである。 上記のように、３２本のＤＱラインＤＱ０〜ＤＱ３１の各々について１個ずつ 、３２個のデータ出力レジスタ２８が使用される。データ出力レジスタの各々は 、図３の出力ラッチ２８Ａおよび２８Ｂと同様のマスタラッチおよびスレーブラ ッチを有する。しかし、データ出力レジスタ２８のうちの４つは、切り換え可能 な入力を有する。そのうちの２つが、それぞれＤＱラインＤＱ６およびＤＱ７か ら読み出されたデータか、または、データテストフラグＤＴ６およびＤＴ７のい ずれかを受け取るデータ出力レジスタ２８Ａおよび２８Ｂとして、図３に示され る。以下に説明されるように、切り換え可能な入力を有する残りの２つのデータ 出力レジスタは、ＤＱラインＤＱ２３およびＤＱ２４に結合される。 テストモード動作の間、ＣＬＫＤＯＲ^*信号がハイであるとき、パスゲート４ ３Ａおよび４３Ｂは閉じられ、テストフラグ信号ＤＴ６およびＤＴ７が、マスタ ラッチ２４０の第１のインバータ２４４を介して、スレーブラッチ２４２のデー タ入力Ａに入力されることを可能にする。ＴＥＳＴ信号がハイであるため、イン バータ４１は常に、ＮＡＮＤゲート２３４にローの値を入力し、それにより、デ ータ読み出し選択信号ＤＲＳＥＬ^*に一定のハイの値を与える。このハイの値に より、パスゲート４２が開き、そして、データ読み出し信号ＤＲが、マスタラッ チ２４０に出力されることを妨げる。 その後、ＣＬＫＤＯＲ^*信号がローであるとき、パスゲート２４８が開き、パ スゲート４３Ａおよび４３Ｂが同様に開く。その結果、マスタラッチ２４０が第 １および第２のインバータ２４４および２４６を介してループ状になると（loop s）、テストデータフラグＤＴ６およびＤＴ７がマスタラッチ２４０にラッチさ れる。クロックデータ出力レジスタ信号ＣＬＫＤＯＲ^*は、スレーブラッチ２４ ２の反転クロック入力ＬＡＴ^*に入力される（そして、それと同時に、インバー タにより反転され、非反転クロック入力ＬＡＴに入力される）。従って、ＣＬＫ ＤＯＲ^*信号がローになると、マスタラッチ２４０のデータは、クロックされ、 スレーブラッチ２４２に送られる。その結果、マスタラッチ２４０は、ＣＬＫＤ ＯＲ^*信号のクロックサイクルの間その出力値を保持し、ＣＬＫＤＯＲ^*信号が再 び遷移するまで、この値をスレーブラッチ２４２のデータ入力Ａに入力する。 スレーブラッチ２４２は同様に、ＣＬＫＤＯＲ^*信号のクロックサイクルの間、 その出力値を保持する。その結果、出力ドライバおよびゲート、などの追加の出 力回路２５２は、スレーブラッチ２４２から対応するＤＱパッド（例えば、パッ ドＤＱ６およびＤＱ７）に出力されるデータを検知し且つ増幅し得る。パスゲー ト４３Ａおよび４３Ｂが開いており且つパスゲート４２が閉じているとき、デー タ読み出し信号ＤＲ入力について、マスタラッチ２４０およびスレーブラッチ２ ４２の動作は同じである。つまり、データ出力ラッチ２８は、パスゲート４２Ａ 、４２Ｂ、４３Ａおよび４３Ｂのために切り換え可能な入力を有することを除い て、典型的なマスタースレーブラッチ構成を有する。 図３のテストノード回路３６、マルチプレクサ４０および出力回路４４の動作 を要約すると、比較回路２００および２０２はそれぞれ、第１のデータワードＤ Ｑ０〜ＤＱ７の偶数ビットおよび奇数ビットを比較し、比較回路２０４および２ ０６はそれぞれ、第３のデータワードＤＱ１６〜ＤＱ２３の偶数および奇数ビッ トを比較する。比較回路２００および２０２は、比較偶数バイト０信号ＣＥＢ０ および比較奇数バイト０信号ＣＯＢ０を出力し、比較回路２０４および２０６は それぞれ、出力回路２２０および２２２に、比較偶数バイト２信号ＣＥＢ２およ び比較奇数バイト２信号ＣＯＢ２を出力する。出力回路２２０および２２２は、 比較偶数信号ＣＭＰＥおよび比較奇数信号ＣＭＰＯを、マルチプレクサ４０のパ スゲート４３Ａおよび４３Ｂに出力する。テストモードであるとき、ＴＥＳＴ信 号およびＣＬＫＤＯＲ^*信号はハイであり、これにより、パスゲート４３Ａおよ び４３Ｂが閉じ、比較偶数信号ＣＭＰＥおよび比較奇数信号ＣＭＰＯがそれぞれ 、データ出力レジスタ２８Ａおよび２８Ｂのマスタラッチ２４０にデータテスト フラグＤＴ６およびＤＴ７として入力されることを可能にする。データ出力レジ スタ２８Ａおよび２８Ｂのスレーブラッチ２４２は、クロックデータ出力レジス タ信号ＣＬＫＤＯＲ^*に基づいたレートで、データテストフラグＤＴ６およびＤ Ｔ７をクロックしてＤＱパッドＤＱ６およびＤＱ７に送る。第１または第３のデ ータワードの偶数ビットのいずれかが一致しなければ、比較回路２００および２ ０４と、出力回路２２０とは、比較偶数信号ＣＭＰＥにハイの値を与え、この信 号は、パスゲート４３ＡによりデータテストフラグＤＴ６として通過され、そし て、 テストデータフラグとしてＤＱ６パッド上に出力される。同様に、第１または第 ３のデータワードの奇数ビットのいずれかが一致しなければ、比較回路２０２お よび２０６と、出力回路２２２とは、比較奇数信号ＣＭＰＯにハイの値を与え、 この信号は、パスゲート４３Ｂによりデータテスト信号ＤＴ７として通過され、 そして、テストデータフラグとしてＤＱ７パッド上に出力される。 本発明は概して、左側メモリアレイ１１Ａに格納された第１および第３のデー タワードにテストデータフラグを与えることについて上で説明されている。しか し、本発明は、右側メモリアレイ１１Ｂについて第２のデータワードＤＱ８〜Ｄ Ｑ１５および第４のデータワードＤＱ２４〜ＤＱ３１を比較するための奇数メモ リアレイに等しく適用可能である。従って、図示はされていないが、テストモー ド回路３６はまた、比較回路２００〜２０６と同様の比較回路であって、ＤＱラ インＤＱ８〜ＤＱ１５上の第２のデータワードおよびＤＱラインＤＱ２４〜ＤＱ ３１上の第４のデータワードについて右側メモリアレイ１１Ｂから読み出された データを受け取る４つの迫加の比較回路を含む。比較回路の第２の対は、第２の データワードＤＱ８〜ＤＱ１５の偶数および奇数ビットだけではなく、第４のデ ータワードの最下位偶数および奇数ビット、即ち、ＤＱ２４およびＤＱ２５をも 比較する。同様に、テストモード回路３６は、出力回路２２０および２２２と同 様の２つの迫加の出力回路であって、同様に比較信号ＣＭＰＥおよびＣＭＰＯを 多重化回路４０およびデータ出力レジスタ２８に出力する出力回路を含む。第２ および第４のデータワードの偶数および奇数ビットについてのテストデータフラ グは、ＤＱ２２およびＤＱ２３に出力される。 図４を参照して、メモリ素子１０の別の実施形態が、メモリ素子２００として 示される。この別の実施形態は、以前に説明されたメモリ素子１０と同様であり 、同様の構成を有する場合、エレメントにはすべて同じ参照番号が付されている 。構成または動作の有意な差だけが詳細に説明される。 重要なことに、エラーラッチ２０２は、テストモード回路３６から、比較偶数 信号ＣＭＰＥおよび比較奇数信号ＣＭＰＯを受け取り、且つ、ラッチする。その 結果、外部テスト装置は、１クロックサイクルの間、ＤＱ５ラインから装置の速 度をテストし得、その後の時間に、ＤＱ７ラインからエラーラッチ２０２に格納 された値を読み出し得る。例えば、第１のクロックサイクルの間、外部テスト装 置は、ＤＱ７ライン上のサブアレイの速度と、このサブアレイからのデータとを 判定し得る。テストモード回路３６、エラーラッチ２０２、およびマルチプレク サ４０の固有の遅延のため、テスト装置はその後、それから１クロックサイクル 以上後（例えば、それから２サイクル後）に、エラーラッチ２０２にラッチされ たデータを読み出し得る。テストデータフラグがエラーラッチ２０２にラッチさ れていれば、テスト装置は、２クロックサイクル前にサブアレイに付与されたア ドレスを判定することにより、メモリアレイ中のどのメモリセルが不良であるか を判定し得る。 エラーラッチ２０２に第２の出力を提供するために、マルチプレクサ２０４は 、エラーラッチの出力と、アドレスまたは追加の電源パッドなどの、装置の任意 のパッド２０６との間に結合される。従って、装置２００がその圧縮テストモー ドであるとき、ＴＥＳＴ信号のローの値が、マルチプレクサ２０４に付与され、 これにより、エラーラッチ２０２は、追加のパッド２０６に結合される。その結 果、マルチプレクサ２０４は、他の場合にはテストデータフラグを出力するため に使用されるＤＱパッドを解放する。図示はされていないが、テストデータフラ グのために適切に増幅された出力信号を提供するために、マルチプレクサ２０４ と追加のパッド２０６との間に、適切な出力ドライバが必要とされ得る。しかし 、そのような出力ドライバは、標準のＤＱパッドで典型的に使用されるものほど 大きいものでなくてよい。 本発明は、メモリ素子１０が、チップの形にパッケージされたときにテストさ れることを可能にし、それにより、都合良くテストされる。図５は、複数のパッ ケージされたチップ６０をテストするためのテストステーション５０を示す。各 チップは、本発明によるメモリ素子１０を１つ以上含む。テストステーションは 、チップ６０の各々を解放可能に保持し且つチップリード６２と外部テスト回路 ５４との間に電気接続を提供するテストボード５２を含む。自動ピック・アンド ・プレイス機５６は、チップ６０を自動で操作してチップ６０をテストボード５ ２内に挿入し得る。 クロックおよびコマンド信号入力、アドレス入力Ａ０〜Ａ８、ならびに、デー タバス入力／出力ＤＱ０〜ＤＱ３１、などのメモリ素子１０の入力および出力端 子の各々は、チップリード６２の幾つかまたはすべてに電気的に結合される。テ スト回路５４は、マイクロプロセッサまたはマイクロコントローラ回路、システ ムクロック、および、テストルーチンを実行し且つその結果を格納するためのメ モリを含み得る。メモリ素子１０の上記のテストは、バーンインプロセスの間、 チップ６０が高い温度および動作電圧に晒されているとき、などの様々なテスト プロセスの間に、テストステーション５０により行われ得る。メモリ素子１０を それらの各速度等級に従って識別し且つ分類するために、テストは、異なるクロ ック速度で行われ得る。 図６は、本発明によるメモリ素子１０を用いるコンピュータシステム７０のブ ロック図である。コンピュータシステム７０は、ソフトウェアを実行して所望の 計算およびタスクを行うようなコンピュータ機能を実行するためのコンピュータ 回路７２を含む。回路７２は、典型的には、プロセッサ（図示せず）と、示され るようなメモリ素子１０とを含む。キーボードまたはポインティング装置などの １つ以上の入力装置７４が、バス７５を介してコンピュータ回路７２に結合され 、オペレータ（図示せず）が、コンピュータ回路７２にデータを手動で入力する ことを可能にする。回路により生成されたデータをオペレータに提供するために 、１つ以上の出力装置７６が、バス７５を介してコンピュータ回路７２に結合さ れる。出力装置７６の例としては、プリンタおよびビデオディスプレイユニット などがある。外部記憶媒体（図示せず）にデータを格納するか、または、この外 部記憶媒体からデータを取り出すために、１つ以上のデータ記憶装置７８が、バ ス７５を介してコンピュータ回路７２に結合される。記憶装置７８および関連す る記憶媒体の例としては、ハードディスクおよびフロッピーディスクを受け入れ るドライブ、磁気テープレコーダ、ならびに、コンパクトディスクリードオンリ メモリ（ＣＤ−ＲＯＭ）リーダなどがある。 本発明の実施形態を例示の目的のために上で説明してきたが、本発明の精神お よび範囲から逸脱することなく、様々な改変がなされ得ることが認識される。例 えば、本発明は、ＳＤＲＡＭ素子において使用されるものとして説明されたが、 本発明は、他の半導体メモリ素子に等しく適用可能である。さらに、例示的なテ ストルーチンが上で説明されたが、本発明の下では、チェックサムテスト、サイ クリックリダンダンシーチェック、などの様々な他のテストルーチンが使用され 得る。さらに、テストフラグおよびデータは、２つの別個の端子ではなく、単一 の出力端子に付与されてもよい。さらに、本発明は、素子の高速テストを必要と する他の半導体素子に適用可能である。従って、本発明は、添付の請求の範囲に より限定される以外には限定されない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ， ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｋ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ， ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ｗ (72)発明者 フラー，ポール エム. アメリカ合衆国 アイダホ 83702，ボイ ス，ノース 15ティーエイチ ストリート 2135 【要約の続き】 を比較する２つの比較回路と、最初の２つの比較回路の 結果を比４較する第３の比較回路とを用いるのではな く、本発明は、第１の比較回路の第１のデータワード を、第２のデータワードからの少なくとも１ビットと比 較することにより、第３の比較回路の必要性を回避す る。

Claims (1)

1. 【特許請求の範囲】 １．内部にデータを格納するように動作可能なメモリセルのアレイ（１１ａ、１ １ｂ）と、 複数の出力端子と、 該メモリセルのアレイに結合され、読み出し動作の間に、少なくとも１つのメ モリセルから該出力端子のうちの１つにデータを転送するように動作可能な制御 回路（１２）と、 該メモリセルのアレイに結合されるテスト回路であって、テストモード信号に 応答して、該読み出し動作の間に該アレイの少なくとも１つのメモリセルに書き 込まれたデータをテストし、該テストに基づくテスト信号を、該出力端子のうち の第１の出力端子に出力するテスト回路（３６）と、 該読み出し動作の間、該テスト回路によりテストされている該メモリセルのう ちの少なくとも１つを、該出力端子のうちの第２の出力端子に結合するデータ経 路（３９）と、 を含む半導体メモリ素子（１０）。 ２．前記メモリセルのアレイが、サブアレイの少なくとも第１および第２の組を 含み、該組の各々が、データワードに対応する８つのサブアレイを有し、 前記テスト回路が、第１および第２の比較回路を含み、該第１の比較回路は、 サブアレイの該第１の組に書き込まれた第１のデータワードのビットを互いに比 較し、該第１のデータワードのビットのすべてが一致していれば、該テスト信号 の合格値を出力し、 該第２の比較回路が、サブアレイの該第２の組に書き込まれた第２のデータワ ードのビットを互いに比較し、該第１のデータワードからの少なくとも１ビット と比較し、該第２のデータワードのビットのすべてと、該第１のデータワードか らの該１ビットとが一致していれば、該テスト信号の合格値を出力する、 請求項１に記載の半導体メモリ素子。 ３．前記メモリセルのアレイが、第１および第２のサブアレイを含み、前記テス ト回路が、前記半導体メモリ素子のテスト中に、該第１のサブアレイに書き込ま れたデータを、該第２のサブアレイに書き込まれたデータと比較することによっ て該第１のサブアレイに書き込まれたデータをテストし、該テスト回路は、該第 １のサブアレイに書き込まれた該データが、該第２のサブアレイに書き込まれた 該データに対応する場合、前記テスト信号の合格値を出力する、請求項１に記載 の半導体メモリ素子。 ４．前記テスト回路と、前記出力端子のうちの１つとの間に結合されるラッチを さらに含み、該ラッチは、前記テスト信号を格納し、該テスト信号が、該１つの 出力端子を介して該ラッチから読み出されることを可能にする、請求項１に記載 の半導体メモリ素子。 ５．入力スイッチと、マスタラッチと、スレーブラッチとを有するデータ出力レ ジスタをさらに含み、前記メモリセルのアレイは、第１および第２のサブアレイ を含み、該入力スイッチは、該第１のサブアレイに結合され、前記テストモード 信号に応答して、該第１のサブアレイから該データ出力レジスタを電気的に切り 離し、 該マスタラッチは、パスゲートに結合され、所定の信号に応答して前記テスト 信号を、または、該所定の信号が無い場合には該第１のサブアレイに格納された データを、選択的に受け取り、それに応答して、それぞれ該テスト信号または格 納されたデータを出力し、 該スレーブラッチは、該マスタラッチと、少なくとも１つの出力端子との間に 結合され、該１つの出力端子に、該テスト信号または該格納されたデータを提供 する、請求項１に記載の半導体メモリ素子。 ６．前記複数の出力端子が、第１および第２の出力端子を含み、テスト回路は、 該第１の出力端子に結合され、前記テスト信号を該第１の出力端子に提供し、該 第２の出力端子は、前記データ経路に結合され、前記半導体メモリ素子は、追加 の出力端子、および、該テスト回路と該追加の出力端子との間に結合されるパス ゲートをさらに含み、該パスゲートは、前記テストモード信号に応答して、該テ スト信号を該追加の出力端子に提供する、請求項１に記載の半導体メモリ素子。 ７．前記テスト回路と、前記出力端子のうちの１つとの間に２：１多重化回路を さらに含み、該テスト回路が、少なくとも１つの排他的ＯＲゲートを含み、前記 メモリセルのアレイが、同期ランダムアクセスメモリセルである、請求項１に記 載の半導体メモリ素子。 ８．前記テスト回路と、前記出力端子のうちの１つとの間に結合され、該テスト 回路が、前記テスト信号を該１つの出力端子に提供することを選択的に可能にす るスイッチをさらに含む、請求項１に記載の半導体メモリ素子。 ９．前記複数の出力端子が、第１および第２の端子を含み、該第１の端子は、前 記テスト回路に結合され、該テスト回路が、該第１の端子に前記テスト信号を出 力することを可能にし、該第２の端子は、前記データ経路に結合される、請求項 １に記載の半導体メモリ素子。 １０．前記テスト回路、前記データ経路、および１つの出力端子に結合されるス イッチをさらに含み、該スイッチが、該テスト回路および該データ経路を、該１ つの出力端子に選択的に結合する、請求項１に記載の半導体メモリ素子。 １１．内部にデータを格納するように動作可能な複数の回路セルであって、回路 セルの第１および第２のサブアレイを含む該複数の回路セルと、 該第１および第２のサブアレイ（１１ａ、１１ｂ）にそれぞれ結合される第１ および第２の出力端子を含む複数の出力端子と、 該第１および第２のサブアレイに結合され、該第１および第２のサブアレイか ら該第１および第２の出力端子にそれぞれデータを転送するように動作可能であ る制御回路（１２）と、 該制御回路と、該第１および第２のサブアレイとに結合されるテスト回路であ って、所定の信号に応答して、該第１のサブアレイに書き込まれたデータをテス トし、該テストに基づいてテスト信号を出力するテスト回路（３６）と、 該テスト回路と、該複数の出力端子のうちの１つとに結合されるスイッチであ って、該制御回路（１２）から該所定の信号を受け取り、それに応答して、該テ スト回路を該１つの出力端子に結合するスイッチ（４０）と、 を備える回路装置。 １２．前記複数の回路セルが、サブアレイの少なくとも第１および第２の組を含 み、該組の各々は、データワードに対応する８つのサブアレイを有し、 前期テスト回路が、第１および第２の比較回路を含み、該第１の比較回路が、 サブアレイの第１の組に書き込まれた第１のデータワードのビットを互いに比較 し、該第１のデータワードのビットのすべてが一致していれば、前記テスト信号 の合格値を出力し、 該第２の比較回路が、該サブアレイの第２の組に書き込まれた第２のデータワ ードのビットを互いに比較し、該第１のデータワードからの少なくとも１ビット と比較し、該第２のデータワードのビットのすべてと、該第１のデータワードか らの該１ビットとが一致していれば、該テスト信号の合格値を出力する、請求項 １１に記載の回路装置。 １３．前記テスト回路が、前記回路装置のテスト中に、前記第１のサブアレイに 書き込まれたデータを、前記第２のサブアレイに書き込まれたデータと比較する ことにより、該第１のサブアレイに書き込まれたデータをテストし、該テスト回 路は、該第１のサブアレイに書き込まれた該データが、該第２のサブアレイに書 き込まれた該データに対応していれば、前記テスト信号の合格値を出力する、請 求項１１に記載の回路装置。 １４．前記テスト回路と前記第１の出力端子との間に結合されるラッチをさらに 含み、該ラッチは、前記テスト信号を格納し、該テスト信号が、前記第１の出力 端子を介して該ラッチから読み出されることを可能にする、請求項１１に記載の 回路装置。 １５．入力スイッチと、マスタラッチと、スレーブラッチとを有するデータ出力 レジスタをさらに含み、該入力スイッチは、前記第１のサブアレイに結合され、 そして、前記所定の信号に応答して、該データ出力レジスタを該第１のサブアレ イから電気的に切り離し、 該マスタラッチは、パスゲートに結合され、該所定の信号に応答して前記テス ト信号を、または、該所定の信号が無い場合には該第１のサブアレイに格納され たデータを、選択的に受け取り、それに応答して、それぞれ該テスト信号または 該格納されたデータを出力し、 該スレーブラッチは、該マスタラッチと、前記第１の出力端子との間に結合さ れ、該第１の出力端子に、該テスト信号または該格納されたデータを提供する、 請求項１１に記載の回路装置。 １６．追加の出力端子、および、前記テスト回路と該追加の出力端子との間に結 合されるパスゲートをさらに含み、該パスゲートが、前記所定の信号に応答して 、該追加の出力端子に前記テスト信号を提供する、請求項１１に記載の回路装置 。 １７．前記スイッチが、２：１多重化回路であり、前記テスト回路が、少なくと も１つの排他的ＯＲゲートを含み、前記複数の回路セルが、同期ダイナミックラ ンダム回路セルである、請求項１１に記載の回路装置。 １８．内部にデータを格納するように動作可能な複数のメモリセルであって、メ モリセルのサブアレイの第１および第２の組を含み、該組の各々は、データワー ドに対応する８つのサブアレイを有する、複数のメモリセル（１１ａ、１１ｂ） と、 該複数のメモリセルに結合され、該複数のメモリセルにデータを書き込み且つ 該複数のメモリセルからデータを読み出すように動作可能な制御回路（１２）と 、 第１および第２の比較回路を有するテスト回路（３６）と、をさらに含み、該 第１の比較回路は、サブアレイの該第１の組に書き込まれた第１のデータワード のビットを互いに比較し、該第１のデータワードのビットのすべてが一致してい れば、テスト信号の合格値を出力し、該第２の比較回路は、サブアレイの該第２ の組に書き込まれた第２のデータワードのビットを互いに比較し、該第１のデー タワードからのビットと比較し、そして、該第２のデータワードのビットのすべ てと、該第１のデータワードからの該１ビットとが一致していれば、該テスト信 号の合格値を出力する、 半導体メモリ素子。 １９．入力装置（７４）と、 出力装置（７６）と、 アドレスバスと、 データバスと、 制御ラインの組と、 該アドレスおよびデータバスと、該制御ラインの組とに結合されるメモリコン トローラ（１２）と、 該入力および出力装置と、該アドレスおよびデータバスと、該制御ラインの組 とに結合されるプロセッサ（７２）と、 該アドレスおよびデータバスと、該制御ラインの組とを介して該メモリコント ローラに結合されるメモリ素子（１０）と、を含み、該メモリ素子が、 内部にデータを格納するように動作可能なメモリセルのアレイ（１１ａ、１１ ｂ）と、 複数の出力端子と、 該メモリセルのアレイに結合され、読み出し動作の間、少なくとも１つのメモ リセルから、該出力端子のうちの１つにデータを転送するように動作可能な制御 回路（１２）と、 該制御回路および該メモリセルのアレイに結合されるテスト回路であって、テ ストモード信号に応答して、該読み出し動作の間に該アレイの少なくとも１つの メモリセルに書き込まれたデータをテストし、該テストに基づいて、該出力端子 のうちの第１の出力端子にテスト信号を出力するテスト回路（３６）と、 該テスト回路によりテストされている該メモリセルのうちの少なくとも１つを 、該読み出し動作の間、該出力端子のうちの第２の出力端子に結合するデータ経 路と、を含む、 コンピュータシステム。 ２０．前記テスト回路と、前記１つの出力端子との間に結合されるラッチをさら に含み、該ラッチは、前記テスト信号を格納し、該テスト信号が、該１つの出力 端子を介して該ラッチから読み出されることを可能にする、請求項１９に記載の コンピュータシステム。 ２１．入力スイッチと、マスタラッチと、スレーブラッチとを有するデータ出力 レジスタをさらに含み、前記メモリセルのアレイは、第１および第２のサブアレ イを含み、該入力スイッチは、該第１のサブアレイに結合され、前記テストモー ド信号に応答して、該データ出力レジスタを該第１のアレイから電気的に切り離 し、 該マスタラッチは、パスゲートに結合され、該テストモード信号に応答して、 前記テスト信号を、または、該テストモード信号が無い場合には、該第１のサブ アレイに格納されたデータを、選択的に受け取り、それに応答して、該テスト信 号または該格納されたデータをそれぞれ出力し、 該スレーブラッチは、該マスタラッチおよび前記１つの出力端子に結合され、 該スレーブラッチは、該テスト信号または該格納されたデータを該第１の出力端 子に提供する、請求項１９に記載のコンピュータシステム。 ２２．ダイスがその上に形成された半導体回路を含み、該半導体回路は、内部に データを格納するように動作可能な複数のメモリセルを有し、 該ダイス上で該半導体回路に結合される複数の導電性リードであって、アドレ ス信号を受け取るためのアドレスリードを含む導電性リードをさらに含み、該複 数のメモリセルは、該アドレスリードに付与されるアドレスワードに基づいて、 導電性の行および列によりアドレス指定可能であり、 該メモリセルに結合され、該メモリセルから該第１および第２のリードのうち の１つにデータを転送するように動作可能な制御回路（１２）と、 該制御回路と、セルのメモリとに結合されるテスト回路であって、少なくとも １つのメモリセルに書き込まれたデータをテストし、該テストに基づくテスト信 号を、該リードのうちの第１のリードに出力するテスト回路（３６）と、 該テスト回路によりテストされている該メモリセルのうちの少なくとも１つを 、読み出し動作の間、該リードのうちの第２のリードに結合するデータ経路（３ ８）と、 該ダイスと、該複数のリードのうちの少なくとも１部分とをカプセル封じし、 パッケージされたチップを形成するカプセル封じ材料と、 該アドレス信号を付与するためのテスト回路（３６）と、 該パッケージされたチップを解放可能に保持し、該複数のリードを該テスト回 路と電気的に結合するためのソケットと、をさらに含む、 半導体素子テスト装置。 ２３、前記パッケージされたチップを自動で前記ソケット内に挿入するためのピ ック・アンド・プレイス装置をさらに含む、請求項２２に記載の半導体素子テス ト装置。 ２４．メモリセルのアレイと、少なくとも１つの出力端子とを有する半導体メモ リ素子をテストする方法であって、 テストモードに入るステップと、 データを、該アレイの少なくとも１つのメモリセルに書き込むステップと、 該メモリセルに書き込まれた該データをテストするステップと、 該テストの結果を示すテスト信号を提供するステップと、 該メモリ素子が該テストモードであるとき、該出力端子のうちの第１の出力端 子に該テスト信号を選択的に提供するステップと、 該メモリセルから該データを読み出し、該データを、該出力端子のうちの第２ の出力端子に提供するステップと、 を包含する、方法。 ２５．１つの出力端子から前記データを読み出すステップと、 該１つの出力端子から該データを読み取る該ステップの後の時間に、該１つの 出力端子から前記テスト信号を読み出すステップと、 をさらに包含する、請求項２４に記載の方法。 ２６．前記メモリ素子は、メモリセルの第１および第２のサブアレイと、該第１ および第２のサブアレイにそれぞれ結合される第１および第２の出力端子とを含 み、前記テスト信号を選択的に提供する前記ステップは、該テスト信号を前記第 １の出力端子に提供し、前記データを読み出す前記ステップは、該データを、該 第２の出力端子に提供する、請求項２４に記載の方法。 ２７．第１の出力端子から前記データを読み出すステップと、 該第１の出力端子から該データを読み出す該ステップの後の時間に、第２の出 力端子から前記テスト信号を読み出すステップと、 をさらに包含する、請求項２４に記載の方法。 ２８．メモリセルの第１および第２の組を有する半導体メモリ素子をテストする 方法であって、 該メモリセルの該第１および第２の組に、データの第１および第２の組を書き 込むステップと、 該メモリセルの該第１の組から該データの該第１の組を読み出し、該データの 該第１の組をそれ自体と比較するステップと、 該メモリセルの該第２の組から該データの該第２の組を読み出し、該データの 該第２の組をそれ自体と比較し、該データの該第１の組からのビットと比較する ステップと、 該読み出しステップに基づいてテスト信号を生成するステップと、 を包含する方法。