JPH11306798A - メモリ装置のテスト容易化回路 - Google Patents

Abstract

(57)【要約】 【課題】 補助記憶手段にアクセスデータを格納してＤ
ＲＡＭ等のメモリ回路にアクセスするメモリ装置におい
て、テストデータの書込み時間を短縮する。 【解決手段】 バスインタフェイス回路４２は、最初、
ライト要求書Ｗｒに基づき、入力されたテストデータＤ
ＴをＦＩＦＯ４３に対してクロックＣＫに同期して順次
書込む。ＦＩＦＯ４３がデータフル状態になったとき
に、テストモード設定信号ＴＳとライト要求Ｗｒとを与
えると、バスインタフェイス回路４２は、ＲＡＳ信号と
ライトイネーブル信号Ｗｅ１を与え、さらに、ＣＡＳ信
号を与え、ＤＲＡＭ４１にＦＩＦＯ４３の出力データ群
を書込む。以降、テストモード設定信号ＴＳとライト要
求Ｗｒを与えるだけで、同様のＤＲＡＭ４１の書込が行
われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の記憶素子を
有するダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという）等のメモリ回路と、該メモリ回路にアク
セスするデータを一時的に格納する補助記憶手段とを有
するメモリ装置に設けられ、テストデータをそのメモリ
回路にアクセスするメモリ装置のテスト容易化回路（以
下、単にテスト容易化回路いう）に関するものである。

【０００２】

【従来の技術】図２は、従来のテスト容易化回路を示す
構成図である。このテスト容易化回路は、マトリクス状
に配列された多数の記憶素子を有するメモリ回路のＤＲ
ＡＭ１に対して設けられたものであり、バスインタフェ
イス回路２を有している。バスインタフェイス回路２
は、ＤＲＡＭ１及び該ＤＲＡＭ１の補助記憶手段となる
先入れ先出し型メモリ（以下、ＦＩＦＯという）３に制
御信号を与え、テストデータをＤＲＡＭ１に対してアク
セスする機能を有している。ＦＩＦＯ３は、３２ビット
のデータＤＴをｎ個（ｎは、任意の自然数）一時的に格
納するものである。

【０００３】バスインタフェイス回路２には、外部アド
レスＡｄｓを伝送する外部アドレスバス１０と、３２ビ
ットからなるデータＤＴを入出力する３２ビット幅の外
部データバス１１と、書込み要求（以下、ライト要求と
いう）Ｗｒ及び読出し要求（以下、リード要求という）
Ｒｒ等のバスコマンドを伝送する信号線１２と、クロッ
ク信号ＣＫを伝送する信号線１３と、リセット信号Ｒｓ
ｔを伝送する信号線１４とが、接続されている。バスイ
ンタフェイス回路２とＤＲＡＭ１との間は、該ＤＲＡＭ
１に対するアドレスＤＡを伝送する内部アドレスバス２
０と、ローアドレスストローブ（以下、ＲＡＳという）
信号を伝送する信号線２１と、カラムアドレスストロー
ブ（以下、ＣＡＳという）信号を伝送する信号線２２
と、該ＤＲＡＭ１に対するライトイネーブル信号Ｗｅ１
を伝送する信号線２３とによって接続されている。

【０００４】ＤＲＡＭ１とＦＩＦＯ３との間は、該ＤＲ
ＡＭ１及びＦＩＦＯ３間のデータＤＴの双方向転送を行
う３２×ｎビット幅の内部データバス２４によって接続
されている。バスインタフェイス回路２とＦＩＦＯ３と
の間は、該ＦＩＦＯ３にアクセスするデータＤＴを双方
向に伝送するデータバス３０と、該ＦＩＦＯ３に対する
内部アドレスＦＡを伝送する内部アドレスバス３１と、
該ＦＩＦＯ３に対するライトイネーブル信号Ｗｅ２を伝
送する信号線３２とで接続されている。ＦＩＦＯ３に
は、さらに、クロック信号ＣＫを伝送する信号線１３が
接続されている。

【０００５】図３は、図２のテスト容易化回路を用いた
書込み手順を示すフローチャートであり、図４は、図２
のテスト容易化回路の各部の波形を示すタイムチャート
である。ＤＲＡＭ１における各記憶素子への書込み状態
が適性か否かを確認するためには、該ＤＲＡＭ１に対す
るアクセスを行ってテストデータＤＴを書込む。この場
合、最初の手順Ｓ０において、リセット信号Ｒｓｔをバ
スインタフェイス回路２に与え、テスト容易化回路にリ
セット解除を設定する。リセット解除の結果、テスト容
易化回路２はアイドル（Ｉｄｌｅ）状態になる。アイド
ル状態の期間TrmＡのときに、手順Ｓ２で、バスコマン
ドを伝送する信号線１２を介してバスインタフェイス回
路２にライト要求Ｗｒを与えると、期間Trm Ｂになり、
ＦＩＦＯ３に対するアクセス動作が開始される。このＦ
ＩＦＯ３に対するアクセス動作を開始させる時には、図
４のように、ライト要求Ｗｒと同時に、ＤＲＡＭ１及び
ＦＩＦＯ３の記憶素子を指示する外部アドレスＡｄｓの
最初のアドレスＡ１を与え、且つ、データバス１１を介
して一番目のデータＤＴである３２ビットのデータＤＴ
１を与える。これらの設定により、手順Ｓ２でＦＩＦＯ
３に対する書込み動作が開始する。

【０００６】外部アドレスＡｄｓのアドレスＡ１に続く
アドレスＡ２〜Ａｎは、クロック信号ＣＫに同期して順
次与える。データＤＴ１に続く各３２ビットのデータＤ
Ｔ２〜ＤＴｎも、クロック信号ＣＫに同期して順次与え
る。これらのデータＤＴ２〜ＤＴｎもＦＩＦＯ３に書き
込まれる。ここで、期間Trm Ｂにおける動作を詳細に説
明する。バスインタフェイス回路２は、アドレスＡ１の
上位ビットをＤＲＡＭ１に対するアドレスＤＡ１とし、
内部アドレスバス２０を介してＤＲＡＭ１に与え、下位
ビットをＦＩＦＯ３に対するアドレスＦＡ１とし、内部
アドレスバス３１を介してＦＩＦＯ３に与える。また、
バスインタフェイス回路２は、データバス１１を介して
与えられるデータＤＴのうちの最初のデータＤＴ１を、
内部データバス３０を介してＦＩＦＯ３に与える。ま
た、バスインタフェイス回路２は、ライト要求Ｗｒに基
づいた“Ｈ”のライトイネーブル信号Ｗｅ２を、信号線
３２を介してＦＩＦＯ３に与える。これにより、３２ビ
ットのデータＤＴ１が、ＦＩＦＯ３のアドレスＦＡ１に
指定された領域に書込まれる。

【０００７】同様にして、各データＤＴ２〜ＤＴｎもア
ドレスＦＡ２〜ＦＡｎに指定された領域に順次書込まれ
る。これらのＦＩＦＯ３に対する書込みが終了し、ＦＩ
ＦＯ３がデータフル状態になると、手順Ｓ３でそれが検
出されて期間Trm Ｃになり、手順Ｓ４でＤＲＡＭ１に対
する書込みが行われる。期間Trm Ｃでは、データＤＴ１
〜ＤＴｎからなるｗ３２×ｎビットのデータ群ＤＴｓ
が、内部データバス２４から出力されている。このと
き、バスインタフェイス回路２は、“Ｌ”のＲＡＳ信号
を信号線２１を介して出力すると共に、信号線２３を介
してライト要求Ｗｒに対応する“Ｈ”のライトイネーブ
ル信号Ｗｅ１をＤＲＡＭ１に与える。その後、バスイン
タフェイス回路２は、信号線２２を介して“Ｌ”のＣＡ
Ｓ信号を与える。このように、ＲＡＳ信号とＣＡＳ信号
をＤＲＡＭ１に与えることにより、アドレスＤＡに指定
された領域に、３２×ｎビットのデータＤＴ１〜ＤＴｎ
が書込まれる。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
テスト容易化回路では、次のような課題があった。それ
ぞれ３２ビットのデータＤＴ1 〜ＤＴｎをｎ回連続して
ＦＩＦＯ３に書込んだ後、ＤＲＡＭ１にデータＤＴ1 〜
ＤＴｎからなるデータ群ＤＴｓを内部データバス２４を
介して書込む。そのため、このような動作を繰り返し
て、ＤＲＡＭ１にテストデータを多数書込む場合に、常
に期間Trm Ｂも繰り返す必要があり、多大な時間が必要
になっていた。つまり、メモリ回路のテスト時間が長く
掛かっていた。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、複数の記憶素子を有
するメモリ回路と、このメモリ回路にパラレルな内部デ
ータバスで接続され、それら記憶素子に書込む所定数の
データ或いは記憶素子から読出した所定数のデータを一
時的に格納する第１の補助記憶手段とを備えたメモリ装
置に設けられたテスト容易化回路において、次のように
構成している。

【００１０】即ち、このテスト容易化回路は、外部から
メモリ回路及び第１の補助記憶手段に対応するアドレス
を入力し、外部に対してテストデータを入出力し、外部
からライト要求及びリード要求を導入する入出力部と、
ライト要求及びリード要求に基づきテストデータを第１
の補助記憶手段にアクセスするための第１の制御信号を
生成し、第１の補助記憶手段に対するアドレスと共に第
１の補助記憶手段に出力し、且つ、第１の補助記憶手段
にテストデータを入出力する補助記憶制御部と、ライト
要求と第１の補助記憶手段における格納状態とに基づき
その第１の補助記憶手段に格納された所定数のデータを
メモリ回路の記憶素子に書込むための第２の制御信号を
生成し、リード要求に基づき該メモリ回路からテストデ
ータを読出し第１の補助記憶手段に書込むための第３の
制御信号を生成し、メモリ回路に対するアドレスと共に
該メモリ回路に与えるメモリ回路制御部とを備えてい
る。そして、メモリ制御回路は、第１のテストモード設
定信号を伝搬する信号線に接続され、ライト要求と第１
のテストモード設定信号とが共に入力されたときには、
第１の補助記憶手段における格納状態にかかわらず第２
の制御信号を生成する構成にしている。このような構成
を採用したことにより、一旦、補助記憶手段にテストデ
ータを書込んだ後に、ライト要求及び第１のテストモー
ド設定信号をメモリ回路に対するアドレスと共に与える
と、第２の制御信号が生成されて自動的にメモリ回路に
対する書込みが行われる。

【００１１】第２の発明では、第１の発明のテスト容易
化回路において、次のような反転手段及び選択手段を設
けている。前記反転手段は、内部データバスに接続さ
れ、内部データバス上のデータを反転してパラレルに出
力する手段である。選択手段は、内部データバスとメモ
リ回路との間に接続され、第２のテストモード設定信号
を入力し、第２のテストモード設定信号の論理レベルに
基づき、反転手段の出力するデータまたは内部データバ
スを介して与えられるデータとを選択してそのメモリ回
路に出力する手段である。このような構成を採用したこ
とにより、第２のテストモード設定信号の論理レベルを
交互に反転させることにより、第１のテストモード設定
信号を与えて自動で第１の補助記憶手段に書込まれたテ
ストデータをメモリ回路に書込むごとに、テストデータ
が反転されて書込まれる。

【００１２】第３の発明では、第１の発明のテスト容易
化回路において、次のような反転手段、カウント手段、
及び選択手段を設けている。前記反転手段は、内部デー
タバスに接続され、内部データバス上のデータを反転し
てパラレルに出力する手段である。カウント手段は、第
２のテストモード設定信号を伝搬する信号線に接続さ
れ、その第２のテストモード設定信号の与えられた数を
カウントするカウンタと、内部データバス及び反転手段
の出力側とメモリ回路との間に接続され、カウント値を
入力し該カウント値に対応するビットには、内部データ
バス上のデータまたは反転手段の出力するデータを選択
し、他のビットには、逆に反転手段の出力するデータま
たは内部データバス上のデータを選択してメモリ回路に
出力するものである。このような構成を採用したことに
より、第１のテストモード設定信号および書込み要求を
与えて自動で第１の補助記憶手段に書込む際に、第２の
テストモード設定信号を与えてやれば、その回数がカウ
ント手段にカウントされる。そして、カウント手段のカ
ウント値に対応するビットのみが、例えば反転手段の出
力するデータとなり、他のビットは内部データバス上の
データになって、メモリ回路に書込まれる。

【００１３】第４の発明では、第１の発明のテスト容易
化回路において、次のような第２の補助記憶手段、ゲー
ト手段及び比較手段を設けている。前記第２の補助記憶
手段は、内部データバスに接続されている。ゲート手段
は、第１のテストモード設定信号を伝搬する信号線に接
続され、第１のテストモード設定信号が与えられていな
いときには、書込み要求に対応して外部から入力された
テストデータを第１の補助記憶手段に書込むための第１
の制御信号を第１の補助記憶手段に与え、第１のテスト
モード設定信号が与えられているときには、読出し要求
に対応してメモリ回路から読出されたテストデータを第
２の補助記憶手段に書込むための第１の制御信号を該第
２の補助記憶手段に与える手段である。比較手段は、第
１の補助記憶手段及び第２の補助記憶手段に書込まれた
テストデータを比較し、この比較結果を外部に出力する
ものである。このような構成を採用したことにより、第
１の補助記憶手段に書込まれたデータがメモリ回路に格
納されるが、第２の補助記憶手段には、そのメモリ回路
から読出されたデータが書込まれる。比較手段によって
第１及び第２の補助記憶手段に格納されたデータを比較
することにより、データのエラーが検出される。

【００１４】第５の発明では、第１の発明のテスト容易
化回路において、次のようなカウント手段及び選択手段
を設けている。前記カウント手段は、第１の制御信号の
発生回数を計数するものである。選択手段は、第１のテ
ストモード設定信号が与えられていない期間では、メモ
リ回路に対するアドレスをメモリ回路に与え、第１のテ
ストモード設定信号が与えられている期間には、カウン
ト手段の出力するカウント値をそのアドレスの代わりに
メモリ回路へ与える手段である。このような構成を採用
したことにより、第１のテストモード設定信号が与えら
れると、自動でメモリ回路に対する書込みが行われる
が、その時のアドレスは、第１の制御信号の発生回数に
応じてカウントアップされるカウント手段のカウント値
で設定される。

【００１５】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すテスト容易化回
路の構成図である。このテスト容易化回路は、マトリク
ス状に配列された複数の記憶素子を有する従来と同様の
メモリ回路であるＤＲＡＭ４１に対し、テストデータを
アクセスし、このアクセスが適性に行われるか否かを確
認するためのものであり、従来とは異なるバスインタフ
ェィス回路４２を備えている。バスインタフェイス回４
２は、ＤＲＡＭ４１及び該ＤＲＡＭ４１の補助記憶手段
であるＦＩＦＯ４３に制御信号を与え、テストデータを
ＤＲＡＭ４１に対してアクセスする機能を有している。
ＦＩＦＯ４３は、ＤＲＡＭ４１と相俟ってメモリ装置を
構成するものであり、従来と同様に、３２ビットのデー
タをｎ個格納するようになっている。

【００１６】バスインタフェイス回路４２には、外部か
らアドレスＡｄｓを入力する外部アドレスバス５０と、
外部に対して３２ビットからなるテストデータＤＴを入
出力する３２ビット幅の外部データバス５１と、ライト
要求Ｗｒ及びリード要求Ｒｒをそれぞれ“Ｈ”及び
“Ｌ”で示すバスコマンドを伝送する信号線５２と、ク
ロック信号ＣＫを伝送する信号線５３と、リセット信号
Ｒｓｔを伝送する信号線５４とが従来と同様に接続され
ている。さらに、このバスインタフェイス回路４２に
は、新たに、テストモードを設定するための第１のテス
トモード設定信号ＴＳを伝送する信号線５５が接続され
ている。

【００１７】バスインタフェイス回路４２とＤＲＡＭ４
１との間は、該ＤＲＡＭ４１に対するアドレスＤＡを伝
送する内部アドレスバス６０と、ＲＡＳ信号を伝送する
信号線６１と、ＣＡＳ信号を伝送する信号線６２と、該
ＤＲＡＭ４１に対するライトイネーブル信号Ｗｅ１を伝
送する信号線６３とによって接続されている。これらＲ
ＡＳ信号、ＣＡＳ信号及びライトイネーブル信号Ｗｅ１
は、ＤＲＡＭ４１にテストデータＤＴを書込むための第
２の制御信号及び該ＤＲＡＭ４１からデータを読出して
ＦＩＦＯ４３に書込むための第３の制御信号を構成する
ものである。ＲＡＳ信号及びＣＡＳ信号は活性化された
ときには“Ｌ”となる信号であり、ライトイネーブル信
号Ｗｅ１は書込み時には“Ｈ”、読出し時には“Ｌ”に
設定される信号である。

【００１８】ＤＲＡＭ４１とＦＩＦＯ４３との間は、該
ＤＲＡＭ４１とＦＩＦＯ４３間のデータＤＴの転送を行
うパラレルな３２×ｎビット幅の内部データバス６４に
よって接続されている。バスインタフェイス回路４２と
ＦＩＦＯ４３との間は、該ＦＩＦＯ４３にアクセスする
データＤＴを伝送するデータバス７０と、該ＦＩＦＯ４
３に対するアドレスＦＡを伝送する内部アドレスバス７
１と、該ＤＲＡＭ４１にテストデータＤＴを書込む前
に、ＦＩＦＯ４３にテストデータＤＴを書込むための第
１の制御信号であるライトイネーブル信号Ｗｅ２を伝送
する信号線７２とで接続されている。さらに、ＦＩＦＯ
４３には、クロック信号ＣＫを伝送する信号線５３が接
続されている。ライトイネーブル信号Ｗｅ２は、書込み
時には“Ｈ”読出し時には“Ｌ”に設定される信号であ
る。

【００１９】図５は、図１中のバスインタフェイス回路
４２を示す構成図である。バスインタフェイス回路４２
は、データバス５０、外部アドレスバス５１及び信号線
５２〜５４が接続された入出力部であるバス制御部４２
ａと、内部アドレスバス６０及び信号線５３，５４，６
１〜６３が接続されたメモリ回路制御部であるＤＲＡＭ
制御部４２ｂと、内部データバス７０、内部アドレスバ
ス７１、及び信号線５３，５４，７２が接続された補助
記憶制御部であるＦＩＦＯ制御部４２ｃとを、有してい
る。

【００２０】ＤＲＡＭ制御部４２ｂは、バス制御部４２
ａからＤＲＡＭ４１に対するアドレスＤＡを内部アドレ
スバス８０を介して入力し、該バス制御部４２ａから信
号線８１を介してライト要求Ｗｒまたはリード要求Ｒｒ
を入力し、信号線５５を介してテストモード設定信号Ｔ
Ｓを入力する共に、信号線８３を介してライトイネーブ
ル信号Ｗｅを入力する接続になっている。さらに、この
ＤＲＡＭ制御部４２ｃは、バス制御部４２ａに対し、Ｄ
ＲＡＭ４１の書込み及び読出しの終了を“Ｈ”で示す終
了信号Ｅｎｄを信号線８４を介して送出する接続になっ
ている。

【００２１】ＦＩＦＯ制御部４２ｃは、バス制御部４２
ａからＦＩＦＯ４３に対するアドレスＦＡを内部アドレ
スバス８０を介して入力し、該バス制御部４２ａに対し
て内部データバス８２を介してテストデータＤＴを入出
力すると共に、信号線８３を介してライトイネーブル信
号Ｗｅを入力する接続になっている。ＤＲＡＭ制御部４
２ｂとＦＩＦＯ制御部４２ｃとの間は、信号線８５及び
信号線８６で接続されている。信号線８５は、ＤＲＡＭ
制御部４２ｂからＦＩＦＯ制御部４２ｃに対してライト
要求Ｗｒまたはリード要求Ｒｒを“Ｈ”及び“Ｌ”で示
すものである。信号線８６は、ＦＩＦＯ制御部４２ｃか
らＤＲＡＭ制御部４２ｂに対し、ＦＩＦＯ４３が空いて
いるかデータフル状態かを“Ｌ”または“Ｈ”でそれぞ
れ示す信号Ｅｍｐｔｙ／Ｆｕｌｌを伝送するものであ
る。

【００２２】図６は、図５中のＤＲＡＭ制御部４２ｂの
要部を示す構成図である。ＤＲＡＭ制御部４２ｂには、
信号線８１が一方の入力端子にそれぞれ接続された３個
の２入力ＡＮＤゲート４２−１〜４２−３と、インバー
タ４２−４と、ＯＲゲート４２−５と、制御信号生成部
４２−６とが設けられている。ＡＮＤ回路４２−１の他
方の入力端子には、信号線８６を介して信号Ｅｍｐｔｙ
／Ｆｕｌｌが入力され、ＡＮＤゲート４２−２の他方の
入力端子には信号線５５を介してテストモード設定信号
ＴＳが入力される接続になっている。ＡＮＤゲート４２
−３の他方の入力端子には、そのテストモード設定信号
ＴＳがインバータ４２−４で反転されて入力される接続
になっている。各ＡＮＤゲート４２−１，４２−２の出
力端子が、ＯＲゲート４２−５の２個の入力端子にそれ
ぞれ接続され、該ＯＲゲート４２−５が、制御信号生成
部４２−６に接続されている。制御信号生成部４２−６
は、ＯＲゲート４２−５の出力信号に基づき、ＤＲＡＭ
４１に対する制御信号であるＲＡＳ信号、ＣＡＳ信号、
及びライトイネーブル信号Ｗｅ１と、終了信号Ｅｎｄと
を生成する機能を有している。ＡＮＤゲート４２−３の
出力端子は信号線８５に接続され、該ＡＮＤゲート４２
−３の出力信号がＦＩＦＯ制御部４２ｃに対するライト
要求Ｗｒ或いはリード要求Ｒｒとして出力される構成に
なっている。

【００２３】図７は、図１のテスト容易化回路を用いた
書込み手順を示すフローチャートである。図８及び図９
は、図１の各部の波形（その１，２）を示すタイムチャ
ートである。これらの図７〜図９を参照しつつ、図１の
テスト容易化回路の動作を説明する。ＤＲＡＭ４１に対
し、テストデータＤＴを書込むとき、図７の最初の手順
Ｓ１０において、リセット信号Ｒｓｔを信号線５４を介
してバスインタフェイス回路４２に与える。リセット信
号Ｒｓｔは、バス制御部４２ａとＤＲＡＭ制御部４２ｂ
とＦＩＦＯ制御部４２ｃとに与えられる。これにより、
各制御部４２ａ〜４２ｃにリセット解除が設定され、期
間Trm Ａのアイドル状態（Ｉｄｌｅ）になる。このとき
には、ＲＡＳ信号及びＣＡＳ信号は非活性の“Ｈ”とな
り、信号線６３上のライトイネーブル信号Ｗｅ１及び信
号線７２上のライトイネーブル信号Ｗｅ２は、“Ｌ”に
設定される。また、ＦＩＦＯ４３も空の状態に設定さ
れ、該ＦＩＦＯ４３からは“Ｌ”の信号Ｅｍｐｔｙ／Ｆ
ｕｌｌが出力される。

【００２４】期間Trm Ａにおいて、図８のようにライト
要求Ｗｒを信号線５２介して与えると共に、ＤＲＡＭ４
１及びＦＩＦＯ４３に対する最初のアドレスＡｄｓのＡ
１と、３２ビットの最初のテストデータＤＴ１とを、外
部アドレスバス５０及び外部データバス５１を介してバ
スインタフェイス回路４２のバス制御部４２ａに与え
る。ライト要求Ｗｒを受けたバス制御部４２ａは、該ラ
イト要求Ｗｒを信号線８１を介してＤＲＡＭ制御部４２
ｂに与える。ライト要求Ｗｒを入力したＤＲＡＭ制御部
４２ｂは、手順Ｓ１２で、信号線５５上のテストモード
設定信号ＴＳが有効な“Ｈ”になっているか否かをチェ
ックする。テストモード設定信号ＴＳが“Ｌ”の場合に
は、図８の期間Trm Ｂで、従来の図３の手順２〜Ｓ４と
同様の書込み動作を行う。この期間Trm Ｂでは、外部ア
ドレスＡｄｓのアドレスＡ１に続くアドレスＡ２〜Ａｎ
を、クロック信号ＣＫに同期して順次与え、データＤＴ
１に続く各３２ビットのデータＤＴ２〜ＤＴｎも、クロ
ック信号ＣＫに同期して順次与える。

【００２５】ここで、期間Trm Ｂにおけるバスインタフ
ェイス回路４２の動作を説明する。バスインタフェイス
回路４２中のバス制御部４２ａは、例えば外部アドレス
Ａ１の上位ビットをＤＲＡＭ１に対するアドレスＤＡ１
とし、ＤＲＡＭ制御部４２ｂに伝送し、該ＤＲＡＭ制御
部４２ｂが内部アドレスバス６０を介してそのアドレス
ＤＡ１をＤＲＡＭ４１に与える。さらに、バス制御部４
２ａは、外部アドレスＡ１の下位ビットをＦＩＦＯ４３
に対するアドレスＦＡ１としてＦＩＦＯ制御部４２ｃに
伝送し、該ＦＩＦＯ制御部４２ｃがそのアドレスＦＡ１
を内部アドレスバス７１を介してＦＩＦＯ４３に与え
る。バス制御部４２ａは、テストデータＤＴのうちの最
初のテストデータＤＴ１を、データバス８２を介してＦ
ＩＦＯ制御部４２ｃに与え、該ＦＩＦＯ制御部４２ｃ
が、内部データバス７０を介してＦＩＦＯ４３にテスト
データＤＴ１を与える。

【００２６】また、バス制御部４２ａは、ライト要求Ｗ
ｒを信号線８１を介してＤＲＡＭ制御部４２ｂに与え
る。ＤＲＡＭ制御部４２ｂ中のＡＮＤゲート４２−２
は、テストモード設定信号ＴＳが“Ｌ”の期間に“Ｌ”
を出力し、信号Ｅｍｐｔｙ／Ｆｕｌｌが“Ｌ”のため、
ＡＮＤゲート４２−１が“Ｌ”を出力する。よって、制
御信号生成部４２−６は、ＲＡＳ信号、ＣＡＳ信号を非
活性の“Ｈ”に維持すると共に、ライトイネーブル信号
Ｗｅ１を“Ｌ”に維持する。即ち、ＡＮＤゲート４２−
２がテストモード設定信号ＴＳを監視してチェックし、
ＡＮＤゲート４２−１が信号Ｅｍｐｔｙ／Ｆｕｌｌの論
理レベルをチェックすることになる。

【００２７】ＡＮＤゲート４２−３は、インバータ４２
−２の出力信号が“Ｈ”なので、入力されたライト要求
Ｗｒを信号線８５を介してＦＩＦＯ制御部４２ｃに与え
る。ＦＩＦＯ制御部４２ｃは、入力されたライト要求Ｗ
ｒに基づき、ライトイネーブル信号Ｗｅ２を有効の
“Ｈ”にしてＦＩＦＯ４３に出力する。このように設定
することで、３２ビットのテストデータＤＴ１が、ＦＩ
ＦＯ４３のアドレスＦＡ１で指定された領域に書込まれ
る。

【００２８】同様にして、各テストデータＤＴ２〜ＤＴ
ｎもアドレスＦＡ２〜ＦＡ２に指定された領域に順次書
込まれる。テストデータＤＴ２〜ＤＴｎのＦＩＦＯ４３
に対する書込みが終了し、該ＦＩＦＯ４３がデータフル
状態になった従来の期間Trm Ｃに相当する期間Trm Ｃ１
において、ＦＩＦＯ制御部４２ｃは、ＤＲＡＭ制御部４
３ｂに対してデータフルを示すように、信号Ｅｍｐｔｙ
／Ｆｕｌｌを“Ｈ”に設定し、信号線８６を介してＤＲ
ＡＭ制御部４２ｂのＡＮＤゲート４２−１に与える。こ
れにより、ＡＮＤゲート４２−１は、ライト要求Ｗｒを
ＯＲゲート４２−５に通し、該ＯＲゲート４２−５が、
ライト要求Ｗｒを制御信号生成部４２−６に与える。制
御信号生成部４２−６は、ライト要求Ｗｒに基づき、Ｒ
ＡＳ信号を活性化して“Ｌ”を設定すると共に、ＤＲＡ
Ｍ４１に対するライトイネーブル信号Ｗｅ１を“Ｈ”に
設定し、さらに、時間をおいてＣＡＳ信号を有効な
“Ｌ”に設定する。以上により、ＤＲＡＭ４１に対する
書込み動作が開始される。このときには、テストデータ
ＤＴ１〜ＤＴｎで構成される３２×ｎビットのデータ群
ＤＴｓが、アドレスＤＡ１で指定された領域に書込ま
れ、再び期間Trm Ａのアイドル状態に戻る。なお、ＤＲ
ＡＭ４１に対する書込みが終了した時点で、ＤＲＡＭ制
御部４２ｂは、終了信号Ｅｎｄを信号線８４を介してバ
ス制御部４２ａに送る。これにより、バス制御部４２ａ
がライト要求Ｗｒを取り下げる。

【００２９】３２ビット×ｎ個からなるデータＤＴ１〜
ＤＴｎがＤＲＡＭ４１に書込まれた後に、図９のよう
に、“Ｈ”に活性化したテストモード設定信号ＴＳを信
号線５５を介してバスインタフェイス回路４２に与える
と共に、上位ビットでＤＲＡＭ４１の領域を指定する外
部アドレスＡｄｓのＡ１０とライト要求Ｗｒとを外部ア
ドレスバス５０及び信号線５２を介して与える。このと
きにには、ＡＮＤゲート４２−２の一方の入力端子に
“Ｈ”のテストモード設定信号ＴＳが入力されるので、
ＯＲゲート４２−５が、信号Ｅｍｐｔｙ／Ｆｕｌｌにか
かわらず、ライト要求Ｗｒと同じ論理レベルを出力す
る。そして、図７及び図９の期間Trm Ｃ２になる。期間
Trm Ｃ２の手順Ｓ１３において、ＤＲＡＭ制御部４２ｂ
は、ＤＲＡＭ４１に対する書込み動作を開始する。つま
り、図９の期間Trm Ａの後の期間Trm Ｃ２において、Ｄ
ＲＡＭ制御部４２ｂがアドレスＡ１０の上位ビットのア
ドレスＤＡ１０を入力し、ＤＲＡＭ４１へ該アドレスＤ
Ａ１０を伝送する。これと同時に、ＤＲＡＭ制御部４２
ｂは、“Ｌ”に活性化したＲＡＳ信号と、“Ｈ”に活性
化したライトイネーブル信号Ｗｅ１とを、信号線６１，
６３を介してＤＲＡＭ４１へ出力する。この後、ＤＲＡ
Ｍ制御部４２ｂは、“Ｌ”に活性化したＣＡＳ信号を信
号線６２を介してＤＲＡＭ４１に伝送する。このとき、
ＦＩＦＯ４３は、期間Trm Ｂで書込まれた３２×ｎビッ
トのテストデータ群ＤＴｓを内部バス６４から出力して
いるので、該データ群ＤＴｓがＤＲＡＭ４１のアドレス
ＤＡ１０で指定される領域に書込まれ、再び、期間Trm
Ａのアイドル状態に戻る。以降、同様にして、外部アド
レスＡｄｓのＡ１１とライト要求Ｗｒとを新たに与える
と、テストデータＤＴ１〜ＤＴｎが自動的にＤＲＡＭ４
１に書込まれる。

【００３０】ＤＲＡＭ４１に書込んだテストデータＤＴ
を読出す場合、まず、リセット信号Ｒｓｔを信号線５４
を介してバスインタフェイス回路４２に与える。これに
より、バスインタフェイス回路４２中のバス制御部４２
ａ、ＤＲＡＭ制御部４２ｂ及びＦＩＦＯ制御部４２ｃが
リセット解除され、アイドル状態になる。このアイドル
状態のときに、リード要求ＲｒとＤＲＡＭ４１の領域を
上位ビットで指定するアドレスＡｄｓとをバスインタフ
ェイス回路４２に与えることにより、ＤＲＡＭ制御部４
２ｂがＤＲＡＭ４１に対し、該ＤＲＡＭ４１の領域を示
すアドレスＤＡ１を内部アドレスバス６０を介して伝送
すると共に、“Ｌ”のＲＡＳ信号及び“Ｌ”のライトイ
ネーブルＷｅ１を信号線６１，６３を介して伝送する。
“Ｌ”のＲＡＳ信号に続いて、ＤＲＡＭ制御部４２ｂは
“Ｌ”のＣＡＳ信号を信号線６２を介してＤＲＡＭ４１
に伝送する。これにより、ＤＲＡＭ４１のアドレスＤＡ
１で指定される領域のテストデータＤＴが３２×ｎビッ
ト幅で読出されてＦＩＦＯ４３に書込まれる。３２×ｎ
ビットのデータ群ＤＴｓがＦＩＦＯ４３に書込まれてか
ら、ＤＲＡＭ制御部４２ｂは、ＦＩＦＯ制御部４２ｃに
対して信号線８５を介してリード要求Ｒｒを転送する。
リード要求Ｒを受けたＦＩＦＯ制御部４２ｃは、ＦＩＦ
Ｏ４３に書込まれた３２×ｎビットのデータを、アドレ
スＡｄｓに指定され順にバス制御部４２ａを介して外部
データバス５１に出力する。

【００３１】以上のように、この第１の実施形態では、
バスインタフェイス回路４２にテストモード設定信号Ｔ
Ｓを入力する構成とし、該テストモード設定信号ＴＳが
与えられた場合にはＤＲＡＭ４１に対するライト動作が
自動的に開始される構成にしたので、例えば、最初にＦ
ＩＦＯ４３にオール０或いはオール１に固定したテスト
データＤＴを書込んでおけば、ＤＲＡＭ４１中の記憶素
子にオール０またはオール１のデータが書込んでそれを
読出すメモリスキャンを行う場合のデータを、図９のよ
うに期間Ｂを省略して書込むことが可能になり、テスト
に要する時間が短縮できる。

【００３２】第２の実施形態 図１０は、本発明の第２の実施形態を示すテスト容易化
回路の構成図である。このテスト容易化回路は、マトリ
クス状に配置された複数の記憶素子を持つ第１の実施形
態と同様のＤＲＡＭ９１に対し、アクセスが適性に行わ
れるか否かを確認するためにテストデータをアクセスす
るものであり、第１の実施形態と同様の構成のバスイン
タフェイス回路９２を備えている。バスインタフェイス
回路４２は、ＤＲＡＭ９１と該ＤＲＡＭ９１の補助記憶
手段となるＦＩＦＯ９３とに対して制御信号を送るよう
になっている。

【００３３】バスインタフェイス回路９２には、外部ア
ドレスバス５０と、外部に対して３２ビットからなるデ
ータＤＴを入出力する３２ビット幅の外部データバス５
１と、ライト要求Ｗｒ及びリード要求Ｒｒを示すバスコ
マンドを伝送する信号線５２と、クロック信号ＣＫを伝
送する信号線５３と、リセット信号Ｒｓｔを伝送する信
号線５４と、テストモード設定信号ＴＳを伝送する信号
線５５とが、第１の実施形態と同様に接続されている。
このバスインタフェイス回路９２とＤＲＡＭ９１との間
は、第１の実施形態と同様に、アドレスバス６０、信号
線６１〜６３で接続され、該バスインタフェイス回路９
２とＦＩＦＯ９３との間も、第１の実施形態と同様に、
データバス７０とアドレスバス７１と信号線７２とで接
続されている。

【００３４】このテスト容易化回路には、新たに、反転
手段である論理反転回路９４と、選択手段であるマルチ
プレクサ９５とが設けられている。マルチプレクサ９５
とＦＩＦＯ９３との間は、内部データバス９６で接続さ
れ、該マルチプレクサ９５とＤＲＡＭ９１との間が内部
データバス９７で接続されている。論理反転回路９４
は、ＦＩＦＯ９３から出力される例えばテストデータＤ
Ｔ１〜ＤＴｎからなる３２×ｎビットのテストデータ群
ＤＴｓの各論理レベルを反転し、反転したデータ群ＤＴ
ｓ／をマルチプレクサ９５に与える接続になっている。
マルチプレクサ９５には、第２のテストモード設定信号
ＴＳ２を伝送する信号線５５ａが接続されている。この
マルチプレクサ９５は、“Ｌ”のテストモード設定信号
ＴＳ２が入力されたときに、内部データバス９６から与
えられたテストデータ群ＤＴｓを選択し、“Ｈ”のテス
トモード設定信号ＴＳ２が与えられたときには、論理反
転回路９４を介して与えられたデータ群ＤＴｓ／を選択
する機能を有している。

【００３５】図１１は、図１０の各部の波形を示すタイ
ムチャートである。この図１１を参照しつつ、図１０の
テスト容易化回路の使用法法と動作を説明する。ＤＲＡ
Ｍ９１に対してテストデータＤＴを書込む際には、最
初、ＦＩＦＯ９３に３２ビットのテストデータＤＴをｎ
個書込む。このときには、第１の実施形態の図８の期間
Trm Ｂと同様の動作が行われる。テストデータ群ＤＴｓ
が書込まれたＦＩＦＯ９３は、該テストデータ群ＤＴｓ
の論理を内部データバス９６を介してマルチプレクサ９
５に与え、論理反転回路９４はテストデータ群ＤＴｓの
論理を反転したデータ群ＤＴｓ／をマルチプレクサ９５
に与える。

【００３６】次に、図１１の期間Trm Ａ１において、外
部アドレスバス５０を介して上位ビットでＤＲＡＭ９１
の書込み位置を示すアドレスＡ２０を与えると共に信号
線５２を介してライト要求Ｗｒを与え、テストモード設
定信号ＴＳを“Ｈ”にする。これにより、図１１の期間
Trm Ｃ３になり、ＤＲＡＭ９１に対する書込み動作が第
１の実施形態と同様に開始される。このとき、信号線５
５ａを介して与える第２のテストモード設定信号ＴＳ２
を“Ｈ”にすると、マルチプレクサ９５が論理反転回路
９４の出力するデータ群ＤＴｓ／を選択してＤＲＡＭ９
１に出力する。期間Trm Ｃ３のＤＲＡＭ９１に対する書
込み動作において、アドレスＡ２０の上位ビットのアド
レスＤＡ２０は、内部アドレスバス６０を介してＤＲＡ
Ｍ９１に与えられる。そして、ＤＲＡＭ９１には、
“Ｈ”に活性化されたライトイネーブルＷｅ１と“Ｌ”
に活性化されたＲＡＳ信号とが与えられ、続いて、
“Ｌ”に活性化されたＣＡＳ信号が与えられる。以上に
より、ＤＲＡＭ９１のアドレスＤＡ２０に指定された位
置に、データ群ＤＴｓ／が書込まれる。

【００３７】次に、図１１の期間Trm Ａ２において、外
部アドレスバス５０を介して上位ビットでＤＲＡＭ９１
の書込み位置を示すアドレスＡ２１を与えると共に信号
線５２を介してライト要求Ｗｒを与え、テストモード設
定信号ＴＳを“Ｈ”にする。これにより、ＤＲＡＭ９１
に対する書込み動作が再び開始される。このときにテス
トモード設定信号ＴＳ２を“Ｌ”にすると、マルチプレ
クサ９５が内部データバス９６上のテストデータ群ＤＴ
ｓを選択してＤＲＡＭ９１に出力する。期間Trm Ａ２の
後の期間Trm Ｃ４において、アドレスＡ２１の上位ビッ
トのアドレスＤＡ２１は、内部アドレスバス６０を介し
てＤＲＡＭ９１に与えられる。そして、ＤＲＡＭ９１に
は、“Ｈ”に設定されたライトイネーブルＷｅ１と
“Ｌ”に活性化されたＲＡＳ信号とが与えられ、続い
て、“Ｌ”に活性化されたＣＡＳ信号が与えられる。こ
れにより、ＤＲＡＭ９１のアドレスＤＡ２１に指定され
た位置に、データ群ＤＴｓが書込まれる。以上のような
期間Trm Ａ１，Trm Ｃ３、Trm Ａ２，Trm Ｃ４の動作が
繰り返され、ＤＲＡＭ９１にテストデータＤＴが書込ま
れる。ＤＲＡＭ９１からテストデータＤＴを読出す場合
は、例えばテストモード設定信号ＴＳ２を“Ｌ”に設定
しておく。このようにすることで、第１の実施形態と同
様にテストデータＤＴがＤＲＡＭ９１から読出されて外
部に出力される。

【００３８】以上のように、この第２の実施形態では、
第１の実施形態と同様の構成のバスインタフェイス回路
９２を備えたテスト容易化回路に、論理反転回路９４と
マルチプレクサ９５を設けたので、ＤＲＡＭ９１に書込
むデータを反転させることができる。よって、第１の実
施形態と同様に、テストデータ群ＤＴｓを一旦ＦＩＦＯ
９３に書込めば、テストモード設定信号ＴＳを与えるこ
とにより、従来ではＦＩＦＯ９３にテストデータＤＴを
繰り返し書込むのに必要であった期間Trm Ｂが省略可能
になる。そのうえ、最初、例えば“０１０１…０１”か
らなるデータ群ＤＴｓをＦＩＦＯ９３に書込んでおき、
テストモード設定信号ＴＳ２の論理を反転させれば、交
互に“０１０１…０１”のデータ群ＤＴｓと“１０１０
１…０”のデータ群ＤＴｓ／とをＤＲＡＭ９１に書込む
ことができ、チェッカーボードのように、ＤＲＡＭ９１
の隣接記憶素子間の干渉をテストする際に有効なテスト
データＤＴを容易に書込むことができる。

【００３９】第３の実施形態 図１２は、本発明の第３の実施形態を示すテスト容易化
回路の構成図である。このテスト容易化回路は、マトリ
クス状に配置された複数の記憶素子を持つ第１の実施形
態と同様のＤＲＡＭ１０１に対し、アクセスが適性に行
われるか否かを確認するためにテストデータをアクセス
するものであり、バスインタフェイス回路１０２を備え
ている。バスインタフェイス回路１０２は、第１の実施
形態と同様のものであり、ＤＲＡＭ１０１と補助記憶手
段であるＦＩＦＯ１０３とに制御信号を与える構成にな
っている。ＦＩＦＯ１０３は、第１の実施形態と同様
に、３２ビットのデータをｎ個格納するようになってい
る。

【００４０】バスインタフェイス回路１０２には、外部
アドレスバス５０と、外部に対して３２ビットからなる
データＤＴを入出力する３２ビット幅の外部データバス
５１と、ライト要求Ｗｒ及びリード要求Ｒｒを示すバス
コマンドを伝送する信号線５２と、クロック信号ＣＫを
伝送する信号線５３と、リセット信号Ｒｓｔを伝送する
信号線５４と、テストモード設定信号ＴＳを伝送する信
号線５５とが、第１の実施形態と同様に接続されてい
る。このバスインタフェイス回路１０２とＤＲＡＭ１０
１との間は、第１の実施形態と同様に、アドレスバス６
０、信号線６１〜６３で接続され、該バスインタフェイ
ス回路１０２とＦＩＦＯ１０３との間も、第１の実施形
態と同様に、データバス７０とアドレスバス７１と信号
線７２とで接続されている。

【００４１】さらに、このテスト容易化回路には、新た
に、反転手段である論理反転回路１０４と、選択手段で
あるマルチプレクサ１０５と、カウント手段であるカウ
ンタ１０６とが設けられている。マルチプレクサ１０５
とＦＩＦＯ１０３との間は内部データバス１０７で接続
されマルチプレクサ１０５とＤＲＡＭ１０１との間が内
部データバス１０８で接続されている。論理反転回路１
０４は、ＦＩＦＯ１０３から出力される例えばテストデ
ータＤＴ１〜ＤＴｎからなる３２×ｎビットのデータ群
ＤＴｓの各論理レベルを反転するものであり、反転した
データ群ＤＴｓ／をマルチプレクサ１０５に与える接続
になっている。一方、カウンタ１０６には、第２のテス
トモード設定信号ＴＳ２を伝達する信号線５５ｂとリセ
ット信号Ｒｓｔを伝達する信号線５４とが接続されてい
る。カウンタ１０６の出力端子が、マルチプレクサ１０
５に接続されている。カウンタ１０６は、リセットされ
た後の第２のテストモード設定信号ＴＳ２が与えられた
回数をカウントするものであり、マルチプレクサ１０５
は、そのカウント結果に対応するビットに関しては、内
部データバス１０７上のデータを選択し、他のビットに
対しては論理反転回路１０５が出力するデータを選択
し、内部データバス１０８を介してＤＲＡＭ１０１に与
える機能を有している。

【００４２】図１３は、図１２の各部の波形を示すタイ
ムチャートである。この図１３を参照しつつ、図１２の
テスト容易化回路の使用方法と動作を説明する。ＤＲＡ
Ｍ１０１に対してテストデータＤＴを書込む際には、最
初、ＦＩＦＯ１０３に３２ビットのテストデータＤＴを
ｎ個書込む。このときには、第１の実施形態の図８の期
間Trm Ｂと同様の動作が行われ、例えばオール“０”の
データがＦＩＦＯ１０３に書込まれる。この状態でカウ
ンタ１０６は、リセット信号Ｒｓｔにより、“０”にリ
セットされている（図１２の期間Trm Ａ３）。オール
“０”のテストデータ群ＤＴｓが書込まれたＦＩＦＯ１
０３は、該テストデータ群ＤＴｓの論理を内部データバ
ス１０７を介してマルチプレクサ１０５に与え、論理反
転回路１０４はテストデータ群ＤＴｓの論理を反転した
オール“１”のデータ群ＤＴｓ／をマルチプレクサ１０
５に与えている。

【００４３】次に、図１２の期間Trm Ａ３において、外
部アドレスバス５０を介して上位ビットでＤＲＡＭ１０
１の書込み位置を示すアドレスＡ３０を与えると共に信
号線５２を介してライト要求Ｗｒを与え、テストモード
設定信号ＴＳを“Ｈ”にする。これにより、期間Trm Ｃ
５のようなＤＲＡＭ１０１に対する書込み動作が第１の
実施形態と同様に開始される。このとき、信号線５５ｂ
を介して与えるテストモード設定信号ＴＳ２を“Ｈ”に
すると、カウンタ１０６がカウントアップし、「１」を
マルチプレクサ１０５に出力する。期間Trm Ｃ５におい
て、カウント値「１」を入力したマルチプレクサ１０５
は、１ビット目のみ論理反転回路１０４の出力データを
選択し、他のビットは、データバス１０７上のデータを
選択し、データバス１０８を介してＤＲＡＭ１０１にパ
ラレルに出力する。即ち、“１０００００…”のデータ
が、ＤＲＡＭ１０１に与えられている。この状態で、ア
ドレスＡ３０の上位ビットのアドレスＤＡ３０が、内部
アドレスバス６０を介してＤＲＡＭ１０１に与えられ
る。そして、ＤＲＡＭ１０１には、“Ｈ”に設定された
ライトイネーブルＷｅ１と“Ｌ”に活性化されたＲＡＳ
信号とが信号線６１及び６３を介して与えられ、続い
て、“Ｌ”に活性化されたＣＡＳ信号が信号線６２を介
して与えられる。以上により、ＤＲＡＭ１０１のアドレ
スＤＡ３０に指定された位置に、“１０００００…”の
データ群ＤＴｓ／が書込まれる。

【００４４】続いて、図１２の期間Trm Ａ４において、
外部アドレスバス５０を介して上位ビットでＤＲＡＭ１
０１の書込み位置を示すアドレスＡ３１を与えると共に
信号線５２を介してライト要求Ｗｒを与え、テストモー
ド設定信号ＴＳを“Ｈ”にする。これにより、ＤＲＡＭ
１０１に対する書込み動作が再び開始される。このとき
にテストモード設定信号ＴＳ２を“Ｈ”にするると、カ
ウンタ１０６がカウントアップし、「２」をマルチプレ
クサ１０５に出力する。期間Trm Ａ４の後の期間Trm Ｃ
６において、カウント値「２」を入力したマルチプレク
サ１０５は、２ビット目のみ論理反転回路１０４の出力
データを選択し、他のビットは、データバス１０７上の
データを選択し、データバス１０８を介してＤＲＡＭ１
０１にパラレルに出力する。即ち、“０１００００…”
のデータが、ＤＲＡＭ１０１に与えられている。この状
態で、アドレスＡ３１の上位ビットのアドレスＤＡ３１
は、内部アドレスバス６０を介してＤＲＡＭ１０１に与
えられる。そして、ＤＲＡＭ１０１には、“Ｈ”に設定
されたライトイネーブルＷｅ１と“Ｌ”に活性化された
ＲＡＳ信号とが与えられ、さらに続いて、“Ｌ”に活性
化されたＣＡＳ信号が与えられる。これらにより、ＤＲ
ＡＭ１０１のアドレスＤＡ３１に指定された位置に、
“０１００００…”のデータが書込まれる。

【００４５】以上のような期間Trm Ａ３，Trm Ｃ５、Tr
m Ａ４，Trm Ｃ６の動作が繰り返され、ＤＲＡＭ１０１
にテストデータＤＴが書込まれる。ＤＲＡＭ１０１から
テストデータＤＴを読出す場合は、例えばテストモード
設定信号ＴＳ２を“Ｌ”に設定しておく。このようにす
ることで、第１の実施形態と同様、テストデータＤＴが
ＤＲＡＭ１０１から読出されて外部に出力される。

【００４６】以上のように、この第３の実施形態では、
第１の実施形態と同様の構成のバスインタフェイス回路
１０１を備えたテスト容易化回路に、論理反転回路１０
４とマルチプレクサ１０５と、リセットされた後に第２
のテストモード設定信号ＴＳ２が与えられた回数をカウ
ントするカウンタ１０６とを設け、カウント値が「１」
のときには、ＦＩＦＯ１０３の出力するデータ群ＤＳの
１ビット目のみを論理反転回路１０４で反転し、カウン
ト値が「２」のときには、２ビット目のみを論理反転回
路１０４で反転し、そして、カウント値が任意のｎの時
には、ｎビット目のみを論理反転回路１０４で反転して
ＤＲＡＭ１０１に書込むよにうにしたので、第１の実施
形態と同様、テストデータ群ＤＴｓを一旦ＦＩＦＯ１０
３に書込めば、テストモード設定信号ＴＳを与えること
により、従来ではＦＩＦＯ１０３にテストデータＤＴを
繰り返し書込むのに必要であった期間Trm Ｂが省略可能
になる。そのうえ、最初例えばオール“０”のデータ群
ＤＴｓをＦＩＦＯ１０３に書込んでおき、テストモード
設定信号ＴＳ２をカウンタ１０６でカウントアップさせ
れば、“１０００…０”“０１００…０”“００１０…
０”のようにウォーキングするテストデータＤＴがＤＲ
ＡＭ１０１に書込め、容易に、該ＤＲＡＭ１０１の記憶
素子間の干渉をチェックすることができる。

【００４７】第４の実施形態 図１４は、本発明の第４の実施形態を示すテスト容易化
回路の構成図である。このテスト容易化回路は、マトリ
クス状に配置された複数の記憶素子を持つ第１の実施形
態と同様のＤＲＡＭ１１１に対し、アクセスが適性に行
われるか否かを確認するためにテストデータをアクセス
するものであり、バスインタフェイス回路１１２を備え
ている。バスインタフェイス回路１１２は、第１の実施
形態と同様の構成であり、ＤＲＡＭ１１１と補助記憶手
段であるＦＩＦＯ１１３とに制御信号を与える機能を有
している。

【００４８】バスインタフェイス回路１１２には、外部
アドレスバス５０と、外部に対して３２ビットからなる
データＤＴを入出力する３２ビット幅の外部データバス
５１と、ライト要求Ｗｒ及びリード要求Ｒｒを示すバス
コマンドを伝送する信号線５２と、クロック信号ＣＫを
伝送する信号線５３と、リセット信号Ｒｓｔを伝送する
信号線５４と、テストモード設定信号ＴＳを伝送する信
号線５５とが、第１の実施形態と同様に接続されてい
る。このバスインタフェイス回路１１２とＤＲＡＭ１１
１との間は、第１の実施形態と同様に、アドレスバス６
０、信号線６１〜６３で接続されている。ＦＩＦＯ１１
３とＤＲＡＭ１１１の間は、第１の実施形態と同様のパ
ラレルの内部データバス６４によって接続されている。

【００４９】このテスト容易化回路には、さらに、ゲー
ト手段であるＯＲゲート１１４と、第２の補助記憶手段
であるＦＩＦＯ１１５と、比較手段である比較回路１１
６とが設けられている。バスインタフェイス回路１１２
の入出力するデータＤＴは、第１の実施形態と同様、バ
ス７０を介してＦＩＦＯ１１３に入出力され、アドレス
ＦＡはアドレスバス７１を介して該ＦＩＦＯ１１３に入
力される接続になっている。ところが、バスインタフェ
イス回路１１２の出力するライトイネーブル信号Ｗｅ２
は、信号線７２を介してＯＲゲート１１４の一方の入力
端子に入力される接続になっている。ＯＲゲート１１４
の他方の入力端子は、信号線５５に接続され、テストモ
ード設定信号ＴＳが入力される接続であり、該ＯＲゲー
ト１１４の出力端子とＦＩＦＯ１１３とは、信号線１１
７で接続されている。この信号線１１７は、ＦＩＦＯ１
１５にも接続されている。ＦＩＦＯ１１５は、内部デー
タバス６４とクロックＣＫを伝達する信号線５３にも接
続されている。ＦＩＦＯ１１５は、ＯＲゲート１１４の
出力信号が“Ｈ”のときに、クロックＣＫに同期して内
部データバス６４上のデータを書込むようになってい
る。ＦＩＦＯ１１３及びＦＩＦＯ１１５のそれぞれ出力
する３２×ｎビットのデータ群ＤＴｓが、比較回路１１
６で比較される構成になっており、該比較回路１１６の
出力端子が信号線１１８を介して外部に接続されてい
る。

【００５０】図１５は、図１４のテスト容易化回路の読
出し手順を示すフローチャートであり、図１６は、図１
４の各部の波形を示すタイムチャートである。これらの
図１５、図１６及び第１の実施形態の図５を参照しつ
つ、図１４のテスト容易化回路の使用方法と動作を説明
する。まず、従来及び第１の実施形態と同様に、テスト
モード設定信号ＴＳを“Ｌ”にしたまま、アドレスＡｄ
ｓとライト要求Ｗｒと例えば“０”のデータＤＴとを繰
り返してバスインタフェイス回路１１２に与える。これ
により、ＦＩＦＯ１１３にオール“０”のデータが書込
まれる。ＦＩＦＯ１１３がデータフルの状態になると、
“Ｌ”のＲＡＳ信号と“Ｈ”に設定されたライトイネー
ブル信号Ｗｅ１及びそれに続く“Ｌ”のＣＡＳ信号がＤ
ＲＡＭ１１１に与えられ、該ＤＲＡＭ１１１に３２×ｎ
ビットのオール“０”のデータが書込まれる。

【００５１】ＤＲＡＭ１１１に３２×ｎビットのオール
“０”のデータを書込んだ後、図１５の手順Ｓ２０にお
いて、リセット信号Ｒｓｔを信号線５４を介してバスイ
ンタフェイス回路１１２に与える。これにより、バスイ
ンタフェイス回路１１２中のＤＲＡＭ制御部４２ｂは、
図１６の期間Trm Ｅのアイドル状態になる。この期間Tr
m Ｅのときに、手順Ｓ２１においてＤＲＡＭ１１１の領
域を上位ビットで指定するアドレスＡｄｓのＡ４０を信
号線５０を介して入力すると共に、“Ｌ”のリード要求
Ｒｒを信号線５２を介してバスインタフェイス回路１１
２に与えると、図１６の期間Trm Ｆになり、ＤＲＡＭ１
１１の読出し動作が開始される。バスインタフェイス回
路１１２中のバス制御部４２ａは、リード要求ＲｒをＤ
ＲＡＭ制御部４２ｂに与え、該ＤＲＡＭ制御部４２ｂが
該リード要求ＲｒをＦＩＦＯ制御部４２ｃに与える。こ
れにより、ＲＡＳ信号が“Ｌ”に活性化されてＤＲＡＭ
１１１に与えられると共に、ライトイネーブルＷｅ２が
“Ｌ”に設定されてＯＲゲート１１４に与えられる。続
いて、ＣＡＳ信号が“Ｌ”に活性化されてＤＲＡＭ１１
１に与えられる。

【００５２】ここで、“Ｌ”のＣＡＳ信号により、ＤＲ
ＡＭ１１１に格納されているデータが、手順２２で、３
２×ｎビットの幅で内部データバス６４に読出される。
手順２２の後の手順Ｓ２３で、テストモード設定信号Ｔ
Ｓが“Ｈ”の場合には、ＯＲゲート１１４の出力信号が
“Ｈ”になり、手順Ｓ２４において、内部バス６４上に
ＤＲＡＭ１１１から読出されたデータが、ＦＩＦＯ１１
５に書込まれる。テストモード設定信号ＴＳが“Ｌ”の
場合には、手順Ｓ２５において、内部バス６４上のデー
タがＦＩＦＯ１１３に書込まれる。内部バス６４上のデ
ータがＦＩＦＯ１１３に書込まれた場合には、バスイン
タフェイス回路１１２を介して１データずつ、出力され
る。この処理は、手順２６で該ＦＩＦＯ１１３が空の状
態になったと判定されるまで連続して行われ、処理が終
了すると再びアイドル状態に戻る。内部バス６４上のデ
ータがＦＩＦＯ１１５に書込まれた場合には、該ＦＩＦ
Ｏ１１５に書込まれたデータ群とＦＩＦＯ１１３に格納
されたデータ群との比較が比較回路１１６によって行わ
れ、これが一致しているか不一致かを示す比較結果が信
号線１１８を介して外部に出力される。そして、アイド
ル状態に戻る。

【００５３】以上のように、この第４の実施形態では、
テストモード設定信号Ｔｓを入力する第１の実施形態の
テスト容易化回路に、ＯＲゲート１１４とＦＩＦＯ１１
５と比較回路１１６とを設け、ＤＲＡＭ１１１に書込ん
だデータを該ＦＩＦＯ１１５に読出し、ＦＩＦＯ１１３
に格納したデータと比較できるようにしたので、第１の
実施形態と同様に、期間Ｂを省略してＤＲＡＭ１１１に
書込むことが可能になってテストデータの書込み時間を
短縮できばかりでなく、ＤＲＡＭ１１１に書込んだデー
タを外部に出力することなく、内部でハード自律で自動
的にテスト結果が得られることになり、外部にデータを
読出す時間が短縮できる。さらに、ＤＲＡＭ１１１に書
込んだデータを外部に出力することなく、内部でハード
自律で自動的にテスト結果が得られることになり、テス
トを行うためのソフトウエアの負担が軽減できる。

【００５４】第５の実施形態 図１７は、本発明の第５の実施形態を示すテスト容易化
回路の構成図である。このテスト容易化回路は、マトリ
クス状に配置された複数の記憶素子を持つ第１の同様と
同様のＤＲＡＭ１２１に対し、該ＤＲＡＭ１２１にアク
セスが適性に行われるか否かを確認するためにテストデ
ータをアクセスするものであり、バスインタフェイス回
路１２２を備えている。バスインタフェイス回路１２２
は、ＤＲＡＭ１２１と該ＤＲＡＭ１２１の補助記憶手段
となるＦＩＦＯ１２３とに対して制御信号を送る機能を
有している。

【００５５】バスインタフェイス回路１２２には、外部
アドレスバス５０と、外部に対して３２ビットからなる
データＤＴを入出力する３２ビット幅の外部データバス
５１と、ライト要求Ｗｒ及びリード要求Ｒｒを示すバス
コマンドを伝送する信号線５２と、クロック信号ＣＫを
伝送する信号線５３と、リセット信号Ｒｓｔを伝送する
信号線５４と、テストモード設定信号ＴＳを伝送する信
号線５５とが、第１の実施形態と同様に接続されてい
る。このバスインタフェイス回路１２２とＤＲＡＭ１２
１との間は、信号線６１〜６３で接続され、該バスイン
タフェイス回路９２とＦＩＦＯ９３との間は、第１の実
施形態と同様に、データバス７０とアドレスバス７１と
信号線７２とで接続されている。ＦＩＦＯ１２３とＤＲ
ＡＭ１２１との間は、３２×ｎビット幅の内部データバ
ス６４で接続されている。

【００５６】このテスト容易化回路には、さらに、信号
線６１が一方の入力端子に接続された２入力ＡＮＤゲー
ト１２４と、該ＡＮＤゲート１２４の出力端子に接続さ
れたカウント手段であるカウンタ１２５と、該カウンタ
１２５の出力側に接続された選択手段であるマルチプレ
クサ１２６とが設けられている。ＡＮＤゲート１２４の
他方の入力端子には、テストモード設定信号ＴＳを伝達
する信号線５５が接続されている。カウンタ１２５のリ
セット端子には、信号線５４が接続され、該カウンタ１
２５がリセット信号Ｒｓｔによってリセットされるよう
になっている。カウンタ１２５の出力端子は、バス１２
７を介してバスインタフェイス回路１２２にも、帰還接
続されている。マルチプレクサ１２６には、バスインタ
フェイス回路１２２から出力されるアドレスＤＡを伝達
する内部アドレスバス６０が接続され、さらに、信号線
５５が接続されている。マルチプレクサ１２６は、テス
トモード設定信号ＴＳの論理レベルによって、ＤＲＡＭ
１２１に対するアドレスＤＡまたはカウンタ１２５のカ
ウント値とを選択し、ＤＲＡＭ１２１に与える機能を有
し、該マルチプレクサ１２６の出力側がＤＲＡＭ１２１
に接続されている。図１８は、図１７中のバスインタフ
ェイス回路１２２を示す構成図である。このバスインタ
フェイス回路１２２は、第１の実施形態と同様のバス制
御部１２２ａと、第１の実施形態とは異なるＤＲＡＭ制
御部１２２ｂと、第１の実施形態と同様のＦＩＦＯ制御
部１２２ｃとで構成されている。

【００５７】バス制御部１２２ａには、データバス５
０、外部アドレスバス５１及び信号線５２〜５４が接続
されている。ＤＲＡＭ制御部４２ｂのＤＲＡＭ１２１側
には、内部アドレスバス６０及び信号線６１〜６３が接
続されると共に、カウンタ１２５の出力端子に接続され
たバス１２７が接続されている。また、ＤＲＡＭ制御部
４２ｂは、外部からの信号線５３，５４が接続されてい
る。ＦＩＦＯ１２２ｃのＦＩＦＯ１２３側には、内部デ
ータバス７０、内部アドレスバス７１、及び信号線５
３，５４，７２が接続されている。

【００５８】ＤＲＡＭ制御部１２２ｂは、第１の実施形
態とは異なり、カウンタ１２５の出力するカウント値が
オーバーフローしたことを検出する図示しない検出部を
有し、該オーバーフローを検出したときにはアイドル状
態になるようになっている。ＤＲＡＭ制御部１２２ｂの
他の構成は、第１の実施形態のＤＲＡＭ制御部４２ｂと
同様であり、バス制御部１２２ａからＤＲＡＭ１２１に
対するアドレスＤＡを内部アドレスバス８０を介して入
力し、該バス制御部１２２ａから信号線８１を介してラ
イト要求Ｗｒまたはリード要求Ｒｒを入力し、信号線５
５を介してテストモード設定信号ＴＳを入力、信号線８
３を介してライトイネーブル信号Ｗｅを入力し、且つ、
バス制御部１２２ａに対し、ＤＲＡＭ１の書込み及び読
出しの終了を“Ｈ”で示す終了信号Ｅｎｄを信号線８４
を介して送出する接続になっている。

【００５９】ＦＩＦＯ制御部１２２ｃは、バス制御部１
２２ａからＦＩＦＯ１２３に対するアドレスＦＡを内部
アドレスバス８０を介して入力し、該バス制御部１２２
ａに対して内部データバス８２を介して入出力すると共
に、信号線８３を介してライトイネーブル信号Ｗｅを入
力する接続になっている。ＤＲＡＭ制御１２２ｂとＦＩ
ＦＯ制御部１２２ｃとの間は、信号線８５及び信号線８
６で接続されている。信号線８５は、ＤＲＡＭ制御部１
２２ｂからＦＩＦＯ制御部１２２ｃに対してライト要求
Ｗｒまたはリード要求Ｒｒを“Ｈ”及び“Ｌ”で示すも
のである。信号線８６は、ＦＩＦＯ制御部１２２ｃから
ＤＲＡＭ制御部１２２ｂに対し、ＦＩＦＯ１２３が空い
ているかデータフル状態かを“Ｌ”または“Ｈ”でそれ
ぞれ示す信号Ｅｍｐｔｙ／Ｆｕｌｌを伝送するものであ
る。図１９は、図１７のテスト容易化回路の書込み手順
を示すフローチャートであり、図２０は、図１７の各部
の波形を示すタイムチャートである。これらの図１９及
び図２０を参照しつつ、図１７のテスト容易化回路の使
用方法と動作を説明する。

【００６０】まず、テストモード設定信号ＴＳを“Ｌ”
にしたまま、従来及び第１の実施形態と同様に、アドレ
スＡｄｓとライト要求Ｗｒと、例えば“０”のテストデ
ータＤＴとを繰り返してバスインタフェイス回路１２２
に与える。これにより、ＦＩＦＯ１２３にｎ個のデータ
ＤＴからなるデータ群ＤＴｓが書込まれる。ＦＩＦＯ１
２３にデータ群ＤＴｓが書込まれた状態で、図１９の手
順Ｓ３０の処理により、リセット信号Ｒｓｔを信号線５
４を介して与えると、バスインタフェイス回路１２２に
リセット解除が設定され、カウンタ１２５にリセット解
除が設定される。リセット解除が設定されると、バスイ
ンタフェイス回路１２２はアイドル状態になる。手順Ｓ
３１において、アイドル状態のバスインタフェイス回路
１２２に信号線５２を介してライト要求Ｗｒを与える。
ここで、テストモードを設定する場合には、“Ｈ”のテ
ストモード設定信号ＴＳを与え、テストモードを設定し
ない場合には、上位ビットでＤＲＡＭ１２１の領域を示
すアドレスＡｄｓをライト要求Ｗｒと共に与える。

【００６１】例えば、ライト要求Ｗｒが与えられたとき
に、テストモード設定信号ＴＳが与えられずに信号線５
５が“Ｌ”の場合には、信号線５５上の論理レベルを選
択信号とするマルチプレクサ１２６が、内部アドレスバ
ス６０を介して入力したアドレスＤＡを選択してＤＲＡ
Ｍ１２１に与える。そして、従来の手順Ｓ２〜Ｓ４が行
われて該ＤＲＡＭ１２１に対する書込みが行われる。即
ち、この時点でＦＩＦＯ１２３に書込まれているデータ
群ＤＴｓがＤＲＡＭ１２１に書込まれる。

【００６２】ライト要求Ｗｒが与えられたときに、テス
トモードを設定するためにテストモード設定信号ＴＳが
与えられて信号線５５が“Ｈ”の場合には、手順Ｓ３３
に進められる。バスインタフェイス回路１２２のＤＲＡ
Ｍ制御部１２２ｂは、信号線５５が“Ｈ”の場合には、
ＡＮＤゲート１２４が信号線６１の論理レベルをカウン
タ１２５に与える。よって、カウンタ１２５は、信号線
６１にＲＡＳ信号が与えられる毎にカウントアップする
ことになる。手順Ｓ３３では、バスインタフェイス回路
１２２中のＤＲＡＭ制御部１２２ｂは、カウンタ１２５
の出力しているカウント値を入力し、手順Ｓ３４で、該
カウント値に基づきカウンタ１２５がオーバーフローし
ているか否かを判定する。オーバーフローしていない場
合、手順Ｓ３５において、ＤＲＡＭ制御部１２２ｂは、
ライト要求Ｗｒに対応する“Ｌ”に活性化されたＲＡＳ
信号を信号線６１に出力し、“Ｈ”のライトイネーブル
信号Ｗｅ１を信号線６３に出力する。続いてＤＲＡＭ制
御部１２２ｂは、“Ｌ”に活性化したＣＡＳ信号を信号
線６２に出力する。このときには、マルチプレクサ５５
がカウンタ１２５の出力するカウント値を選択してアド
レスとしてＤＲＡＭ１２１に与えている。そのため、Ｆ
ＩＦＯ１２３から内部バス６４に出力されているデータ
群ＤＴｓがＤＲＡＭ１２１に書込まれる。テストモード
設定信号ＴＳを継続して与えて信号線５５を“Ｈ”に維
持することにより、ライト要求Ｗｒを繰り返して与えれ
ば、手順Ｓ３２〜Ｓ３５が繰り返される。この繰り返し
において、カウンタ１２５はカウントアップし、カウン
トアップされたカウント値が、ＤＲＡＭ１２１のアドレ
スとして与えられ、該ＤＲＡＭ１２１にデータ群ＤＴｓ
が順次書込まれる。カウンタ１２５にオーバーフローが
発生したときには、ＤＲＡＭ１２２ｂで検出され、再び
アイドル状態に戻る。

【００６３】以上のように、この第５の実施形態では、
カウンタ１２５及びマルチプレクサ１２６とを設け、テ
ストモード設定信号ＴＳが与えられている期間に、カウ
ンタ１２５がカウントアップし、そのカウント値をＤＲ
ＡＭ１２１のアドレスとして自動的にＤＲＡＭ１２１に
データ群ＤＴｓを書込むようにしたので、第１の実施形
態と同様に、期間Ｂを省略してＤＲＡＭ１２１に書込む
ことが可能になってテストデータの書込み時間を短縮で
きばかりでなく、該ＤＲＡＭ１２１のアドレスも自動発
生するので、テストパタンが簡素化できる。なお、本発
明は、上記実施形態に限定されず種々の変形が可能であ
る。例えば、最初にＦＩＦＯ４３，９３，１０３，１１
３，１２３に書込むデータは、上記実施形態にかかわら
ず、テストパタンの構成によっては任意のデータを書込
むことができる。また、第２のテストモード設定信号Ｔ
Ｓ２の与えるタイミングも、第２〜第４の実施形態に限
定されるものではない。

【００６４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、メモリ回路制御部を、第１のテストモード設
定信号が与えられたときには、第１の補助記憶手段の格
納状態にかかわらず、第１の補助記憶手段に格納された
データをメモリ回路の記憶素子に書込むための第２の制
御信号を生成するようにしたので、一旦、第１の補記憶
手段にデータを書込んでおけば、そのデータが自動的に
該記憶素子に書込まれる。よって、メモリ回路に対する
テスト時間が、大幅に短縮できる。第２の発明によれ
ば、第１の発明のテスト容易化回路に、反転手段及び選
択手段を設け、第２のテストモード設定信号の論理レベ
ルに基づき反転させてテストデータを書込める構成にし
たので、記憶素子間の干渉をテストするテストデータを
短時間で書込むことができる。

【００６５】第３の発明によれば、第１の発明のテスト
容易化回路に、反転手段、カウント手段及び選択手段を
設け、第２のテストモード設定信号が与えられた回数に
応じて、メモリ回路に書込むデータのビットの値を変化
させることができる。よって、記憶素子間の干渉をテス
トするウォーキングするようなテストデータを短時間で
書込むことができる。第４の発明によれば、第１の発明
のテスト容易化回路に、第２の補助記憶手段、ゲート手
段及び比較手段を設けたので、メモリ回路に書込んだデ
ータを、外部に出力することなく、適性か否かを判定す
ることができ、テストを行うためのソフトウエアの負担
を軽減できる。第５の発明によれば、第１の発明のテス
ト容易化回路に、カウント手段及び選択手段を設け、カ
ウント手段のカウント値がアドレスを構成するようにし
たので、アドレスが自動生成され、テストパタンが簡素
化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すテスト容易化回
路の構成図である。

【図２】従来のテスト容易化回路を示す構成図である。

【図３】図２のテスト容易化回路を用いた書込み手順を
示すフローチャートである。

【図４】図２のテスト容易化回路の各部の波形を示すタ
イムチャートである。

【図５】図１中のバスインタフェイス回路４２を示す構
成図である。

【図６】図５中のＤＲＡＭ制御部４２ｂの要部を示す構
成図である。

【図７】図１のテスト容易化回路を用いた書込み手順を
示すフローチャートである。

【図８】図１の各部の波形（その１）を示すタイムチャ
ートである。

【図９】図１の各部の波形（その２）を示すタイムチャ
ートである。

【図１０】本発明の第２の実施形態を示すテスト容易化
回路の構成図である。

【図１１】図１０の各部の波形を示すタイムチャートで
ある。

【図１２】本発明の第３の実施形態を示すテスト容易化
回路の構成図である。

【図１３】図１２の各部の波形を示すタイムチャートで
ある。

【図１４】本発明の第４の実施形態を示すテスト容易化
回路の構成図である。

【図１５】図１４のテスト容易化回路の読出し手順を示
すフローチャートである。

【図１６】図１４の各部の波形を示すタイムチャートで
ある。

【図１７】本発明の第５の実施形態を示すテスト容易化
回路の構成図である。

【図１８】図１７中のバスインタフェイス回路１２２を
示す構成図である。

【図１９】図１７のテスト容易化回路の書込み手順を示
すフローチャートである。

【図２０】図１７の各部の波形を示すタイムチャートで
ある。

【符号の説明】

４１，９１，１０１，１１１，１２１ ＤＲ
ＡＭ ４２，９２，１０２，１１２，１２２ バス
インタフェイス回路 ４３，９３，１０３，１１３，１１５，１２３ ＦＩ
ＦＯ ４２ａ，１２２ａ バス
制御部 ４２ｂ，１２２ｂ ＤＲ
ＡＭ制御部 ４２ｃ，１２２ｃ ＦＩ
ＦＯ制御部 ９４，１０４ 論理
反転回路 ９５，１０５，１２６ マル
チプレクサ １０６，１２５ カウ
ンタ １１４ ＯＲ
ゲート １１６ 比較
回路 ＤＴ デー
タ Ａｄｓ アド
レス Ｗｒ ライ
ト要求 Ｒｒ リー
ド要求 ＴＳ，ＴＳ２ テス
トモード設定信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の記憶素子を有するメモリ回路と、
   前記メモリ回路にパラレルな内部データバスで接続さ
   れ、前記記憶素子に書込む所定数のデータ或いは該記憶
   素子から読出した所定数のデータを一時的に格納する第
   １の補助記憶手段とを備えたメモリ装置に設けられ、 外部から前記メモリ回路及び第１の補助記憶手段に対応
   するアドレスを導入し、外部に対してテストデータを入
   出力すると共に外部から書込み要求及び読出し要求を導
   入する入出力部と、 前記書込み要求及び読出し要求に基づき前記外部から入
   力されたテストデータ或いは前記メモリ回路から読出さ
   れたテストデータを前記第１の補助記憶手段にアクセス
   するための第１の制御信号を生成し、該第１の補助記憶
   手段に対する前記アドレスと共に該第１の補助記憶手段
   に出力し、且つ、該第１の補助記憶手段にテストデータ
   を入出力する補助記憶制御部と、 前記書込み要求と前記第１の補助記憶手段における格納
   状態とに基づき該第１の補助記憶手段に格納された所定
   数のデータを前記メモリ回路の記憶素子に書込むための
   第２の制御信号を生成し、前記読出し要求に基づき該メ
   モリ回路からテストデータを読出し該第１の補助記憶手
   段に書込むための第３の制御信号を生成し、該メモリ回
   路に対するアドレスと共に該メモリ回路に与えるメモリ
   回路制御部とを備えたメモリ装置のテスト容易化回路に
   おいて、 前メモリ回路制御部は、第１のテストモード設定信号を
   伝搬する信号線に接続され、前記書込み要求と該第１の
   テストモード設定信号とが共に入力されたときには、前
   記第１の補助記憶手段における格納状態にかかわらず前
   記第２の制御信号を生成する構成にしたことを特徴とす
   るメモリ装置のテスト容易化回路。
2. 【請求項２】 前記内部データバスに接続され、該内部
   データバス上のデータを反転してパラレルに出力する反
   転手段と、 前記内部データバスと前記メモリ回路との間に接続さ
   れ、第２のテストモード設定信号を入力し、該第２のテ
   ストモード設定信号の論理レベルに基づき、前記反転手
   段の出力するデータまたは該内部データバスを介して与
   えられるデータとを選択して該メモリ回路に出力する選
   択手段とを、設けたことを特徴とする請求項１記載のメ
   モリ装置のテスト容易化回路。
3. 【請求項３】 前記内部データバスに接続され、該内部
   データバス上のデータを反転してパラレルに出力する反
   転手段と、 第２のテストモード設定信号を伝搬する信号線に接続さ
   れ、該第２のテストモード設定信号の与えられた数をカ
   ウントするカウント手段と、 前記内部データバス及び前記反転手段の出力側と前記メ
   モリ回路との間に接続され、前記カウント値を入力し該
   カウント値に対応するビットには前記内部データバス上
   のデータまたは前記反転手段の出力するデータを選択
   し、且つ、他のビットには逆に反転手段の出力するデー
   タまたは内部データバス上のデータを選択して前記メモ
   リ回路に出力する選択手段とを、設けたことを特徴とす
   る請求項１記載のメモリ装置のテスト容易化回路。
4. 【請求項４】 前記内部データバスに接続された第２の
   補助記憶手段と、 前記第１のテストモード設定信号を伝搬する信号線に接
   続され、該第１のテストモード設定信号が与えられてい
   ないときには、前記書込み要求に対応して前記外部から
   入力されたテストデータを前記第１の補助記憶手段に書
   込むための第１の制御信号を該第１の補助記憶手段に与
   え、該第１のテストモード設定信号が与えられていると
   きには、前記読出し要求に対応して前記メモリ回路から
   読出された前記テストデータを前記第２の補助記憶手段
   に書込むための前記第１の制御信号を該第２の補助記憶
   手段に与えるゲート手段と、 前記第１の補助記憶手段及び第２の補助記憶手段に書込
   まれたテストデータを比較し、該比較結果を外部に出力
   する比較手段とを、設けたことを特徴とする請求項１記
   載のメモリ装置のテスト容易化回路。
5. 【請求項５】 前記第１の制御信号の発生回数をカウン
   トするカウント手段と、 前記第１のテストモード設定信号が与えられていない期
   間では、前記メモリ回路に対するアドレスを該メモリ回
   路に与え、該第１のテストモード設定信号が与えられて
   いる期間には、前記カウント手段の出力するカウント値
   を該アドレスの代わりに該メモリ回路へ与える選択手段
   とを、設けたことを特徴とする請求項１記載のメモリ装
   置のテスト容易化回路。