KR100786414B1 - Ｄｕｔ 테스터 데이터 채널 반전 특성 관리 장치 - Google Patents

Abstract

본 방법 및 장치는 반전 마스크에 관한 저장 매체로서 테스터 메모리(31)를 이용한다. 반전 마스크는 DUT 메모리(14)내의 어느 셀이 테스트 동안에 논리 반전되는지를 테스터에 표시한다. 데이터 정보 및 반전 데이터 정보는 제 1 데이터 멀티플렉서(802)에 입력된다. 저장된 반전 마스크(902 내지 908)가 사용되어 제 1 데이터 멀티플렉서(802)의 출력에서 마스크 출력(814)으로 표현하기 위해 데이터 정보 비트 혹은 데이터 정보 비트의 반전을 독립적으로 선택한다.

Description

ＤＵＴ 테스터 데이터 채널 반전 특성 관리 장치{METHOD AND APPARATUS FOR ADMINISTERING INVERSION PROPERTIES IN A MEMORY TESTER}

도 1은 본 발명에 따라 구현되는 확장 재구성가능한 비휘발성 메모리 테스터의 개략적인 블록도,

도 2는 도 1의 DUT 테스터(6)의 개략적인 블록 전개도,

도 3은 도 2에 도시된 데이터 멀티플렉서(35)의 블록도,

도 4는 본 발명의 기술 사상에 따른 반전 마스크 피쳐의 예를 위한 테이블.

도면의 주요 부분에 대한 부호의 설명

2 : 테스트 시스템 제어기 4 : 테스트 사이트 제어기

5 : 테스트 사이트 버스 6 : DUT 테스터

9 : 핀 전자 장치 14 : DUT

19 : 마이크로-제어기 시퀀서 20 : PGM SRAM

29 : 어드레서 매퍼 32 : 에러 캐치 RAM

35 : 데이터 멀티플렉서 51 : 타이밍 SRAM

60 : 포스트 디코드

전자 장치(electronics devices and capabilities) 및 그 기능은 일상 생활에서 매우 보편화되고 있다. 많은 사람들은 다양한 여러 가지 목적을 위하여 가정에서 개인용 컴퓨터와 함께 둘 이상의 생산 장치(productivity tools)를 보유하고 있다. 대부분의 개인 생산 전자 장치는 소정 형태의 비휘발성 메모리를 포함한다. 셀(cell) 전화는 파워가 턴 오프되는 경우 사용자에 의하여 프로그램된 전화 번호 및 구성을 저장하고 유지할 수 있는 비휘발성 메모리를 이용한다. PCMCIA 카드는 그 카드가 컴퓨터 슬롯에서 제거되는 경우에도 정보를 저장하고 유지할 수 있도록 비휘발성 메모리를 이용한다. 많은 다른 일반적 전자 장치도 또한 상향-파워형 어셈블리(up-powered assemblies)에서 비휘발성 메모리의 장기 저장 능력을 얻는다.

전자 장비 제조자에게 비활성 메모리를 판매하는 비휘발성 메모리 제조자는 그들이 생산한 메모리의 적절한 작동을 시험 및 입증하는 테스터(tester)를 필요로 한다. 지속적으로 저렴한 가격으로 제조되고 판매되는 비휘발성 메모리의 용량으로 인하여, 단일 부품을 테스트하는 데 걸리는 시간을 최소화하는 것은 매우 중요하다. 비휘발성 메모리의 구매자는 그 메모리 장치를 보다 값비싼 어셈블리에 장착하는 경우에 비용을 절감할 수 있기 때문에, 메모리 제조자가 최소한의 테스트를 거치거나 또는 어떠한 테스트도 거치지 않은 채 높은 선적 수율(high shipment yields)을 제공할 것을 요구한다. 따라서, 메모리 테스트 프로세스는 단일 테스트 프로세스에 의하여 많은 비율의 부적합(nonconforming) 부품 및 바람직하게는 모든 부적합 부품을 식별할 수 있을 만큼 충분히 효율적이어야 한다.

비휘발성 메모리가 점점 더 커지고, 밀도가 높아지며 보다 복잡해짐에 따라서, 테스터는 테스트에 걸리는 시간을 크게 증가시키지 않고서 그 증가된 사이즈 및 복잡성을 프로세싱할 수 있어야 한다. 메모리가 발전하고 개선됨에 따라서, 테스터는 그 장치에 대하여 이루어지는 변화를 용이하게 받아들일 수 있어야 한다. 비휘발성 메모리를 테스트하는 것으로 특정되는 다른 문제는 메모리 셀로의 반복 기록이 그 부품의 전체 수명 성능을 저하할 수 있다는 점이다. 비휘발성 메모리 제조자는 메모리 장치 내에 특별한 테스트 모드를 형성함으로써 대부분의 테스트 문제에 대응하고 있다. 이러한 테스트 모드는 메모리의 구입자에 의해서는 전혀 이용되고 있지 않지만, 메모리 제조자에 의하여 액세스되어 가능한 한 단시간 동안에 가능한 한 효율적으로 메모리의 전체 또는 메모리의 대부분을 테스트할 수 있다. 일부 비휘발성 메모리는 또한 테스트 프로세스 동안 수리(repair)될 수 있다. 그러므로 테스터는 수리 필요성, 수리 위치 및 요구되는 수리 유형을 식별할 수 있어야 하며, 적절한 수리를 실시할 수 있어야 한다. 그러한 수리 프로세스는 메모리의 특정 부적합 부품을 검출하고 분리시킬 수 있는 테스터를 필요로 한다. 특별한 테스트 모드 및 수리 기능의 이점을 충분히 활용하기 위하여, 테스터가 장치로부터 예상되는 응답을 기초로 한 조건 분기를 지원하는 테스트 프로그램을 실행할 수 있는 것이 유리하다.

개념적인 관점에서, 메모리 테스트 절차는 알고리즘적 프로세스이다. 예로서, 전형적 테스트는 모리 셀 내에 0 또는 1을 기록하면서 메모리 어드레스를 순차적으로 증가(incrementing) 또는 감소(decrementing)시키는 것을 포함한다. 메모리 사이클 동안 기록되거나 판독되는 1 및 0의 모음(collection)은 "벡터(vector)"라고 지칭하고, 용어 "패턴(pattern)"은 벡터의 시퀀스를 지칭하는 것이 통상적이다. 테스트는 메모리 공간 내에 체커보드(checkerboards)와 같은 패턴을 기록하는 것, 즉 1 및 버터플라이 패턴(butterfly patterns)을 이동시키는 것을 포함한다. 테스트 개발자는 알고리즘적 구성(algorithmic constructs)의 도움을 얻어 이들 패턴을 형성하는 프로그램을 보다 용이하고 효율적으로 생성할 수 있다. 또한 알고리즘적 응집적(algorithmically coherent)인 테스트 패턴은 디버깅(debugging)이 용이하고 패턴 중 예상되는 바대로 수행하지 않는 부분을 분리하는 논리적 방법을 이용함에 있어서 보다 용이하다. 프로그래밍 루프(programming loops)에서 반복되는 명령어(instructions) 및 명령(commands)을 이용하여 알고리즘적으로 생성된 테스트 패턴은 테스터 메모리의 공간을 덜 소비한다. 따라서, 메모리 테스터 내에 알고리즘에 의한 테스트 패턴 생성 능력을 갖추는 것이 바람직하다.

정확한 신호 에지 배치 및 검출이 또한 비휘발성 테스터의 효율성에 있어서 고려되어야 한다. 지정된 마진(margin) 내에서는 적합하지 않지만 일반적으로는 중앙값(median)에는 적합한 부분을 캡쳐하기 위하여, 비휘발성 메모리 테스터는 각각의 신호 에지를 다른 신호 에지에 대해 시간적으로 정확하게 배치할 수 있어야 한다. 또한 신호 에지가 수신되는 시점에 정확하게 측정할 수 있는 것도 중요하다. 따라서, 비휘발성 메모리 테스터는 자극 및 DUT(Device Under Test)(메모리)로부터의 반응의 타이밍과 배치에 대해 충분한 제어 및 유연성을 가져야 한다.

메모리 테스터는 DUT에게 인가되는 송신 벡터(자극)를 생성하고 반송 시에 기대되는 벡터(반응)를 수신한다. 이들 벡터를 생성하는 알고리즘 논리는 일반적으로 벡터 내의 특정 비트가 DUT 내의 특정한 신호 패드로부터 얻어지거나 특정 신호 패드에 도달하는 방법에 관하여 고려하지 않고서 수행될 할 수 있다. 이러한 레벨에서는, 벡터 내의 인접 비트가 DUT 상의 물리적으로 인접한 신호가 될 것이 거의 확실하다. 그러나 불행히도 그렇지 않다.

실제로는, "개념적 레벨"에서의 벡터 내의 비트와 DUT 내에서의 실제 신호 사이의 대응 관계는 오히려 임의적인 경향이 있다. 이를 피하기 위한 어떠한 조치도 취하지 않는다면, DUT와 접촉하는 주변장치로부터 유래하는 하나 이상의 프로브 와이어(probe wires)를 교차시킬(cross) 필요가 있을 것이다. 그러한 교차(crossing)는 가장 바람직하지 않으므로, 송신 벡터가 DUT로 인가되기 이전에 그 송신 벡터 내의 비트 위치를 재배치하도록 송신 벡터의 경로에 매핑 메카니즘을 통합하여, 물리적 접촉 작업이 교차의 부담을 지지 않게 하는 것이 통상적이다. 대응적으로 수신 벡터에는 역 매핑(reverse mapping) 메카니즘이 적용되고 그런 다음 이러한 벡터들이 고려된다. 이에 따라서 알고리즘 벡터 생성 및 비교 메카니즘은 이러한 전체 문제를 무시할 수 있게 된다. 그러한 매퍼 및 역매퍼가 수행할 수 있는 다른 예로서, 동일한 유형의 DUT가 상이한 순간에 동일한 웨이퍼 상에 배치되지만, 웨이퍼 상의 공간 낭비를 피하기 위하여, 회전 또는 소정의 반사형 대칭성을 가지는 경우를 고려한다. 이러한 방법은 벡터 비트 위치와 물리적 신호 위치 사이의 대응 관계에도 영향을 미치지만, 적절한 매핑 또는 역매핑에 의하여 감추어 질 수 있다. 이러한 상황에 있어서 요구되는 매핑 및 역매핑은, 일단 특정한 DUT에 대하여 한번 식별되면, 정적이어서, 그 특정 DUT에 대한 테스트 과정 중에 변화할 필요가 없음이 이해될 것이다.

하나의 포맷으로 장치의 한 부분에 정보를 저장하고 반전 포맷(inverted format)으로 장치의 다른 부분에 정보를 저장하는 소정 유형의 메모리가 존재한다. 때때로, 반전 특성은 각각의 메모리 셀에 존재하고 흔히 DUT 메모리의 서브세트(subsets)에 대해 고유하다. 테스트 코드를 개발하고 디버깅할 때 반전 특성을 추적하는 것은 에러가 발생하기 쉬운 힘든 프로세스이다. 또한, 반전 특성은 전형적으로 어드레스에 좌우된다. 또한, 반전 특성도 관리하는 테스트 패턴을 작성하길 시도하는 테스트 개발자는 반전 특성이 테스트 코드의 알고리즘적 측면을 상실케 한다는 것을 발견한다. 테스트 패턴을 개발에 도움을 주는 알고리즘적 측면이 없다면, 전체 테스트 코드는 반전 특성이 없는 유사한 크기의 메모리 블록보다 훨씬 커질 수 있다.

따라서, 테스트 개발자가 테스트 코드를 개발할 때 반전 특성을 추적하고 관리할 필요성을 없애주는 간단한 해법을 제공하면서 또한 테스트 패턴의 알고리즘적 측면을 유지해야 할 필요성이 있다.

본 발명의 다른 측면에 따르면, DUT 테스터에서 데이터 채널 상의 반전 특성을 관리하기 위한 방법은 반전 마스크를 테스터 메모리에 저장하는 단계와, 반전 마스크에 따라서 데이터 정보를 선택적으로 반전시켜 마스크 출력을 생성하는 단계와, 마스크 출력을 데이터 채널에 적용하는 단계를 포함한다.

바람직하게, 본 발명의 기술 사상에 따른 테스터는 종래 기술의 테스터에 비해 테스트 패턴 개발시 추가로 융통성과 효율성을 제공한다.

도 1을 참조하면, 본 발명의 원리에 따라 구성된 비휘발성 메모리 테스트 시스템의 개략적 블록도(1)가 도시되어 있다. 특히, 도시된 시스템은 36개까지의 개별적 DUT를, 64개의 많은 테스트 포인트(test points) 각각에서, 동시에 테스트할 수 있으며, 64개보다 더 많은 테스트 포인트를 가지는 DUT를 테스트하도록 테스트 리소스 모음의 요소들이 서로 본딩되도록 하는 재구성을 제공한다. 이들 테스트 포인트는 아직 다이싱(diced)되지 않고 패키징(packaged)되지 않은 집적 회로 웨이퍼의 일부분에 있는 위치일 수도 있고, 또는 패키징된 부품의 핀일 수도 있다. "테스트 포인트"라는 용어는 신호(예컨대, 전원, 클록, 데이터 입력)가 인가되거나 신호(예컨대, 데이터 출력)가 측정될 수 있는 전기적 위치를 지칭한다. 테스트 포인트를 "채널(channel)"이라고 지칭하는 업계의 관행을 따르기로 한다. 앞서 언급된 "서로 본딩될 테스트 리소스 모음"이란 36개만큼의 테스트 사이트라고 이해될 수 있는데, 각 테스트 사이트는 테스트 사이트 제어기(Test Site Controller)(4), (64개 채널) DUT 테스터(6) 및 DUT(14)에 대하여 실제 전기적 접속을 이루는 (64개 채널) 핀 전자 장치(Pin Electronics) 모음(9)을 포함한다. DUT 테스트가 64개 또는 그보다 적은 채널을 요구하는 경우에, 하나의 단일 테스트 사이트는 그 DUT에 대하여 테스트를 수행하기에 충분하며, 말하자면, 예컨대, 테스트 사이트(#1)(도 1에 도시된 바에 따르면)는 "단일 사이트 테스트 스테이션"을 형성하거나 그처럼 동작한다. 한편, 전술된 소정 형태의 재구성이 유효한 경우에는, 두 개(또는 더 많은 ) 테스트 사이트가 서로 본딩되어 128개의 채널을 가지는 하나의 더 큰 등가의 테스트 사이트로서 기능한다. 따라서, 도 1에 도시된 예를 다시 참조하면, 테스트 사이트(#35, #36)는 "2-사이트 테스트 스테이션"을 형성한다.

반대의 경우를 간단히 생각해보면, 전체 테스트 사이트가 단일 DUT를 테스트하여야 한다거나, 단일 테스트 사이트가 단지 하나의 단일 DUT만을 테스트할 수 있다고 생각해서는 안 된다. 웨이퍼가 두 개의(아마도, 그러나 반드시 그러해야 하는 것은 아니며, 그 정도의) 다이(die)를 가지며, 그 테스트 채널 합이 64개 또는 그보다 적은 채널이라고 가정한다. 양쪽 DUT 모두는 단일 테스트 사이트에 의하여 테스트될 수 있다. 이를 가능하게 하는 것은 각 테스트 사이트의 범용 프로그램 가능성(general purpose programmability)이다. 테스트 사이트에 의하여 실행되는 테스트 프로그램은 테스트 사이트 리소소 중 일부분이 DUT 중 하나를 테스트하는 데 이용되고 다른 부분이 다른 DUT를 테스트하는 데 이용되도록 작성될 수 있다. 결국, 처음 두 개의 논리적 유니언(union)인 제 3 DUT를 가진다면, 단일 테스트 사이트로 그 제 3 DUT를 테스트할 수 있다고 할 것이며, 따라서 그 "구성요소 DUT(component DUTs)"를 유사하게 테스트할 수 있어야 한다. 유일한 차이는, "제 3" DUT의 경우 통합된 답이 도출되는 것과 달리 두 개의 "구성요소 DUT"가 합격(pass)인지 불합격(fail)인지를 개별적으로 추적한다는 점이다(즉, 제 3 DUT의 어떠한 부분이 불합격인지에 관한 문제가 있다). 이러한 "단일-사이트 다수-테스트 스테이션" 능력은 대체로 통상적이지만, 명료성을 위하여 또한 두 개 이상의 테스트 사이트를 서로 본딩하는 개념과 비교하는 경우 있을 수 있는 잠재적 혼란 및 오해를 피하기 위하여 본 명세서에서 이를 거론하는 것이다.

이러한 재구성의 개념이 없다면 테스트 사이트와 테스트 스테이션 간에는 어떠한 차이도 없을 것이고, 그 용어들 중 하나는 없어도 될 것이다. 그러나, 사실, 테스트 스테이션의 수가 테스트 사이트의 수와 동일할 필요는 없다는 것을 쉽게 알게 될 것이다. 과거에는, 테스트 사이트가 분할되어 더 많은 테스트 스테이션을 생성하였기 때문에(DUT는 전체 테스트 사이트를 사용할 만큼 복잡하지 않았다) 그 수가 서로 상이할 수 있었다. 그러나, 이제 그 차이는 서로 본딩되어 다수-사이트 테스트 스테이션을 형성하는(DUT는 단일 테스트 사이트로 프로세싱하기에 너무 복잡하다) 테스트 사이트에도 기인할 수 있다.

그런 다음, 이어서, 테스트 시스템 제어기(2)는 시스템 버스(3)에 의하여 36개만큼의 테스트 사이트 제어기(그 이름이 접미사(#1) 내지 접미사(#36)로 끝남)(4a-4z)에 접속된다. (a-z까지의 첨자는 26개뿐이며 36개까지가 가능하지 않다는 것은 사실이다. 그러나 이러한 불일치에도 불구하고 숫자로 된 첨자를 붙이는 것(잠재적으로 매우 복잡할 수 있음)보다는 숫자 참조 문자를 사용하는 것이 바람직한 것으로 보인다.) 테스트 시스템 제어기(2)는 비휘발성 메모리를 테스트하는 작업을 포함하는 적합한 테스트 시스템 제어 프로그램을 실행하는 컴퓨터(예컨대, NT를 실행하는 PC)이다. 테스트 시스템 제어 프로그램은 바람직한 테스트를 달성하기 위하여 작업 (및 복잡도)을 계층적으로 분할하였을 때 최상위 레벨에 존재하는 추상화 혹은 축약화(abstraction)를 나타낸다. 테스트 시스템 제어기는 어떠한 프로그램이 서로 다른 테스트 사이트에서 수행되고 있는지 뿐만 아니라 어떠한 프로그램이 필요에 따라 DUT와 테스트 프로브를 바꾸는 로봇 시스템(도시되지 않음)을 검사하는지를 결정한다. 테스트 시스템 제어기(2)는 어떤 테스트 사이트가 단일-사이트 테스트 스테이션으로서 수행하도록 프로그램되고, 반면 다른 것들은 서로 본딩되어 다수-사이트 테스트 스테이션을 형성한다는 개념을 지지하는 방식으로 기능할 수 있다. 분명히, 그러한 환경에서는, 테스트되어야 하는 상이한 부품이 있으며, 상이한 부품에 대하여는 상이한 테스트가 수행되는 것이 가장 바람직하다. 유사하게, 모든 단일-사이트 테스트 스테이션이 동일한 유형의 부품을 테스트하도록 요구하는 경우는 없으며, 다수-사이트 테스트 스테이션에 대하여도 그러한 요구를 하는 경우는 없다. 따라서, 테스트 시스템 제어기(2)는 필요한 테스트 사이트 본딩을 달성하는 명령을 발행하고 그런 다음 다양한 테스트 스테이션에서 이용될 적절한 테스트 프로그램을 호출하도록 프로그램된다. 테스트 시스템 제어기(2)는 또한 그 테스트로부터 얻어진 결과에 관한 정보를 수신하여, 잘못된 부품을 폐기하기 위한 적절한 행동을 취할 수 있으며 소위 공장 설정에 있어서의 생산 프로세스를 제어하는 데 이용될 수 있는 다양한 분석에 관한 기록(log)을 유지할 수 있다.

테스트 시스템 그 자체는 상당히 크고 복잡한 시스템이며, 핀 전자장치(Pin Electronics)(9)에 연결된 프로브 하에 하나 이상의 미래 다이(웨이퍼가 아직 다이싱되지 않음)를 순차적으로 배치하는 스테이지에서 웨이퍼를 적재하는 데 로봇 서브시스템을 이용하는 것이 일반적이며, 여기에서 그 미래 다이(웨이퍼는 아직 다이싱되지 않음)가 테스트된다. 테스트 시스템은 또한 적절한 캐리어 상에 적재된 패키지 부품을 테스트하는 데 이용될 수도 있다. 얼마나 많은 테스트 사이트가 테스트 스테이션 형성에 이용되는지, 또는 얼마나 많은 테스트 스테이션이 테스트 사이트 상에 있는지에 관계없이, 각 테스트 스테이션에 관련되어 이용되는 적어도 하나의 테스트 사이트 제어기가(이하에서 설명함) 있을 것이다. 테스트 사이트 제어기는 내장형 시스템으로서 VOS(VersaTest O/S)라 지칭되는 전용 오퍼레이팅 시스템을 실행하는 36MB 내지 64MB의 프로그램 및 데이터 결합형 메모리를 구비한 Intel i960 프로세서일 수 있으며, 이는 비휘발성 메모리를 테스트하기 위해 이전의 상품에도 이용되었다(예컨대, Agilent V1300 또는 V3300). 우선은, 단일-사이트 테스트 스테이션의 상황만을 고려한다. 명확한 예를 위하여, 테스트 사이트(#1)는 테스트 스테이션(#1)으로 기능하여, WHIZCO 부품 no.0013을 테스트한다고 가정한다. 테스트 형태는 백 개 정도의 다양한 유형의 테스트(전압 레벨(voltage level), 펄스 폭(pulse width), 에지 위치(edge position), 지연(delay), 그리고 대규모 단순 저장 및 선택된 정보 패턴의 검출을 변화시키고 모니터링함)에 관련되며, 각 유형의 테스트는 DUT마다 수백만의 개별적 메모리 사이클과 관련된다. 최상위 레벨에서, 테스트 시스템의 오퍼레이터는 테스트 시스템 제어기(2)에 대하여 테스트 스테이션(#1)을 이용하여 WHIZCO 0013을 테스트하기 시작하도록 지시한다. 결국 테스트 시스템 제어기(2)가 테스트 사이트 제어기(#1)(4a)(내장형 [컴퓨터] 시스템임)에 대하여 관련된 프로그램, 즉 TEST_WHIZ_13을 실행하도록 지시한다. 테스트 사이트 제어기(#1) 환경에서 이미 프로그램이 이용 가능하다면, 단순히 그것을 실행한다. 그렇지 않다면, 테스트 시스템 제어기(2)에 의하여 프로그램이 공급된다.

원리상, 프로그램 TEST_WHIZ_13은 완전 자립형(self-contained)일 수 있다. 그러나 만약 그렇다면, 상당히 클 것이 거의 확실할 것이며, 테스트 사이트 제어기(4a)내의 내장형 시스템의 프로세서가 바람직한 속도로 테스트를 실시하기에 충분히 빨리, 심지어 하나의 DUT 메모리 사이클로부터 다음 사이클까지 일정한 속도로 실행하도록 하는 것은 매우 어려울 수 있다. 어드레스 시퀀스 및 기록되어질 또는 판독 동작으로부터 예상되는 어드레스 시퀀스 및 관련 데이터를 생성하는 하위 레벨의 서브루틴 유형 동작은 필요에 따라서 DUT 테스트(6)내에 위치한 프로그램 가능 알고리즘 메카니즘에 의해 발생되지만, 이는 테스트 사이트 제어기(4)내의 내장형 시스템에 의해서 실행되는 프로그램과 동기하여(in synchrony with) 동작한다. 이것을, 소정의 하위 레벨 서브루틴 유사 동작(subroutine-like activity) 및 DUT 메모리 사이클을 개시하는 작업을 DUT(14)의 하드웨어 환경에 보다 가까운 메카니즘(DUT 테스터)으로 전달(export)하는 것으로 생각하기 바란다. 일반적으로 말해서, 테스트 시스템 제어기(2)는 테스트 사이트 제어기에 대하여 테스트 프로그램을 갖추도록 하는 경우마다, 테스트 사이트 제어기용 프로그래밍이 서술(describe) 혹은 필요로 하는 전체 동작을 달성하는데 필요한 적절한 하위 레벨 구현 루틴(아마도 테스트될 메모리에 특정한 루틴)을 관련 DUT 테스터에게 공급한다. 하위 레벨 구현 루틴은 "패턴"이라는 용어로서, 일반적으로 이름 붙여진다(상위 레벨 프로그래밍 언어에서 함수 및 변수가 이름을 가지는 것과 같이).

각각의 테스트 사이트 제어기(#n)(4)는 사이트 테스트 버스(#n)(5)에 의하여 그 관련된 DUT 테스터(#n)(6)로 연결된다. 테스터 사이트 제어기는 사이트 테스트 버스를 이용하여 DUT 테스터의 동작을 제어하고 그로부터 테스트 결과에 관한 정보를 수신한다. DUT 테스터는 테스트 형태에 관련된 다양한 DUT 메모리 사이클을 고속으로 생성할 수 있으며, "판독" 메모리 사이클의 결과가 예상되는바와 같은 지를 판정한다. 사실, 판독 및 기록 DUT 메모리 사이클의 대응하는 유용한 시퀀스를 개시함으로써 테스트 사이트 제어기로부터 전송된 명령 또는 작동 명령어("패턴이라고 명명됨")에 응답한다(즉, 대응하는 패턴을 실행한다). 개념적으로, DUT 테스터(6)의 출력은 DUT로 인가될 자극 정보이며, 또한 그로부터 응답 정보를 수용한다. 이러한 자극/응답 정보(7a)는 DUT 테스터(6a) 및 핀 전자 장치(#1) 어셈블리(9a) 사이를 지난다. 핀 전자 장치 어셈블리(9a)는 DUT(14)로 인가될 수 있는 64개까지의 프로브를 지원한다.

전술한 자극 정보는 DUT 테스터에서 이용되는 소정의 논리 장치군의 전압 레벨에 따라서 표현되는 병렬 비트 패턴의 시퀀스(즉, "송신 벡터" 및 예상되는 "수신 벡터"의 시퀀스)이다. 자극/응답내의 비트 위치와 다이상의 프로브 사이에 구성 가능한 매핑(configurable mapping)이 있으며, 이러한 매핑은 DUT 테스터(6)에 의하여 이해된다. 개별적 비트는 그 타이밍 및 에지 위치에 관하여 올바르지만, 매핑에 더하여 DUT로 적용될 수 있을 때까지 전압 레벨 시프팅을 필요로 할 수 있다. 이와 유사하게, 자극에 후속하여 DUT에서 발생하는 응답은 DUT 테스터로 다시 입력되기 전에 버퍼링 및 (반전)레벨 시프팅을 할 필요가 있을 수 있다. 이런 레벨 시프팅 작업은 핀 전자 장치(9a)의 책임이다. WHIZCO 0013을 테스트하기 위하여 요구되는 핀 전자 장치 구성은 ACMIE사로부터의 부품을 테스트하는데 유효하지 못할 것이고, 아마도 심지어 다른 WHIZ사 부품에 대하여도 그러하지 못할 것이다. 그러므로, 핀 전자 장치 어셈블리가 역시 구성 가능할 것(그러한 구성 가능성은 PE Config 라인(8a)의 기능임)을 요구한다는 점이 이해될 것이다.

이상으로 단일 테스트 사이트가 DUT 테스트를 위하여 어떻게 구성되는지에 관한 간단한 구조적 개요를 설명하였다. 이제 작동할 많은 테스트 사이트가 있는 경우 일어날 수 있는 문제에 관하여 논의한다. 준비 단계로서, 다수의 테스트 사이트를 가지는 테스트 시스템을 구성하는 바람직한 실시예를 설명할 것이다. 많은 측면에 있어서, 이제 설명하고자 하는 정보 중 어떤 것은 고객 선호 및 비용 편익 분석의 시장 조사를 기초로 하는 선택의 문제이다. 어찌되었건, 이들 중 하나를 구성하기 위해 일정한 선택을 하여야하며, 일단 선택이 이루어지면 전체 시스템을 통하여 명백한 특정 결과가 발생한다. 적어도 일반적으로는, 테스트 시스템의 하드웨어 특성에 관한 더 많은 개요를 설명하는 것이 유용할 것이다. 이러한 특성들 중 일부는 우연에 의한 것이라고 할지라도, 그럼에도 불구하고 이러한 특성들을 아는 것이 본 발명을 설명하는데 이용되는 다양한 예들을 이해하도록 도울 것이다.

네 개의 다소 큰 카드 케이지(card cages)를 고려하는 것으로 시작한다. 각 카드 케이지는, 전원(power supplies) 및 워터 쿨링(water cooling)(청정실 환경에서 팬(fan)은 오염원이 될 수 있음)에 더하여, 본체 기판(mother board), 프론트 플레인(front plane) 및 백 플레인(back plane)을 가진다. 각 카드 케이지에 대하여 9개까지의 어셈블리가 배치될 수 있다. 각각의 어셈블리는 테스트 사이트 제어기, DUT 테스터 및 핀 전자 장치를 포함한다. 테스트 사이트 제어기가 서로 본딩되는 방법의 일반적 개요를 설명할 것이며, 이는 데이지 체인(daisy chain)을 생성하는데 이용되는 몇몇 버스를 연루시킬 것이다.

본론에서 벗어나 "데이지 체인"이란 용어에 관하여 간단히 설명하겠다. 시스템 요소 A, B, C 및 D를 생각해보자. 이들이 그러한 순서로 데이지 체인되어야 한다고 가정한다. A를 떠나 B로 가는 정보 및 제어 경로가 있고, 그런 다음 B는 B를 떠나 C로 가도록 트래픽을 선택적으로 전달할 수 있으며, 그런 다음 C는 C를 떠나 D로 가도록 트래픽을 선택적으로 전달할 수 있다고 말할 수 있다. 이러한 동일한 종류의 장치는 반대쪽 방향으로의 트래픽에 관하여도 존재할 수 있다. 데이지 체인은 종종 우선 순위 방안을 생성하기 위하여 이용된다. 여기서는 다양한 테스트 사이트 제어기들 사이에 마스터/슬레이브 관계를 생성하는데 이들을 이용할 것 이다. 이들 데이지 체인 유형의 통신 장치는 "BUS" 대신에 접미사 "DSY"로 표시할 것이다. 그러므로, 명령어/데이터 버스 대신에 명령어/데이터 DSY라고 말할 것이다. 정보가 "B로 입력되어 선택적으로 전달된다"는 개념은 트래픽이 전달되기 전에 별도의 도전체 세트 상으로 복제되어야 한다는 것을 암시할 수 있다. 그러한 방법은, 성능 이유가 아니라면 이는 어드레스 가능한 엔티티를 가지는 정규 버스와 더욱 유사한 것일 수 있다. 프로그램 가능 어드레스 매핑 장치 및 다운 스트림 테스트 사이트 제어기의 일부가 "수면(to sleep)" 상태에 있도록 하는 능력에 의하여, 단일 버스는 논리적으로 다수의 데이지 체인처럼 보이게(즉, 그렇게 기능하게) 구성될 수 있다. 결국, 데이지 체인은 명령어 및 제어 정보에 대한 고성능 경로라고 할 수 있고, 만약 그렇지 않다면 마스터/슬레이브 조합(다수-사이트 테스트 스테이션)이 단일 테스트 사이트만큼 빨리 작동한다고 예상할 수 없다. 데이지 체인 성능의 이점을 위하여, 다양한 DSY는 그 각각의 카드 케이지를 벗어나지 않는다. 이러한 결정의 효과는 어떠한 테스트 사이트가 서로 본딩될 수 있는지(또한 얼마나 많은 테스트 사이트가 서로 본딩될 수 있는지) 어떤 한계를 설정하게 한다. 원리상, 이러한 한계가 반드시 요구되는 것은 아니며, 또한 (그러한 경우에) 관련된 것이 기술적으로 실현 가능성이 없는 것도 아니다. 다만, 카드 케이지에는 이미 9개의 테스트 사이트가 있으므로, DSY를 확장하는 것은 상대적으로 적은 이점에 비하여 너무나 많은 부가 비용을 추가하는 것처럼 보인다.

도 1의 논의를 다시 시작하여, 네 개의 카드 케이지에 있는 다양한 테스트 사이트 제어기(4a-4z)를 고려한다(각각의 카드 케이지는 9개의 테스트 사이트 제어 기를 구비함). 이들을 참조 번호(4a-4f), 참조 번호(4g-4m), 참조 번호(4n-4t) 및 참조 번호(4u-4z)라고 표시한다. (이전에 설명했던 바와 같이, 이들은 명목상 26개의 첨자뿐임에 - 독자는 또 다른 10개의 첨자 심볼이 그곳 어딘가에 있을 것이라고 생각하기 바란다 - 주의할 필요는 없다.) CMD/DAT DSY(17a)(명령어 및 데이터 데이지 체인)는 하나의 카드 케이지에 있는 테스트 사이트 제어기(4a-4f)를 상호 연결하는 반면, 다른 CMD/DAT DSY(17b)는 또 다른 카드 케이지에서 테스트 사이트 제어기(4g-4m)를 상호 연결한다. 남아있는 카드 케이지에 대하여도 각각 동일한 장치, 테스트 사이트 제어기(4n-4t) 및 테스트 사이트 제어기(4u-4z)가 존재한다. 앞서 DSY는 카드 케이지를 벗어나지 않으며, DSY를 실제로 형성하는 버스의 "테일 엔드(tail end)"가 카드 케이지를 벗어나지 않고 또 다른 카드 케이지에서 다음 세그먼트의 헤드(head)가 된다고 설명한바 있다. 대신에, 테스트 시스템 제어기(2)로부터의 시스템 버스(3)는 테스트 사이트 제어기 전체로 연결되며, 각각은 카드 케이지를 벗어나지 않는 DSY 세그먼트의 헤드에서 마스터가 될 수 있다.

지금까지 논의해 온 CMD/DAT DSY(17a-17d)는 다양한 테스트 사이트 제어기(4a-4z) 사이에 존재한다. SYNC/ERR DSY(18a-18d) 및 DYT 테스터(6a-6z)에 대하여도 유사한 장치가 있다. SYNC/ERR DSY(18)에 의하여 운반된 동기화 및 에러 정보는 DUT 테스터가 일치하여 작동할 수 있게 해준다. 이들 두 개의 데이지 체인(17,18)은 약간씩 다른 유형의 정보를 전송하지만, 각각은 하나 이상의 테스트 사이트를 함께 하나의 테스트 스테이션으로 본딩하는 동일한 일반 메카니즘의 일부로서 존재한다.

이제 도 2를 참조하면, 도 1의 DUT 테스터의 단순화한 확장 블록도가 도시되어(36개까지 있을 수 있음) 있다. 그 하나의 경우만을 설명하는 것으로 충분하다. 도 2를 언뜻 보면, 상당히 조밀하다고 느낄 것이다. DUT 테스터(6)에서 블록도에 도시되고 있는 일부는 기능적으로 상당히 복잡하고, "오프 더 쉘프(off the shelf)" 형태로는 이용가능하지 않다. 여기서 두 가지 포인트를 지적하는 것이 중요하다. 첫 번째, 도면에 도 2를 포함한 주요 목적은 전체적 비휘발성 메모리 테스트 시스템(1)내의 중요한 작동 환경의 기본 특성을 설명하는 것이다. 도 3 및 후속 도면들에 의하여 충분히 설명되는 본 발명은 도 2의 다음 설명에서 시작되는 메카니즘의 확장이거나 또는 도 2로부터 동기(motivation)가 부여되는 새로운 메카니즘일 것이다. 어느 쪽이나, 본 명세서를 작성함에 있어 이들 중 어떤 것이 독자 앞에 있는지는 정확히 알지 못한다. 현재의 목표는 차후의 여러 가지 바람직한 실시예의 방대한 상세한 설명을 위한 단순화되고 정보적인 시작 포인트를 제공하여, 차후의 설명 각각이 적절히 간결해지도록 하는 것이다(각각의 서로 다른 발명에 관하여 모든 것을 설명하는 하나의 "점보" 명세서가 되지 않도록). 두 번째는, 확대된 또는 확장된 요소가 일반적으로 전체적으로는 도 2와 일치하지만 도 2의 단순화 버전과 정확하게 "매치(match-up)"되지는 않는 정보를 포함할 수 있다는 것이다. 이는 에러가 있다는 것을 의미하거나 또는 그것들이 치명적으로 일치하지 않는다는 것을 의미하는 것은 아니며, 이는 때때로 무엇인가를 단순화하여 미니어처로 그 정확한 이미지를 나타내는 것이 곤란하거나 불가능하기 때문에 발생하는 것이다. 이러한 상황은 지도와 유사하다. 표준 사이즈의 콜로라도 지도는 I-70상에서 동쪽으 로 가는 경우 덴버에서 I-25를 따라 북쪽으로 갈 수 있다는 것을 보여줄 것이다. 이는 좌회전처럼 보인다. 그리고 이는 과거에는 실제로 좌회전이었으나 지금은 그렇지 않고, 그 교차로에 대한 상세한 지도는 일련의 회전과 사이에 있는 사거리를 보여줄 것이다. 그러나 누구도 표준 사이즈 지도가 잘못되었다고 말할 수 없으며, 그 추상화 혹은 축약화의 레벨에 있어서는 올바른 것이다. 유사하게, 그리고 그 상당히 복잡한 외관에도 불구하고, 도 2는 실제로 중간 레벨의 추상화 혹은 축약화로 동작하는 간이한 것이지만, 일부 외관상 좌회전이 전혀 단순한 좌회전이 아닌 경우도 있다.

도 1에 도시된 바와 같이, DUT 테스터(6)로의 주 입력은 테스트 사이트 버스(5)가 한 예로, 이 테스트 사이트 버스(5)는 관심 DUT 테스터(6)의 예와 연관된 테스트 사이트 제어기(4)로부터 시발된다. 테스트 사이트 버스(5)는 특별한 목적의 마이크로프로세서에 유사할 수 있는 마이크로-제어기 시퀀서(19)와 결합한다. 테스트 사이트 버스(5)는 마이크로-제어기 시퀀서(19) 내부(PGM SRAM(20)) 혹은 마이크로-제어기 시퀀서(19) 외부(EXT. DRAM(21)) 중 하나일 수 있는 프로그램 메모리에 저장된 프로그램으로부터의 명령을 페치(fetch)한다. 이러한 두 개의 메모리가 본질적으로 프로그램 카운터로 역할하는 논리 공통 어드레스(63)(혹은 명령어 페치 어드레스)인 것에 의해 어드레싱되고 두 개의 메모리 중 어느 하나가 수행될 프로그래밍의 소스일 수 있지만, (1)메모리 중 오직 하나만이 임의의 시간 주기 동안에 명령어 페치 메모리 사이클을 수행하고 (2)실제로 두 개의 메모리가 전기적으로 상이한 신호에 의해 어드레싱된다는 점에 유의해야 한다. SRAM은 고속이고 진 정한 랜덤 액세스를 허용하지만, 마이크로-시퀀스 제어기(19)(대형 IC인)내의 유용한 공간을 소모하여, SRAM의 크기는 제한된다. 외부 DRAM은 대용량의 조절가능한 양으로 제공될 수 있지만, 선형 수행을 포함하고 어떠한 브랜칭도 없는 순차 청크(chunk)로 액세스될 때에만 고속이다. 집중 알고리즘인 SRAM(20) 프로그래밍이 가장 흔하지만, EXT. DRAM(21)은 초기화 루틴 및 랜덤 혹은 비정규 데이터와 같이 알고리즘 프로세스에 의해 쉽게 생성되지 않는 요소에 가장 적합하다.

마이크로-제어기 시퀀서(19)에 의해 수행되는 명령어 워드는 상당히 길다, 즉 208비트이다. 명령어 워드는 13개의 16비트 필드로 구성된다. 이러한 필드는 흔히 정규 마이크로-제어기 시퀀서 외부의 메카니즘에 관한 페치 명령 정보를 나타낸다. 이런 필드는 이와 연관된 메카니즘 전용이다. 한 세트의 ALU 명령(22)은 8개의 16비트 ALU(24)의 콜렉션에 제공되고, 다른 세트 ALU 명령은 DUT 테스터 도처에 분포된 다양한 다른 메카니즘에 분배된다. "다양한 제어값 & 명령"(42) 범례(legend) 및 라인이 이런 후자의 경우를 표시한다.

8개의 16 비트 ALU(24) 각각은 연관된 16비트 결과 레지스터 주변에 구축된 전형적인 레퍼토리의 산술 명령을 갖는다(각각의 ALU는 또한 여러 다른 레지스터를 갖는다). 이러한 결과 레지스터 중 3개의 레지스터 및 3개의 레지스터와 연관된 ALU는 DUT에 제공될 완결 어드레스로 다양하게 결합되는 X, Y 및 Z 어드레스 성분(27)을 생성하기 위한 것이다. 8개의 ALU/레지스터 중 2개(DH & DL) 이상이 최대 유효부(most significant protion : DH)와 최소 유효부(least significant portion : DL) 사이에서 분할되는 32비트 데이터 패턴(28)의 알로리즘 생성을 지원 하는데 제공된다. 마지막 3개의 ALU/레지스터(A, B, C)는 카운터로서 사용되고 어떤 프로그램 지정 횟수의 반복 혹은 다른 횟수 조건에서 완결하기 위해 프로그램 제어 및 브랜칭으로 지원하는 다양한 프로그램 제어 플래그(25)의 생성에 기여한다. 이러한 프로그램 제어 플래그(25)는 마이크로-제어기 시퀀서(19)에 되전송되는데, 마이크로-제어기 시퀀서(19)에서 플래그(25)는 마이크로프로세서에서와 같이 명령어 페치 어드레스의 값에 영향을 미친다. 또한 프로그램 브랜칭에 영향을 미치는데 사용될 수 있는 다양한 기타 플래그(55)가 존재한다. 이러한 플래그(55)는 페치 명령어 워드의 상이한 필드에 의해 제어되는 DUT 테스터(6)내의 다양한 기타 메카니즘과 관련된다. 하나의 특정한 추가 플래그가 분리 아이템, 즉 VEC_FIFO_FULL(26)로 명시적으로 도시되어 있다. 다소 덜 세부적인 사항을 갖는 다른 도면에서, 이 하나의 특정한 추가 플래그는 기타 플래그(55)와 함께 총괄될 수 있다. 본 명세서에서는 하나의 특정한 추가 플래그를 분리하여 마이크로-제어기 시퀀서(19) 동작의 한 측면의 설명을 용이하게 하고자 한다.

VEC_FIFO_FULL이 수행하는 것은 마이크로-제어기 시퀀서(19)에 의한 추가 프로그램 수행을 (일시) 중지시키는 것이다. 마이크로-제어기 시퀀서(19)에 의해 페치되는 명령과 DUT에 적용될 테스트 벡터를 최종적으로 핸드 오프 하는 메카니즘 사이에 많은 단계의 파이프라인이 존재한다. 또한, DUT에 제공될 수화물(baggage) 일부가 앞으로 진행함에 따라서 벡터를 수반하는 수화물 일부는 궁극적인 벡터 애플리케이션의 속도 혹은 각각의 벡터 지속 시간에 관한 정보이다. 따라서, DUT로의 벡터 애플리케이션의 속도는 상수일 필요가 없으며, 특히 어떤 그룹의 벡터는 생성하는 것보다 제공하는데 더 오래 걸릴 수 있다. 마이크로-제어기 시퀀서는 단지 자신의 최대 속도로 프로그래밍을 수행한다. 그러나 명백하게, 평균적으로 "벡터 소모"의 속도는 파이프라인이 거의 제한 없이 탄성체처럼 들쭉 날쭉 할 필요가 없도록 "벡터 생성"의 속도와 동일해야 한다. 후술할 어드레스 매퍼(29)의 출력에 벡터 FIFO(45)가 존재하고, 벡터 FIFO(45)는 파이프라인에서 탄성체 기능을 수행한다. VEC_FIFO_FULL 신호는 파이프의 헤드 엔드(head end)에서 새로운 벡터의 생성을 일시 중지시켜 파이프라인에서 제한된 수의 단계를 초과하는 것을 방지하는데 사용된다.

계속하여, (16비트의 3배인 48비트의) X, Y 및 Z 어드레스 성분(27)은 어드레스 매퍼(29)에 제공되는데, 어드레스 매퍼(29)의 출력은 순서화된 48비트 어드레스 공간에서 거의 임의 재구성된 어드레스 값으로 사전 선택된다. 이것을 인식하는 출발점으로서, 어드레스 매퍼(29)가 완전히 찬 48비트 어드레스 공간인 메모리이고 각각의 어드레스에서 48비트 값을 보유한다고 우선 가정하자(이런 메모리가 오늘날 대형 냉장고 크기가 될 것임을 잠시 고려하지 않기 바란다). 이런 메모리가 주어졌을 때, 탐색 테이블은 어느 제공 어드레스를 대체 어드레스로 사용될 수 있는 임의 선택된 다른 48비트 값에 매핑하게 구현될 수 있다. 이런 어드레스 매핑이 바람직한 이유는 X, Y 및 Z 어드레스 성분이 (일반적으로 하나의 큰 선형 디코더로는 구현되지 않을 가능성이 가장 높은 특정한 DUT 내부 아키텍처의 관점에서 유용한 의미를 갖는다는 점이다. 행, 열과 레이어, 블록 혹은 페이지의 개념은 테스트 엔지니어에게 매우 유용할 수 있고, 물리적으로 서로 가까운 위치에서 발생하 는 오류는 그들의 X, Y 및 Z 어드레스에서 대응하는 유사성을 포함할 수 있다. 테스트 결과에서의 이런 패턴은 무엇이 오류인지를 인식하고 오류 섹션 동작을 예비 섹션 동작으로 회피하도록 일부를 재프로그래밍하는 생성 레벨에서 이런 혹은 설계 레벨에서 이런 오류를 정정하는데 유용할 수 있다. 이 점에서 두 가지 문제가 발생한다. 첫 번째는 48비트를 DUT에 제공될 실제수의 비트(32비트 혹은 16비트)로 줄이는 것이다. 본 발명자들은 줄이는 방법을 간략히 언급할 것인데, 줄이는 방법은 대개 X로부터 얼마의 비트, Y로부터 얼마의 비트 및 Z로부터 그 나머지를 취하는 문제이다. 전부는 아니지만, 이것은 두 번째 문제인데, 이는 소정 어드레스가 회로의 다른 섹션의 좌-우(left-for-right)(혹은 좌-우 및 상-하) 거울 이미지로 회로내에 놓여 있을 수 있기 때문이다. 이것은 어떤 순차 어드레스 값이 이 회로내에서 물리적 순서대로 존재하는 한 비트가 의미하는 것을 재구성하는 효과를 갖는다. 이런 칩 레이아웃 특성은 수차례 발생할 수 있고, 한 그룹의 비트, 즉 Y가 해석되는 방법이 어떤 다른, 즉 Z비트의 수반값에 의존할 수 있다는 것은 당연하다. 어드레스 매퍼(29)는 원래 X, Y 및 Z 어드레스가 "재패키징"되게 제공되어 이런 내부 아키텍처 구성을 갖는 메모리를 테스트할 사람이 이런 유형의 일을 반영하게 한다. 이와 같은 것을 실제 수행하기 위해, 어드레스 매퍼(29)는 상당수의 상호 접속 멀티플렉서를 포함한다. 어드레서 매퍼(29)는, 설명을 위해 앞서 일시 가정한 바와 같이, 완전히 찬 메모리 디코드 기법(fully populated memory decode scheme)의 완전 임의 탐색 테이블 행동(completely arbitrary look-up table behavior)을 달성할 수는 없다. 그러나, 어드레서 매퍼(29)는 필요한대로 X, Y 및 Z 어드레스 성분의 서브-필드를 재구성할 수 있는데, 이는 48비트를 필요한 실제수로 감소시킬 다른 메카니즘이 여전히 존재하기 때문이다. 어드레스 매퍼(29)는 또한 3개의 16비트(어드레스) 탐색 테이블을 포함하여 로컬 범위내에서 제한된 임의 매핑을 수행한다.

어드레스 매퍼(29)의 매핑 어드레스 출력(30)은 Aux RAM(31) 및 에러 캐치 RAM(32)에 어드레스로서 제공되는데, Aux RAM(31) 및 에러 캐치 RAM(32)은 별개 기능을 수행하지만 하나의 대형인 전체 RAM에서 선택가능한 부분으로 구현될 수 있다. 매핑 어드레스 출력(30)은 또한 후술할 어드레스 비트 선택 회로(37)에 하나의 입력으로 제공된다.

Aux RAM(31)을 고려해 보자. Aux RAM(31)의 기능은 DUT에 제공될 수 있는 데이터 패턴(33)과 어드레스(34)를 보유하는 것이다. 데이터 패턴(33)과 어드레스(34)는 Aux RAM(31)으로부터의 논리적으로 별개인 출력인데, 이는 데이터 패턴(33)과 어드레스(34)가 다소 상이하게 프로세싱되고 상이한 장소에서 사용되기 때문이다(Aux RAM(31)은 이중 "포트 메모리"가 아니지만, 출력이 멀티플렉서에 제공되는 여러 뱅크인 것이 바람직하다). 이와 같은 구현시, 저장 데이터(33)는 Aux RAM(31) 어드레스의 하나의 뱅크 혹은 범위에 보존되고, 저장 어드레스(34)는 Aux Ram(31)의 다른 뱅크 혹은 범위에 보존될 수 있다. 또한, 본 발명자들은 Aux RAM(31)에 기록하기 위한 명시적인 메카니즘을 도시하지는 않는다. 이것은 수행 프로그램 명령에서 테스트 사이트 제어기(4)가 개시하는 어드레싱 버스 동작에 의해 달성된다(도 2에서의 거의 모든 부분으로 향하는 "under the floorboards", 즉 "링 버스"로 지칭되는 "유틸리티 서비스" 버스[도면을 매우 복잡하게 하기 때문에 도시하지 않음]가 존재한다).

에러 캐치 RAM(32)은 Aux RAM(31)에 제공되는 동일한 어드레스로 어드레싱되고, 에러 캐치 RAM(32)은 에러에 관한 정보를 저장하거나 혹은 검색하는데, 이 동작은 후술할 포스트 디코드 회로와 결합하여 수행된다. Aux RAM(31)으로부터의 경로(33 및 34)에서와 같이, 경로(61)(에러 캐치 RAM으로) 및 경로(62)(에러 캐치 RAM으로부터)는 링 버스(도시되지 않음)에 의해 분배된 구성 정보에 따라서 멀티-뱅크 메모리(에러 캐치 RAM(32))로부터 멀티플렉싱된 출력이 바람직하다.

데이터 멀티플렉서(35)는 ALU의 수집(24)에서의 레지스터(DH 및 DL)로부터의 데이터(28)뿐만 아니라 Aux RAM(31)으로부터의 저장 데이터 출력(33)을 입력으로 갖는다. 데이터 멀티플렉서(35)는 이러한 입력(28, 32) 중 어느 것을 자신의 출력(38)으로 제공할지를 선택하는데, 이 출력(38)은 전송 벡터 매퍼/직렬변환기/수신 벡터 비교 데이터 회로(40)에 두 개의 벡터 성분 중 하나로서 제공된다(다른 성분은 어드레스 비트 선택 회로(37)의 출력(39)이다). 회로(40)는 세 가지 기능, 즉 벡터 성분(38, 39)을 DUT에 제공(전송)될 전체 벡터의 순서화된 논리 표현으로 어셈블링하고, 전송 벡터 논리 표현의 순서화된 비트와 이 신호(즉, 이 벡터내의 비트) 대신에 DUT와 접촉할 핀 전자 장치(즉, 어느 프로브 팁)의 실제 물리 채널 번호 사이에 임의 동적 대응(매핑)을 적용하며, 컴파일러와 협력하여 전체 논리 벡터를 DUT(이를 허용하는 DUT에)에 개별적으로 또한 순서대로 제공될 부분(pieces)으로 분할하는 기능을 수행할 수 있다. 이러한 기능 중 어느 기능이 수행될지는 마이크로-제어기 시퀀서(19)에 의해 페치되는 208비트 명령어에서의 필드에 따라서 또한 어드레싱되는 SRAM(41)으로부터의 제어 신호에 의해 결정된다. 회로(40)의 출력은 VEC_FIFO_FULL 신호(26)를 완전히 생성하는 벡터 FIFO(45)에 제공될 64비트 벡터(44)에 달하는데, VEC_FIFO_FULL 신호(26)의 의미와 이용은 전술하였다. 벡터 FIFO(45)의 상위 벡터는 주기 생성기(49)(간략히 설명될)에서 발생하는 VEC_FIFO_UNLOAD 신호(47)의 수신시 벡터 FIFO(45)에서 제거된다. 이 제거 벡터(46)는 핀 전자 장치(9)의 연관 동작을 통해 DUT에 연결되는 타이밍/포맷팅 및 비교 회로(52)에 제공된다. 즉, 핀 전자 장치(9)의 각각의 동작은 핀 전자 장치(9)와 연관된 타이밍/포맷팅 및 비교 회로(52)로부터 전송 & 수신 벡터(7) 및 핀 전자 장치 구성 정보(8)를 수신한다.

타이밍/포맷팅 및 비교 회로(52)는 마이크로-제어기 시퀀서(19)의 프로그램 SRAM(20)에서와 같이 동일한 명령 어드레스("원내부의 A")에 의해 어드레싱되는 내부 SRAM(54)을 갖는다(외부 DRAM(53)이 내부 SRAM(54) 대신에 사용될 수 있다). 내부 SRAM(54)(혹은 외부 DRAM(53))은 구동 및 비교 사이클의 생성을 지원한다. 구동 사이클은 전송 벡터를 DUT에 제공한다. 비교 사이클은 DUT가 제공하는 벡터를 수신하고 이를 검사하여 이전에 제공된 비교 데이터와 매칭하는지를 판정한다. 구동 사이클 및 비교 사이클 모두는 그들의 지속 시간, 로드가 인가되는지 여부 및 언제 인가되는지 데이터가 언제 래칭 혹은 스트로빙되는지에 관해 조절될 수 있다. 전술한 비교는 수신 벡터 역매퍼/직병렬 변환기(57)에 제공되는 64비트 값(56)을 생성하는데, 이 변환기(57)의 기능은 회로(40)의 논리적인 반전으로 생각하면 된다 (회로(57)의 동작은 SRAM(41)에 의한 회로(40)의 제어에 대응하여 SRAM(58)에 의해 제어된다). 이어서, 회로(57)의 출력(59)은 포스트 디코드 회로(60)에 제공된다. 포스트 디코드 회로(60)는 프로그램 표준을 통해 입력 에러 정보(59) 및 (이전의) 저장 에러 정보(60)(에러 캐치 RAM에 저장된) 모두를 검사하여 후에 경로(61)를 통해 에러 캐치 RAM(32)에 되저장될 압축되고 쉽게 해석가능한 에러 정보를 생성할 수 있다. 한 가지 예로 에러가 몇 차례나 특정한 범위의 어드레스내에 존재하는지에 관한 정보가 생성될 수 있는데, 이 정보는 대체 회로를 구동하여 온-칩 수리 시도할 때를 결정하는데 유용할 수 있다.

이제 주기 생성기(49) 및 이와 연관된 타이밍 SRAM(51)을 설명하겠다. 주기 생성기(49)와 타이밍 SRAM(51)은 마이크로-제어기 시퀀서(19)에 의해 페치되는 각 208비트 명령에 대해 타이밍/포맷팅 및 비교 회로(52)의 연관 동작에 관한 지속 시간을 결정하는 8비트 신호 T_SEL(43)에 응답한다. T_SEL(43)은 페치 명령내의 상이한 필드에 의해 표시되는 다양한 제어값 및 명령(42)의 멤버이다. T_SEL(43)은 8비트 값으로 256 상이한 경우를 표시하거나 혹은 인코딩할 수 있다. 이 경우에, 이러한 "경우들"은 타이밍 SRAM(51)에 저장된 28비트 값이고 T_SEL에 의해 어드레싱된다. 각각의 어드레싱된 28비트 값(23)은 19.5 피코초 해상도를 갖는 원하는 지속 시간을 지정한다. 액세스된 28비트 지속 시간 값(23)의 시퀀스는 이 시퀀스의 개별 멤버가 벡터 FIFO(45)에 저장된 목적 대응 벡터의 검색과 동시에 검색되고 제공될 수 있도록 주기 FIFO(50)에 저장된다.

FIFO(50)에서 최초 엔트리에서의 거친 타이밍 값 필드는 5 nsec의 해상도를 갖는 지속 시간 정보를 운반하고 이 정보로부터 벡터 FIFO(45)로부터의 후속 전송 벡터를 타이밍/포맷팅 및 비교 회로(52)에 전송하는 VEC_FIFO_UNLOAD 신호(47)를 생성한다. 비교 신호 타이밍 리마인더(48)가 또한 회로(52)에 제공되는데, 이 회로(52)에서 최종 19.5 피코초 해상도가 달성된다.

도 3을 참조하면, dl 및 dh ALU 레지스터(24)로부터의 데이터 패턴(28)이 32비트 데이터를 제 1 데이터 멀티플렉서(802)에 제공하는 데이터 멀티플렉서(35) 구성요소의 블록도가 도시되어 있다. 제 1 데이터 멀티플렉서(802)는 32 독립 선택가능한 2x1 멀티플렉서를 포함한다. 32비트 데이터 패턴(28) 각각은 32 인버터(804)를 통과하여 32 비트 데이터 각각에 관한 반전 제 2 입력을 제 1 데이터 멀티플렉서(802)에서의 2x1 멀티플렉서 제각각에 제공한다. 보조 RAM(31)으로부터의 32 비트 광폭 출력(wide output)은 제 1 데이터 멀티플렉서(802)에서의 32비트 각각 혹은 32비트의 반전 각각을 선택하는데 사용된다. 제 1 데이터 멀티플렉서(802)의 32비트 출력은 제 2 데이터 멀티플렉서(806)에 제공된다. 보조 RAM(31)으로부터의 출력이 또한 제 2 데이터 멀티플렉서(806)에 제공된다. 제 2 데이터 멀티플렉서(806)는 32 채널 2x1 멀티플렉서를 포함한다. 전형적으로 테스트 패턴 수행에 앞서 프로그램되는 구성 레지스터(도시되지 않음)는 보조 메모리 모드 선택(810)에 관해 구성 레지스터에 전용인 2비트를 갖는다. 모드 선택 AND 게이트(808)는 보조 메모리 모드 선택 비트(810)를 수신하여 제 2 데이터 멀티플렉서(806)의 출력으로 제공될 제 1 데이터 멀티플렉서(802) 혹은 보조 RAM(31)의 출력 중 하나를 선택하는 신호를 생성한다. 제 3 데이터 멀티플렉서(812)는 제 2 데 이터 멀티플렉서(806)로부터의 32비트 출력 및 ALU(24)로부터의 두 개의 16비트 dh 및 dl 레지스터를 수신한다. 제 3 데이터 멀티플렉서(812)는 32 채널 2x1 멀티플렉서이다. bmsel 비트(614)는 제 3 데이터 멀티플렉서(812)의 출력으로 표현하기 위해 ALU(24)로부터의 32 비트의 dh 및 dl 레지스터 출력 혹은 제 2 데이터 멀티플렉서(806)로부터의 출력 중 하나를 선택한다. bmsel 비트(614)는 프로그램 SRAM(20)에서 발생하는 명령어 워드를 구성하는 208비트 중 하나이다.

보조 메모리(31)(도2에 도시되어 있는)는 반전 정보를 데이터 비교에 제공하는 식으로 사용될 수 있다. 반전 정보는 하나의 마스크 비트가 테스트되는 메모리 블록의 하나의 셀에 대응하는 보조 메모리에 마스크 포맷으로 저장된다. 마스크 비트의 "1"은 메모리로부터 판독되는 셀이 기대된 값으로부터 반전된다는 것을 표시하고, 마스크 비트의 "0"은 어떠한 반전도 기대되지 않는다는 것을 표시한다. 이 모드에서, 보조 메모리(31)는 반전 마스크로 프로그램된다. 도 4를 참조하면, 32비트 워드의 32 위치를 갖는 가정 메모리(hypothetical memory)에 관한 반전 마스크의 예가 도시되어 있다. 이 예에서, DUT 메모리의 제 1의 8 위치(902)는 반전되지 않는다. DUT 메모리의 제 2의 8 위치(904)는 비트 위치(0 내지 7 및 24 내지 31)에서 반전된다. DUT 메모리의 제 3의 8 위치(906)는 비트 위치(8 내지 23)에서 반전된다. 제 4의 8 위치(908)는 모두 반전된다. 따라서, 보조 메모리(31)는 도 4에 도시된 반전 마스크로 프로그램된다. 이 반전 마스크 모드에서, 모드 선택(810)은 프로그램되어 제 1 데이터 멀티플렉서(802)의 출력은 제 2 및 제 3 데이터 멀티플렉서(806, 812)의 출력에서의 마스크 출력(814)으로 표현하기 위해 선 택된다. 보조 메모리(32)에 액세스될 때, 저장 데이터(33)가 사용되어 ALU(24)에서의 dh 및 dl 레지스터로부터의 비반전 비트(non-inverted bit) 혹은 반전 비트 중 하나를 선택한다. 이 예에서, 제 1의 8 DUT 메모리 위치에 관해, 오직 비반전 비트만이 제 1 데이터 멀티플렉서(802)의 출력으로 선택되는데, 이는 모든 "0"의 반전 마스크가 비반전 입력을 선택하기 때문이다. 모드 선택 비트(810)는 제 1 데이터 멀티플렉서(802)로부터 제 2 데이터 멀티플렉서(806)로의 제 1 세트의 32비트 입력을 선택한다. bmsel 비트(614)는 보조 메모리 경로를 제 3 데이터 멀티플렉서(812)의 출력으로 선택하도록 설정된다. 제 2의 8 DUT 메모리 위치에 있어서, 제 1 데이터 멀티플렉서(802)로의 입력으로서 반전 마스크는 반전 dh 및 dl 레지스터 비트가 0 내지 7 및 24 내지 31 비트 위치에 대해 선택되게 한다. 모드 선택(810) 및 bmsel 비트(614)는 제 3 데이터 멀티플렉서(812)의 출력에서 제 1 데이터 멀티플렉서(802)의 출력을 제공하기 위해 전술한 바와 동일한 방식으로 남아 있다. 제 3의 8 DUT 메모리 위치에 있어서, 제 1 데이터 멀티플렉서(802)로의 입력으로서 반전 마스크는 반전 dh 및 dl 레지스터 비트가 8 내지 23 비트 위치에 대해 선택되게 한다. 모드 선택(810) 및 bmsel 비트(614)는 제 3 데이터 멀티플렉서(812)의 출력에서 제 1 데이터 멀티플렉서(802)의 출력을 제공하는 값으로 설정된다. 제 4의 8 DUT 메모리 위치에 있어서, 제 1 데이터 멀티플렉서(802)로의 입력으로서 반전 마스크는 반전 dh 및 dl 레지스터 비트가 모든 비트 위치에 대해 선택되게 한다. 모드 선택(810) 및 bmsel 비트(614)는 제 3 데이터 멀티플렉서(812)의 출력에서 제 1 데이터 멀티플렉서(802)의 출력을 제공하는 값으로 설정된다. 각각의 프로그램 명령어 사이클은 데이터 멀티플렉서(35)로부터의 32 비트 마스크 출력 워드 중 하나를 데이터 채널에 대한 전송 혹은 수신 벡터로 사용한다. 바람직하게, 테스트 개발자는 DUT 메모리의 반전 특성을 보조 메모리(31)에 프로그램한 후 알고리즘 테스트 패턴을 전개하면서 이 반전 특성을 무시할 수 있다. 반전 마스크 모드는 복잡하고 긴 반전 특성이라도 더 쉽고 효율적으로 테스트의 전개 및 디버깅을 수행하면서 알고리즘 테스트 패턴과 독립하여 또한 알고리즘 테스트 패턴과 결합하여 사용되는 반전 특성을 관리하는 임무를 수행한다.

여러 예를 참조하여 본 발명의 특징을 설명하였다. 당업자라면 본 발명이 첨부한 청구범위의 범주를 벗어나지 않고 확장될 수 있다는 것을 알 것이다. 본 명세서에 개시된 사항은 단지 예시적인 것으로 본 발명을 국한시키려는 것이 아니며, 본 발명의 범주는 오직 첨부한 청구범위에 의해서만 국한된다.

본 발명은 DUT 테스터 데이터 채널 반전 특성 관리 장치에 관한 것으로 반전 특성을 추적 관리하고 테스트 패턴의 알고리즘 측면을 유지할 필요가 없어서 융통성과 효율성을 제공하는 효과가 있다.

Claims (4)

1. DUT 테스터(tester)에서 데이터 채널 상의 반전 특성(inversion properties)을 관리하는 장치에 있어서,

   반전 마스크(an inversion mask)(902 내지 908)를 저장하는 메모리(31)와,

   병렬 비트의 데이터 정보(parallel bits of data information)를 제공하는 하나 이상의 데이터 레지스터(28)와,

   상기 비트 각각에 대한 선택기(802) - 상기 선택기(802)는 상기 반전 마스크(902 내지 908)에 따라서 상기 비트 또는 상기 비트의 반전된 비트를 선택하여 병렬 비트의 마스크 정보(814)를 생성함 - 와,

   상기 테스터에서 상기 마스크 정보(814)를 이용하는 벡터 프로세서(40, 52)를 포함하는

   DUT 테스터 데이터 채널 반전 특성 관리 장치.
2. 제 1 항에 있어서,

   상기 벡터 프로세서(40, 52)는 상기 마스크 정보(814)를 상기 데이터 채널(10)에 전송하기 위한 송신기(52)를 포함하는 DUT 테스터 데이터 채널 반전 특성 관리 장치.
3. 제 1 항에 있어서,

   상기 벡터 프로세서(40, 52)는 상기 마스크 정보(814)를 상기 데이터 채널(10)과 비교하기 위한 비교기(52)를 포함하는 DUT 테스터 데이터 채널 반전 특성 관리 장치.
4. 제 3 항에 있어서,

   상기 선택기(802)는 상기 병렬 비트(28)를 수신하는 멀티플렉서, 다수의 인버터(804)를 포함하고, 상기 인버터(804) 중 하나는 상기 병렬 비트(28) 각각에 관한 것이고, 상기 멀티플렉서(802)는 또한 상기 인버터 모두의 출력을 수신하며, 상기 반전 마스크(902 내지 908)는 상기 선택기(802)에 관한 선택 제어(33)를 포함하는 DUT 테스터 데이터 채널 반전 특성 관리 장치.

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