JPH1040700A

JPH1040700A - 組み込み型自己テスト機能付き半導体チップ

Info

Publication number: JPH1040700A
Application number: JP9058851A
Authority: JP
Inventors: D Adams Robert; ロバート・ディ・アダムス; Conner John; ジョン・コナー; S Cauch Garret; ガレット・エス・コーチ; Tarnuro Luigi Jr; ルイジ・ターヌロ、ジュニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1996-03-19
Filing date: 1997-03-13
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】従来設計よりも少ない領域を要求する組み込
み型メモリ自己テスト機能を有するチップを提供する。【解決手段】本発明のチップは、複数の物理的に別個
のメモリと、テスト・ベクトルを生成し供給する親組み
込み型自己テスト・ブロック（ＡＢＩＳＴ）と、各々が
前記親組み込み型自己テスト・ブロック及び前記複数の
物理的に別個のメモリの１つに接続される複数の予め設
計済みの論理ブロックとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はオンチップＲＡＭに
関し、特に、オンチップＲＡＭの組み込み型自己テスト
（ＢＩＳＴ：built-in self-testing）を提供する改良
された装置に関する。

【０００２】

【従来の技術】組み込み型メモリ、すなわちメモリによ
りサポートされる論理回路またはプロセッサと同一のチ
ップ上のメモリの有効なテスト方法は、ＢＩＳＴ状態マ
シンを使用して、テスト対象のメモリにパターンを生成
し供給する。ＢＩＳＴ状態マシンにより、組み込み型メ
モリはテスト回路をチップ上（オンチップ）にもたらす
ことにより、テスト可能になる。従来、単一チップ上の
複数のメモリをテストするために、２つのアプローチが
使用されてきた。最も一般的に使用されるアプローチ
は、テストされる各メモリに対してチップ上で反復され
る１つのＢＩＳＴマシンを使用する。このアプローチは
多大なチップ領域を消費し、これは特に、多数の小さな
メモリがチップ上に含まれ、テストされる場合に当ては
まる。この場合、領域のオーバヘッドがより一層際立つ
ことになる。他の任意選択は、テストされる全てのメモ
リに、全てのデータ及び制御を供給する１つの状態マシ
ンを設計する。このアプローチは共通回路を共用するこ
とにより、最小領域を使用するが、その実現のために特
注の環境及びより多くの開発コストを要求する。最初の
方法は、設計から製造までに要求される迅速なターンア
ラウンド時間のために、ＡＳＩＣ設計において使用され
てきた。２番目の方法は、短い開発サイクル・タイムに
制限されずに、縮小領域を利用する特注設計に使用され
てきた。

【０００３】第３の方法は、分散ＭＢＩＳＴ（メモリ組
み込み型自己テスト）として参照され、前記の２つの方
法の利点を組み合わせることにより、実質領域の節約を
達成するＢＩＳＴ設計を達成するものであり、短い設計
サイクルＡＳＩＣ環境に適している。この方法は、ＡＳ
ＩＣチップ上でテストされる全てのメモリに、データ、
制御、及びアドレスなどの共通に使用される信号を供給
する親ＢＩＳＴマシンを使用する。この方法はＡＳＩＣ
ライブラリから、予め設計済みのメモリ特有のＢＩＳＴ
インタフェース・ブロックを使用する。各ＢＩＳＴイン
タフェース・ブロックは、それらのそれぞれのメモリに
局所的に（物理的に近接して）配置され、親ＢＩＳＴ
（これはメモリに近接して配置されなくてもよい）か
ら、共通に分散される信号を用いて、メモリのテストに
必要なメモリ特有の信号を局所的に生成する。従って、
分散ＢＩＳＴ方法は、１つの成長可能な親ＢＩＳＴ状態
マシン、並びに特定のメモリ・ブロックと共に使用され
る様々なＢＩＳＴインタフェース・ブロックを、ＡＳＩ
Ｃライブラリ内に要求する。ＡＳＩＣ設計者はライブラ
リから、設計に要求されるメモリ、それらに関連付けら
れるＢＩＳＴインタフェース・ブロック、及び１つの親
ＢＩＳＴ状態マシン・ブロックを選択し、その設計のメ
モリ及びメモリ自己テスト部分を達成する。

【０００４】

【発明が解決しようとする課題】本発明の目的は、従来
設計よりも少ない領域を要求する組み込み型メモリ自己
テスト機能を提供することである。

【０００５】本発明の別の目的は、従来設計に比較し
て、少ない開発期間及びコストにより実現可能な組み込
み型メモリ自己テスト機能を有するチップを提供するこ
とである。

【０００６】

【課題を解決するための手段】決定性パターンを供給す
ることにより、ＲＡＭを完全にテストするための組み込
み型自己テスト（ＢＩＳＴ）状態マシンが、互いにイン
タフェースする多数の論理ブロックから構成される。Ｂ
ＩＳＴ状態マシンは、要求クロックを生成し、それを状
態マシン論理に供給するクロック発生器を有するように
要求される。他の論理ブロックには、テストされている
メモリのアドレスを順番付けるアドレス・カウンタ、及
びアドレス空間の増分時に、設計されたカウンタの最大
アドレスに達した時を、またアドレス空間の減分時に、
最小アドレスに達した時を判断するアドレス比較器が含
まれる。パターン発生器は、適用されるテスト・パター
ンを選択するために使用される。パターン発生器はサブ
サイクル制御装置と連係し、１アドレス位置につき、各
パターンに対する読出し／書込み操作のシーケンス及び
番号を定義する。モード／更新制御装置は、データ・パ
ターンが反転される時、及びアドレス・カウンタがアド
レス空間を増分または減分するように要求される時を追
跡するために、使用される。最後に、データ発生器及び
位相制御装置もまた、状態マシン設計において要求され
る。データ発生器は、パターン、サブサイクル及びモー
ド／更新制御信号にもとづき、ＲＡＭのテストに適用さ
れるデータを計算する。位相制御装置は、テストされて
いるＲＡＭに対して、適切な書込み及び読出し制御を生
成する役割をする。

【０００７】ハードウェア実施例では、本開示のチップ
は多数の物理的に別個のメモリを含み、これらは親ＢＩ
ＳＴから、それらのメモリをテストするためのテスト情
報を受信する。親ＢＩＳＴから同様にテスト情報を受信
する多数の論理ブロックが、各々１つ以上のメモリに関
連付けられ、それらの対応するメモリに特に好適なテス
ト・パターンを生成する。論理ブロックは各々、それら
の対応するメモリ・ブロックの近くに、親ＢＩＳＴから
比較的離れて配置される。

【０００８】ＢＩＳＴ設計に要求される上述の論理要素
に加えて、テストされるＲＡＭが冗長性を有し、失敗メ
モリ位置がヒューズ溶断としてチップ上に記憶される場
合には、失敗アドレス・レジスタが更に要求され得る。

【０００９】１つの集中型の特注の状態マシンを使用す
る場合（方法２）、設計者は個別に適合化されるアプロ
ーチを用いて、メモリの特定の機能をテストすることが
できる。例えば、ＲＡＭ内の特定の機能をテストするた
めには、アドレス空間をチェッカボード・パターンによ
り増分するときのみ、その機能を実行するだけでよい。
全ての制御及び信号を１領域内に有するので、論理回路
はこれらの機能をかなり容易に実行するように設計され
得る。しかしながら、チップ上で使用される潜在的に異
なるＲＡＭにより、状態マシンが各チップに対して再設
計される必要があり得る。

【００１０】固有の機能に対して、１つの状態マシンを
使用するアプローチは、上述のように、単一状態マシン
設計が一層の開発労力を強要することを実証する。特注
設計において開発を増大させる他の主な要因は、設計の
進行に伴い、メモリ機能が変更され、従ってＢＩＳＴも
変更されなければならないということである。

【００１１】分散ＢＩＳＴアプローチは、１つの成長可
能な親状態マシンの設計を可能にする。この状態マシン
は、ＲＡＭテストを要求するあらゆる設計に対して使用
される。親状態マシンと一緒に、ライブラリ内の各メモ
リが論理ブロックを有し、これがその特定のＲＡＭのテ
ストのために、状態マシンにより供給される共通の入力
を受信する。これにより設計者は、任意のタイプのメモ
リ組み合わせを有するチップをライブラリから、最小の
開発労力により設計することができる。設計者がメモり
Ａ、Ｂ及びＣを選択する場合、メモリＡ、Ｂ及びＣのた
めの自己テスト論理ブロックもまた選択される。

【００１２】

【発明の実施の形態】図３は、本発明の親ＢＩＳＴ状態
マシンにより要求される全ての機能を含む。この図に含
まれるブロックは、関連米国特許親出願番号第３９８４
６８号"BISTTester for Multiple Memories"（１９９５
年３月３日出願）に示される設計に対する改良である。

【００１３】アドレス・カウンタ３０１は、チップ上の
最大のＲＡＭをアドレス指定するのに十分なアドレス信
号を生成するように、拡張可能である。アドレス・カウ
ンタ３０１は、クロック発生器３０３からクロック３６
１を、またモード／更新制御装置３０５から、更新（up
dt）信号を受信する。クロック発生器３０３は要求クロ
ック３６１を、図示の全ての論理ブロックに送信する
（白抜きの矢印で示される）。モード／更新制御装置３
０５は、カウンタ３０１に次のアドレスに進む時、カウ
ントを再開する時、及びアドレス・カウントを増分また
は減分する時を告げる信号３５８を提供する。アドレス
・カウンタ３０１はアドレスを信号パス３５７を通じ
て、アドレス比較ブロック３０２及びデータ発生器ブロ
ック３０６に、また信号パス３５１を通じて、テストさ
れるメモリに送信する。

【００１４】アドレス比較器３０２はリアルタイム・カ
ウントを、予めプログラムされた最大または最小アドレ
スと比較する。アドレス・カウンタ３０１が増分または
減分している場合、これはモード／更新制御装置３０５
に、アドレス・カウントが最大または最小アドレスに達
した時点をそれぞれ知らせる。データ発生器３０６は特
定のアドレス・ビットを用いて、その出力を変更する。
その例は、ワード・ライン・ストライプ・パターン内の
最下位ワード・アドレス・ビットである。最下位ワード
・アドレス・ビットの使用は、ワード・ライン・ストラ
イプ・パターンが、メモリ内の１つ置きの行に対して入
力データを反転し、１と０のストライプ・パターンを生
成することを可能にする。

【００１５】パターン制御ブロック３０４内の論理回路
は、メモリをモード／更新制御入力３５８の関数として
テストするために、所定順序のパターンを順番に配列す
る。パターン選択信号３６２は、親ＢＩＳＴを退去する
ように破線で示される。総称ＲＡＭをテストするとき、
パターン選択信号３６２は、メモリにおける局所的な自
己テスト論理回路に送信されるようには、要求されな
い。しかしながら、デュアル・ポートＲＡＭなどの、特
定のメモリ内の特定の機能をテストするときには、特定
のパターンが特殊機能のテストのために使用され得り、
従って、パターン選択信号３６２が、テストされるメモ
リの局所的な自己テスト論理回路に送信されるように要
求され得る。親ＢＩＳＴを退去する破線で示されるポー
ト３６２、３６３は、特殊なＲＡＭをテストする場合に
使用され得る、幾つかのより一般的な信号に対するプレ
ース・ホルダを表す。

【００１６】位相制御論理回路３０８内に存在する唯一
の論理回路は、大域書込み許可信号（ＧＢＷＥ）３５
２、大域ロード結果（ＢＧＬＲ）信号３５４、及び待機
反転信号３５３を生成するために使用される。本発明で
は、前記関連親出願と比較して、論理回路を低減し、全
てのメモリに共通の基本機能を残している。ＧＢＷＥ信
号３５２は、状態マシン内で生成される共通の書込み信
号である。ＧＢＷＥ信号３５２は、サブサイクル制御装
置３０７に従い書込み機能が発生するときだけ、活動化
する。ＧＢＬＲ信号３５４は、親ＢＩＳＴ状態マシン内
で生成される共通の圧縮許可信号である。ＧＢＬＲ信号
は、サブサイクル制御装置３０７に従い読出し操作が発
生するときだけ活動化し、従って、メモリ出力が圧縮さ
れて、メモリに局所的に生成される期待データと比較さ
れることを可能にする。待機反転信号３５３は、特定の
信号を生成するために、状態マシンを１サイクルの間停
止するために生成される信号である。待機状態の間、有
効操作は発生せず、従って、待機反転信号３５３はテス
トされているＲＡＭの各々に送信され、ローカル信号の
生成をゲートする。待機状態は、カウンタ３０１が最大
または最小アドレスに達するときに発生する。これはカ
ウンタ論理回路３０１に、次のカウンタ・シーケンスを
初期化するための余分なサイクルを提供する。

【００１７】サブサイクル制御装置３０７は、パターン
制御装置３０４及びモード／更新制御装置３０５から、
それぞれ信号３５９及び３５８を要求する。サブサイク
ル制御装置は信号を信号パス３６０を通じて、位相制御
装置３０８、データ発生器３０６、及びモード／更新制
御装置３０５に供給し、状態マシンはその信号により、
各アドレス位置において、各パターンに対して実行され
なければならない読出し／書込みコマンドのシーケンス
及び番号を決定する。例えば、固有アドレス・パターン
の第２の部分で必要なサブサイクルは、Ｒ０−Ｗ１−Ｒ
１−Ｗ１である。モード／更新制御装置３０５が反転パ
ターンを要求する場合、固有アドレス・パターンのサブ
サイクルは、Ｒ１−Ｗ０−Ｒ０−Ｗ０アルゴリズムに従
う。このパターンに対して、４つのサブサイクルが存在
し、データ・タイプに応じて、読出しと書込みとが交互
する。サブサイクル制御装置は位相制御装置３０８に、
それがテスト中のメモリに読み書きすべき時点を評価す
るために適切な情報を供給し、データ発生器３０６は、
テスト中のメモリに適用するデータを見分けるのに必要
な情報を受信する。信号パス３６０上のサブサイクル制
御信号は、アドレス比較論理回路３０２からのＡＣ信号
３５６と一緒に、モード／更新制御装置３０５に供給さ
れ、次のモードに切り替わる時点を知らせる。

【００１８】データ発生器３０６は、親状態マシン内の
ほとんど全ての論理ブロックから、信号を受信する。適
切なデータを生成するために、データ発生器３０６はア
ドレス３５７、パターン情報３５９、更新制御３５８、
及び適用されているサブサイクル３６０の知識を要求す
る。サブサイクル制御装置の記述内で使用される固有ア
ドレス・パターンと同一の例を使用する場合、データ発
生器は固有アドレス・パターンとして０１１１を、出力
ポートＤ０及びＤ１の両方に適用しなければならない。
データ発生器３０６は、メモリに書込まれる、またはメ
モリから読出される正しいデータ・タイプを供給する。
モード／更新制御装置３０５が反転状態を選択する場
合、供給されるデータは１０００である。データ発生器
３０６は、前記関連親出願のデータ発生器が要求するよ
りも、はるかに小規模な論理回路を要求する。このデー
タ発生器は、前記関連親出願の期待されるデータ生成機
構を含まない。これはまた、デュアル・ポート・データ
及び期待データ信号などの、任意の特殊な機能を含まな
い。

【００１９】モード／更新制御装置３０５は、カウンタ
３０１が増分または減分する時、並びに、各パターンに
対してデータを反転させる、または反転させない時を決
定する。ＡＤ信号３６４（図４に示される）は、アドレ
ス・カウンタ３０１がアドレス空間を増分するときロウ
であり、カウンタがアドレス空間を減分するときハイで
ある。モード／更新制御装置３０５はまたＴＣ信号３６
３を生成し、これはＢＩＳＴがパターンに対して、真デ
ータまたは反転データのいずれを適用するかを定義す
る。モード／更新制御装置が発行するシーケンスの例は
次のようである。パターン、例えば固有アドレスの通常
シーケンスは、最初にアドレス空間を増分し（増分信号
ＡＤ＝０）、０を各メモリ位置に書込む（Ｗ０）（デー
タ反転信号ＴＣ＝０）。シーケンスの第２のステップ
は、アドレス空間を増分し、Ｒ０−Ｗ１−Ｒ１−Ｗ１を
各アドレス位置に対して実行する。シーケンスの第３の
ステップは、アドレス空間を増分し、アルゴリズム（Ｒ
１−Ｗ０−Ｒ０−Ｗ０）を実行する。これらの３つのス
テップは次に、データ反転を指示するＴＣ信号３６３
（ＴＣ＝１）と一緒に繰り返される。このシーケンスは
アドレス空間を増分する間、Ｗ１−Ｒ１−Ｗ０−Ｒ０−
Ｗ０、及びＲ０−Ｗ１−Ｒ１−Ｗ１である。最後に、Ａ
Ｄ信号３６４が変化し（ＡＤ＝１）、アドレス空間が減
分され、前記と同一の６つのステップが適用される。

【００２０】ＴＣ信号は、親ＢＩＳＴから到来する破線
として示され、特定のメモリの局所的な論理ブロック内
で、特殊な機能を定義するために使用され得る。ＴＣが
使用され得る例は、後述するように、デュアル・ポート
・メモリをテストするときである。

【００２１】図４を参照すると、総称メモリに局所的に
配置されて、任意のサイズのメモリの書込み及び読出し
を制御する論理回路が示される。この論理回路は、テス
トされるメモリの局所的な書込み及び読出しを制御する
ために、特定のメモリの小さなアドレス空間を考慮する
規定を有する。図４に示される論理回路はまた、結果を
ロードするために必要な信号（ＬＲ）、または比較チェ
ック（図示されない圧縮回路）のためのメモリ出力を生
成する。図４に示されるように、２つの異なるＬＲ信号
が生成され得る。一方のタイプは、書込みスルー機能を
有するメモリに対するものであり、他方は書込みスルー
を有さないメモリに対するものである。書込みスルー・
メモリは、それが書込まれる同一サイクルの間に、書込
まれるデータを読出すことのできるメモリとして定義さ
れる。非書込みスルー・メモリは、それが書込まれてい
ないときにのみ、読出し可能である。単純なＯＲゲート
１２は、読出しの間にのみ生成されるＬＲ信号と、書込
みの間にのみ生成されるＷＥ信号とを論理和し、ＲＡＭ
が書込まれるとき（書込みスルー）及びＲＡＭが読出さ
れるときに、圧縮分析（比較）が実行されることを保証
する。

【００２２】図４の論理回路は、ＢＩＳＴアドレス・カ
ウンタ３０１がテスト中の最大のメモリの全アドレス空
間を横断するとき、小メモリ内のアドレス位置が２度以
上実行されることを防止するアルゴリズムを実行する。
この例を表１を参照して、説明することにする。最大メ
モリが１６アドレス位置を有し、問題の小メモリが８ア
ドレス位置を有すると仮定する。アドレス・カウンタが
アドレス空間を増分するとき、小メモリはアドレス０乃
至７の間だけ実行される。カウンタがアドレス８乃至１
５の間を増分するとき、メモリは書込み許可（ＷＥ）を
０にセットすることにより書込みを禁止され、メモリ出
力の比較（圧縮）が、ロード結果（ＬＲ）を０にセット
することにより、禁止される。これは表１において、ア
ドレス８乃至１５に対する"オフ"指定により示される。
しかしながら、アドレス空間を減分するときには、小メ
モリはカウンタがアドレス１５からアドレス８へ向けて
カウントしているときに、テストされる。これは論理回
路がカウンタの最下位アドレス・ビットだけを観察する
からである。小メモリは、カウンタが最初に問題の小メ
モリに関連付けられるアドレス・カウンタの最下位ビッ
トを順番付けるとき、テストされる。従って、カウンタ
は１５から８へ向けてカウントしているが、小メモリは
アドレス７からアドレス０へ向けてアドレス指定されて
いる。小メモリが特定のパターンに対して、最初にその
アドレス空間を通じてアドレス指定されると、メモリ
は、増分時または減分時、それぞれカウントが最小また
は最大アドレスから再開するまで、再度アドレス指定さ
れることはない。

【００２３】

【表１】

【００２４】図４では、テストされるメモリの最大アド
レスに達する時点を観察するために、ＡＮＤゲート１が
使用される。増分時、信号ＡＤ３６４がロウであり、従
ってインバータ３がハイ入力を供給し、ＡＮＤゲート１
をイネーブルする。ＡＤ３６４はＡＮＤゲート２にも供
給され、最小アドレスに対する比較を禁止する。ＡＤ３
６４がハイの時、カウンタはアドレス空間を減分してお
り、ＡＮＤゲート２をイネーブルし、最小アドレスのチ
ェックを可能にする代わりに、ＡＮＤゲート１をディセ
ーブルする。ＡＮＤゲート１及びＡＮＤゲート２の出力
は、ＯＲゲート４により論理和され、その出力が待機反
転信号３５３と論理積される。待機反転信号は、状態マ
シン内の位相制御装置ブロック内（図３）で生成される
信号であり、カウンタが最大アドレスまたは最小アドレ
スに達するときに生成される。待機反転信号３５３の目
的は、状態マシンにカウンタ３０１を再始動するための
追加のサイクルを提供することである。待機サイクルの
間、待機反転信号はロウであり、有効操作が発生しない
ために、全てのローカル論理回路をディセーブルする。

【００２５】テストの開始時に、ラッチ７が走査連鎖を
通じて０により初期化される。ラッチ７は次に０をＡＮ
Ｄゲート８を通じて伝播し、マルチプレクサ６を通じ
て、パスＡを選択する。ラッチ７からの０は、ＡＮＤゲ
ート１０及び１１のアレイ選択入力上に１を伝播するこ
とにより、ＬＲ及びＷＥ制御を可能にする。増分時、テ
スト中の最大ＲＡＭの最大アドレスに達する以前に、テ
スト中の小ＲＡＭの最大アドレスに達する。小ＲＡＭの
最大アドレスに達するとき、ＡＮＤゲート１がハイ（"
１"）をＯＲゲート４を通じて伝播する。ＯＲゲート４
の出力は、次にＡＮＤゲート５の一方の入力にハイを提
供する。この時、待機反転信号がハイと仮定すると、１
がマルチプレクサ６のポートＡを通じて伝播され、ラッ
チ７にロードされる。ポートＡを通じてロードされる１
は、小メモリの最大アドレスに達したことを示し、カウ
ンタがそのカウント・アルゴリズムを再開するまで、メ
モリに対して読出しまたは書込みを実行しないように伝
える。次のサイクルでは、ラッチ７に記憶されたハイ
が、ＡＮＤゲート８に送信される。カウンタがその最大
アドレスに達していないので、待機反転信号はハイに維
持され、ＡＮＤゲート８は、マルチプレクサ６へのｍｕ
ｘ選択信号パス上にハイを出力する。ｍｕｘ選択信号パ
ス上のハイは、マルチプレクサを通じて、パスＢを選択
する。パスＢはラッチ７の以前の内容を自身にループし
て戻し、それによりメモリの書込み及び読出しが禁止さ
れる。この状態は、カウンタが最大アドレスに達するま
で、維持される。

【００２６】カウンタが最大アドレスに達するとき、待
機反転信号はロウに遷移し、ＡＮＤゲート８の出力がポ
ートＡを選択する。同時に、待機反転信号はＡＮＤゲー
ト５の出力を強制的にロウにし、ラッチ７に０をロード
する。ラッチ７からの０は、ＡＮＤゲート８の入力に伝
播し、マルチプレクサ６の選択をポートＡにロックす
る。ハイがポートＡを通じてラッチ７に伝播されるとき
のみ、ポートＢが再度選択され、従って、小メモリの書
込み及び読出しを禁止する。

【００２７】１をポートＡを通じて伝播する条件は、テ
スト中の小メモリで、カウンタ３０１が増分時に最大ア
ドレスに達するとき、またはカウンタ３０１がアドレス
・カウントを通じて減分時に、最小アドレスに達すると
きである。最小アドレスは、テスト中のメモリをアドレ
ス指定するために使用される最下位アドレス・ビットの
値により、指示される。例えば、減分時、問題の最下位
アドレス・ビットが全て１の状態は、最も高いアドレス
を提供する。表１の例では、テスト中のメモリの最大ア
ドレスは７であり、カウンタは０から１５をカウントす
る。従って、アドレス空間を減分するとき、カウンタは
アドレス１５（２進数の１１１１で、これはＸ１１１と
同じ（ここでＸはdon't care））で開始する。カウンタ
が１４（２進数１１１０で、Ｘ１１０と同じ）に達する
とき、小メモリは次のアドレス、すなわちアドレス６に
進む。カウンタがアドレス８（２進数の１０００）に達
するとき、テスト中のメモリ内のアドレス０００がアク
セスされる。次にカウンタがアドレス７から０（２進数
の０１１１から００００）に進むとき、小メモリはアク
セスされない。従って、アドレス・カウンタが大きい場
合、小メモリは最初の８カウンタ・サイクルにおいてテ
ストされ、その後次にカウンタがリセットされるまで、
再度アクセスされない。最初の８カウンタ・サイクル
は、アドレス空間を増分時、アドレス０乃至７、及び２
ⁿ−１乃至２ⁿ−Ｚを指す。ここでｎはカウンタのビット
数であり、Ｚは小メモリ内のアドレス位置の数であり、
すなわちｎ＝４及びＺ＝８の場合、２ⁿ−１＝１５及び
２ⁿ−Ｚ＝８である。

【００２８】ＡＮＤゲート１０はアレイ選択４０１、大
域書込み許可（ＧＢＷＥ）３５２、及び待機反転３５３
から入力を受信する。ＡＮＤゲート１１はアレイ選択４
０１、ＧＢＬＲ３５４及び待機反転３５３から入力を受
信する。待機反転信号がロウに遷移すると、ＷＥ及びＬ
Ｒがディセーブルされる。なぜなら、待機状態の間は有
効操作が発生しないからである。テスト中の小メモリが
アドレス指定されているとき、アレイ選択信号４０１は
アクティブ・ハイである。アレイ選択信号４０１はＧＢ
ＷＥ及びＧＢＬＲ信号と共に、メモリの書込み及び圧縮
回路へのデータのロードをそれぞれ可能にする。

【００２９】２ポートＲＡＭのテスト：ＲＡＭが基本的
な読出し及び書込み制御以上の機能を有する場合、ロー
カル論理ブロック内に、ＲＡＭをテストする追加の論理
回路が配置されることが要求される。こうした状況の例
が、図２のメモリ２に関連して、ブロック形式で示され
る。メモリ２はデュアル・ポートＲＡＭとして示され
る。デュアル・ポートＲＡＭは、ＲＡＭを操作するため
に、２セットのデータＩ／Ｏ、２セットのアドレス、及
び２セットの制御を有するＲＡＭである。通常操作で
は、２セットのアドレスは互いに独立である。様々な指
定により、同一サイクル内で、２つのポートからの同一
セルの読出しまたは書込みが可能になる。指定に依存し
て、第２のポートに対して生成されるアドレスは、第１
のポートに対して生成されるアドレスと同一のアドレス
・ビットであり得り、アドレス・ビットの１つがローカ
ル論理回路内で反転される。従って、状態マシンは１つ
のアドレスを送出するだけであり、ローカル論理は両方
のポートに対してアドレスを生成する。アドレス・ビッ
トの１つが反転されると、２つのポートは同一アドレス
をアクセスすることができないが、これがメモリの正規
の任意選択であれば、これがテストされなければならな
い。ローカル論理回路は特定のパターンの間に、両方の
ポートに対して、同一のアドレスを許可するように設計
される。これはパターン信号を状態マシンからローカル
論理ブロックに送信することにより、または状態マシン
内のモード／更新制御装置からの信号ＴＣを用いること
により、各パターンの反転状態に対して実行される。

【００３０】他に考慮されなければならない事柄に、ロ
ーカル論理回路内で生成される２つの入力データのセッ
トがある。データ及び期待データが交差アドレスに対し
て変更されなければならず、潜在的に良好なテスト有効
範囲を獲得するために、追加の変更パターンが局所的に
生成されなければならない。データ・パターンは２つの
ポートの一方だけ、または両方に対して変更され得る。
デュアル・ポートに対してテスト・データを変更するた
めに使用されてきた信号には、固有アドレス・パターン
信号、ワード・ライン・ストライプ信号、及びＴＣ（テ
スト・データ反転信号）が含まれる。

【００３１】例えば、固有アドレス・パターンは行進タ
イプのパターンである。上述のように、固有アドレス・
パターンは最初にＲＡＭを全て０に初期化し、次にセル
に対してＲ０−Ｗ１−Ｒ１−Ｗ１シーケンスを供給す
る。このパターンを使用して２ポートＲＡＭをテストす
る場合、アドレスの１つが大域アドレスと同一であるか
も知れず、そのアドレスに関連付けられるポートが、正
に上述のアルゴリズムを実行し得る。第２のポートは、
２ポートＲＡＭに対して局所的に生成される第２のアド
レスにより決定される位置を指し示し、全読出し（all
reads）を実行し得る。従って、ポート２の位置選択
が、まだポート１により選択されていない位置の場合、
Ｒ０−Ｒ０−Ｒ０−Ｒ０が発生し、ポート２が以前にポ
ート１によりアドレス指定された固有アドレス・パター
ン内の位置を選択する場合、ポート２はＲ１−Ｒ１−Ｒ
１−Ｒ１を実行する。固有アドレス・アルゴリズムが次
にスワップされて、ポート２に適用され、ポート１が全
読出しを実行する。このポート切り替えを呼び出すため
に、親ＢＩＳＴ状態マシンにより供給される信号に、Ｔ
Ｃ及びＡＤが含まれる。ＴＣ３６３及びＡＤ３６４は、
それぞれデータが反転されるとき、またはカウンタがア
ドレスを減分し始めるとき、ポートのスワップを可能に
する。これらの２つの信号は、論理回路内において、大
域アドレスを変更し、ポート２に対するアドレスを生成
するためにも使用され得る。ポート２に対するアドレス
を生成するために使用され得る幾つかの例には、（１）
ポート１を増分時に、ポート２のアドレスを減分する全
てのアドレスを反転する（その逆も可）、及び（２）ポ
ート１からの１つ以上のアドレス・ビットを反転するな
どがある。

【００３２】ワード・ライン・ストライプ・パターン
は、同時に両方のポートを通じて反対のデータを書込む
ために使用され、それによりポート間のデータの競合を
テストし、各ポートが他のポートに関係無しに、正しい
データを供給していることを確認する。このテストを達
成するためのパターン例は、次のようである。最初にこ
のパターンに対して背景データが書込まれ、２つのポー
トによりアドレス指定される最初の２つのセルが、第１
サイクルの間に１、０に書込まれる。次のサイクルで
は、ポートが最初の２つのセルに０、１を再度書込む。
アドレスを順番に処理し終わるとき、データ・シーケン
スは０１０１０１０１である。

【００３３】別の実施例：図５では、単一チップ上に組
み込まれる１対のメモリ（メモリ２）が論理ブロックの
１つに接続され、論理ブロック２により生成される同一
のテスト信号を受信する。代わりに、単一のメモリ・ブ
ロック（図５のメモリＮ）が、複数の異なる論理ブロッ
ク（論理ブロックＮ及びＮ＋１）に接続され、これらの
別々の論理ブロックにより生成される別々のＢＩＳＴパ
ターンを使用してもよい。これらの論理ブロックは、メ
モリの用途に則したその機能特性を確認するために設計
される。

【００３４】上述の構造及びプロセスは、ここで述べら
れた本発明の範囲から逸脱すること無しに、変更が可能
である。従って、上述の及び図示の全ての事柄は、本発
明の１実施例に過ぎず、本発明を制限するものではな
い。当業者には、本発明の範囲及び趣旨から逸脱するこ
と無しに、他の実施例及び変更が明らかとなろう。

【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３６】（１）複数の物理的に別個のメモリと、テ
スト・ベクトルを生成し供給する親組み込み型自己テス
ト・ブロックと、各々が前記親組み込み型自己テスト・
ブロック及び前記複数の物理的に別個のメモリの１つに
接続される、複数の予め設計済みの論理ブロックと、を
含み、前記論理ブロックの各々が、前記テスト・ベクト
ルに応答して、前記複数の物理的に別個のメモリの１つ
を特定的にテストするテスト信号を生成する手段を含
む、チップ。（２）前記テスト信号が、前記複数の論理ブロックの他
のブロックにより生成されるテスト信号と異なる、前記
（１）記載のチップ。（３）前記テスト・ベクトルが大域読出し／書込み制御
を含む、前記（１）記載のチップ。（４）前記テスト・ベクトルがテスト・パターン及びパ
ターン制御を含む、前記（３）記載のチップ。（５）前記テスト・ベクトルがメモリ・アドレス、アド
レス方向信号、及び待機信号を含む、前記（４）記載の
チップ。（６）複数の物理的に別個のメモリと、テスト・ベクト
ルを生成し供給する親組み込み型自己テスト・ブロック
と、各々が前記親組み込み型自己テスト・ブロック及び
前記複数の物理的に別個のメモリの少なくとも１つに接
続される、複数の予め設計済みの論理ブロックと、を含
むチップであって、前記複数の予め設計済みの論理ブロ
ックの各々が、前記テスト・ベクトルに応答して、前記
複数の物理的に別個のメモリの少なくとも１つを特定的
にテストするテスト信号を生成する手段を含み、前記複
数の予め設計済みの論理ブロックの少なくとも１つが、
前記複数の物理的に別個のメモリの少なくとも２つに接
続され、前記テスト・ベクトルに応答して、前記複数の
物理的に別個のメモリの少なくとも２つを同時にテスト
する、チップ。（７）前記複数の物理的に別個のメモリの少なくとも２
つを同時にテストするテスト信号が、前記複数の論理ブ
ロックの任意の他のブロックにより生成されるテスト信
号と異なる、前記（６）記載のチップ。（８）複数の組み込み型論理回路を含むチップであっ
て、前記組み込み型論理回路が、複数の物理的に別個の
メモリと、テスト・ベクトルを生成し供給する親組み込
み型自己テスト・ブロックと、各々が前記親組み込み型
自己テスト・ブロック及び前記複数の物理的に別個のメ
モリの少なくとも１つに接続される、複数の予め設計済
みの論理ブロックであって、前記論理ブロックの少なく
とも２つが、前記複数の物理的に別個のメモリの同一の
１つに接続され、前記複数の予め設計済みの論理ブロッ
クの各々が、前記テスト・ベクトルに応答して、前記複
数の物理的に別個のメモリの少なくとも１つを特定的に
テストするテスト信号を生成する手段を含む、前記論理
ブロックと、前記複数の物理的に別個のメモリの同一の
１つに接続される、前記論理ブロックの少なくとも２つ
の内の１つにより生成されるテスト信号であって、前記
テスト信号が、前記少なくとも２つの内の他の論理ブロ
ックにより生成されるテスト信号と異なり、前記同一の
１つのメモリが異なる機能に対してテストされる、前記
テスト信号と、を含む、チップ。

【図面の簡単な説明】

【図１】ＡＳＩＣチップ上の複数のメモリをテストする
最近のアプローチの典型例を示す図である。

【図２】各々がそのメモリ特有のデータ及び制御を生成
するローカル論理回路を有する全てのメモリに、直接共
通信号を送信する親ＢＩＳＴ状態マシンのブロック図で
ある。

【図３】親状態マシンの幾つかの内部機能のブロック図
である。

【図４】図２の論理回路１により定義される総称ＲＡＭ
のローカル論理回路例を示す図である。

【図５】分散ＭＢＩＳＴアプローチの別の実施例を示す
図である。

【符号の説明】

３０１アドレス・カウンタ３０２アドレス比較器３０３クロック発生器３０４パターン制御装置３０５モード／更新制御装置３０６データ発生器３０７サブサイクル制御装置３０８位相制御装置３５１信号パス３５２大域書込み許可（ＧＢＷＥ）信号３５３待機反転信号３５４大域ロード結果（ＧＢＬＲ）信号３５６ＡＣ信号３５７アドレス３５８モード更新制御入力信号３５９パターン情報信号３６０サブサイクル３６１クロック３６２パターン選択信号３６３ＴＣ信号３６４ＡＤ信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョン・コナーアメリカ合衆国05401、バーモント州バーリントン、ロリ・レーン 64 (72)発明者ガレット・エス・コーチアメリカ合衆国05464、バーモント州カンブリッジ、バートレット・ヒル・ロード（番地なし) (72)発明者ルイジ・ターヌロ、ジュニアアメリカ合衆国05446、バーモント州コルチェスター、グレイ・バーチ・ドライブ 19ビィ

Claims

【特許請求の範囲】

【請求項１】複数の物理的に別個のメモリと、テスト・ベクトルを生成し供給する親組み込み型自己テ
スト・ブロックと、各々が前記親組み込み型自己テスト・ブロック及び前記
複数の物理的に別個のメモリの１つに接続される、複数
の予め設計済みの論理ブロックと、を含み、前記論理ブロックの各々が、前記テスト・ベクトルに応
答して、前記複数の物理的に別個のメモリの１つを特定
的にテストするテスト信号を生成する手段を含む、チッ
プ。
【請求項２】前記テスト信号が、前記複数の論理ブロッ
クの他のブロックにより生成されるテスト信号と異な
る、請求項１記載のチップ。
【請求項３】前記テスト・ベクトルが大域読出し／書込
み制御を含む、請求項１記載のチップ。
【請求項４】前記テスト・ベクトルがテスト・パターン
及びパターン制御を含む、請求項３記載のチップ。
【請求項５】前記テスト・ベクトルがメモリ・アドレ
ス、アドレス方向信号、及び待機信号を含む、請求項４
記載のチップ。
【請求項６】複数の物理的に別個のメモリと、テスト・ベクトルを生成し供給する親組み込み型自己テ
スト・ブロックと、各々が前記親組み込み型自己テスト・ブロック及び前記
複数の物理的に別個のメモリの少なくとも１つに接続さ
れる、複数の予め設計済みの論理ブロックと、を含むチップであって、前記複数の予め設計済みの論理ブロックの各々が、前記
テスト・ベクトルに応答して、前記複数の物理的に別個
のメモリの少なくとも１つを特定的にテストするテスト
信号を生成する手段を含み、前記複数の予め設計済みの論理ブロックの少なくとも１
つが、前記複数の物理的に別個のメモリの少なくとも２
つに接続され、前記テスト・ベクトルに応答して、前記
複数の物理的に別個のメモリの少なくとも２つを同時に
テストする、チップ。
【請求項７】前記複数の物理的に別個のメモリの少なく
とも２つを同時にテストするテスト信号が、前記複数の
論理ブロックの任意の他のブロックにより生成されるテ
スト信号と異なる、請求項６記載のチップ。
【請求項８】複数の組み込み型論理回路を含むチップで
あって、前記組み込み型論理回路が、複数の物理的に別個のメモリと、テスト・ベクトルを生成し供給する親組み込み型自己テ
スト・ブロックと、各々が前記親組み込み型自己テスト・ブロック及び前記
複数の物理的に別個のメモリの少なくとも１つに接続さ
れる、複数の予め設計済みの論理ブロックであって、前
記論理ブロックの少なくとも２つが、前記複数の物理的
に別個のメモリの同一の１つに接続され、前記複数の予
め設計済みの論理ブロックの各々が、前記テスト・ベク
トルに応答して、前記複数の物理的に別個のメモリの少
なくとも１つを特定的にテストするテスト信号を生成す
る手段を含む、前記論理ブロックと、前記複数の物理的に別個のメモリの同一の１つに接続さ
れる、前記論理ブロックの少なくとも２つの内の１つに
より生成されるテスト信号であって、前記テスト信号
が、前記少なくとも２つの内の他の論理ブロックにより
生成されるテスト信号と異なり、前記同一の１つのメモ
リが異なる機能に対してテストされる、前記テスト信号
と、を含む、チップ。