JP2003015948A - データ転送制御装置、半導体記憶装置および情報機器 - Google Patents

Abstract

(57)【要約】 【課題】半導体チップのレイアウト面積の削減を図る。 【解決手段】第１アドレス出力手段１３２は、入力制御
コマンドに基づいて、第１メモリアレイのデータ転送開
始アドレス、第１メモリアレイのデータ転送終了アドレ
スおよび第２メモリアレイのデータ転送開始アドレスを
この格納順序に出力するかまたは、第２メモリアレイの
データ転送開始アドレス、第２メモリアレイのデータ転
送終了アドレスおよび第１メモリアレイのデータ転送開
始アドレスをこの格納順序に出力する。第１比較対象ア
ドレス切替手段１３４は、入力制御コマンドに基づい
て、データ転送終了アドレスとの比較対象となる第１メ
モリアドレスカウンタ２および第２メモリアドレスカウ
ンタ４の何れかの値に切り替える。これによって、メモ
リアレイ間の相互データ転送に対して、データ転送に必
要なアドレスデータを記憶するレジスタおよびカウンタ
が共通化可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ間で行われ
るデータ転送動作を制御するデータ転送制御装置および
それを用いた半導体記憶装置、この半導体記憶装置を用
いた情報機器に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置（不揮発
性メモリ）は、ＤＲＡＭ（Dynamic Random Access Memo
ry)や、ＳＲＡＭ（Static Random Access Memory)のよ
うに電源を切ると記憶されているデータが消失するメモ
リと違って、電源を切ってもメモリセルに記憶されたデ
ータが消失しないという特徴を持つ。不揮発性メモリと
しては、現在、携帯電話などで多く使用されているフラ
ッシュメモリの他に、ＩＣカードなどで使用され始めて
いるＦＲＡＭ（強誘電体メモリ）、開発が活発化してき
ているＭＲＡＭ（磁気メモリ）などがある。

【０００３】ここでは、不揮発性メモリ、特にフラッシ
ュメモリについて説明を行うことにする。

【０００４】一般に、フラッシュメモリは、読み出し動
作、ベリファイ動作を含めた書き込み動作、ベリファイ
動作を含めた消去動作のそれぞれの動作速度は、読み出
し動作、ベリファイ動作を含めた書き込み動作、ベリフ
ァイ動作を含めた消去動作の順に遅くなる。読み出し動
作には約１００ｎｓｅｃ程度、ベリファイ動作を含めた
書き込み動作には約３０μｓｅｃ程度、ベリファイ動作
を含めた消去動作には約５００ｍｓｅｃの時間を必要と
する。つまり、フラッシュメモリは読み出し動作に比べ
て、書き込み動作、消去動作は桁違いに時間を必要とす
る。

【０００５】一方、ＤＲＡＭやＳＲＡＭに代表される揮
発性半導体記憶装置は電源を切ると、記憶している内容
が失われてしまうという欠点があるが、書き込み動作に
必要な時間は読み出し時間と同等であるという特徴があ
り、例えばＳＲＡＭでは約１００ｎｓ程度で読み出し動
作、書き込み動作が終了する。つまり、フラッシュメモ
リの書き込み時間、消去時間に比べると、ＳＲＡＭは格
段に短い時間でデータの書き換えが可能である。

【０００６】従来、フラッシュメモリの書き込み時間が
長いという欠点を補うための技術としてページバッファ
技術がある。中央演算処理装置（ＣＰＵ）がデータを処
理する場合、書き込み動作に長時間を要するフラッシュ
メモリはＣＰＵの待ち時間が不可避に長くなり、多数の
データを書き込む場合、その書き込み動作中の時間はＣ
ＰＵがその他の処理をすることが不可能となる。

【０００７】したがって、一旦、データをページバッフ
ァと呼ばれる書き込み時間の短いＳＲＡＭなどの揮発性
半導体記憶装置内に書き込み、一括してフラッシュメモ
リへ転送するような機能を有する半導体記憶装置を実現
することにより、見かけ上、書き込み時間を短くする手
法が取られてきた。これにより、ＣＰＵは、フラッシュ
メモリヘの長時間を要するデータ書き込み動作から解放
され、ＣＰＵは他の処理をすることが可能になる。

【０００８】このページバッファ技術は、ページバッフ
ァがフラッシュメモリの任意のアドレスにミラーリング
される。したがって、ページバッファ書き込み時のコマ
ンドシーケンスとしては、まず、第１サイクル目でＣＰ
Ｕがページバッファ書き込みコマンドを発行し、第２サ
イクル目で転送データ数を入力し、第３サイクル目以下
でフラッシュメモリのアドレス、書き込みデータの組を
コマンドのオペランドとして入力し、第２サイクル目で
入力した転送データ数分のアドレス、データの組を入力
した後、最後に確認コマンドを発行する。

【０００９】この一連のコマンドシーケンスから第２サ
イクル目で転送データ数を抽出すると共に、第３サイク
ル目で転送スタートアドレスを抽出して記憶することに
より、ライトステートマシン（内部動作の制御回路であ
りＷＳＭともいう）がこれらのデータを使用し、ページ
バッファからフラッシュメモリヘのデータ転送動作を実
行する。

【００１０】このページバッファ技術のアドレス制御回
路の要部構成例を図９に示している。即ち、図９では、
外部からデータ転送を指示するデバイス内部のコマンド
がライトステートマシンＷＳＭに入力されると、ライト
ステートマシンＷＳＭがアドレス制御回路１０５を制御
してページバッファからフラッシュメモリヘのデータ転
送を開始する。以下、このデータ転送動作について更に
詳細に説明する。

【００１１】データ転送動作の開始に先立ち、ライトス
テートマシンＷＳＭは、図９に示すように、まず、入力
されたコマンド情報からデータ転送開始アドレスを外部
アドレスパッドＡからアドレスレジスタ１００に格納
し、転送データ数をデータパッドＤから転送データ数レ
ジスタ１０２に格納する。

【００１２】次に、ライトステートマシンＷＳＭは、格
納されたフラッシュメモリのデータ転送開始アドレスを
メモリアドレスレジスタ１００からメモリアドレスカウ
ンタ１０１に、接続された転送用バス１２０を通して転
送させる。これにより、転送先のフラッシュメモリアレ
イは、フラッシュメモリアレイデコーダ１２１によりデ
ータ転送開始アドレスにデコードされると共に、転送元
のページバッファは、ページバッファデコーダ１２２に
より転送開始アドレス、即ち、書き込むデータが格納さ
れる最初のアドレスにデコードされる。

【００１３】さらに、データカウンタ１０３を初期値に
リセットする。その後、このデコードされたアドレスの
選択メモリセルにアクセスして、ライトステートマシン
ＷＳＭは、ページバッファからデータを読み出し、その
データをフラッシュメモリの転送先アドレスのメモリセ
ルに書き込む。

【００１４】この動作により、ページバッファからフラ
ッシュメモリへのデータの書き込みが実現される。この
デコードされたアドレスに対してページバッファからフ
ラッシュメモリへのデータの書き込みが完了すると、ラ
イトステートマシンＷＳＭは、メモリアドレスカウンタ
１０１をインクリメントし、ページバッファ、フラッシ
ュメモリのアドレスをそれぞれ次のアドレス（１ビット
加算したアドレス）に更新し、データカウンタも同様に
インクリメントする。

【００１５】前述したように、ライトステートマシンＷ
ＳＭは、この更新アドレスに対してページバッファから
データを読み出し、そのデータをフラッシュメモリの更
新アドレスに対応したメモリセルに書き込む。

【００１６】このような動作を繰り返し、コンペア回路
１１１により、データカウンタ１０３がライトステート
マシンＷＳＭから入力された転送データ数をラッチした
転送データ数レジスタ１０２の値とコンペアして一致す
ると、ライトステートマシンＷＳＭは、最終アドレスに
なったことを検出する。これで、ページバッファからフ
ラッシュメモリへのデータの書き込みが完了する。

【００１７】前述したようなページバッファ技術とし
て、データ転送時のオーバーヘッドを減少させて、デー
タ転送速度の低下を減少させることができる半導体記憶
装置（特開平１１−８５６０９号公報「半導体記憶装置
およびそのデータ管理方法」）、データのライトアクセ
スに対する高速化を低消費電力と共に実現することがで
きる記憶装置（特開平１０−２８３７６８号公報「記憶
装置およびクロック発振停止時のデータ受け付け制御方
法」）などが提案されている。

【００１８】また、２つのメモリ間で一方のメモリから
他方のメモリヘデータを転送する方式にダイレクトメモ
リアクセス方式（ＤＭＡ方式）がある。このダイレクト
メモリアクセス方式では、まず、メモリアドレスレジス
タに転送開始アドレスをダイレクトメモリアクセスコン
トローラ回路から書き込み、ワードカウントレジスタに
転送ワード数をコントロール回路から書き込む。メモリ
アドレスレジスタのアドレスが示すメモリアドレスデー
タを他のメモリへ転送した後に、メモリアドレスレジス
タの値を「１」だけカウントアップし、ワードカウント
レジスタの値を「１」だけカウントダウンする。このよ
うな動作をワードカウントレジスタの値が零になるまで
繰り返す。

【００１９】前述したダイレクトメモリアクセス方式と
して、ハードウエア量の減少を促しつつソフトウエアに
かかる負荷の軽減を図ることができるメモリのアドレッ
シング方式（特開昭５８−１６６５８１号公報）が提案
されている。

【００２０】

【発明が解決しようとする課題】上記従来のページバッ
ファを用いたデータ書き込み動作では、書込み速度の早
いページバッファにデータを一旦格納し、ページバッフ
ァからフラッシュメモリに一括してデータを転送してい
る。このようなデータ転送方法により、フラッシュメモ
リヘのデータ書き込み時間の短縮化を図っている。

【００２１】しかしながら、このようなページバッファ
技術では、ページバッファがフラッシュメモリの任意の
アドレスにミラーリングされることにより、ページバッ
ファには決められたアドレスが存在しないため、相互の
データ転送が不可能である。したがって、ページバッフ
ァ技術では、ページバッファに書き込んだ特定のデータ
を読み出すことも不可能である。

【００２２】一方、ダイレクトメモリ方式は、別チップ
で構成された２つのメモリアレイをメモリアクセスコン
トローラによりデータ転送を実行するため、データ転送
に必要なチップ数が増大するという欠点があり、実装面
積の増大につながる。また、別チップでデータ転送を実
行するためデータ転送を必要とする所要時間が長くなる
という問題もある。

【００２３】これに鑑みて、複数のメモリアレイが独立
して動作可能に設けられており、これらメモリアレイ間
の相互のデータ転送とそれぞれのメモリアレイの読み出
し、書き込みの同時動作が可能な半導体記憶装置が提案
されている（特願２０００−１７６１８２号）。

【００２４】しかし、この半導体記憶装置では、データ
転送を行うに当たり、第１メモリアレイから第２メモリ
アレイヘのデータ転送、また、その逆の第２メモリアレ
イから第１メモリアレイへのデータ転送において、それ
ぞれのデータ転送用に回路が用意してあり、回路の共有
化が考慮されていない。したがって、実現方法の如何に
よっては、各メモリアレイ毎に専用のメモリアドレスレ
ジスタを複数組持つことなどにより、レイアウト面積の
増大を招いていた。

【００２５】本発明は、上記事情に鑑みて為されたもの
で、同一半導体チップ上に設けられた複数のメモリセル
アレイ間の相互データ転送に対して、データ転送に必要
なアドレスデータを記憶するレジスタを共有させて回路
の簡素化を図ることにより、半導体チップのレイアウト
面積の削減を図ることができるデータ転送制御装置およ
びそれを用いた半導体記憶装置、これを用いた情報機器
を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明のデータ転送制御
装置は、入力される制御コマンドおよび、第１および第
２メモリアレイの各データ転送開始アドレスおよびデー
タ転送終了アドレスに基づいて、第１メモリアレイと第
２メモリアレイ間で相互にデータ転送制御を行うデータ
転送制御装置において、入力制御コマンドを認識するコ
マンド認識手段と、入力制御コマンドに基づいて、各デ
ータ転送開始アドレスおよびデータ転送終了アドレスの
出力格納順序を制御する第１アドレス出力手段と、第１
アドレス出力手段からの第１メモリアレイのデータ転送
開始アドレスを格納する第１メモリアドレス格納手段
と、第１アドレス出力手段からの第２メモリアレイのデ
ータ転送開始アドレスを格納する第２メモリアドレス格
納手段と、第１アドレス出力手段からのデータ転送終了
アドレスを格納する第３メモリアドレス格納手段と、入
力制御コマンドに基づいて、データ転送の終了を検知す
るべく、データ転送終了アドレスとの比較対象となるメ
モリアドレスを、第１メモリアレイおよび第２メモリア
レイの何れかに対応したメモリアドレスに切り替える第
１比較対象アドレス切替手段とを有し、第１メモリアド
レス格納手段および第２メモリアドレス格納手段のアド
レス値を順次インクリメントした値に基づいて第１メモ
リアレイと第２メモリアレイ間で相互にデータ転送を行
うものであり、そのことにより上記目的が達成される。

【００２７】更に具体的には、本発明のデータ転送制御
装置は、外部から入力される制御コマンドおよび、第１
および第２メモリアレイの各データ転送開始アドレスお
よびデータ転送終了アドレスに基づいて、第１メモリア
レイと第２メモリアレイ間で相互にデータ転送制御を行
うデータ転送制御装置において、入力制御コマンドを認
識するコマンド認識手段と、入力制御コマンドに基づい
て、第１メモリアレイのデータ転送開始アドレス、該第
１メモリアレイのデータ転送終了アドレスおよび第２メ
モリアレイのデータ転送開始アドレスをこの格納順序に
出力するかまたは、第２メモリアレイのデータ転送開始
アドレス、第２メモリアレイのデータ転送終了アドレス
および第１メモリアレイのデータ転送開始アドレスをこ
の格納順序に出力する第１アドレス出力手段と、第１ア
ドレス出力手段からの第１メモリアレイのデータ転送開
始アドレスを格納する第１メモリアドレス格納手段と、
データ転送単位毎にメモリアドレスをインクリメントす
る第１メモリアドレスカウンタ手段と、第１メモリアド
レス格納手段から第１メモリアドレスカウンタ手段ヘデ
ータ転送開始アドレスを転送する第１メモリアドレス転
送手段と、第１アドレス出力手段からの第２メモリアレ
イのデータ転送開始アドレスを格納する第２メモリアド
レス格納手段と、データ転送単位毎にメモリアドレスを
インクリメントする第２メモリアドレスカウンタ手段
と、第２メモリアドレス格納手段から第２メモリアドレ
スカウンタ手段ヘデータ転送開始アドレスを転送する第
２メモリアドレス転送手段と、第１アドレス出力手段か
らのデータ転送終了アドレスを格納する第３メモリアド
レス格納手段と、データ転送終了アドレス値と第１メモ
リアドレスカウンタ手段または第２メモリアドレスカウ
ンタ手段の値を比較する第１比較手段と、入力制御コマ
ンドに基づいて、データ転送終了アドレスとの比較対象
となる第１メモリアドレスカウンタ手段および第２メモ
リアドレスカウンタ手段の何れかの値に切り替える第１
比較対象アドレス切替手段と、第１メモリアドレスカウ
ンタ手段および第２メモリアドレスカウンタ手段に設定
されるアドレス値に基づいて第１メモリアレイと第２メ
モリアレイ間で相互にデータ転送を行うと共に、第１比
較手段による比較結果に基づいてデータ転送を終了する
第１データ転送制御手段とを有するものであり、そのこ
とにより上記目的が達成される。

【００２８】本発明のデータ転送制御装置は、入力され
る制御コマンドおよび、第１および第２メモリアレイの
各データ転送開始アドレスおよびデータ転送を行うデー
タ数に基づいて、第１メモリアレイと第２メモリアレイ
間で相互にデータ転送制御を行うデータ転送制御装置に
おいて、入力制御コマンドを認識するコマンド認識手段
と、入力制御コマンドに基づいて、各データ転送開始ア
ドレスおよび、データ転送を行うデータ数の出力格納順
序を制御する第２アドレス出力手段と、第２アドレス出
力手段からの第１メモリアレイのデータ転送開始アドレ
スを格納する第１メモリアドレス格納手段と、第２アド
レス出力手段からの第２メモリアレイのデータ転送開始
アドレスを格納する第２メモリアドレス格納手段と、第
２アドレス出力手段からのデータ転送を行うデータ数を
記憶する転送データ数格納手段と、データ転送単位毎に
データ数をインクリメントするデータカウンタ手段と、
データ数とデータカウンタ手段の値を比較する第２比較
手段と、第１メモリアドレス格納手段および第２メモリ
アドレス格納手段のアドレス値を順次インクリメントし
た値に基づいて第１メモリアレイと第２メモリアレイ間
で相互にデータ転送を行うと共に、第２比較手段による
比較結果に基づいてデータ転送を終了する第２データ転
送制御手段とを有するものであり、そのことにより上記
目的が達成される。

【００２９】更に具体的には、本発明のデータ転送制御
装置は、外部から入力される制御コマンドおよび、第１
および第２メモリアレイの各データ転送開始アドレスお
よびデータ転送を行うデータ数に基づいて、第１メモリ
アレイと第２メモリアレイ間で相互にデータ転送制御を
行うデータ転送制御装置において、入力制御コマンドを
認識するコマンド認識手段と、入力制御コマンドに基づ
いて、第１メモリアレイのデータ転送開始アドレス、デ
ータ転送を行うデータ数および第２メモリアレイのデー
タ転送開始アドレスをこの格納順序に出力するかまた
は、第２メモリアレイのデータ転送開始アドレス、デー
タ転送を行うデータ数および第１メモリアレイのデータ
転送開始アドレスをこの格納順序に出力する第２アドレ
ス出力手段と、第２アドレス出力手段からの第１メモリ
アレイのデータ転送開始アドレスを格納する第１メモリ
アドレス格納手段と、データ転送単位毎にメモリアドレ
スをインクリメントする第１メモリアドレスカウンタ手
段と、第１メモリアドレス格納手段から第１メモリアド
レスカウンタ手段ヘデータ転送開始アドレスを転送する
第１メモリアドレス転送手段と、第２アドレス出力手段
からの第２メモリアレイのデータ転送開始アドレスを格
納する第２メモリアドレス格納手段と、データ転送単位
毎にメモリアドレスをインクリメントする第２メモリア
ドレスカウンタ手段と、第２メモリアドレス格納手段か
ら第２メモリアドレスカウンタ手段ヘデータ転送開始ア
ドレスを転送する第２メモリアドレス転送手段と、第２
アドレス出力手段からのデータ転送を行うデータ数を記
憶する転送データ数格納手段と、データ転送単位毎にデ
ータ数をインクリメントするデータカウンタ手段と、デ
ータ数とデータカウンタ手段の値を比較する第２比較手
段と、第１メモリアドレスカウンタ手段および第２メモ
リアドレスカウンタ手段に設定されるアドレス値に基づ
いて第１メモリアレイと第２メモリアレイ間で相互にデ
ータ転送を行うと共に、第２比較手段による比較結果に
基づいてデータ転送を終了する第２データ転送制御手段
とを有するものであり、そのことにより上記目的が達成
される。

【００３０】さらに、好ましくは、本発明のデータ転送
制御装置において、第１メモリアレイおよび第２メモリ
アレイでメモリ容量が異なる場合、容量が少ない方のメ
モリアレイのアドレスを記憶するメモリアドレス格納手
段に、使用しない上位アドレスが特定の値になっている
かどうかを判定する第１判定手段を設ける。

【００３１】さらに、好ましくは、本発明のデータ転送
制御装置において、メモリアドレスカウンタ手段が保持
するアドレスが特定の値になっているかどうかを判定す
る第２判定手段を有する。

【００３２】さらに、好ましくは、本発明のデータ転送
制御装置におけるメモリアドレス格納手段はメモリアド
レスレジスタである。

【００３３】本発明の半導体記憶装置は、請求項１〜７
の何れかに記載のデータ転送制御装置を備えたものであ
り、そのことにより上記目的が達成される。

【００３４】また、好ましくは、本発明の半導体記憶装
置において、入力される制御コマンドにより制御され、
データ転送動作以外の制御コマンドで指定された書き込
み、消去、読み出し、ベリファイなどのメモリ動作の対
象となるアドレス情報を格納するアドレス情報格納手段
を、データ転送時に必要な第１メモリアドレス格納手段
または第２メモリアドレス格納手段と共通に用いる。

【００３５】本発明の情報機器は、請求項８または９記
載の半導体記憶装置を用いてメモリ動作およびデータ転
送動作を行うものであり、そのことにより上記目的が達
成される。

【００３６】上記構成による作用について以下に説明す
る。同一半導体チップ上に設けられた複数のメモリセル
アレイ間の相互データ転送に対して、データ転送に必要
なアドレスデータを記憶するレジスタを共通化させて回
路の簡素化を図ることにより、半導体チップのレイアウ
ト面積の削減を図ることが可能となる。また、データ転
送以外のメモリ動作に対してもこのデータ転送用のメモ
リアドレス格納手段など（レジスタなど）を使用するこ
とが可能となって回路の簡素化を図ることが可能とな
る。本発明のデータ転送制御装置を半導体記憶装置に容
易に適用することが可能であり、更には半導体記憶装置
を情報機器に容易に適用することが可能となり、半導体
記憶装置や情報機器においても、メモリ動作およびデー
タ転送動作を行う回路の簡素化を図ることが可能とな
る。

【００３７】

【発明の実施の形態】以下、本発明のデータ転送制御装
置を半導体記憶装置に適用させた場合の実施形態１〜４
について図面を参照しながら説明する。 （実施形態１）図１は、本発明の実施形態１におけるデ
ータ転送制御装置の要部構成を示すブロック図である。

【００３８】図１において、本発明のデータ転送制御装
置１１は、アドレス制御回路１２と、ライトステートマ
シン１３（以下ＷＳＭ１３という）とを備え、外部から
入力される制御コマンドに従ってアドレス制御回路１２
を制御して、複数のメモリアレイ間で相互にデータ転送
を行うものである。

【００３９】アドレス制御回路１２は、第１メモリアレ
イ側の第１メモリアドレス格納手段としてのメモリアド
レスレジスタ１と、第１メモリアレイ側の第１メモリア
ドレスカウンタ手段としてのメモリアドレスカウンタ２
と、第２メモリアレイ側の第２メモリアドレス格納手段
としてのメモリアドレスレジスタ３と、第２メモリアレ
イ側の第２メモリアドレスカウンタ手段としてのメモリ
アドレスカウンタ４と、第３メモリアドレス格納手段と
してのメモリアドレスレジスタ５と、転送終了検知用の
比較手段としてのコンペア回路８と、第１メモリアドレ
ス転送手段としての転送回路９と、第２メモリアドレス
転送手段としての転送回路１０とを有する。

【００４０】メモリアドレスレジスタ１は、データ転送
に必要なアドレスを記憶するのに必要な複数のラッチ回
路から構成されており、第１メモリアレイの制御対象ア
ドレス（データ転送開始アドレス）を格納すると共に、
後述する制御コマンドにより前回のアドレスデータ（デ
ータ転送開始アドレス）を更新して記憶するようになっ
ている。

【００４１】メモリアドレスカウンタ２は、メモリアド
レスレジスタ１のビット数と同等のアドレスを制御で
き、転送回路９にて制御されるインクリメント制御信号
により、設定されているアドレスに対して、１ビット加
算されたアドレスを生成する。つまり、メモリアドレス
カウンタ２は、転送回路９からのインクリメント制御信
号により第１メモリアレイのアドレスをインクリメント
する。このメモリアドレスカウンタ２の出力は第１アド
レスデコーダ１４に接続されており、第１アドレスデコ
ーダ１４により、設定アドレスに対応する第１メモリア
レイ内のメモリセルが選択（読出し、書込みなど）され
るようになっている。

【００４２】メモリアドレスレジスタ３は、データ転送
に必要なアドレスを記憶するのに必要な複数のラッチ回
路から構成されており、第２メモリアレイの制御対象ア
ドレス（データ転送開始アドレス）を格納すると共に、
後述する制御コマンドにより前回のアドレスデータ（デ
ータ転送開始アドレス）を更新して記憶するようになっ
ている。

【００４３】メモリアドレスカウンタ４は、メモリアド
レスレジスタ３のビット数と同等のアドレスを制御で
き、転送回路１０にて制御されるインクリメント制御信
号により、設定されるアドレスに対して、１ビット加算
されたアドレスを生成する。つまり、メモリアドレスカ
ウンタ４は、転送回路１０からのインクリメント制御信
号により第２メモリアレイのアドレスをインクリメント
する。このメモリアドレスカウンタ４の出力端は第２ア
ドレスデコーダ１５に接続されており、第２アドレスデ
コーダ１５により、設定アドレスに対応する第２メモリ
アレイ内のメモリセルが選択（読出し、書込みなど）さ
れるようになっている。

【００４４】メモリアドレスレジスタ５は、データ転送
終了アドレスを格納するものである。

【００４５】コンペア回路８は、メモリアドレスレジス
タ５のデータ転送終了アドレス値と、第１メモリアレイ
のメモリアドレスカウンタ２または第２メモリアレイの
メモリアドレスカウンタ４との値を比較するものであ
る。

【００４６】転送回路９は、メモリアドレスレジスタ２
からメモリアドレスカウンタ３ヘメモリアドレスデータ
（データ転送開始アドレス）をバス６を介して転送制御
すると共に、その後、一つのデータが転送される毎（デ
ータ転送単位毎）にアドレスデータを順次インクリメン
ト可能である。

【００４７】転送回路１０は、メモリアドレスレジスタ
３からメモリアドレスカウンタ４ヘメモリアドレスデー
タ（データ転送開始アドレス）をバス６を介して転送制
御すると共に、その後、一つのデータが転送される毎
（データ転送単位毎）にアドレスデータを順次インクリ
メント可能である。

【００４８】ＷＳＭ１３は、コマンド認識手段１３１
と、第１アドレス出力手段１３２と、第１データ転送制
御手段１３３と、カウンタ切替手段である第１比較対象
アドレス１３４とを有する。

【００４９】コマンド認識手段１３１は、外部から入力
された制御コマンド（図３に示すデータ転送コマンドお
よびフラッシュプログラムコマンドなど）を認識するも
のであり、入力制御コマンドがデータ転送コマンドの場
合には、第１メモリアレイから第２メモリアレイヘの第
１のデータ転送かまたは、第２メモリアレイから第１メ
モリアレイヘの第２のデータ転送かどうかを検出し、こ
れらの何れかに応じた一連のコマンドシーケンスに対応
付けるようになっている。

【００５０】第１アドレス出力手段１３２は、入力制御
コマンドに対応するコマンドシーケンスに基づいて、第
１メモリアレイのデータ転送開始アドレス、第１メモリ
アレイのデータ転送終了アドレス、第２メモリアレイの
データ転送開始アドレスの格納順序かまたは、第２メモ
リアレイのデータ転送開始アドレス、第２メモリアレイ
のデータ転送終了アドレス、第１メモリアレイのデータ
転送開始アドレスの格納順序にて、それらに対応する各
メモリアドレスレジスタ１，３，５にそれぞれ格納する
ようになっている。

【００５１】第１データ転送制御手段１３３は、メモリ
アドレスカウンタ２，４に設定されるアドレス値に基づ
いて第１メモリアレイと第２メモリアレイ間で相互にデ
ータ転送を行うと共に、コンペア回路８による比較結果
（両者の一致）に基づいてデータ転送を終了するもので
ある。

【００５２】比較対象アドレス切替手段１３４は、入力
制御コマンドに対するコマンドシーケンスに基づいて、
データ転送終了アドレス値とのコンペア対象となるメモ
リアドレスカウンタ２，４の何れかのアドレス値に切り
替えるものである。

【００５３】ここで、データ転送時のコマンドシーケン
スについて説明する。

【００５４】図２に示すようなデータ転送例を考える。
即ち、第１メモリアレイ内の転送元転送開始アドレスＳ
１から転送元転送終了アドレスＥ１間のデータを第２メ
モリアレイの転送先転送開始アドレスＳ２からデータを
順次転送する。

【００５５】このときのコマンドシーケンスとしては、
例えば、第１メモリアレイから第２メモリアレイヘのデ
ータ転送に際しては、図３に示すようなコマンドシーケ
ンスが発行される。

【００５６】図３では、第１メモリアレイから第２メモ
リアレイヘのデータ転送の場合のコマンドシーケンス
（最上段に記載）、第２メモリアレイから第１メモリア
レイヘのデータ転送の場合のコマンドシーケンス（中段
に記載）、後述する各サイクルで入力されたアドレスデ
ータに対応するライトステートマシンＷＳＭの内部動作
（各段の下段）を示している。

【００５７】第１メモリアレイから第２メモリアレイヘ
の転送の場合、第１コマンドサイクルではデータ転送を
宣言するコマンド（ここではデータ０３Ｈ）、第２コマ
ンドサイクルでは転送元になるメモリアレイ（この場合
は第１メモリアレイ）の転送開始アドレス、第３コマン
ドサイクルでは転送元になるメモリアレイ（この場合は
第１メモリアレイ）の転送終了アドレス、第４コマンド
サイクルでは転送先になるメモリアレイ（この場合は第
２メモリアレイ）の転送開始アドレスを入力する。

【００５８】各サイクルで入力された制御コマンドおよ
びそのオペランドとなるアドレスデータはＷＳＭ１３で
解釈され、このとき、ＷＳＭ１３は図４（ａ）に示すよ
うな順番でメモリアドレスレジスタ１，３，５に対して
各ラッチイネーブル信号２１〜２３を発生させる。即
ち、第２コマンドサイクルで入力されたアドレスを第１
メモリアレイのデータ転送開始アドレスとしてメモリア
ドレスレジスタ１に、第３コマンドサイクルで入力され
たアドレスを第１メモリアレイのデータ転送終了アドレ
スとしてメモリアドレスレジスタ５に、第４コマンドサ
イクルで入力されたアドレスを第２メモリアレイのデー
タ転送開始アドレスとしてメモリアドレスレジスタ３に
それぞれこの順序で格納する。

【００５９】これにより、データ転送を制御するデバイ
ス内部のＷＳＭ１３により第１メモリアレイから第２メ
モリアレイヘのデータ転送が開始される。

【００６０】次に、データ転送方法の概要について説明
する。

【００６１】ＷＳＭ１３は、まず、格納された第１メモ
リアレイのデータ転送開始アドレス、第２メモリアレイ
のデータ転送開始アドレスを、メモリアドレスレジスタ
１，３からそれぞれのメモリアドレスカウンタ２，４に
接続された転送用バス６，７を通して転送する。

【００６２】これにより、データ転送元、データ転送先
のアドレスをアドレスカウンタ２，４に設定でき、それ
ぞれ第１メモリアレイおよび第２メモリアレイに対して
設定アドレスがデコードされる。

【００６３】その後、この設定アドレスにおいて、ＷＳ
Ｍ１３は、第１メモリアレイの転送元アドレスからデー
タを読み出し、そのデータを第２メモリアレイの転送先
アドレスに書き込む。

【００６４】この動作によりデータの転送が実現され
る。この設定アドレスに対して一つのデータ転送が完了
すると、ＷＳＭ１３はそれぞれのメモリアドレスカウン
タ２，４をそれぞれインクリメントして、データ転送
元、データ転送先のメモリアドレスカウンタ２，４をそ
れぞれ次のアドレス（１ビット加算したアドレス）に設
定する。

【００６５】ＷＳＭ１３は、この設定アドレスにおいて
同様に転送元アドレスからデータを読み出し、そのデー
タを転送先アドレスに書き込む。

【００６６】このような動作を繰り返し、コンペア回路
８により第１メモリアレイのメモリアドレスカウンタ２
の値を第３コマンドサイクルで入力された第１メモリア
レイの転送終了アドレスとコンペアし、これらが一致す
ると、ＷＳＭ１３は最終アドレスになったことを検出す
ることができる。

【００６７】その後、最終アドレスに対して、ＷＳＭ１
３は転送元メモリアレイからデータを読み出し、そのデ
ータを転送先メモリアレイに書き込む。これでデータ転
送は完了となる。

【００６８】転送先のメモリアレイがＳＲＡＭなどであ
れば、ベリファイ動作は特に必要ないが、例えばフラッ
シュメモリアレイであれば、データ書き込み完了後、書
き込みが正常に行われたかどうかを確認するためのベリ
ファイ動作が必要になる。

【００６９】フラッシュメモリアレイヘのデータ転送を
考えた場合、あるアドレスに対してデータの書き込み、
ベリファイを行い、次のアドレスに移るというようなア
ルゴリズムを使用することよりも、データ転送開始アド
レスからデータ転送終了アドレスまで一括してデータの
書き込みを行い、その後、データ転送開始アドレスに戻
り一括してベリファイを実行する方が効率的である。こ
れはデータの書き込み動作からベリファイ動作に移行す
る際、およびベリファイ動作から書き込み動作に移行す
る際に、それぞれの動作に必要な電圧を内部回路で生成
しなければならず、その電圧切り替えに時間を要するた
めである。

【００７０】このことより、フラッシュメモリアレイヘ
ー括してデータの書き込みを実施し、ベリファイ動作時
には再度メモリアドレスレジスタ１，３からメモリアド
レスカウンタ２，４ヘバス６，７を通してデータ転送開
始アドレスを転送する。

【００７１】上述のデータ書き込みと同様なデータ転送
アルゴリズムにより、ベリファイ動作を実行する。即
ち、ベリファイ動作に必要なアドレスを格納するレジス
タを、データ転送動作で用いるメモリアドレスレジスタ
１，３，５とメモリアドレスカウンタ２，４と共通化で
きて回路が簡素化でき、半導体チップ面積を削減するこ
とができる。

【００７２】次に、前述したデータ転送とは逆方向の第
２メモリアレイから第１メモリアレイヘのデータ転送に
ついて説明する。

【００７３】この場合、ユーザの使い勝手を考えた場
合、図３のように転送元の転送開始アドレス、転送元の
転送終了アドレス、転送先の転送開始アドレスの順序で
制御コマンドシーケンスとするのがよいと考えられる。
即ち、データ転送コマンドとして、例えば、第１コマン
ドサイクルではデータ転送を宣言するコマンドを発行す
る（ここではデータ０ＣＨ）。このとき、第１メモリア
レイから第２メモリアレイヘのデータ転送と、第２メモ
リアレイから第１メモリアレイヘのデータ転送とは制御
コマンドを異なるようにしておく。

【００７４】前述したように、図４（ａ）とは信号出力
タイミングが逆の図４（ｂ）に示すような順番で、各メ
モリアドレスレジスタ３，５，１へのラッチイネーブル
信号２２，２３，２１を発生させることにより、第２コ
マンドサイクルで転送元（第２メモリアレイ）のデータ
転送開始アドレス、第３コマンドサイクルで転送元（第
２メモリアレイ）のデータ転送終了アドレス、第４コマ
ンドサイクルで転送先（第１メモリアレイ）のデータ転
送開始アドレスを発行し、この順序でメモリアドレスレ
ジスタ３、メモリアドレスレジスタ５、メモリアドレス
レジスタ１へ順次格納することにより、メモリアレイ間
の相互データ転送を実現することができる。第１コマン
ドサイクルで発行されるデータ転送認識コマンド（制御
コマンド）によって、メモリアドレスレジスタへの記憶
順序を制御し、最終アドレスとのコンペアの対象の切り
替えをも行う。

【００７５】つまり、第１メモリアレイから第２メモリ
アレイヘのデータ転送、第２メモリアレイから第１メモ
リアレイヘのデータ転送のどちらであっても、第１メモ
リアレイの転送開始アドレス、第２メモリアドレスの転
送開始アドレスは常に同一のメモリアドレスレジスタに
記憶され、これはメモリアドレスレジスタ１，３，５へ
のラッチイネーブル信号２１〜２３の出力順序を変更す
るという簡便な制御のみで実現される。

【００７６】また、データ転送終了アドレス（最終アド
レス）とのコンペア（比較）は、第１メモリアレイから
第２メモリアレイヘのデータ転送のときは、第１メモリ
アレイのメモリアドレスカウンタ２との比較で行われ、
第２メモリアレイから第１メモリアレイヘのデータ転送
のときは、第２メモリアレイのメモリアドレスカウンタ
４との比較で行われる。このように、データ転送の向き
によって対象となるメモリアドレスカウンタを切り替え
るのである。

【００７７】次に、データ転送以外のメモリ制御（書込
み、読出しなど）に対しても、データ転送用のメモリア
ドレスレジスタ１，３，５およびメモリアドレスカウン
タ２，４を共通に用いる場合について説明する。

【００７８】例えば第１メモリアレイがフラッシュメモ
リである場合、通常、制御コマンド（フラッシュプログ
ラムコマンド）によりフラッシュメモリのプログラムを
実行することができる。この場合のコマンドシーケンス
を図３の最下段に示している。

【００７９】まず、そのプログラムコマンドとして、例
えば、第１コマンドサイクルではプログラムを宣言する
コマンドを発行する（ここではデータ４０Ｈ）。第２コ
マンドサイクルでプログラムしたいフラッシュメモリア
レイアドレスを発行する。第２コマンドサイクルで入力
されるプログラムアドレスは、ＷＳＭ１３のコントロー
ルにより第１メモリアレイに対応するメモリアドレスレ
ジスタ１に記憶される。

【００８０】これは、第１コマンドサイクルで入力され
る識別制御コマンドに対してＷＳＭ１３がメモリアドレ
スレジスタ１へのラッチイネーブル信号２１のコントロ
ールを実行することで実現される。

【００８１】プログラムコマンド発行後、転送回路９は
メモリアドレスレジスタ１に記憶しているプログラムア
ドレスをメモリアドレスカウンタ２に転送し、第１アド
レスデコーダ１４により、プログラムを行いたいアドレ
スをデコードして、メモリセルを選択することができ
る。この状態で所望の書き込みデータをフラッシュメモ
リに書き込むことでプログラムが完了する。

【００８２】即ち、メモリアドレスレジスタ１とメモリ
アドレスカウンタ２をメモリアレイ間のデータ転送動作
および通常の書き込み動作で共用することが可能であ
り、各動作毎に共通のレジスタおよびカウンタを設ける
ことにより回路規模を削減することが可能である。 （実施形態２）上記実施形態１では、データ転送範囲を
データ転送元のデータ転送開始アドレスとデータ転送終
了アドレスで表現したが、本実施形態２では、データ転
送元のデータ転送開始アドレスと転送データ数で表現し
た場合である。

【００８３】図５は、本発明の実施形態２におけるデー
タ転送制御装置の要部構成を示すブロック図であり、図
６は、図５のデータ転送制御装置のコマンドシーケンス
図である。

【００８４】図５に示すように、データ転送制御装置５
１は、アドレス制御回路５２において、外部データ入出
力端子であるデータパッドＤから入力された転送データ
数を記憶する転送データ数レジスタ３５と、初期値から
その値に「１」を順次加算（インクリメント）するデー
タカウンタ３６と、転送データ数レジスタ３５の転送デ
ータ数とデータカウンタ３６の値とを比較するコンペア
回路３７とを有している。本実施形態２では、データ転
送終了アドレスを格納する図１のメモリアドレスレジス
タ５、およびコンペア回路８の代わりに、転送データ数
レジスタ３５およびデータカウンタ３６、コンペア回路
３７を設けた点が、上記実施形態１（図１）の場合と異
なっている。

【００８５】ＷＳＭ５３は、コマンド認識手段５３１
と、第２アドレス出力手段５３２と、第２データ転送制
御手段５３３とを有している。

【００８６】コマンド認識手段５３１は、外部から入力
された制御コマンド（図６に示すデータ転送コマンドな
ど）および各制御対象アドレスデータ（第１および第２
メモリアレイの各データ転送開始アドレスおよびデータ
数など）を認識するものであり、入力制御コマンドがデ
ータ転送コマンドの場合、第１メモリアレイから第２メ
モリアレイヘの第１のデータ転送かまたは、第２メモリ
アレイから第１メモリアレイヘの第２のデータ転送かど
うかを検出し、これらの何れかに応じた一連のコマンド
シーケンスに対応付けるようになっている。

【００８７】第２アドレス出力手段５３２は、入力制御
コマンドに基づいて、第１メモリアレイのデータ転送開
始アドレス、データ転送を行うデータ数および第２メモ
リアレイのデータ転送開始アドレスをこの格納順序に出
力するかまたは、第２メモリアレイのデータ転送開始ア
ドレス、データ転送を行うデータ数および第１メモリア
レイのデータ転送開始アドレスをこの格納順序に出力す
るものである。

【００８８】第２データ転送制御手段５３３は、第１メ
モリアドレスカウンタ３３および第２メモリアドレスカ
ウンタ３４に設定されるアドレス値に基づいて第１メモ
リアレイと第２メモリアレイ間で相互にデータ転送を行
うと共に、第２比較手段としてのコンペア回路３７によ
る比較結果（両者が一致）に基づいてデータ転送を終了
するものである。

【００８９】そのコマンドシーケンスは、図６に示すよ
うに、第１コマンドサイクルではデータ転送を宣言する
コマンド（ここではデータ０３Ｈ）、第２コマンドサイ
クルでは転送元になるメモリアレイの転送開始アドレ
ス、第３コマンドサイクルでは転送データ数、第４コマ
ンドサイクルでは転送先になるメモリアレイの転送開始
アドレスを入力する。

【００９０】これにより、データ転送を制御するデバイ
ス内部のＷＳＭ５３により、第１メモリアレイから第２
メモリアレイヘのデータ転送が開始される。

【００９１】ＷＳＭ５３は、まず、格納された第１メモ
リアレイのデータ転送開始アドレス、第２メモリアレイ
のデータ転送開始アドレスを、転送回路４０，４１によ
って、メモリアドレスレジスタ３１，３２からそれぞれ
のメモリアドレスカウンタ３３，３４へ接続された転送
用バス３８，３９を通してそれぞれ転送する。これによ
り、データ転送元、データ転送先のアドレスをアドレス
カウンタ３３，３４に設定でき、第１アドレスデコーダ
１４および第２アドレスデコーダ１５により、それぞれ
のメモリアレイに対して設定アドレスにそれぞれデコー
ドされる。

【００９２】さらに、データカウンタ３６を初期値にリ
セットする。その後、この設定アドレスにおいて、ＷＳ
Ｍ５３は、転送元アドレスからデータを読み出し、その
データを転送先アドレスに書き込む。

【００９３】この動作によりデータの転送が実現され
る。この設定アドレスに対してデータ転送が完了する
と、ＷＳＭ５３はそれぞれのメモリアドレスカウンタ３
３，３４をインクリメントし、データ転送元、データ転
送先のメモリアドレスカウンタ３３，３４をそれぞれ次
のアドレス（１ビット加算したアドレス）に設定し、デ
ータカウンタ３６も同様にインクリメントする。

【００９４】前述した動作のように、ＷＳＭ５３は、こ
の設定アドレスにおいて、転送元アドレスからデータを
読み出し、そのデータを転送先アドレスに書き込む。こ
のような動作を繰り返し、コンペア回路３７により、デ
ータカウンタ３６が、第３コマンドサイクルで入力され
た転送データ数をラッチした転送データ数レジスタ３５
の値とコンペア（比較）し、それらが一致すると、ＷＳ
Ｍ５３は、最終アドレスになったことを検出することが
できる。これでデータ転送は完了となる。

【００９５】次に、転送方向が逆方向の第２メモリアレ
イから第１メモリアレイのデータ転送について説明す
る。

【００９６】この場合の図６のコマンドシーケンスで
は、第１コマンドサイクルでデータ転送を宣言するコマ
ンド（ここではデータ０ＣＨ）、第２コマンドサイクル
で第２メモリアレイの転送開始アドレス、第３コマンド
サイクルで転送データ数、第４コマンドサイクルで第１
メモリアレイの転送開始アドレスを入力する。

【００９７】これにより、データ転送を制御するデバイ
ス内部のＷＳＭ５３により、第２メモリアレイから第１
メモリアレイヘのデータ転送が開始される。

【００９８】ＷＳＭ５３は、まず、格納された第１メモ
リアレイのデータ転送開始アドレス、第２メモリアレイ
のデータ転送開始アドレスを、転送回路４０，４１によ
って、メモリアドレスレジスタ３１，３２からそれぞれ
のメモリアドレスカウンタ３３，３４に接続された転送
用バス３８，３９を通してそれぞれ転送する。

【００９９】これにより、データ転送元、データ転送先
のアドレスをアドレスカウンタ３３，３４に設定でき
て、第１アドレスデコーダ１４および第２アドレスデコ
ーダ１５により、それぞれのメモリアレイに対して設定
アドレスにそれぞれデコードされる。

【０１００】さらに、データカウンタ３６を初期値にリ
セットする。その後、この設定アドレスにおいて、ＷＳ
Ｍ５３は転送元アドレスからデータを読み出し、そのデ
ータを転送先アドレスに書き込む。

【０１０１】この動作により、データの転送が実現され
る。この設定アドレスに対してデータ転送が完了する
と、ＷＳＭ５３（または転送回路４０，４１）はそれぞ
れのメモリアドレスカウンタ３３，３４をインクリメン
トすることで、データ転送元、データ転送先のメモリア
ドレスカウンタ３３，３４をそれぞれ次のアドレス（１
ビット加算したアドレス）に設定し、データカウンタ３
６も同様にインクリメントする。

【０１０２】前述した動作のように、ＷＳＭ５３は、こ
の設定アドレスにおいて、転送元アドレスからデータを
読み出し、そのデータを転送先アドレスに書き込む。

【０１０３】このような動作を繰り返し、コンペア回路
３７により、データカウンタ３６が、第３コマンドサイ
クルで入力された転送データ数をラッチした転送データ
数レジスタ３５の値とコンペア（比較）し、それらが一
致すると、ＷＳＭ５３は、最終アドレスになったことを
検出することができる。これでデータ転送は完了とな
る。 （実施形態３）本実施形態３では、上記実施形態１のメ
モリアドレスレジスタ３が特定の値になっているかどう
かを検出する場合である。

【０１０４】図７は、本発明の実施形態３におけるデー
タ転送制御装置の要部構成を示すブロック図である。な
お、図１と同様の作用効果を奏する部材には同一の符号
を付けてその説明を省略する。

【０１０５】第１メモリアレイと第２メモリアレイのメ
モリ容量が異なり、各々のメモリアレイ内のデータを指
定するために必要なアドレスのビット数が異なる場合、
アドレスのビット数が小さい方のメモリアレイのデータ
転送開始アドレス、データ転送終了アドレスの入力に際
して必要としない上位アドレスの取り扱いが問題にな
る。この上位アドレスは、「Ｄｏｎ’ｔ Ｃａｒｅ(任
意の値)」であっても構わないが、上位アドレスが特定
の値になっていれば、今後の容量拡大に対して有効であ
る。

【０１０６】例えば図７のように、論理回路とインバー
タからなる判定回路６４をアドレス制御回路６２の例え
ばメモリアドレスレジスタ３に追加すると共に、判定回
路６４の出力端をＷＳＭ６３に接続して、ＷＳＭ６３内
の検知手段６３１にてメモリアドレスレジスタ３が特定
の値になっているかどうかを検出するようにすれば、第
１メモリアレイに対して第２メモリアレイのメモリ容量
が小さい場合に、必要としない上位アドレス（本実施形
態３では上位３ビット）が例えば全て「０」であること
を、ＷＳＭ６３が判定回路６４および検知手段６３１を
介してチェックすることが可能となり、もしこれを満た
さない場合（例えばデータ転送開始アドレスおよびデー
タ転送終了アドレスの少なくともいずれかが、容量拡大
した別のメモリアレイ内のアドレスである場合）には、
データ転送を中断させることもできる。

【０１０７】以上の判定回路６４および検知手段６３１
により第１判定手段が構成され、第１判定手段により、
第１メモリアレイおよび第２メモリアレイでメモリ容量
が異なる場合に、容量が少ない方のメモリアレイのアド
レスを記憶する例えばメモリアドレスレジスタ３に、使
用しない上位アドレスが特定の値になっているかどうか
を判定可能になっている。これによって、その容量が少
ない方のメモリアレイが特定可能となり、例えばデータ
転送開始アドレスおよびデータ転送終了アドレスの少な
くとも何れかが、そのメモリアレイ内に存在するかどう
かが判明可能となる。 （実施形態４）本実施形態４では、上記実施形態１のメ
モリアドレスカウンタ２が特定の値になっているかどう
か、例えば第１メモリアレイがフラッシュメモリアレイ
である場合、例えば現在設定されているアドレスがある
ブロックの先頭アドレスであるかどうかを検出する場合
である。

【０１０８】図８は、本発明の実施形態４におけるデー
タ転送制御装置の要部構成を示すブロック図である。な
お、図１と同様の作用効果を奏する部材には同一の符号
を付けてその説明を省略する。

【０１０９】例えば現在設定しているアドレスがフラッ
シュメモリアレイのあるブロックの先頭アドレスである
ことを検出する場合、図８のように、論理回路とインバ
ータからなる判定回路７４をアドレス制御回路７２の例
えばメモリアドレスカウンタ２に追加すると共に、判定
回路７４の出力端をＷＳＭ７３に接続して、ＷＳＭ７３
内の検知手段７３１にてメモリアドレスカウンタ２が特
定の値になっているかどうかを検出する。例えば、ブロ
ックアドレスよりも下位のアドレスが全て「０」である
ことが判断できれば、この値をＷＳＭ７３の検知手段７
３１がチェックすることによりブロックの境界をチェッ
クすることも可能になり、例えばブロックのプロテクト
チェックなどをＷＳＭ７３に実行させるような制御も可
能になる。

【０１１０】以上の判定回路７４および検知手段７３１
により第２判定手段が構成され、第２判定手段により、
例えばメモリアドレスカウンタ２（またはメモリアドレ
スカウンタ４）が保持するアドレスが特定の値になって
いるかどうかを判定することが可能となって、例えばブ
ロックの境界をチェックすることも可能になる。

【０１１１】以上により、本実施形態１〜４によれば、
同一チップ上に設けられた複数のメモリアレイ間の相互
データ転送に対して、データ転送に必要なアドレスデー
タを記憶するレジスタを共有させることができると共
に、データ転送以外の動作に対してもこのレジスタを使
用して制御回路の簡素化を図ることができる。この制御
回路の簡素化にともないレイアウト面積の削減を図るこ
ともできる。

【０１１２】なお、本実施形態１〜４では、本発明のデ
ータ転送制御装置およびこれを用いた半導体記憶装置に
ついて説明したが、本発明の半導体記憶装置を携帯電話
装置やコンピュータのような情報機器に容易に組み込む
ことができて、より小さい半導体チップ面積とすること
ができる。例えば、図１０に示すように、情報機器８０
が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭ（フラ
ッシュメモリなど）などの情報記憶手段と、操作入力手
段と、初期画面や情報処理結果などを表示する液晶表示
装置などの表示手段と、操作入力手段からの操作指令を
受けて、所定の情報処理プログラムやそのデータに基づ
いて、情報記憶手段に対して情報の読出／書込処理（メ
モリ動作）やデータ転送動作を行いつつ各種情報処理す
るＣＰＵ（中央処理演算装置）とを有する場合に、本発
明の半導体記憶装置を情報記憶手段に容易に用いること
ができる。

【０１１３】

【発明の効果】以上により、本発明によれば、同一半導
体チップ上に設けられた複数のメモリセルアレイ間の相
互データ転送に対して、データ転送に必要なアドレスデ
ータを記憶するレジスタを共通化させることにより、回
路の簡素化を図ることができて、半導体チップのレイア
ウト面積の削減を図ることができる。

【０１１４】また、データ転送以外のメモリ動作に対し
てもこのデータ転送用のメモリアドレス格納手段など
（レジスタなど）を使用することができて、回路の簡素
化を図ることができて、半導体チップのレイアウト面積
の削減を図ることができる。

【０１１５】さらに、本発明のデータ転送制御装置を半
導体記憶装置に容易に適用することができ、さらには、
半導体記憶装置を情報機器に容易に適用することができ
て、この場合にも、メモリ動作およびデータ転送動作を
行う回路の簡素化を図ることができて、半導体チップの
レイアウト面積の削減を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１におけるデータ転送制御装
置の要部構成を示すブロック図である。

【図２】本発明のデータ転送例を模式的に示す図であ
る。

【図３】図１のデータ転送制御装置におけるデータ転送
時のコマンドシーケンス図である。

【図４】（ａ）および（ｂ）は本発明のアドレスレジス
タのラッチタイミングの一例を示す図である。

【図５】本発明の実施形態２におけるデータ転送制御装
置の要部構成を示すブロック図である。

【図６】図５のデータ転送制御装置におけるデータ転送
時のコマンドシーケンス図である。

【図７】本発明の実施形態３におけるデータ転送制御装
置の要部構成を示すブロック図である。

【図８】本発明の実施形態４におけるデータ転送制御装
置の要部構成を示すブロック図である。

【図９】従来のページバッファ技術でのアドレス制御回
路の要部構成を示すブロック図である。

【図１０】図１のデータ転送制御装置を持つ半導体記憶
装置を情報機器に適用させた場合の情報機器の基本構成
を示すブロック図である。

【符号の説明】

１１，５１，６１，７１ データ転送制御装置 １２，５２，６２，７２ アドレス制御回路 １３，５３，６３，７３ ＷＳＭ（ライトステートマ
シン） １３１，５３１ コマンド認識手段 １３２ 第１アドレス出力手段 １３３ 第１データ転送制御手段 １３４ 第１比較対象アドレス切替手段 ５３２ 第２アドレス出力手段 ５３３ 第２データ転送制御手段 ６３１，７３１ 検知手段 １，３，５，３１，３２ メモリアドレスレジスタ ２，４，３３，３４ メモリアドレスカウンタ ６，７，３８，３９ バス ８，３７ コンペア回路 ９，１０，４０，４１ 転送回路 １４ 第１アドレスデコーダ １５ 第２アドレスデコーダ ３５ 転送データ数レジスタ ３６ データカウンタ ６４，７４ 判定回路 ８０ 情報機器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 康通 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B060 CA17

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力される制御コマンドおよび、第１お
   よび第２メモリアレイの各データ転送開始アドレスおよ
   びデータ転送終了アドレスに基づいて、第１メモリアレ
   イと第２メモリアレイ間で相互にデータ転送制御を行う
   データ転送制御装置において、 該入力制御コマンドを認識するコマンド認識手段と、 該入力制御コマンドに基づいて、該各データ転送開始ア
   ドレスおよびデータ転送終了アドレスの出力格納順序を
   制御する第１アドレス出力手段と、 該第１アドレス出力手段からの該第１メモリアレイのデ
   ータ転送開始アドレスを格納する第１メモリアドレス格
   納手段と、 該第１アドレス出力手段からの該第２メモリアレイのデ
   ータ転送開始アドレスを格納する第２メモリアドレス格
   納手段と、 該第１アドレス出力手段からの該データ転送終了アドレ
   スを格納する第３メモリアドレス格納手段と、 該入力制御コマンドに基づいて、データ転送の終了を検
   知するべく、該データ転送終了アドレスとの比較対象と
   なるメモリアドレスを、該第１メモリアレイおよび第２
   メモリアレイの何れかに対応したメモリアドレスに切り
   替える第１比較対象アドレス切替手段とを有し、 該第１メモリアドレス格納手段および第２メモリアドレ
   ス格納手段のアドレス値を順次インクリメントした値に
   基づいて該第１メモリアレイと第２メモリアレイ間で相
   互にデータ転送を行うデータ転送制御装置。
2. 【請求項２】 入力される制御コマンドおよび、第１お
   よび第２メモリアレイの各データ転送開始アドレスおよ
   びデータ転送終了アドレスに基づいて、第１メモリアレ
   イと第２メモリアレイ間で相互にデータ転送制御を行う
   データ転送制御装置において、 該入力制御コマンドを認識するコマンド認識手段と、 該入力制御コマンドに基づいて、該第１メモリアレイの
   データ転送開始アドレス、該第１メモリアレイのデータ
   転送終了アドレスおよび第２メモリアレイのデータ転送
   開始アドレスをこの格納順序に出力するかまたは、該第
   ２メモリアレイのデータ転送開始アドレス、該第２メモ
   リアレイのデータ転送終了アドレスおよび第１メモリア
   レイのデータ転送開始アドレスをこの格納順序に出力す
   る第１アドレス出力手段と、 該第１アドレス出力手段からの該第１メモリアレイのデ
   ータ転送開始アドレスを格納する第１メモリアドレス格
   納手段と、 データ転送単位毎にメモリアドレスをインクリメントす
   る第１メモリアドレスカウンタ手段と、 該第１メモリアドレス格納手段から該第１メモリアドレ
   スカウンタ手段ヘデータ転送開始アドレスを転送する第
   １メモリアドレス転送手段と、 該第１アドレス出力手段からの該第２メモリアレイのデ
   ータ転送開始アドレスを格納する第２メモリアドレス格
   納手段と、 データ転送単位毎にメモリアドレスをインクリメントす
   る第２メモリアドレスカウンタ手段と、 該第２メモリアドレス格納手段から該第２メモリアドレ
   スカウンタ手段ヘデータ転送開始アドレスを転送する第
   ２メモリアドレス転送手段と、 該第１アドレス出力手段からの該データ転送終了アドレ
   スを格納する第３メモリアドレス格納手段と、 該データ転送終了アドレス値と該第１メモリアドレスカ
   ウンタ手段または該第２メモリアドレスカウンタ手段の
   値を比較する第１比較手段と、 該入力制御コマンドに基づいて、該データ転送終了アド
   レスとの比較対象となる該第１メモリアドレスカウンタ
   手段および第２メモリアドレスカウンタ手段の何れかの
   値に切り替える第１比較対象アドレス切替手段と、 該第１メモリアドレスカウンタ手段および第２メモリア
   ドレスカウンタ手段に設定されるアドレス値に基づいて
   該第１メモリアレイと第２メモリアレイ間で相互にデー
   タ転送を行うと共に、該第１比較手段による比較結果に
   基づいてデータ転送を終了する第１データ転送制御手段
   とを有するデータ転送制御装置。
3. 【請求項３】 入力される制御コマンドおよび、第１お
   よび第２メモリアレイの各データ転送開始アドレスおよ
   びデータ転送を行うデータ数に基づいて、第１メモリア
   レイと第２メモリアレイ間で相互にデータ転送制御を行
   うデータ転送制御装置において、 該入力制御コマンドを認識するコマンド認識手段と、 該入力制御コマンドに基づいて、該各データ転送開始ア
   ドレスおよび、データ転送を行うデータ数の出力格納順
   序を制御する第２アドレス出力手段と、 該第２アドレス出力手段からの該第１メモリアレイのデ
   ータ転送開始アドレスを格納する第１メモリアドレス格
   納手段と、 該第２アドレス出力手段からの該第２メモリアレイのデ
   ータ転送開始アドレスを格納する第２メモリアドレス格
   納手段と、 該第２アドレス出力手段からのデータ転送を行うデータ
   数を記憶する転送データ数格納手段と、 データ転送単位毎に該データ数をインクリメントするデ
   ータカウンタ手段と、該データ数とデータカウンタ手段
   の値を比較する第２比較手段と、 該第１メモリアドレス格納手段および第２メモリアドレ
   ス格納手段のアドレス値を順次インクリメントした値に
   基づいて該第１メモリアレイと第２メモリアレイ間で相
   互にデータ転送を行うと共に、該第２比較手段による比
   較結果に基づいてデータ転送を終了する第２データ転送
   制御手段とを有するデータ転送制御装置。
4. 【請求項４】 入力される制御コマンドおよび、第１お
   よび第２メモリアレイの各データ転送開始アドレスおよ
   びデータ転送を行うデータ数に基づいて、第１メモリア
   レイと第２メモリアレイ間で相互にデータ転送制御を行
   うデータ転送制御装置において、 該入力制御コマンドを認識するコマンド認識手段と、 該入力制御コマンドに基づいて、該第１メモリアレイの
   データ転送開始アドレス、該データ転送を行うデータ数
   および第２メモリアレイのデータ転送開始アドレスをこ
   の格納順序に出力するかまたは、該第２メモリアレイの
   データ転送開始アドレス、該データ転送を行うデータ数
   および第１メモリアレイのデータ転送開始アドレスをこ
   の格納順序に出力する第２アドレス出力手段と、 該第２アドレス出力手段からの該第１メモリアレイのデ
   ータ転送開始アドレスを格納する第１メモリアドレス格
   納手段と、 データ転送単位毎にメモリアドレスをインクリメントす
   る第１メモリアドレスカウンタ手段と、 該第１メモリアドレス格納手段から該第１メモリアドレ
   スカウンタ手段ヘデータ転送開始アドレスを転送する第
   １メモリアドレス転送手段と、 該第２アドレス出力手段からの該第２メモリアレイのデ
   ータ転送開始アドレスを格納する第２メモリアドレス格
   納手段と、 データ転送単位毎にメモリアドレスをインクリメントす
   る第２メモリアドレスカウンタ手段と、 該第２メモリアドレス格納手段から該第２メモリアドレ
   スカウンタ手段ヘデータ転送開始アドレスを転送する第
   ２メモリアドレス転送手段と、 該第２アドレス出力手段からのデータ転送を行うデータ
   数を記憶する転送データ数格納手段と、 データ転送単位毎に該データ数をインクリメントするデ
   ータカウンタ手段と、 該データ数と該データカウンタ手段の値を比較する第２
   比較手段と、 該第１メモリアドレスカウンタ手段および第２メモリア
   ドレスカウンタ手段に設定されるアドレス値に基づいて
   該第１メモリアレイと第２メモリアレイ間で相互にデー
   タ転送を行うと共に、該第２比較手段による比較結果に
   基づいてデータ転送を終了する第２データ転送制御手段
   とを有するデータ転送制御装置。
5. 【請求項５】 前記第１メモリアレイおよび第２メモリ
   アレイでメモリ容量が異なる場合、容量が少ない方のメ
   モリアレイのアドレスを記憶するメモリアドレス格納手
   段に、使用しない上位アドレスが特定の値になっている
   かどうかを判定する第１判定手段を設けた請求項１〜４
   の何れかに記載のデータ転送制御装置。
6. 【請求項６】 前記メモリアドレスカウンタ手段が保持
   するアドレスが特定の値になっているかどうかを判定す
   る第２判定手段を有する請求項１〜５の何れかに記載の
   データ転送制御装置。
7. 【請求項７】 前記メモリアドレス格納手段はメモリア
   ドレスレジスタである請求項１〜６の何れかに記載のデ
   ータ転送制御装置。
8. 【請求項８】 請求項１〜７の何れかに記載のデータ転
   送制御装置を備えた半導体記憶装置。
9. 【請求項９】 入力される制御コマンドにより制御さ
   れ、前記データ転送動作以外の制御コマンドで指定され
   た書き込み、消去、読み出し、ベリファイなどのメモリ
   動作の対象となるアドレス情報を格納するアドレス情報
   格納手段を、前記データ転送時に必要な前記第１メモリ
   アドレス格納手段または前記第２メモリアドレス格納手
   段と共通に用いる構成とした請求項８記載の半導体記憶
   装置。
10. 【請求項１０】 請求項８または９記載の半導体記憶装
    置を用いてメモリ動作およびデータ転送動作を行う情報
    機器。