JP3900863B2 - データ転送制御装置、半導体記憶装置および情報機器 - Google Patents
データ転送制御装置、半導体記憶装置および情報機器 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ間で行われるデータ転送動作を制御するデータ転送制御装置およびそれを用いた半導体記憶装置、この半導体記憶装置を用いた情報機器に関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置（不揮発性メモリ）は、ＤＲＡＭ（Dynamic Random Access Memory)や、ＳＲＡＭ（Static Random Access Memory)のように電源を切ると記憶されているデータが消失するメモリと違って、電源を切ってもメモリセルに記憶されたデータが消失しないという特徴を持つ。不揮発性メモリとしては、現在、携帯電話などで多く使用されているフラッシュメモリの他に、ＩＣカードなどで使用され始めているＦＲＡＭ（強誘電体メモリ）、開発が活発化してきているＭＲＡＭ（磁気メモリ）などがある。
【０００３】
ここでは、不揮発性メモリ、特にフラッシュメモリについて説明を行うことにする。
【０００４】
一般に、フラッシュメモリは、読み出し動作、ベリファイ動作を含めた書き込み動作、ベリファイ動作を含めた消去動作のそれぞれの動作速度は、読み出し動作、ベリファイ動作を含めた書き込み動作、ベリファイ動作を含めた消去動作の順に遅くなる。読み出し動作には約１００ｎｓｅｃ程度、ベリファイ動作を含めた書き込み動作には約３０μｓｅｃ程度、ベリファイ動作を含めた消去動作には約５００ｍｓｅｃの時間を必要とする。つまり、フラッシュメモリは読み出し動作に比べて、書き込み動作、消去動作は桁違いに時間を必要とする。
【０００５】
一方、ＤＲＡＭやＳＲＡＭに代表される揮発性半導体記憶装置は電源を切ると、記憶している内容が失われてしまうという欠点があるが、書き込み動作に必要な時間は読み出し時間と同等であるという特徴があり、例えばＳＲＡＭでは約１００ｎｓ程度で読み出し動作、書き込み動作が終了する。つまり、フラッシュメモリの書き込み時間、消去時間に比べると、ＳＲＡＭは格段に短い時間でデータの書き換えが可能である。
【０００６】
従来、フラッシュメモリの書き込み時間が長いという欠点を補うための技術としてページバッファ技術がある。中央演算処理装置（ＣＰＵ）がデータを処理する場合、書き込み動作に長時間を要するフラッシュメモリはＣＰＵの待ち時間が不可避に長くなり、多数のデータを書き込む場合、その書き込み動作中の時間はＣＰＵがその他の処理をすることが不可能となる。
【０００７】
したがって、一旦、データをページバッファと呼ばれる書き込み時間の短いＳＲＡＭなどの揮発性半導体記憶装置内に書き込み、一括してフラッシュメモリへ転送するような機能を有する半導体記憶装置を実現することにより、見かけ上、書き込み時間を短くする手法が取られてきた。これにより、ＣＰＵは、フラッシュメモリヘの長時間を要するデータ書き込み動作から解放され、ＣＰＵは他の処理をすることが可能になる。
【０００８】
このページバッファ技術は、ページバッファがフラッシュメモリの任意のアドレスにミラーリングされる。したがって、ページバッファ書き込み時のコマンドシーケンスとしては、まず、第１サイクル目でＣＰＵがページバッファ書き込みコマンドを発行し、第２サイクル目で転送データ数を入力し、第３サイクル目以下でフラッシュメモリのアドレス、書き込みデータの組をコマンドのオペランドとして入力し、第２サイクル目で入力した転送データ数分のアドレス、データの組を入力した後、最後に確認コマンドを発行する。
【０００９】
この一連のコマンドシーケンスから第２サイクル目で転送データ数を抽出すると共に、第３サイクル目で転送スタートアドレスを抽出して記憶することにより、ライトステートマシン（内部動作の制御回路でありＷＳＭともいう）がこれらのデータを使用し、ページバッファからフラッシュメモリヘのデータ転送動作を実行する。
【００１０】
このページバッファ技術のアドレス制御回路の要部構成例を図９に示している。即ち、図９では、外部からデータ転送を指示するデバイス内部のコマンドがライトステートマシンＷＳＭに入力されると、ライトステートマシンＷＳＭがアドレス制御回路１０５を制御してページバッファからフラッシュメモリヘのデータ転送を開始する。以下、このデータ転送動作について更に詳細に説明する。
【００１１】
データ転送動作の開始に先立ち、ライトステートマシンＷＳＭは、図９に示すように、まず、入力されたコマンド情報からデータ転送開始アドレスを外部アドレスパッドＡからアドレスレジスタ１００に格納し、転送データ数をデータパッドＤから転送データ数レジスタ１０２に格納する。
【００１２】
次に、ライトステートマシンＷＳＭは、格納されたフラッシュメモリのデータ転送開始アドレスをメモリアドレスレジスタ１００からメモリアドレスカウンタ１０１に、接続された転送用バス１２０を通して転送させる。これにより、転送先のフラッシュメモリアレイは、フラッシュメモリアレイデコーダ１２１によりデータ転送開始アドレスにデコードされると共に、転送元のページバッファは、ページバッファデコーダ１２２により転送開始アドレス、即ち、書き込むデータが格納される最初のアドレスにデコードされる。
【００１３】
さらに、データカウンタ１０３を初期値にリセットする。その後、このデコードされたアドレスの選択メモリセルにアクセスして、ライトステートマシンＷＳＭは、ページバッファからデータを読み出し、そのデータをフラッシュメモリの転送先アドレスのメモリセルに書き込む。
【００１４】
この動作により、ページバッファからフラッシュメモリへのデータの書き込みが実現される。このデコードされたアドレスに対してページバッファからフラッシュメモリへのデータの書き込みが完了すると、ライトステートマシンＷＳＭは、メモリアドレスカウンタ１０１をインクリメントし、ページバッファ、フラッシュメモリのアドレスをそれぞれ次のアドレス（１ビット加算したアドレス）に更新し、データカウンタも同様にインクリメントする。
【００１５】
前述したように、ライトステートマシンＷＳＭは、この更新アドレスに対してページバッファからデータを読み出し、そのデータをフラッシュメモリの更新アドレスに対応したメモリセルに書き込む。
【００１６】
このような動作を繰り返し、コンペア回路１１１により、データカウンタ１０３がライトステートマシンＷＳＭから入力された転送データ数をラッチした転送データ数レジスタ１０２の値とコンペアして一致すると、ライトステートマシンＷＳＭは、最終アドレスになったことを検出する。これで、ページバッファからフラッシュメモリへのデータの書き込みが完了する。
【００１７】
前述したようなページバッファ技術として、データ転送時のオーバーヘッドを減少させて、データ転送速度の低下を減少させることができる半導体記憶装置（特開平１１−８５６０９号公報「半導体記憶装置およびそのデータ管理方法」）、データのライトアクセスに対する高速化を低消費電力と共に実現することができる記憶装置（特開平１０−２８３７６８号公報「記憶装置およびクロック発振停止時のデータ受け付け制御方法」）などが提案されている。
【００１８】
また、２つのメモリ間で一方のメモリから他方のメモリヘデータを転送する方式にダイレクトメモリアクセス方式（ＤＭＡ方式）がある。このダイレクトメモリアクセス方式では、まず、メモリアドレスレジスタに転送開始アドレスをダイレクトメモリアクセスコントローラ回路から書き込み、ワードカウントレジスタに転送ワード数をコントロール回路から書き込む。メモリアドレスレジスタのアドレスが示すメモリアドレスデータを他のメモリへ転送した後に、メモリアドレスレジスタの値を「１」だけカウントアップし、ワードカウントレジスタの値を「１」だけカウントダウンする。このような動作をワードカウントレジスタの値が零になるまで繰り返す。
【００１９】
前述したダイレクトメモリアクセス方式として、ハードウエア量の減少を促しつつソフトウエアにかかる負荷の軽減を図ることができるメモリのアドレッシング方式（特開昭５８−１６６５８１号公報）が提案されている。
【００２０】
【発明が解決しようとする課題】
上記従来のページバッファを用いたデータ書き込み動作では、書込み速度の早いページバッファにデータを一旦格納し、ページバッファからフラッシュメモリに一括してデータを転送している。このようなデータ転送方法により、フラッシュメモリヘのデータ書き込み時間の短縮化を図っている。
【００２１】
しかしながら、このようなページバッファ技術では、ページバッファがフラッシュメモリの任意のアドレスにミラーリングされることにより、ページバッファには決められたアドレスが存在しないため、相互のデータ転送が不可能である。したがって、ページバッファ技術では、ページバッファに書き込んだ特定のデータを読み出すことも不可能である。
【００２２】
一方、ダイレクトメモリ方式は、別チップで構成された２つのメモリアレイをメモリアクセスコントローラによりデータ転送を実行するため、データ転送に必要なチップ数が増大するという欠点があり、実装面積の増大につながる。また、別チップでデータ転送を実行するためデータ転送を必要とする所要時間が長くなるという問題もある。
【００２３】
これに鑑みて、複数のメモリアレイが独立して動作可能に設けられており、これらメモリアレイ間の相互のデータ転送とそれぞれのメモリアレイの読み出し、書き込みの同時動作が可能な半導体記憶装置が提案されている（特願２０００−１７６１８２号）。
【００２４】
しかし、この半導体記憶装置では、データ転送を行うに当たり、第１メモリアレイから第２メモリアレイヘのデータ転送、また、その逆の第２メモリアレイから第１メモリアレイへのデータ転送において、それぞれのデータ転送用に回路が用意してあり、回路の共有化が考慮されていない。したがって、実現方法の如何によっては、各メモリアレイ毎に専用のメモリアドレスレジスタを複数組持つことなどにより、レイアウト面積の増大を招いていた。
【００２５】
本発明は、上記事情に鑑みて為されたもので、同一半導体チップ上に設けられた複数のメモリセルアレイ間の相互データ転送に対して、データ転送に必要なアドレスデータを記憶するレジスタを共有させて回路の簡素化を図ることにより、半導体チップのレイアウト面積の削減を図ることができるデータ転送制御装置およびそれを用いた半導体記憶装置、これを用いた情報機器を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明のデータ転送制御装置は、第１および第２メモリアレイの各データ転送開始アドレスおよびデータ転送終了アドレスと、該第１メモリアレイから該第２メモリアレイのデータ転送方向および、該第２メモリアレイから該第１メモリアレイのデータ転送方向のいずれかに応じた入力制御コマンドに対応したシーケンスとに基づいて、同一半導体チップ上の第１メモリアレイと第２メモリアレイ間で相互にデータ転送制御を行うデータ転送制御装置であって、該入力制御コマンドを認識するコマンド認識手段と、該入力制御コマンドに対応したシーケンスに基づいて、該各データ転送開始アドレスおよびデータ転送終了アドレスの出力格納順序を制御する第１アドレス出力手段と、該第１アドレス出力手段からの該第１メモリアレイのデータ転送開始アドレスを格納する第１メモリアドレス格納手段と、該第１アドレス出力手段からの該第２メモリアレイのデータ転送開始アドレスを格納する第２メモリアドレス格納手段と、該第１アドレス出力手段からの該データ転送終了アドレスを格納する第３メモリアドレス格納手段と、該入力制御コマンドに対応したシーケンスに基づいて、データ転送の終了を検知するべく、該データ転送終了アドレスとの比較対象となるメモリアドレスを、該第１メモリアレイおよび第２メモリアレイの何れかに対応したメモリアドレスに切り替える第１比較対象アドレス切替手段とを有し、該第１メモリアドレス格納手段、該第２メモリアドレス格納手段および該第３メモリアドレス格納手段になるように該メモリアレイ毎に専用の複数組のメモリアドレス格納手段が共通化されており、該第1メモリアドレス格納手段および第２メモリアドレス格納手段のアドレス値を順次インクリメントした値に基づいて該第１メモリアレイと該第２メモリアレイ間で相互にデータ転送を行うものであり、そのことにより上記目的が達成される。
【００２７】
更に具体的には、本発明のデータ転送制御装置は、第１および第２メモリアレイの各データ転送開始アドレスおよびデータ転送終了アドレスと、該第１メモリアレイから該第２メモリアレイのデータ転送方向および、該第２メモリアレイから該第１メモリアレイのデータ転送方向のいずれかに応じた入力制御コマンドに対応したシーケンスとに基づいて、同一半導体チップ上の第１メモリアレイと第２メモリアレイ間で相互にデータ転送制御を行うデータ転送制御装置であって、該入力制御コマンドを認識するコマンド認識手段と、該入力制御コマンドに対応したシーケンスに基づいて、該第１メモリアレイのデータ転送開始アドレス、該第１メモリアレイのデータ転送終了アドレスおよび第２メモリアレイのデータ転送開始アドレスをこの格納順序に出力するかまたは、該第２メモリアレイのデータ転送開始アドレス、該第２メモリアレイのデータ転送終了アドレスおよび第１メモリアレイのデータ転送開始アドレスをこの格納順序に出力する第１アドレス出力手段と、該第１アドレス出力手段からの該第１メモリアレイのデータ転送開始アドレスを格納する第１メモリアドレス格納手段と、データ転送単位毎にメモリアドレスをインクリメントする第１メモリアドレスカウンタ手段と、該第１メモリアドレス格納手段から該第１メモリアドレスカウンタ手段ヘデータ転送開始アドレスを転送する第１メモリアドレス転送手段と、該第１アドレス出力手段からの該第２メモリアレイのデータ転送開始アドレスを格納する第２メモリアドレス格納手段と、データ転送単位毎にメモリアドレスをインクリメントする第２メモリアドレスカウンタ手段と、該第２メモリアドレス格納手段から該第２メモリアドレスカウンタ手段ヘデータ転送開始アドレスを転送する第２メモリアドレス転送手段と、該第１アドレス出力手段からの該データ転送終了アドレスを格納する第３メモリアドレス格納手段と、該データ転送終了アドレス値と該第１メモリアドレスカウンタ手段または該第２メモリアドレスカウンタ手段の値を比較する第１比較手段と、該入力制御コマンドに対応したシーケンスに基づいて、該データ転送終了アドレスとの比較対象となる該第１メモリアドレスカウンタ手段および第２メモリアドレスカウンタ手段の何れかの値に切り替える第１比較対象アドレス切替手段と、該第１メモリアドレスカウンタ手段および第２メモリアドレスカウンタ手段に設定されるアドレス値に基づいて該第１メモリアレイと第２メモリアレイ間で相互にデータ転送を行うと共に、該第１比較手段による比較結果に基づいてデータ転送を終了する第１データ転送制御手段とを有し、該第１メモリアドレス格納手段、該第２メモリアドレス格納手段および該第３メモリアドレス格納手段になるように該メモリアレイ毎に専用の複数組のメモリアドレス格納手段が共通化されているものであり、そのことにより上記目的が達成される。
【００３０】
さらに、好ましくは、本発明のデータ転送制御装置において、第１メモリアレイおよび第２メモリアレイでメモリ容量が異なる場合、容量が少ない方のメモリアレイのアドレスを記憶するメモリアドレス格納手段に、使用しない上位アドレスが特定の値になっているかどうかを判定する第１判定手段を設ける。
【００３１】
さらに、好ましくは、本発明のデータ転送制御装置において、前記メモリアドレスカウンタ手段が保持するアドレスが、ブロックの境界を示す特定の値になっているかどうかを判定する第２判定手段を有する。
【００３２】
さらに、好ましくは、本発明のデータ転送制御装置におけるメモリアドレス格納手段はメモリアドレスレジスタである。
【００３３】
本発明の半導体記憶装置は、本発明の上記データ転送制御装置を備えたものであり、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の半導体記憶装置において、請求項１、２および５〜７の何れかに記載のデータ転送制御装置を備えた半導体記憶装置であって、入力される制御コマンドにより制御され、前記データ転送動作以外の制御コマンドで指定された書き込み、消去、読み出し、ベリファイなどのメモリ動作の対象となるアドレス情報を格納するアドレス情報格納手段を、前記データ転送時に必要な前記第１メモリアドレス格納手段または前記第２メモリアドレス格納手段と共通に用いる。
【００３５】
本発明の情報機器は、本発明の上記半導体記憶装置を用いてメモリ動作およびデータ転送動作を行うものであり、そのことにより上記目的が達成される。
【００３６】
上記構成による作用について以下に説明する。同一半導体チップ上に設けられた複数のメモリセルアレイ間の相互データ転送に対して、データ転送に必要なアドレスデータを記憶するレジスタを共通化させて回路の簡素化を図ることにより、半導体チップのレイアウト面積の削減を図ることが可能となる。また、データ転送以外のメモリ動作に対してもこのデータ転送用のメモリアドレス格納手段など（レジスタなど）を使用することが可能となって回路の簡素化を図ることが可能となる。本発明のデータ転送制御装置を半導体記憶装置に容易に適用することが可能であり、更には半導体記憶装置を情報機器に容易に適用することが可能となり、半導体記憶装置や情報機器においても、メモリ動作およびデータ転送動作を行う回路の簡素化を図ることが可能となる。
【００３７】
【発明の実施の形態】
以下、本発明のデータ転送制御装置を半導体記憶装置に適用させた場合の実施形態１〜４について図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１におけるデータ転送制御装置の要部構成を示すブロック図である。
【００３８】
図１において、本発明のデータ転送制御装置１１は、アドレス制御回路１２と、ライトステートマシン１３（以下ＷＳＭ１３という）とを備え、外部から入力される制御コマンドに従ってアドレス制御回路１２を制御して、複数のメモリアレイ間で相互にデータ転送を行うものである。
【００３９】
アドレス制御回路１２は、第１メモリアレイ側の第１メモリアドレス格納手段としてのメモリアドレスレジスタ１と、第１メモリアレイ側の第１メモリアドレスカウンタ手段としてのメモリアドレスカウンタ２と、第２メモリアレイ側の第２メモリアドレス格納手段としてのメモリアドレスレジスタ３と、第２メモリアレイ側の第２メモリアドレスカウンタ手段としてのメモリアドレスカウンタ４と、第３メモリアドレス格納手段としてのメモリアドレスレジスタ５と、転送終了検知用の比較手段としてのコンペア回路８と、第１メモリアドレス転送手段としての転送回路９と、第２メモリアドレス転送手段としての転送回路１０とを有する。
【００４０】
メモリアドレスレジスタ１は、データ転送に必要なアドレスを記憶するのに必要な複数のラッチ回路から構成されており、第１メモリアレイの制御対象アドレス（データ転送開始アドレス）を格納すると共に、後述する制御コマンドにより前回のアドレスデータ（データ転送開始アドレス）を更新して記憶するようになっている。
【００４１】
メモリアドレスカウンタ２は、メモリアドレスレジスタ１のビット数と同等のアドレスを制御でき、転送回路９にて制御されるインクリメント制御信号により、設定されているアドレスに対して、１ビット加算されたアドレスを生成する。つまり、メモリアドレスカウンタ２は、転送回路９からのインクリメント制御信号により第１メモリアレイのアドレスをインクリメントする。このメモリアドレスカウンタ２の出力は第１アドレスデコーダ１４に接続されており、第１アドレスデコーダ１４により、設定アドレスに対応する第１メモリアレイ内のメモリセルが選択（読出し、書込みなど）されるようになっている。
【００４２】
メモリアドレスレジスタ３は、データ転送に必要なアドレスを記憶するのに必要な複数のラッチ回路から構成されており、第２メモリアレイの制御対象アドレス（データ転送開始アドレス）を格納すると共に、後述する制御コマンドにより前回のアドレスデータ（データ転送開始アドレス）を更新して記憶するようになっている。
【００４３】
メモリアドレスカウンタ４は、メモリアドレスレジスタ３のビット数と同等のアドレスを制御でき、転送回路１０にて制御されるインクリメント制御信号により、設定されるアドレスに対して、１ビット加算されたアドレスを生成する。つまり、メモリアドレスカウンタ４は、転送回路１０からのインクリメント制御信号により第２メモリアレイのアドレスをインクリメントする。このメモリアドレスカウンタ４の出力端は第２アドレスデコーダ１５に接続されており、第２アドレスデコーダ１５により、設定アドレスに対応する第２メモリアレイ内のメモリセルが選択（読出し、書込みなど）されるようになっている。
【００４４】
メモリアドレスレジスタ５は、データ転送終了アドレスを格納するものである。
【００４５】
コンペア回路８は、メモリアドレスレジスタ５のデータ転送終了アドレス値と、第１メモリアレイのメモリアドレスカウンタ２または第２メモリアレイのメモリアドレスカウンタ４との値を比較するものである。
【００４６】
転送回路９は、メモリアドレスレジスタ２からメモリアドレスカウンタ３ヘメモリアドレスデータ（データ転送開始アドレス）をバス６を介して転送制御すると共に、その後、一つのデータが転送される毎（データ転送単位毎）にアドレスデータを順次インクリメント可能である。
【００４７】
転送回路１０は、メモリアドレスレジスタ３からメモリアドレスカウンタ４ヘメモリアドレスデータ（データ転送開始アドレス）をバス６を介して転送制御すると共に、その後、一つのデータが転送される毎（データ転送単位毎）にアドレスデータを順次インクリメント可能である。
【００４８】
ＷＳＭ１３は、コマンド認識手段１３１と、第１アドレス出力手段１３２と、第１データ転送制御手段１３３と、カウンタ切替手段である第１比較対象アドレス１３４とを有する。
【００４９】
コマンド認識手段１３１は、外部から入力された制御コマンド（図３に示すデータ転送コマンドおよびフラッシュプログラムコマンドなど）を認識するものであり、入力制御コマンドがデータ転送コマンドの場合には、第１メモリアレイから第２メモリアレイヘの第１のデータ転送かまたは、第２メモリアレイから第１メモリアレイヘの第２のデータ転送かどうかを検出し、これらの何れかに応じた一連のコマンドシーケンスに対応付けるようになっている。
【００５０】
第１アドレス出力手段１３２は、入力制御コマンドに対応するコマンドシーケンスに基づいて、第１メモリアレイのデータ転送開始アドレス、第１メモリアレイのデータ転送終了アドレス、第２メモリアレイのデータ転送開始アドレスの格納順序かまたは、第２メモリアレイのデータ転送開始アドレス、第２メモリアレイのデータ転送終了アドレス、第１メモリアレイのデータ転送開始アドレスの格納順序にて、それらに対応する各メモリアドレスレジスタ１，３，５にそれぞれ格納するようになっている。
【００５１】
第１データ転送制御手段１３３は、メモリアドレスカウンタ２，４に設定されるアドレス値に基づいて第１メモリアレイと第２メモリアレイ間で相互にデータ転送を行うと共に、コンペア回路８による比較結果（両者の一致）に基づいてデータ転送を終了するものである。
【００５２】
比較対象アドレス切替手段１３４は、入力制御コマンドに対するコマンドシーケンスに基づいて、データ転送終了アドレス値とのコンペア対象となるメモリアドレスカウンタ２，４の何れかのアドレス値に切り替えるものである。
【００５３】
ここで、データ転送時のコマンドシーケンスについて説明する。
【００５４】
図２に示すようなデータ転送例を考える。即ち、第１メモリアレイ内の転送元転送開始アドレスＳ１から転送元転送終了アドレスＥ１間のデータを第２メモリアレイの転送先転送開始アドレスＳ２からデータを順次転送する。
【００５５】
このときのコマンドシーケンスとしては、例えば、第１メモリアレイから第２メモリアレイヘのデータ転送に際しては、図３に示すようなコマンドシーケンスが発行される。
【００５６】
図３では、第１メモリアレイから第２メモリアレイヘのデータ転送の場合のコマンドシーケンス（最上段に記載）、第２メモリアレイから第１メモリアレイヘのデータ転送の場合のコマンドシーケンス（中段に記載）、後述する各サイクルで入力されたアドレスデータに対応するライトステートマシンＷＳＭの内部動作（各段の下段）を示している。
【００５７】
第１メモリアレイから第２メモリアレイヘの転送の場合、第１コマンドサイクルではデータ転送を宣言するコマンド（ここではデータ０３Ｈ）、第２コマンドサイクルでは転送元になるメモリアレイ（この場合は第１メモリアレイ）の転送開始アドレス、第３コマンドサイクルでは転送元になるメモリアレイ（この場合は第１メモリアレイ）の転送終了アドレス、第４コマンドサイクルでは転送先になるメモリアレイ（この場合は第２メモリアレイ）の転送開始アドレスを入力する。
【００５８】
各サイクルで入力された制御コマンドおよびそのオペランドとなるアドレスデータはＷＳＭ１３で解釈され、このとき、ＷＳＭ１３は図４（ａ）に示すような順番でメモリアドレスレジスタ１，３，５に対して各ラッチイネーブル信号２１〜２３を発生させる。即ち、第２コマンドサイクルで入力されたアドレスを第１メモリアレイのデータ転送開始アドレスとしてメモリアドレスレジスタ１に、第３コマンドサイクルで入力されたアドレスを第１メモリアレイのデータ転送終了アドレスとしてメモリアドレスレジスタ５に、第４コマンドサイクルで入力されたアドレスを第２メモリアレイのデータ転送開始アドレスとしてメモリアドレスレジスタ３にそれぞれこの順序で格納する。
【００５９】
これにより、データ転送を制御するデバイス内部のＷＳＭ１３により第１メモリアレイから第２メモリアレイヘのデータ転送が開始される。
【００６０】
次に、データ転送方法の概要について説明する。
【００６１】
ＷＳＭ１３は、まず、格納された第１メモリアレイのデータ転送開始アドレス、第２メモリアレイのデータ転送開始アドレスを、メモリアドレスレジスタ１，３からそれぞれのメモリアドレスカウンタ２，４に接続された転送用バス６，７を通して転送する。
【００６２】
これにより、データ転送元、データ転送先のアドレスをアドレスカウンタ２，４に設定でき、それぞれ第１メモリアレイおよび第２メモリアレイに対して設定アドレスがデコードされる。
【００６３】
その後、この設定アドレスにおいて、ＷＳＭ１３は、第１メモリアレイの転送元アドレスからデータを読み出し、そのデータを第２メモリアレイの転送先アドレスに書き込む。
【００６４】
この動作によりデータの転送が実現される。この設定アドレスに対して一つのデータ転送が完了すると、ＷＳＭ１３はそれぞれのメモリアドレスカウンタ２，４をそれぞれインクリメントして、データ転送元、データ転送先のメモリアドレスカウンタ２，４をそれぞれ次のアドレス（１ビット加算したアドレス）に設定する。
【００６５】
ＷＳＭ１３は、この設定アドレスにおいて同様に転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。
【００６６】
このような動作を繰り返し、コンペア回路８により第１メモリアレイのメモリアドレスカウンタ２の値を第３コマンドサイクルで入力された第１メモリアレイの転送終了アドレスとコンペアし、これらが一致すると、ＷＳＭ１３は最終アドレスになったことを検出することができる。
【００６７】
その後、最終アドレスに対して、ＷＳＭ１３は転送元メモリアレイからデータを読み出し、そのデータを転送先メモリアレイに書き込む。これでデータ転送は完了となる。
【００６８】
転送先のメモリアレイがＳＲＡＭなどであれば、ベリファイ動作は特に必要ないが、例えばフラッシュメモリアレイであれば、データ書き込み完了後、書き込みが正常に行われたかどうかを確認するためのベリファイ動作が必要になる。
【００６９】
フラッシュメモリアレイヘのデータ転送を考えた場合、あるアドレスに対してデータの書き込み、ベリファイを行い、次のアドレスに移るというようなアルゴリズムを使用することよりも、データ転送開始アドレスからデータ転送終了アドレスまで一括してデータの書き込みを行い、その後、データ転送開始アドレスに戻り一括してベリファイを実行する方が効率的である。これはデータの書き込み動作からベリファイ動作に移行する際、およびベリファイ動作から書き込み動作に移行する際に、それぞれの動作に必要な電圧を内部回路で生成しなければならず、その電圧切り替えに時間を要するためである。
【００７０】
このことより、フラッシュメモリアレイヘー括してデータの書き込みを実施し、ベリファイ動作時には再度メモリアドレスレジスタ１，３からメモリアドレスカウンタ２，４ヘバス６，７を通してデータ転送開始アドレスを転送する。
【００７１】
上述のデータ書き込みと同様なデータ転送アルゴリズムにより、ベリファイ動作を実行する。即ち、ベリファイ動作に必要なアドレスを格納するレジスタを、データ転送動作で用いるメモリアドレスレジスタ１，３，５とメモリアドレスカウンタ２，４と共通化できて回路が簡素化でき、半導体チップ面積を削減することができる。
【００７２】
次に、前述したデータ転送とは逆方向の第２メモリアレイから第１メモリアレイヘのデータ転送について説明する。
【００７３】
この場合、ユーザの使い勝手を考えた場合、図３のように転送元の転送開始アドレス、転送元の転送終了アドレス、転送先の転送開始アドレスの順序で制御コマンドシーケンスとするのがよいと考えられる。即ち、データ転送コマンドとして、例えば、第１コマンドサイクルではデータ転送を宣言するコマンドを発行する（ここではデータ０ＣＨ）。このとき、第１メモリアレイから第２メモリアレイヘのデータ転送と、第２メモリアレイから第１メモリアレイヘのデータ転送とは制御コマンドを異なるようにしておく。
【００７４】
前述したように、図４（ａ）とは信号出力タイミングが逆の図４（ｂ）に示すような順番で、各メモリアドレスレジスタ３，５，１へのラッチイネーブル信号２２，２３，２１を発生させることにより、第２コマンドサイクルで転送元（第２メモリアレイ）のデータ転送開始アドレス、第３コマンドサイクルで転送元（第２メモリアレイ）のデータ転送終了アドレス、第４コマンドサイクルで転送先（第１メモリアレイ）のデータ転送開始アドレスを発行し、この順序でメモリアドレスレジスタ３、メモリアドレスレジスタ５、メモリアドレスレジスタ１へ順次格納することにより、メモリアレイ間の相互データ転送を実現することができる。第１コマンドサイクルで発行されるデータ転送認識コマンド（制御コマンド）によって、メモリアドレスレジスタへの記憶順序を制御し、最終アドレスとのコンペアの対象の切り替えをも行う。
【００７５】
つまり、第１メモリアレイから第２メモリアレイヘのデータ転送、第２メモリアレイから第１メモリアレイヘのデータ転送のどちらであっても、第１メモリアレイの転送開始アドレス、第２メモリアドレスの転送開始アドレスは常に同一のメモリアドレスレジスタに記憶され、これはメモリアドレスレジスタ１，３，５へのラッチイネーブル信号２１〜２３の出力順序を変更するという簡便な制御のみで実現される。
【００７６】
また、データ転送終了アドレス（最終アドレス）とのコンペア（比較）は、第１メモリアレイから第２メモリアレイヘのデータ転送のときは、第１メモリアレイのメモリアドレスカウンタ２との比較で行われ、第２メモリアレイから第１メモリアレイヘのデータ転送のときは、第２メモリアレイのメモリアドレスカウンタ４との比較で行われる。このように、データ転送の向きによって対象となるメモリアドレスカウンタを切り替えるのである。
【００７７】
次に、データ転送以外のメモリ制御（書込み、読出しなど）に対しても、データ転送用のメモリアドレスレジスタ１，３，５およびメモリアドレスカウンタ２，４を共通に用いる場合について説明する。
【００７８】
例えば第１メモリアレイがフラッシュメモリである場合、通常、制御コマンド（フラッシュプログラムコマンド）によりフラッシュメモリのプログラムを実行することができる。この場合のコマンドシーケンスを図３の最下段に示している。
【００７９】
まず、そのプログラムコマンドとして、例えば、第１コマンドサイクルではプログラムを宣言するコマンドを発行する（ここではデータ４０Ｈ）。第２コマンドサイクルでプログラムしたいフラッシュメモリアレイアドレスを発行する。第２コマンドサイクルで入力されるプログラムアドレスは、ＷＳＭ１３のコントロールにより第１メモリアレイに対応するメモリアドレスレジスタ１に記憶される。
【００８０】
これは、第１コマンドサイクルで入力される識別制御コマンドに対してＷＳＭ１３がメモリアドレスレジスタ１へのラッチイネーブル信号２１のコントロールを実行することで実現される。
【００８１】
プログラムコマンド発行後、転送回路９はメモリアドレスレジスタ１に記憶しているプログラムアドレスをメモリアドレスカウンタ２に転送し、第１アドレスデコーダ１４により、プログラムを行いたいアドレスをデコードして、メモリセルを選択することができる。この状態で所望の書き込みデータをフラッシュメモリに書き込むことでプログラムが完了する。
【００８２】
即ち、メモリアドレスレジスタ１とメモリアドレスカウンタ２をメモリアレイ間のデータ転送動作および通常の書き込み動作で共用することが可能であり、各動作毎に共通のレジスタおよびカウンタを設けることにより回路規模を削減することが可能である。
（実施形態２）
上記実施形態１では、データ転送範囲をデータ転送元のデータ転送開始アドレスとデータ転送終了アドレスで表現したが、本実施形態２では、データ転送元のデータ転送開始アドレスと転送データ数で表現した場合である。
【００８３】
図５は、本発明の実施形態２におけるデータ転送制御装置の要部構成を示すブロック図であり、図６は、図５のデータ転送制御装置のコマンドシーケンス図である。
【００８４】
図５に示すように、データ転送制御装置５１は、アドレス制御回路５２において、外部データ入出力端子であるデータパッドＤから入力された転送データ数を記憶する転送データ数レジスタ３５と、初期値からその値に「１」を順次加算（インクリメント）するデータカウンタ３６と、転送データ数レジスタ３５の転送データ数とデータカウンタ３６の値とを比較するコンペア回路３７とを有している。本実施形態２では、データ転送終了アドレスを格納する図１のメモリアドレスレジスタ５、およびコンペア回路８の代わりに、転送データ数レジスタ３５およびデータカウンタ３６、コンペア回路３７を設けた点が、上記実施形態１（図１）の場合と異なっている。
【００８５】
ＷＳＭ５３は、コマンド認識手段５３１と、第２アドレス出力手段５３２と、第２データ転送制御手段５３３とを有している。
【００８６】
コマンド認識手段５３１は、外部から入力された制御コマンド（図６に示すデータ転送コマンドなど）および各制御対象アドレスデータ（第１および第２メモリアレイの各データ転送開始アドレスおよびデータ数など）を認識するものであり、入力制御コマンドがデータ転送コマンドの場合、第１メモリアレイから第２メモリアレイヘの第１のデータ転送かまたは、第２メモリアレイから第１メモリアレイヘの第２のデータ転送かどうかを検出し、これらの何れかに応じた一連のコマンドシーケンスに対応付けるようになっている。
【００８７】
第２アドレス出力手段５３２は、入力制御コマンドに基づいて、第１メモリアレイのデータ転送開始アドレス、データ転送を行うデータ数および第２メモリアレイのデータ転送開始アドレスをこの格納順序に出力するかまたは、第２メモリアレイのデータ転送開始アドレス、データ転送を行うデータ数および第１メモリアレイのデータ転送開始アドレスをこの格納順序に出力するものである。
【００８８】
第２データ転送制御手段５３３は、第１メモリアドレスカウンタ３３および第２メモリアドレスカウンタ３４に設定されるアドレス値に基づいて第１メモリアレイと第２メモリアレイ間で相互にデータ転送を行うと共に、第２比較手段としてのコンペア回路３７による比較結果（両者が一致）に基づいてデータ転送を終了するものである。
【００８９】
そのコマンドシーケンスは、図６に示すように、第１コマンドサイクルではデータ転送を宣言するコマンド（ここではデータ０３Ｈ）、第２コマンドサイクルでは転送元になるメモリアレイの転送開始アドレス、第３コマンドサイクルでは転送データ数、第４コマンドサイクルでは転送先になるメモリアレイの転送開始アドレスを入力する。
【００９０】
これにより、データ転送を制御するデバイス内部のＷＳＭ５３により、第１メモリアレイから第２メモリアレイヘのデータ転送が開始される。
【００９１】
ＷＳＭ５３は、まず、格納された第１メモリアレイのデータ転送開始アドレス、第２メモリアレイのデータ転送開始アドレスを、転送回路４０，４１によって、メモリアドレスレジスタ３１，３２からそれぞれのメモリアドレスカウンタ３３，３４へ接続された転送用バス３８，３９を通してそれぞれ転送する。これにより、データ転送元、データ転送先のアドレスをアドレスカウンタ３３，３４に設定でき、第１アドレスデコーダ１４および第２アドレスデコーダ１５により、それぞれのメモリアレイに対して設定アドレスにそれぞれデコードされる。
【００９２】
さらに、データカウンタ３６を初期値にリセットする。その後、この設定アドレスにおいて、ＷＳＭ５３は、転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。
【００９３】
この動作によりデータの転送が実現される。この設定アドレスに対してデータ転送が完了すると、ＷＳＭ５３はそれぞれのメモリアドレスカウンタ３３，３４をインクリメントし、データ転送元、データ転送先のメモリアドレスカウンタ３３，３４をそれぞれ次のアドレス（１ビット加算したアドレス）に設定し、データカウンタ３６も同様にインクリメントする。
【００９４】
前述した動作のように、ＷＳＭ５３は、この設定アドレスにおいて、転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。このような動作を繰り返し、コンペア回路３７により、データカウンタ３６が、第３コマンドサイクルで入力された転送データ数をラッチした転送データ数レジスタ３５の値とコンペア（比較）し、それらが一致すると、ＷＳＭ５３は、最終アドレスになったことを検出することができる。これでデータ転送は完了となる。
【００９５】
次に、転送方向が逆方向の第２メモリアレイから第１メモリアレイのデータ転送について説明する。
【００９６】
この場合の図６のコマンドシーケンスでは、第１コマンドサイクルでデータ転送を宣言するコマンド（ここではデータ０ＣＨ）、第２コマンドサイクルで第２メモリアレイの転送開始アドレス、第３コマンドサイクルで転送データ数、第４コマンドサイクルで第１メモリアレイの転送開始アドレスを入力する。
【００９７】
これにより、データ転送を制御するデバイス内部のＷＳＭ５３により、第２メモリアレイから第１メモリアレイヘのデータ転送が開始される。
【００９８】
ＷＳＭ５３は、まず、格納された第１メモリアレイのデータ転送開始アドレス、第２メモリアレイのデータ転送開始アドレスを、転送回路４０，４１によって、メモリアドレスレジスタ３１，３２からそれぞれのメモリアドレスカウンタ３３，３４に接続された転送用バス３８，３９を通してそれぞれ転送する。
【００９９】
これにより、データ転送元、データ転送先のアドレスをアドレスカウンタ３３，３４に設定できて、第１アドレスデコーダ１４および第２アドレスデコーダ１５により、それぞれのメモリアレイに対して設定アドレスにそれぞれデコードされる。
【０１００】
さらに、データカウンタ３６を初期値にリセットする。その後、この設定アドレスにおいて、ＷＳＭ５３は転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。
【０１０１】
この動作により、データの転送が実現される。この設定アドレスに対してデータ転送が完了すると、ＷＳＭ５３（または転送回路４０，４１）はそれぞれのメモリアドレスカウンタ３３，３４をインクリメントすることで、データ転送元、データ転送先のメモリアドレスカウンタ３３，３４をそれぞれ次のアドレス（１ビット加算したアドレス）に設定し、データカウンタ３６も同様にインクリメントする。
【０１０２】
前述した動作のように、ＷＳＭ５３は、この設定アドレスにおいて、転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。
【０１０３】
このような動作を繰り返し、コンペア回路３７により、データカウンタ３６が、第３コマンドサイクルで入力された転送データ数をラッチした転送データ数レジスタ３５の値とコンペア（比較）し、それらが一致すると、ＷＳＭ５３は、最終アドレスになったことを検出することができる。これでデータ転送は完了となる。
（実施形態３）
本実施形態３では、上記実施形態１のメモリアドレスレジスタ３が特定の値になっているかどうかを検出する場合である。
【０１０４】
図７は、本発明の実施形態３におけるデータ転送制御装置の要部構成を示すブロック図である。なお、図１と同様の作用効果を奏する部材には同一の符号を付けてその説明を省略する。
【０１０５】
第１メモリアレイと第２メモリアレイのメモリ容量が異なり、各々のメモリアレイ内のデータを指定するために必要なアドレスのビット数が異なる場合、アドレスのビット数が小さい方のメモリアレイのデータ転送開始アドレス、データ転送終了アドレスの入力に際して必要としない上位アドレスの取り扱いが問題になる。この上位アドレスは、「Ｄｏｎ’ｔ Ｃａｒｅ(任意の値)」であっても構わないが
、上位アドレスが特定の値になっていれば、今後の容量拡大に対して有効である。
【０１０６】
例えば図７のように、論理回路とインバータからなる判定回路６４をアドレス制御回路６２の例えばメモリアドレスレジスタ３に追加すると共に、判定回路６４の出力端をＷＳＭ６３に接続して、ＷＳＭ６３内の検知手段６３１にてメモリアドレスレジスタ３が特定の値になっているかどうかを検出するようにすれば、第１メモリアレイに対して第２メモリアレイのメモリ容量が小さい場合に、必要としない上位アドレス（本実施形態３では上位３ビット）が例えば全て「０」であることを、ＷＳＭ６３が判定回路６４および検知手段６３１を介してチェックすることが可能となり、もしこれを満たさない場合（例えばデータ転送開始アドレスおよびデータ転送終了アドレスの少なくともいずれかが、容量拡大した別のメモリアレイ内のアドレスである場合）には、データ転送を中断させることもできる。
【０１０７】
以上の判定回路６４および検知手段６３１により第１判定手段が構成され、第１判定手段により、第１メモリアレイおよび第２メモリアレイでメモリ容量が異なる場合に、容量が少ない方のメモリアレイのアドレスを記憶する例えばメモリアドレスレジスタ３に、使用しない上位アドレスが特定の値になっているかどうかを判定可能になっている。これによって、その容量が少ない方のメモリアレイが特定可能となり、例えばデータ転送開始アドレスおよびデータ転送終了アドレスの少なくとも何れかが、そのメモリアレイ内に存在するかどうかが判明可能となる。
（実施形態４）
本実施形態４では、上記実施形態１のメモリアドレスカウンタ２が特定の値になっているかどうか、例えば第１メモリアレイがフラッシュメモリアレイである場合、例えば現在設定されているアドレスがあるブロックの先頭アドレスであるかどうかを検出する場合である。
【０１０８】
図８は、本発明の実施形態４におけるデータ転送制御装置の要部構成を示すブロック図である。なお、図１と同様の作用効果を奏する部材には同一の符号を付けてその説明を省略する。
【０１０９】
例えば現在設定しているアドレスがフラッシュメモリアレイのあるブロックの先頭アドレスであることを検出する場合、図８のように、論理回路とインバータからなる判定回路７４をアドレス制御回路７２の例えばメモリアドレスカウンタ２に追加すると共に、判定回路７４の出力端をＷＳＭ７３に接続して、ＷＳＭ７３内の検知手段７３１にてメモリアドレスカウンタ２が特定の値になっているかどうかを検出する。例えば、ブロックアドレスよりも下位のアドレスが全て「０」であることが判断できれば、この値をＷＳＭ７３の検知手段７３１がチェックすることによりブロックの境界をチェックすることも可能になり、例えばブロックのプロテクトチェックなどをＷＳＭ７３に実行させるような制御も可能になる。
【０１１０】
以上の判定回路７４および検知手段７３１により第２判定手段が構成され、第２判定手段により、例えばメモリアドレスカウンタ２（またはメモリアドレスカウンタ４）が保持するアドレスが特定の値になっているかどうかを判定することが可能となって、例えばブロックの境界をチェックすることも可能になる。
【０１１１】
以上により、本実施形態１〜４によれば、同一チップ上に設けられた複数のメモリアレイ間の相互データ転送に対して、データ転送に必要なアドレスデータを記憶するレジスタを共有させることができると共に、データ転送以外の動作に対してもこのレジスタを使用して制御回路の簡素化を図ることができる。この制御回路の簡素化にともないレイアウト面積の削減を図ることもできる。
【０１１２】
なお、本実施形態１〜４では、本発明のデータ転送制御装置およびこれを用いた半導体記憶装置について説明したが、本発明の半導体記憶装置を携帯電話装置やコンピュータのような情報機器に容易に組み込むことができて、より小さい半導体チップ面積とすることができる。例えば、図１０に示すように、情報機器８０が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭ（フラッシュメモリなど）などの情報記憶手段と、操作入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、操作入力手段からの操作指令を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して情報の読出／書込処理（メモリ動作）やデータ転送動作を行いつつ各種情報処理するＣＰＵ（中央処理演算装置）とを有する場合に、本発明の半導体記憶装置を情報記憶手段に容易に用いることができる。
【０１１３】
【発明の効果】
以上により、本発明によれば、同一半導体チップ上に設けられた複数のメモリセルアレイ間の相互データ転送に対して、データ転送に必要なアドレスデータを記憶するレジスタを共通化させることにより、回路の簡素化を図ることができて、半導体チップのレイアウト面積の削減を図ることができる。
【０１１４】
また、データ転送以外のメモリ動作に対してもこのデータ転送用のメモリアドレス格納手段など（レジスタなど）を使用することができて、回路の簡素化を図ることができて、半導体チップのレイアウト面積の削減を図ることができる。
【０１１５】
さらに、本発明のデータ転送制御装置を半導体記憶装置に容易に適用することができ、さらには、半導体記憶装置を情報機器に容易に適用することができて、この場合にも、メモリ動作およびデータ転送動作を行う回路の簡素化を図ることができて、半導体チップのレイアウト面積の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１におけるデータ転送制御装置の要部構成を示すブロック図である。
【図２】本発明のデータ転送例を模式的に示す図である。
【図３】図１のデータ転送制御装置におけるデータ転送時のコマンドシーケンス図である。
【図４】（ａ）および（ｂ）は本発明のアドレスレジスタのラッチタイミングの一例を示す図である。
【図５】本発明の実施形態２におけるデータ転送制御装置の要部構成を示すブロック図である。
【図６】図５のデータ転送制御装置におけるデータ転送時のコマンドシーケンス図である。
【図７】本発明の実施形態３におけるデータ転送制御装置の要部構成を示すブロック図である。
【図８】本発明の実施形態４におけるデータ転送制御装置の要部構成を示すブロック図である。
【図９】従来のページバッファ技術でのアドレス制御回路の要部構成を示すブロック図である。
【図１０】図１のデータ転送制御装置を持つ半導体記憶装置を情報機器に適用させた場合の情報機器の基本構成を示すブロック図である。
【符号の説明】
１１，５１，６１，７１ データ転送制御装置
１２，５２，６２，７２ アドレス制御回路
１３，５３，６３，７３ ＷＳＭ（ライトステートマシン）
１３１，５３１ コマンド認識手段
１３２ 第１アドレス出力手段
１３３ 第１データ転送制御手段
１３４ 第１比較対象アドレス切替手段
５３２ 第２アドレス出力手段
５３３ 第２データ転送制御手段
６３１，７３１ 検知手段
１，３，５，３１，３２ メモリアドレスレジスタ
２，４，３３，３４ メモリアドレスカウンタ
６，７，３８，３９ バス
８，３７ コンペア回路
９，１０，４０，４１ 転送回路
１４ 第１アドレスデコーダ
１５ 第２アドレスデコーダ
３５ 転送データ数レジスタ
３６ データカウンタ
６４，７４ 判定回路
８０ 情報機器
【発明の属する技術分野】
本発明は、メモリ間で行われるデータ転送動作を制御するデータ転送制御装置およびそれを用いた半導体記憶装置、この半導体記憶装置を用いた情報機器に関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置（不揮発性メモリ）は、ＤＲＡＭ（Dynamic Random Access Memory)や、ＳＲＡＭ（Static Random Access Memory)のように電源を切ると記憶されているデータが消失するメモリと違って、電源を切ってもメモリセルに記憶されたデータが消失しないという特徴を持つ。不揮発性メモリとしては、現在、携帯電話などで多く使用されているフラッシュメモリの他に、ＩＣカードなどで使用され始めているＦＲＡＭ（強誘電体メモリ）、開発が活発化してきているＭＲＡＭ（磁気メモリ）などがある。
【０００３】
ここでは、不揮発性メモリ、特にフラッシュメモリについて説明を行うことにする。
【０００４】
一般に、フラッシュメモリは、読み出し動作、ベリファイ動作を含めた書き込み動作、ベリファイ動作を含めた消去動作のそれぞれの動作速度は、読み出し動作、ベリファイ動作を含めた書き込み動作、ベリファイ動作を含めた消去動作の順に遅くなる。読み出し動作には約１００ｎｓｅｃ程度、ベリファイ動作を含めた書き込み動作には約３０μｓｅｃ程度、ベリファイ動作を含めた消去動作には約５００ｍｓｅｃの時間を必要とする。つまり、フラッシュメモリは読み出し動作に比べて、書き込み動作、消去動作は桁違いに時間を必要とする。
【０００５】
一方、ＤＲＡＭやＳＲＡＭに代表される揮発性半導体記憶装置は電源を切ると、記憶している内容が失われてしまうという欠点があるが、書き込み動作に必要な時間は読み出し時間と同等であるという特徴があり、例えばＳＲＡＭでは約１００ｎｓ程度で読み出し動作、書き込み動作が終了する。つまり、フラッシュメモリの書き込み時間、消去時間に比べると、ＳＲＡＭは格段に短い時間でデータの書き換えが可能である。
【０００６】
従来、フラッシュメモリの書き込み時間が長いという欠点を補うための技術としてページバッファ技術がある。中央演算処理装置（ＣＰＵ）がデータを処理する場合、書き込み動作に長時間を要するフラッシュメモリはＣＰＵの待ち時間が不可避に長くなり、多数のデータを書き込む場合、その書き込み動作中の時間はＣＰＵがその他の処理をすることが不可能となる。
【０００７】
したがって、一旦、データをページバッファと呼ばれる書き込み時間の短いＳＲＡＭなどの揮発性半導体記憶装置内に書き込み、一括してフラッシュメモリへ転送するような機能を有する半導体記憶装置を実現することにより、見かけ上、書き込み時間を短くする手法が取られてきた。これにより、ＣＰＵは、フラッシュメモリヘの長時間を要するデータ書き込み動作から解放され、ＣＰＵは他の処理をすることが可能になる。
【０００８】
このページバッファ技術は、ページバッファがフラッシュメモリの任意のアドレスにミラーリングされる。したがって、ページバッファ書き込み時のコマンドシーケンスとしては、まず、第１サイクル目でＣＰＵがページバッファ書き込みコマンドを発行し、第２サイクル目で転送データ数を入力し、第３サイクル目以下でフラッシュメモリのアドレス、書き込みデータの組をコマンドのオペランドとして入力し、第２サイクル目で入力した転送データ数分のアドレス、データの組を入力した後、最後に確認コマンドを発行する。
【０００９】
この一連のコマンドシーケンスから第２サイクル目で転送データ数を抽出すると共に、第３サイクル目で転送スタートアドレスを抽出して記憶することにより、ライトステートマシン（内部動作の制御回路でありＷＳＭともいう）がこれらのデータを使用し、ページバッファからフラッシュメモリヘのデータ転送動作を実行する。
【００１０】
このページバッファ技術のアドレス制御回路の要部構成例を図９に示している。即ち、図９では、外部からデータ転送を指示するデバイス内部のコマンドがライトステートマシンＷＳＭに入力されると、ライトステートマシンＷＳＭがアドレス制御回路１０５を制御してページバッファからフラッシュメモリヘのデータ転送を開始する。以下、このデータ転送動作について更に詳細に説明する。
【００１１】
データ転送動作の開始に先立ち、ライトステートマシンＷＳＭは、図９に示すように、まず、入力されたコマンド情報からデータ転送開始アドレスを外部アドレスパッドＡからアドレスレジスタ１００に格納し、転送データ数をデータパッドＤから転送データ数レジスタ１０２に格納する。
【００１２】
次に、ライトステートマシンＷＳＭは、格納されたフラッシュメモリのデータ転送開始アドレスをメモリアドレスレジスタ１００からメモリアドレスカウンタ１０１に、接続された転送用バス１２０を通して転送させる。これにより、転送先のフラッシュメモリアレイは、フラッシュメモリアレイデコーダ１２１によりデータ転送開始アドレスにデコードされると共に、転送元のページバッファは、ページバッファデコーダ１２２により転送開始アドレス、即ち、書き込むデータが格納される最初のアドレスにデコードされる。
【００１３】
さらに、データカウンタ１０３を初期値にリセットする。その後、このデコードされたアドレスの選択メモリセルにアクセスして、ライトステートマシンＷＳＭは、ページバッファからデータを読み出し、そのデータをフラッシュメモリの転送先アドレスのメモリセルに書き込む。
【００１４】
この動作により、ページバッファからフラッシュメモリへのデータの書き込みが実現される。このデコードされたアドレスに対してページバッファからフラッシュメモリへのデータの書き込みが完了すると、ライトステートマシンＷＳＭは、メモリアドレスカウンタ１０１をインクリメントし、ページバッファ、フラッシュメモリのアドレスをそれぞれ次のアドレス（１ビット加算したアドレス）に更新し、データカウンタも同様にインクリメントする。
【００１５】
前述したように、ライトステートマシンＷＳＭは、この更新アドレスに対してページバッファからデータを読み出し、そのデータをフラッシュメモリの更新アドレスに対応したメモリセルに書き込む。
【００１６】
このような動作を繰り返し、コンペア回路１１１により、データカウンタ１０３がライトステートマシンＷＳＭから入力された転送データ数をラッチした転送データ数レジスタ１０２の値とコンペアして一致すると、ライトステートマシンＷＳＭは、最終アドレスになったことを検出する。これで、ページバッファからフラッシュメモリへのデータの書き込みが完了する。
【００１７】
前述したようなページバッファ技術として、データ転送時のオーバーヘッドを減少させて、データ転送速度の低下を減少させることができる半導体記憶装置（特開平１１−８５６０９号公報「半導体記憶装置およびそのデータ管理方法」）、データのライトアクセスに対する高速化を低消費電力と共に実現することができる記憶装置（特開平１０−２８３７６８号公報「記憶装置およびクロック発振停止時のデータ受け付け制御方法」）などが提案されている。
【００１８】
また、２つのメモリ間で一方のメモリから他方のメモリヘデータを転送する方式にダイレクトメモリアクセス方式（ＤＭＡ方式）がある。このダイレクトメモリアクセス方式では、まず、メモリアドレスレジスタに転送開始アドレスをダイレクトメモリアクセスコントローラ回路から書き込み、ワードカウントレジスタに転送ワード数をコントロール回路から書き込む。メモリアドレスレジスタのアドレスが示すメモリアドレスデータを他のメモリへ転送した後に、メモリアドレスレジスタの値を「１」だけカウントアップし、ワードカウントレジスタの値を「１」だけカウントダウンする。このような動作をワードカウントレジスタの値が零になるまで繰り返す。
【００１９】
前述したダイレクトメモリアクセス方式として、ハードウエア量の減少を促しつつソフトウエアにかかる負荷の軽減を図ることができるメモリのアドレッシング方式（特開昭５８−１６６５８１号公報）が提案されている。
【００２０】
【発明が解決しようとする課題】
上記従来のページバッファを用いたデータ書き込み動作では、書込み速度の早いページバッファにデータを一旦格納し、ページバッファからフラッシュメモリに一括してデータを転送している。このようなデータ転送方法により、フラッシュメモリヘのデータ書き込み時間の短縮化を図っている。
【００２１】
しかしながら、このようなページバッファ技術では、ページバッファがフラッシュメモリの任意のアドレスにミラーリングされることにより、ページバッファには決められたアドレスが存在しないため、相互のデータ転送が不可能である。したがって、ページバッファ技術では、ページバッファに書き込んだ特定のデータを読み出すことも不可能である。
【００２２】
一方、ダイレクトメモリ方式は、別チップで構成された２つのメモリアレイをメモリアクセスコントローラによりデータ転送を実行するため、データ転送に必要なチップ数が増大するという欠点があり、実装面積の増大につながる。また、別チップでデータ転送を実行するためデータ転送を必要とする所要時間が長くなるという問題もある。
【００２３】
これに鑑みて、複数のメモリアレイが独立して動作可能に設けられており、これらメモリアレイ間の相互のデータ転送とそれぞれのメモリアレイの読み出し、書き込みの同時動作が可能な半導体記憶装置が提案されている（特願２０００−１７６１８２号）。
【００２４】
しかし、この半導体記憶装置では、データ転送を行うに当たり、第１メモリアレイから第２メモリアレイヘのデータ転送、また、その逆の第２メモリアレイから第１メモリアレイへのデータ転送において、それぞれのデータ転送用に回路が用意してあり、回路の共有化が考慮されていない。したがって、実現方法の如何によっては、各メモリアレイ毎に専用のメモリアドレスレジスタを複数組持つことなどにより、レイアウト面積の増大を招いていた。
【００２５】
本発明は、上記事情に鑑みて為されたもので、同一半導体チップ上に設けられた複数のメモリセルアレイ間の相互データ転送に対して、データ転送に必要なアドレスデータを記憶するレジスタを共有させて回路の簡素化を図ることにより、半導体チップのレイアウト面積の削減を図ることができるデータ転送制御装置およびそれを用いた半導体記憶装置、これを用いた情報機器を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明のデータ転送制御装置は、第１および第２メモリアレイの各データ転送開始アドレスおよびデータ転送終了アドレスと、該第１メモリアレイから該第２メモリアレイのデータ転送方向および、該第２メモリアレイから該第１メモリアレイのデータ転送方向のいずれかに応じた入力制御コマンドに対応したシーケンスとに基づいて、同一半導体チップ上の第１メモリアレイと第２メモリアレイ間で相互にデータ転送制御を行うデータ転送制御装置であって、該入力制御コマンドを認識するコマンド認識手段と、該入力制御コマンドに対応したシーケンスに基づいて、該各データ転送開始アドレスおよびデータ転送終了アドレスの出力格納順序を制御する第１アドレス出力手段と、該第１アドレス出力手段からの該第１メモリアレイのデータ転送開始アドレスを格納する第１メモリアドレス格納手段と、該第１アドレス出力手段からの該第２メモリアレイのデータ転送開始アドレスを格納する第２メモリアドレス格納手段と、該第１アドレス出力手段からの該データ転送終了アドレスを格納する第３メモリアドレス格納手段と、該入力制御コマンドに対応したシーケンスに基づいて、データ転送の終了を検知するべく、該データ転送終了アドレスとの比較対象となるメモリアドレスを、該第１メモリアレイおよび第２メモリアレイの何れかに対応したメモリアドレスに切り替える第１比較対象アドレス切替手段とを有し、該第１メモリアドレス格納手段、該第２メモリアドレス格納手段および該第３メモリアドレス格納手段になるように該メモリアレイ毎に専用の複数組のメモリアドレス格納手段が共通化されており、該第1メモリアドレス格納手段および第２メモリアドレス格納手段のアドレス値を順次インクリメントした値に基づいて該第１メモリアレイと該第２メモリアレイ間で相互にデータ転送を行うものであり、そのことにより上記目的が達成される。
【００２７】
更に具体的には、本発明のデータ転送制御装置は、第１および第２メモリアレイの各データ転送開始アドレスおよびデータ転送終了アドレスと、該第１メモリアレイから該第２メモリアレイのデータ転送方向および、該第２メモリアレイから該第１メモリアレイのデータ転送方向のいずれかに応じた入力制御コマンドに対応したシーケンスとに基づいて、同一半導体チップ上の第１メモリアレイと第２メモリアレイ間で相互にデータ転送制御を行うデータ転送制御装置であって、該入力制御コマンドを認識するコマンド認識手段と、該入力制御コマンドに対応したシーケンスに基づいて、該第１メモリアレイのデータ転送開始アドレス、該第１メモリアレイのデータ転送終了アドレスおよび第２メモリアレイのデータ転送開始アドレスをこの格納順序に出力するかまたは、該第２メモリアレイのデータ転送開始アドレス、該第２メモリアレイのデータ転送終了アドレスおよび第１メモリアレイのデータ転送開始アドレスをこの格納順序に出力する第１アドレス出力手段と、該第１アドレス出力手段からの該第１メモリアレイのデータ転送開始アドレスを格納する第１メモリアドレス格納手段と、データ転送単位毎にメモリアドレスをインクリメントする第１メモリアドレスカウンタ手段と、該第１メモリアドレス格納手段から該第１メモリアドレスカウンタ手段ヘデータ転送開始アドレスを転送する第１メモリアドレス転送手段と、該第１アドレス出力手段からの該第２メモリアレイのデータ転送開始アドレスを格納する第２メモリアドレス格納手段と、データ転送単位毎にメモリアドレスをインクリメントする第２メモリアドレスカウンタ手段と、該第２メモリアドレス格納手段から該第２メモリアドレスカウンタ手段ヘデータ転送開始アドレスを転送する第２メモリアドレス転送手段と、該第１アドレス出力手段からの該データ転送終了アドレスを格納する第３メモリアドレス格納手段と、該データ転送終了アドレス値と該第１メモリアドレスカウンタ手段または該第２メモリアドレスカウンタ手段の値を比較する第１比較手段と、該入力制御コマンドに対応したシーケンスに基づいて、該データ転送終了アドレスとの比較対象となる該第１メモリアドレスカウンタ手段および第２メモリアドレスカウンタ手段の何れかの値に切り替える第１比較対象アドレス切替手段と、該第１メモリアドレスカウンタ手段および第２メモリアドレスカウンタ手段に設定されるアドレス値に基づいて該第１メモリアレイと第２メモリアレイ間で相互にデータ転送を行うと共に、該第１比較手段による比較結果に基づいてデータ転送を終了する第１データ転送制御手段とを有し、該第１メモリアドレス格納手段、該第２メモリアドレス格納手段および該第３メモリアドレス格納手段になるように該メモリアレイ毎に専用の複数組のメモリアドレス格納手段が共通化されているものであり、そのことにより上記目的が達成される。
【００３０】
さらに、好ましくは、本発明のデータ転送制御装置において、第１メモリアレイおよび第２メモリアレイでメモリ容量が異なる場合、容量が少ない方のメモリアレイのアドレスを記憶するメモリアドレス格納手段に、使用しない上位アドレスが特定の値になっているかどうかを判定する第１判定手段を設ける。
【００３１】
さらに、好ましくは、本発明のデータ転送制御装置において、前記メモリアドレスカウンタ手段が保持するアドレスが、ブロックの境界を示す特定の値になっているかどうかを判定する第２判定手段を有する。
【００３２】
さらに、好ましくは、本発明のデータ転送制御装置におけるメモリアドレス格納手段はメモリアドレスレジスタである。
【００３３】
本発明の半導体記憶装置は、本発明の上記データ転送制御装置を備えたものであり、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の半導体記憶装置において、請求項１、２および５〜７の何れかに記載のデータ転送制御装置を備えた半導体記憶装置であって、入力される制御コマンドにより制御され、前記データ転送動作以外の制御コマンドで指定された書き込み、消去、読み出し、ベリファイなどのメモリ動作の対象となるアドレス情報を格納するアドレス情報格納手段を、前記データ転送時に必要な前記第１メモリアドレス格納手段または前記第２メモリアドレス格納手段と共通に用いる。
【００３５】
本発明の情報機器は、本発明の上記半導体記憶装置を用いてメモリ動作およびデータ転送動作を行うものであり、そのことにより上記目的が達成される。
【００３６】
上記構成による作用について以下に説明する。同一半導体チップ上に設けられた複数のメモリセルアレイ間の相互データ転送に対して、データ転送に必要なアドレスデータを記憶するレジスタを共通化させて回路の簡素化を図ることにより、半導体チップのレイアウト面積の削減を図ることが可能となる。また、データ転送以外のメモリ動作に対してもこのデータ転送用のメモリアドレス格納手段など（レジスタなど）を使用することが可能となって回路の簡素化を図ることが可能となる。本発明のデータ転送制御装置を半導体記憶装置に容易に適用することが可能であり、更には半導体記憶装置を情報機器に容易に適用することが可能となり、半導体記憶装置や情報機器においても、メモリ動作およびデータ転送動作を行う回路の簡素化を図ることが可能となる。
【００３７】
【発明の実施の形態】
以下、本発明のデータ転送制御装置を半導体記憶装置に適用させた場合の実施形態１〜４について図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１におけるデータ転送制御装置の要部構成を示すブロック図である。
【００３８】
図１において、本発明のデータ転送制御装置１１は、アドレス制御回路１２と、ライトステートマシン１３（以下ＷＳＭ１３という）とを備え、外部から入力される制御コマンドに従ってアドレス制御回路１２を制御して、複数のメモリアレイ間で相互にデータ転送を行うものである。
【００３９】
アドレス制御回路１２は、第１メモリアレイ側の第１メモリアドレス格納手段としてのメモリアドレスレジスタ１と、第１メモリアレイ側の第１メモリアドレスカウンタ手段としてのメモリアドレスカウンタ２と、第２メモリアレイ側の第２メモリアドレス格納手段としてのメモリアドレスレジスタ３と、第２メモリアレイ側の第２メモリアドレスカウンタ手段としてのメモリアドレスカウンタ４と、第３メモリアドレス格納手段としてのメモリアドレスレジスタ５と、転送終了検知用の比較手段としてのコンペア回路８と、第１メモリアドレス転送手段としての転送回路９と、第２メモリアドレス転送手段としての転送回路１０とを有する。
【００４０】
メモリアドレスレジスタ１は、データ転送に必要なアドレスを記憶するのに必要な複数のラッチ回路から構成されており、第１メモリアレイの制御対象アドレス（データ転送開始アドレス）を格納すると共に、後述する制御コマンドにより前回のアドレスデータ（データ転送開始アドレス）を更新して記憶するようになっている。
【００４１】
メモリアドレスカウンタ２は、メモリアドレスレジスタ１のビット数と同等のアドレスを制御でき、転送回路９にて制御されるインクリメント制御信号により、設定されているアドレスに対して、１ビット加算されたアドレスを生成する。つまり、メモリアドレスカウンタ２は、転送回路９からのインクリメント制御信号により第１メモリアレイのアドレスをインクリメントする。このメモリアドレスカウンタ２の出力は第１アドレスデコーダ１４に接続されており、第１アドレスデコーダ１４により、設定アドレスに対応する第１メモリアレイ内のメモリセルが選択（読出し、書込みなど）されるようになっている。
【００４２】
メモリアドレスレジスタ３は、データ転送に必要なアドレスを記憶するのに必要な複数のラッチ回路から構成されており、第２メモリアレイの制御対象アドレス（データ転送開始アドレス）を格納すると共に、後述する制御コマンドにより前回のアドレスデータ（データ転送開始アドレス）を更新して記憶するようになっている。
【００４３】
メモリアドレスカウンタ４は、メモリアドレスレジスタ３のビット数と同等のアドレスを制御でき、転送回路１０にて制御されるインクリメント制御信号により、設定されるアドレスに対して、１ビット加算されたアドレスを生成する。つまり、メモリアドレスカウンタ４は、転送回路１０からのインクリメント制御信号により第２メモリアレイのアドレスをインクリメントする。このメモリアドレスカウンタ４の出力端は第２アドレスデコーダ１５に接続されており、第２アドレスデコーダ１５により、設定アドレスに対応する第２メモリアレイ内のメモリセルが選択（読出し、書込みなど）されるようになっている。
【００４４】
メモリアドレスレジスタ５は、データ転送終了アドレスを格納するものである。
【００４５】
コンペア回路８は、メモリアドレスレジスタ５のデータ転送終了アドレス値と、第１メモリアレイのメモリアドレスカウンタ２または第２メモリアレイのメモリアドレスカウンタ４との値を比較するものである。
【００４６】
転送回路９は、メモリアドレスレジスタ２からメモリアドレスカウンタ３ヘメモリアドレスデータ（データ転送開始アドレス）をバス６を介して転送制御すると共に、その後、一つのデータが転送される毎（データ転送単位毎）にアドレスデータを順次インクリメント可能である。
【００４７】
転送回路１０は、メモリアドレスレジスタ３からメモリアドレスカウンタ４ヘメモリアドレスデータ（データ転送開始アドレス）をバス６を介して転送制御すると共に、その後、一つのデータが転送される毎（データ転送単位毎）にアドレスデータを順次インクリメント可能である。
【００４８】
ＷＳＭ１３は、コマンド認識手段１３１と、第１アドレス出力手段１３２と、第１データ転送制御手段１３３と、カウンタ切替手段である第１比較対象アドレス１３４とを有する。
【００４９】
コマンド認識手段１３１は、外部から入力された制御コマンド（図３に示すデータ転送コマンドおよびフラッシュプログラムコマンドなど）を認識するものであり、入力制御コマンドがデータ転送コマンドの場合には、第１メモリアレイから第２メモリアレイヘの第１のデータ転送かまたは、第２メモリアレイから第１メモリアレイヘの第２のデータ転送かどうかを検出し、これらの何れかに応じた一連のコマンドシーケンスに対応付けるようになっている。
【００５０】
第１アドレス出力手段１３２は、入力制御コマンドに対応するコマンドシーケンスに基づいて、第１メモリアレイのデータ転送開始アドレス、第１メモリアレイのデータ転送終了アドレス、第２メモリアレイのデータ転送開始アドレスの格納順序かまたは、第２メモリアレイのデータ転送開始アドレス、第２メモリアレイのデータ転送終了アドレス、第１メモリアレイのデータ転送開始アドレスの格納順序にて、それらに対応する各メモリアドレスレジスタ１，３，５にそれぞれ格納するようになっている。
【００５１】
第１データ転送制御手段１３３は、メモリアドレスカウンタ２，４に設定されるアドレス値に基づいて第１メモリアレイと第２メモリアレイ間で相互にデータ転送を行うと共に、コンペア回路８による比較結果（両者の一致）に基づいてデータ転送を終了するものである。
【００５２】
比較対象アドレス切替手段１３４は、入力制御コマンドに対するコマンドシーケンスに基づいて、データ転送終了アドレス値とのコンペア対象となるメモリアドレスカウンタ２，４の何れかのアドレス値に切り替えるものである。
【００５３】
ここで、データ転送時のコマンドシーケンスについて説明する。
【００５４】
図２に示すようなデータ転送例を考える。即ち、第１メモリアレイ内の転送元転送開始アドレスＳ１から転送元転送終了アドレスＥ１間のデータを第２メモリアレイの転送先転送開始アドレスＳ２からデータを順次転送する。
【００５５】
このときのコマンドシーケンスとしては、例えば、第１メモリアレイから第２メモリアレイヘのデータ転送に際しては、図３に示すようなコマンドシーケンスが発行される。
【００５６】
図３では、第１メモリアレイから第２メモリアレイヘのデータ転送の場合のコマンドシーケンス（最上段に記載）、第２メモリアレイから第１メモリアレイヘのデータ転送の場合のコマンドシーケンス（中段に記載）、後述する各サイクルで入力されたアドレスデータに対応するライトステートマシンＷＳＭの内部動作（各段の下段）を示している。
【００５７】
第１メモリアレイから第２メモリアレイヘの転送の場合、第１コマンドサイクルではデータ転送を宣言するコマンド（ここではデータ０３Ｈ）、第２コマンドサイクルでは転送元になるメモリアレイ（この場合は第１メモリアレイ）の転送開始アドレス、第３コマンドサイクルでは転送元になるメモリアレイ（この場合は第１メモリアレイ）の転送終了アドレス、第４コマンドサイクルでは転送先になるメモリアレイ（この場合は第２メモリアレイ）の転送開始アドレスを入力する。
【００５８】
各サイクルで入力された制御コマンドおよびそのオペランドとなるアドレスデータはＷＳＭ１３で解釈され、このとき、ＷＳＭ１３は図４（ａ）に示すような順番でメモリアドレスレジスタ１，３，５に対して各ラッチイネーブル信号２１〜２３を発生させる。即ち、第２コマンドサイクルで入力されたアドレスを第１メモリアレイのデータ転送開始アドレスとしてメモリアドレスレジスタ１に、第３コマンドサイクルで入力されたアドレスを第１メモリアレイのデータ転送終了アドレスとしてメモリアドレスレジスタ５に、第４コマンドサイクルで入力されたアドレスを第２メモリアレイのデータ転送開始アドレスとしてメモリアドレスレジスタ３にそれぞれこの順序で格納する。
【００５９】
これにより、データ転送を制御するデバイス内部のＷＳＭ１３により第１メモリアレイから第２メモリアレイヘのデータ転送が開始される。
【００６０】
次に、データ転送方法の概要について説明する。
【００６１】
ＷＳＭ１３は、まず、格納された第１メモリアレイのデータ転送開始アドレス、第２メモリアレイのデータ転送開始アドレスを、メモリアドレスレジスタ１，３からそれぞれのメモリアドレスカウンタ２，４に接続された転送用バス６，７を通して転送する。
【００６２】
これにより、データ転送元、データ転送先のアドレスをアドレスカウンタ２，４に設定でき、それぞれ第１メモリアレイおよび第２メモリアレイに対して設定アドレスがデコードされる。
【００６３】
その後、この設定アドレスにおいて、ＷＳＭ１３は、第１メモリアレイの転送元アドレスからデータを読み出し、そのデータを第２メモリアレイの転送先アドレスに書き込む。
【００６４】
この動作によりデータの転送が実現される。この設定アドレスに対して一つのデータ転送が完了すると、ＷＳＭ１３はそれぞれのメモリアドレスカウンタ２，４をそれぞれインクリメントして、データ転送元、データ転送先のメモリアドレスカウンタ２，４をそれぞれ次のアドレス（１ビット加算したアドレス）に設定する。
【００６５】
ＷＳＭ１３は、この設定アドレスにおいて同様に転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。
【００６６】
このような動作を繰り返し、コンペア回路８により第１メモリアレイのメモリアドレスカウンタ２の値を第３コマンドサイクルで入力された第１メモリアレイの転送終了アドレスとコンペアし、これらが一致すると、ＷＳＭ１３は最終アドレスになったことを検出することができる。
【００６７】
その後、最終アドレスに対して、ＷＳＭ１３は転送元メモリアレイからデータを読み出し、そのデータを転送先メモリアレイに書き込む。これでデータ転送は完了となる。
【００６８】
転送先のメモリアレイがＳＲＡＭなどであれば、ベリファイ動作は特に必要ないが、例えばフラッシュメモリアレイであれば、データ書き込み完了後、書き込みが正常に行われたかどうかを確認するためのベリファイ動作が必要になる。
【００６９】
フラッシュメモリアレイヘのデータ転送を考えた場合、あるアドレスに対してデータの書き込み、ベリファイを行い、次のアドレスに移るというようなアルゴリズムを使用することよりも、データ転送開始アドレスからデータ転送終了アドレスまで一括してデータの書き込みを行い、その後、データ転送開始アドレスに戻り一括してベリファイを実行する方が効率的である。これはデータの書き込み動作からベリファイ動作に移行する際、およびベリファイ動作から書き込み動作に移行する際に、それぞれの動作に必要な電圧を内部回路で生成しなければならず、その電圧切り替えに時間を要するためである。
【００７０】
このことより、フラッシュメモリアレイヘー括してデータの書き込みを実施し、ベリファイ動作時には再度メモリアドレスレジスタ１，３からメモリアドレスカウンタ２，４ヘバス６，７を通してデータ転送開始アドレスを転送する。
【００７１】
上述のデータ書き込みと同様なデータ転送アルゴリズムにより、ベリファイ動作を実行する。即ち、ベリファイ動作に必要なアドレスを格納するレジスタを、データ転送動作で用いるメモリアドレスレジスタ１，３，５とメモリアドレスカウンタ２，４と共通化できて回路が簡素化でき、半導体チップ面積を削減することができる。
【００７２】
次に、前述したデータ転送とは逆方向の第２メモリアレイから第１メモリアレイヘのデータ転送について説明する。
【００７３】
この場合、ユーザの使い勝手を考えた場合、図３のように転送元の転送開始アドレス、転送元の転送終了アドレス、転送先の転送開始アドレスの順序で制御コマンドシーケンスとするのがよいと考えられる。即ち、データ転送コマンドとして、例えば、第１コマンドサイクルではデータ転送を宣言するコマンドを発行する（ここではデータ０ＣＨ）。このとき、第１メモリアレイから第２メモリアレイヘのデータ転送と、第２メモリアレイから第１メモリアレイヘのデータ転送とは制御コマンドを異なるようにしておく。
【００７４】
前述したように、図４（ａ）とは信号出力タイミングが逆の図４（ｂ）に示すような順番で、各メモリアドレスレジスタ３，５，１へのラッチイネーブル信号２２，２３，２１を発生させることにより、第２コマンドサイクルで転送元（第２メモリアレイ）のデータ転送開始アドレス、第３コマンドサイクルで転送元（第２メモリアレイ）のデータ転送終了アドレス、第４コマンドサイクルで転送先（第１メモリアレイ）のデータ転送開始アドレスを発行し、この順序でメモリアドレスレジスタ３、メモリアドレスレジスタ５、メモリアドレスレジスタ１へ順次格納することにより、メモリアレイ間の相互データ転送を実現することができる。第１コマンドサイクルで発行されるデータ転送認識コマンド（制御コマンド）によって、メモリアドレスレジスタへの記憶順序を制御し、最終アドレスとのコンペアの対象の切り替えをも行う。
【００７５】
つまり、第１メモリアレイから第２メモリアレイヘのデータ転送、第２メモリアレイから第１メモリアレイヘのデータ転送のどちらであっても、第１メモリアレイの転送開始アドレス、第２メモリアドレスの転送開始アドレスは常に同一のメモリアドレスレジスタに記憶され、これはメモリアドレスレジスタ１，３，５へのラッチイネーブル信号２１〜２３の出力順序を変更するという簡便な制御のみで実現される。
【００７６】
また、データ転送終了アドレス（最終アドレス）とのコンペア（比較）は、第１メモリアレイから第２メモリアレイヘのデータ転送のときは、第１メモリアレイのメモリアドレスカウンタ２との比較で行われ、第２メモリアレイから第１メモリアレイヘのデータ転送のときは、第２メモリアレイのメモリアドレスカウンタ４との比較で行われる。このように、データ転送の向きによって対象となるメモリアドレスカウンタを切り替えるのである。
【００７７】
次に、データ転送以外のメモリ制御（書込み、読出しなど）に対しても、データ転送用のメモリアドレスレジスタ１，３，５およびメモリアドレスカウンタ２，４を共通に用いる場合について説明する。
【００７８】
例えば第１メモリアレイがフラッシュメモリである場合、通常、制御コマンド（フラッシュプログラムコマンド）によりフラッシュメモリのプログラムを実行することができる。この場合のコマンドシーケンスを図３の最下段に示している。
【００７９】
まず、そのプログラムコマンドとして、例えば、第１コマンドサイクルではプログラムを宣言するコマンドを発行する（ここではデータ４０Ｈ）。第２コマンドサイクルでプログラムしたいフラッシュメモリアレイアドレスを発行する。第２コマンドサイクルで入力されるプログラムアドレスは、ＷＳＭ１３のコントロールにより第１メモリアレイに対応するメモリアドレスレジスタ１に記憶される。
【００８０】
これは、第１コマンドサイクルで入力される識別制御コマンドに対してＷＳＭ１３がメモリアドレスレジスタ１へのラッチイネーブル信号２１のコントロールを実行することで実現される。
【００８１】
プログラムコマンド発行後、転送回路９はメモリアドレスレジスタ１に記憶しているプログラムアドレスをメモリアドレスカウンタ２に転送し、第１アドレスデコーダ１４により、プログラムを行いたいアドレスをデコードして、メモリセルを選択することができる。この状態で所望の書き込みデータをフラッシュメモリに書き込むことでプログラムが完了する。
【００８２】
即ち、メモリアドレスレジスタ１とメモリアドレスカウンタ２をメモリアレイ間のデータ転送動作および通常の書き込み動作で共用することが可能であり、各動作毎に共通のレジスタおよびカウンタを設けることにより回路規模を削減することが可能である。
（実施形態２）
上記実施形態１では、データ転送範囲をデータ転送元のデータ転送開始アドレスとデータ転送終了アドレスで表現したが、本実施形態２では、データ転送元のデータ転送開始アドレスと転送データ数で表現した場合である。
【００８３】
図５は、本発明の実施形態２におけるデータ転送制御装置の要部構成を示すブロック図であり、図６は、図５のデータ転送制御装置のコマンドシーケンス図である。
【００８４】
図５に示すように、データ転送制御装置５１は、アドレス制御回路５２において、外部データ入出力端子であるデータパッドＤから入力された転送データ数を記憶する転送データ数レジスタ３５と、初期値からその値に「１」を順次加算（インクリメント）するデータカウンタ３６と、転送データ数レジスタ３５の転送データ数とデータカウンタ３６の値とを比較するコンペア回路３７とを有している。本実施形態２では、データ転送終了アドレスを格納する図１のメモリアドレスレジスタ５、およびコンペア回路８の代わりに、転送データ数レジスタ３５およびデータカウンタ３６、コンペア回路３７を設けた点が、上記実施形態１（図１）の場合と異なっている。
【００８５】
ＷＳＭ５３は、コマンド認識手段５３１と、第２アドレス出力手段５３２と、第２データ転送制御手段５３３とを有している。
【００８６】
コマンド認識手段５３１は、外部から入力された制御コマンド（図６に示すデータ転送コマンドなど）および各制御対象アドレスデータ（第１および第２メモリアレイの各データ転送開始アドレスおよびデータ数など）を認識するものであり、入力制御コマンドがデータ転送コマンドの場合、第１メモリアレイから第２メモリアレイヘの第１のデータ転送かまたは、第２メモリアレイから第１メモリアレイヘの第２のデータ転送かどうかを検出し、これらの何れかに応じた一連のコマンドシーケンスに対応付けるようになっている。
【００８７】
第２アドレス出力手段５３２は、入力制御コマンドに基づいて、第１メモリアレイのデータ転送開始アドレス、データ転送を行うデータ数および第２メモリアレイのデータ転送開始アドレスをこの格納順序に出力するかまたは、第２メモリアレイのデータ転送開始アドレス、データ転送を行うデータ数および第１メモリアレイのデータ転送開始アドレスをこの格納順序に出力するものである。
【００８８】
第２データ転送制御手段５３３は、第１メモリアドレスカウンタ３３および第２メモリアドレスカウンタ３４に設定されるアドレス値に基づいて第１メモリアレイと第２メモリアレイ間で相互にデータ転送を行うと共に、第２比較手段としてのコンペア回路３７による比較結果（両者が一致）に基づいてデータ転送を終了するものである。
【００８９】
そのコマンドシーケンスは、図６に示すように、第１コマンドサイクルではデータ転送を宣言するコマンド（ここではデータ０３Ｈ）、第２コマンドサイクルでは転送元になるメモリアレイの転送開始アドレス、第３コマンドサイクルでは転送データ数、第４コマンドサイクルでは転送先になるメモリアレイの転送開始アドレスを入力する。
【００９０】
これにより、データ転送を制御するデバイス内部のＷＳＭ５３により、第１メモリアレイから第２メモリアレイヘのデータ転送が開始される。
【００９１】
ＷＳＭ５３は、まず、格納された第１メモリアレイのデータ転送開始アドレス、第２メモリアレイのデータ転送開始アドレスを、転送回路４０，４１によって、メモリアドレスレジスタ３１，３２からそれぞれのメモリアドレスカウンタ３３，３４へ接続された転送用バス３８，３９を通してそれぞれ転送する。これにより、データ転送元、データ転送先のアドレスをアドレスカウンタ３３，３４に設定でき、第１アドレスデコーダ１４および第２アドレスデコーダ１５により、それぞれのメモリアレイに対して設定アドレスにそれぞれデコードされる。
【００９２】
さらに、データカウンタ３６を初期値にリセットする。その後、この設定アドレスにおいて、ＷＳＭ５３は、転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。
【００９３】
この動作によりデータの転送が実現される。この設定アドレスに対してデータ転送が完了すると、ＷＳＭ５３はそれぞれのメモリアドレスカウンタ３３，３４をインクリメントし、データ転送元、データ転送先のメモリアドレスカウンタ３３，３４をそれぞれ次のアドレス（１ビット加算したアドレス）に設定し、データカウンタ３６も同様にインクリメントする。
【００９４】
前述した動作のように、ＷＳＭ５３は、この設定アドレスにおいて、転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。このような動作を繰り返し、コンペア回路３７により、データカウンタ３６が、第３コマンドサイクルで入力された転送データ数をラッチした転送データ数レジスタ３５の値とコンペア（比較）し、それらが一致すると、ＷＳＭ５３は、最終アドレスになったことを検出することができる。これでデータ転送は完了となる。
【００９５】
次に、転送方向が逆方向の第２メモリアレイから第１メモリアレイのデータ転送について説明する。
【００９６】
この場合の図６のコマンドシーケンスでは、第１コマンドサイクルでデータ転送を宣言するコマンド（ここではデータ０ＣＨ）、第２コマンドサイクルで第２メモリアレイの転送開始アドレス、第３コマンドサイクルで転送データ数、第４コマンドサイクルで第１メモリアレイの転送開始アドレスを入力する。
【００９７】
これにより、データ転送を制御するデバイス内部のＷＳＭ５３により、第２メモリアレイから第１メモリアレイヘのデータ転送が開始される。
【００９８】
ＷＳＭ５３は、まず、格納された第１メモリアレイのデータ転送開始アドレス、第２メモリアレイのデータ転送開始アドレスを、転送回路４０，４１によって、メモリアドレスレジスタ３１，３２からそれぞれのメモリアドレスカウンタ３３，３４に接続された転送用バス３８，３９を通してそれぞれ転送する。
【００９９】
これにより、データ転送元、データ転送先のアドレスをアドレスカウンタ３３，３４に設定できて、第１アドレスデコーダ１４および第２アドレスデコーダ１５により、それぞれのメモリアレイに対して設定アドレスにそれぞれデコードされる。
【０１００】
さらに、データカウンタ３６を初期値にリセットする。その後、この設定アドレスにおいて、ＷＳＭ５３は転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。
【０１０１】
この動作により、データの転送が実現される。この設定アドレスに対してデータ転送が完了すると、ＷＳＭ５３（または転送回路４０，４１）はそれぞれのメモリアドレスカウンタ３３，３４をインクリメントすることで、データ転送元、データ転送先のメモリアドレスカウンタ３３，３４をそれぞれ次のアドレス（１ビット加算したアドレス）に設定し、データカウンタ３６も同様にインクリメントする。
【０１０２】
前述した動作のように、ＷＳＭ５３は、この設定アドレスにおいて、転送元アドレスからデータを読み出し、そのデータを転送先アドレスに書き込む。
【０１０３】
このような動作を繰り返し、コンペア回路３７により、データカウンタ３６が、第３コマンドサイクルで入力された転送データ数をラッチした転送データ数レジスタ３５の値とコンペア（比較）し、それらが一致すると、ＷＳＭ５３は、最終アドレスになったことを検出することができる。これでデータ転送は完了となる。
（実施形態３）
本実施形態３では、上記実施形態１のメモリアドレスレジスタ３が特定の値になっているかどうかを検出する場合である。
【０１０４】
図７は、本発明の実施形態３におけるデータ転送制御装置の要部構成を示すブロック図である。なお、図１と同様の作用効果を奏する部材には同一の符号を付けてその説明を省略する。
【０１０５】
第１メモリアレイと第２メモリアレイのメモリ容量が異なり、各々のメモリアレイ内のデータを指定するために必要なアドレスのビット数が異なる場合、アドレスのビット数が小さい方のメモリアレイのデータ転送開始アドレス、データ転送終了アドレスの入力に際して必要としない上位アドレスの取り扱いが問題になる。この上位アドレスは、「Ｄｏｎ’ｔ Ｃａｒｅ(任意の値)」であっても構わないが
、上位アドレスが特定の値になっていれば、今後の容量拡大に対して有効である。
【０１０６】
例えば図７のように、論理回路とインバータからなる判定回路６４をアドレス制御回路６２の例えばメモリアドレスレジスタ３に追加すると共に、判定回路６４の出力端をＷＳＭ６３に接続して、ＷＳＭ６３内の検知手段６３１にてメモリアドレスレジスタ３が特定の値になっているかどうかを検出するようにすれば、第１メモリアレイに対して第２メモリアレイのメモリ容量が小さい場合に、必要としない上位アドレス（本実施形態３では上位３ビット）が例えば全て「０」であることを、ＷＳＭ６３が判定回路６４および検知手段６３１を介してチェックすることが可能となり、もしこれを満たさない場合（例えばデータ転送開始アドレスおよびデータ転送終了アドレスの少なくともいずれかが、容量拡大した別のメモリアレイ内のアドレスである場合）には、データ転送を中断させることもできる。
【０１０７】
以上の判定回路６４および検知手段６３１により第１判定手段が構成され、第１判定手段により、第１メモリアレイおよび第２メモリアレイでメモリ容量が異なる場合に、容量が少ない方のメモリアレイのアドレスを記憶する例えばメモリアドレスレジスタ３に、使用しない上位アドレスが特定の値になっているかどうかを判定可能になっている。これによって、その容量が少ない方のメモリアレイが特定可能となり、例えばデータ転送開始アドレスおよびデータ転送終了アドレスの少なくとも何れかが、そのメモリアレイ内に存在するかどうかが判明可能となる。
（実施形態４）
本実施形態４では、上記実施形態１のメモリアドレスカウンタ２が特定の値になっているかどうか、例えば第１メモリアレイがフラッシュメモリアレイである場合、例えば現在設定されているアドレスがあるブロックの先頭アドレスであるかどうかを検出する場合である。
【０１０８】
図８は、本発明の実施形態４におけるデータ転送制御装置の要部構成を示すブロック図である。なお、図１と同様の作用効果を奏する部材には同一の符号を付けてその説明を省略する。
【０１０９】
例えば現在設定しているアドレスがフラッシュメモリアレイのあるブロックの先頭アドレスであることを検出する場合、図８のように、論理回路とインバータからなる判定回路７４をアドレス制御回路７２の例えばメモリアドレスカウンタ２に追加すると共に、判定回路７４の出力端をＷＳＭ７３に接続して、ＷＳＭ７３内の検知手段７３１にてメモリアドレスカウンタ２が特定の値になっているかどうかを検出する。例えば、ブロックアドレスよりも下位のアドレスが全て「０」であることが判断できれば、この値をＷＳＭ７３の検知手段７３１がチェックすることによりブロックの境界をチェックすることも可能になり、例えばブロックのプロテクトチェックなどをＷＳＭ７３に実行させるような制御も可能になる。
【０１１０】
以上の判定回路７４および検知手段７３１により第２判定手段が構成され、第２判定手段により、例えばメモリアドレスカウンタ２（またはメモリアドレスカウンタ４）が保持するアドレスが特定の値になっているかどうかを判定することが可能となって、例えばブロックの境界をチェックすることも可能になる。
【０１１１】
以上により、本実施形態１〜４によれば、同一チップ上に設けられた複数のメモリアレイ間の相互データ転送に対して、データ転送に必要なアドレスデータを記憶するレジスタを共有させることができると共に、データ転送以外の動作に対してもこのレジスタを使用して制御回路の簡素化を図ることができる。この制御回路の簡素化にともないレイアウト面積の削減を図ることもできる。
【０１１２】
なお、本実施形態１〜４では、本発明のデータ転送制御装置およびこれを用いた半導体記憶装置について説明したが、本発明の半導体記憶装置を携帯電話装置やコンピュータのような情報機器に容易に組み込むことができて、より小さい半導体チップ面積とすることができる。例えば、図１０に示すように、情報機器８０が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭ（フラッシュメモリなど）などの情報記憶手段と、操作入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、操作入力手段からの操作指令を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して情報の読出／書込処理（メモリ動作）やデータ転送動作を行いつつ各種情報処理するＣＰＵ（中央処理演算装置）とを有する場合に、本発明の半導体記憶装置を情報記憶手段に容易に用いることができる。
【０１１３】
【発明の効果】
以上により、本発明によれば、同一半導体チップ上に設けられた複数のメモリセルアレイ間の相互データ転送に対して、データ転送に必要なアドレスデータを記憶するレジスタを共通化させることにより、回路の簡素化を図ることができて、半導体チップのレイアウト面積の削減を図ることができる。
【０１１４】
また、データ転送以外のメモリ動作に対してもこのデータ転送用のメモリアドレス格納手段など（レジスタなど）を使用することができて、回路の簡素化を図ることができて、半導体チップのレイアウト面積の削減を図ることができる。
【０１１５】
さらに、本発明のデータ転送制御装置を半導体記憶装置に容易に適用することができ、さらには、半導体記憶装置を情報機器に容易に適用することができて、この場合にも、メモリ動作およびデータ転送動作を行う回路の簡素化を図ることができて、半導体チップのレイアウト面積の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１におけるデータ転送制御装置の要部構成を示すブロック図である。
【図２】本発明のデータ転送例を模式的に示す図である。
【図３】図１のデータ転送制御装置におけるデータ転送時のコマンドシーケンス図である。
【図４】（ａ）および（ｂ）は本発明のアドレスレジスタのラッチタイミングの一例を示す図である。
【図５】本発明の実施形態２におけるデータ転送制御装置の要部構成を示すブロック図である。
【図６】図５のデータ転送制御装置におけるデータ転送時のコマンドシーケンス図である。
【図７】本発明の実施形態３におけるデータ転送制御装置の要部構成を示すブロック図である。
【図８】本発明の実施形態４におけるデータ転送制御装置の要部構成を示すブロック図である。
【図９】従来のページバッファ技術でのアドレス制御回路の要部構成を示すブロック図である。
【図１０】図１のデータ転送制御装置を持つ半導体記憶装置を情報機器に適用させた場合の情報機器の基本構成を示すブロック図である。
【符号の説明】
１１，５１，６１，７１ データ転送制御装置
１２，５２，６２，７２ アドレス制御回路
１３，５３，６３，７３ ＷＳＭ（ライトステートマシン）
１３１，５３１ コマンド認識手段
１３２ 第１アドレス出力手段
１３３ 第１データ転送制御手段
１３４ 第１比較対象アドレス切替手段
５３２ 第２アドレス出力手段
５３３ 第２データ転送制御手段
６３１，７３１ 検知手段
１，３，５，３１，３２ メモリアドレスレジスタ
２，４，３３，３４ メモリアドレスカウンタ
６，７，３８，３９ バス
８，３７ コンペア回路
９，１０，４０，４１ 転送回路
１４ 第１アドレスデコーダ
１５ 第２アドレスデコーダ
３５ 転送データ数レジスタ
３６ データカウンタ
６４，７４ 判定回路
８０ 情報機器
Claims (8)
- 第１および第２メモリアレイの各データ転送開始アドレスおよびデータ転送終了アドレスと、該第１メモリアレイから該第２メモリアレイのデータ転送方向および、該第２メモリアレイから該第１メモリアレイのデータ転送方向のいずれかに応じた入力制御コマンドに対応したシーケンスとに基づいて、同一半導体チップ上の第１メモリアレイと第２メモリアレイ間で相互にデータ転送制御を行うデータ転送制御装置であって、
該入力制御コマンドを認識するコマンド認識手段と、
該入力制御コマンドに対応したシーケンスに基づいて、該各データ転送開始アドレスおよびデータ転送終了アドレスの出力格納順序を制御する第１アドレス出力手段と、
該第１アドレス出力手段からの該第１メモリアレイのデータ転送開始アドレスを格納する第１メモリアドレス格納手段と、
該第１アドレス出力手段からの該第２メモリアレイのデータ転送開始アドレスを格納する第２メモリアドレス格納手段と、
該第１アドレス出力手段からの該データ転送終了アドレスを格納する第３メモリアドレス格納手段と、
該入力制御コマンドに対応したシーケンスに基づいて、データ転送の終了を検知するべく、該データ転送終了アドレスとの比較対象となるメモリアドレスを、該第１メモリアレイおよび第２メモリアレイの何れかに対応したメモリアドレスに切り替える第１比較対象アドレス切替手段とを有し、
該第１メモリアドレス格納手段、該第２メモリアドレス格納手段および該第３メモリアドレス格納手段になるように該メモリアレイ毎に専用の複数組のメモリアドレス格納手段が共通化されており、
該第1メモリアドレス格納手段および第２メモリアドレス格納手段のアドレス値を順次インクリメントした値に基づいて該第１メモリアレイと該第２メモリアレイ間で相互にデータ転送を行うデータ転送制御装置。 - 第１および第２メモリアレイの各データ転送開始アドレスおよびデータ転送終了アドレスと、該第１メモリアレイから該第２メモリアレイのデータ転送方向および、該第２メモリアレイから該第１メモリアレイのデータ転送方向のいずれかに応じた入力制御コマンドに対応したシーケンスとに基づいて、同一半導体チップ上の第１メモリアレイと第２メモリアレイ間で相互にデータ転送制御を行うデータ転送制御装置であって、
該入力制御コマンドを認識するコマンド認識手段と、
該入力制御コマンドに対応したシーケンスに基づいて、該第１メモリアレイのデータ転送開始アドレス、該第１メモリアレイのデータ転送終了アドレスおよび第２メモリアレイのデータ転送開始アドレスをこの格納順序に出力するかまたは、該第２メモリアレイのデータ転送開始アドレス、該第２メモリアレイのデータ転送終了アドレスおよび第１メモリアレイのデータ転送開始アドレスをこの格納順序に出力する第１アドレス出力手段と、
該第１アドレス出力手段からの該第１メモリアレイのデータ転送開始アドレスを格納する第１メモリアドレス格納手段と、
データ転送単位毎にメモリアドレスをインクリメントする第１メモリアドレスカウンタ手段と、
該第１メモリアドレス格納手段から該第１メモリアドレスカウンタ手段ヘデータ転送開始アドレスを転送する第１メモリアドレス転送手段と、
該第１アドレス出力手段からの該第２メモリアレイのデータ転送開始アドレスを格納する第２メモリアドレス格納手段と、
データ転送単位毎にメモリアドレスをインクリメントする第２メモリアドレスカウンタ手段と、
該第２メモリアドレス格納手段から該第２メモリアドレスカウンタ手段ヘデータ転送開始アドレスを転送する第２メモリアドレス転送手段と、
該第１アドレス出力手段からの該データ転送終了アドレスを格納する第３メモリアドレス格納手段と、
該データ転送終了アドレス値と該第１メモリアドレスカウンタ手段または該第２メモリアドレスカウンタ手段の値を比較する第１比較手段と、
該入力制御コマンドに対応したシーケンスに基づいて、該データ転送終了アドレスとの比較対象となる該第１メモリアドレスカウンタ手段および第２メモリアドレスカウンタ手段の何れかの値に切り替える第１比較対象アドレス切替手段と、
該第１メモリアドレスカウンタ手段および第２メモリアドレスカウンタ手段に設定されるアドレス値に基づいて該第１メモリアレイと第２メモリアレイ間で相互にデータ転送を行うと共に、該第１比較手段による比較結果に基づいてデータ転送を終了する第１データ転送制御手段とを有し、
該第１メモリアドレス格納手段、該第２メモリアドレス格納手段および該第３メモリアドレス格納手段になるように該メモリアレイ毎に専用の複数組のメモリアドレス格納手段が共通化されているデータ転送制御装置。 - 前記第１メモリアレイおよび第２メモリアレイでメモリ容量が異なる場合、容量が少ない方のメモリアレイのアドレスを記憶するメモリアドレス格納手段に、使用しない上位アドレスが特定の値になっているかどうかを判定する第１判定手段を設けた請求項１または２に記載のデータ転送制御装置。
- 前記メモリアドレスカウンタ手段が保持するアドレスが、ブロックの境界を示す特定の値になっているかどうかを判定する第２判定手段を有する請求項１〜３の何れかに記載のデータ転送制御装置。
- 前記メモリアドレス格納手段はメモリアドレスレジスタである請求項１〜４の何れかに記載のデータ転送制御装置。
- 請求項１〜５の何れかに記載のデータ転送制御装置を備えた半導体記憶装置。
- 請求項１〜５の何れかに記載のデータ転送制御装置を備えた半導体記憶装置であって、入力される制御コマンドにより制御され、前記データ転送動作以外の制御コマンドで指定された書き込み、消去、読み出し、ベリファイなどのメモリ動作の対象となるアドレス情報を格納するアドレス情報格納手段を、前記データ転送時に必要な前記第１メモリアドレス格納手段または前記第２メモリアドレス格納手段と共通に用いる構成とした半導体記憶装置。
- 請求項６または７記載の半導体記憶装置を用いてメモリ動作およびデータ転送動作を行う情報機器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197536A JP3900863B2 (ja) | 2001-06-28 | 2001-06-28 | データ転送制御装置、半導体記憶装置および情報機器 |
| US10/184,133 US6646947B2 (en) | 2001-06-28 | 2002-06-26 | Data transfer control device, semiconductor memory device and electronic information apparatus |
| KR10-2002-0036322A KR100468634B1 (ko) | 2001-06-28 | 2002-06-27 | 데이터 전송 제어장치, 반도체 메모리 장치 및 전자정보장치 |
| DE60223752T DE60223752T2 (de) | 2001-06-28 | 2002-06-28 | Datenübertragungssteurungsanordnung, Halbleiterspeicheranordnung und elektronisches Informationsgerät |
| TW091114366A TWI224727B (en) | 2001-06-28 | 2002-06-28 | Data transfer control device, semiconductor memory device and electronic information apparatus |
| EP02254588A EP1271330B1 (en) | 2001-06-28 | 2002-06-28 | Data transfer control device, semiconductor memory device and electronic information apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197536A JP3900863B2 (ja) | 2001-06-28 | 2001-06-28 | データ転送制御装置、半導体記憶装置および情報機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003015948A JP2003015948A (ja) | 2003-01-17 |
| JP3900863B2 true JP3900863B2 (ja) | 2007-04-04 |
Family
ID=19035124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001197536A Expired - Fee Related JP3900863B2 (ja) | 2001-06-28 | 2001-06-28 | データ転送制御装置、半導体記憶装置および情報機器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6646947B2 (ja) |
| EP (1) | EP1271330B1 (ja) |
| JP (1) | JP3900863B2 (ja) |
| KR (1) | KR100468634B1 (ja) |
| DE (1) | DE60223752T2 (ja) |
| TW (1) | TWI224727B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7758888B2 (en) | 2000-04-21 | 2010-07-20 | Sol-Gel Technologies Ltd. | Composition exhibiting enhanced formulation stability and delivery of topical active ingredients |
| US6788605B2 (en) * | 2002-07-15 | 2004-09-07 | Hewlett-Packard Development Company, L.P. | Shared volatile and non-volatile memory |
| US6948041B2 (en) * | 2002-10-24 | 2005-09-20 | Micron Technology, Inc. | Permanent memory block protection in a flash memory device |
| JP4624732B2 (ja) * | 2003-07-16 | 2011-02-02 | パナソニック株式会社 | アクセス方法 |
| JP2005135065A (ja) * | 2003-10-29 | 2005-05-26 | Hitachi Ltd | 記憶デバイス制御装置、及び記憶デバイス制御装置の制御方法 |
| JP4717570B2 (ja) | 2005-09-15 | 2011-07-06 | 株式会社リコー | データ転送装置、表示装置、およびデータ転送方法 |
| US7721018B2 (en) | 2006-08-24 | 2010-05-18 | Microchip Technology Incorporated | Direct memory access controller with flow control |
| ES2912051T3 (es) | 2007-02-01 | 2022-05-24 | Sol Gel Tech Ltd | Composiciones para aplicación tópica que comprenden un peróxido y retinoide |
| US8134462B1 (en) * | 2008-08-08 | 2012-03-13 | The United States Of America As Represented By The Secretary Of The Navy | Self-contained sensor package for water security and safety |
| KR200452423Y1 (ko) * | 2009-01-23 | 2011-02-28 | 목준수 | 조립식 행거형 간판 |
| KR101877938B1 (ko) * | 2011-12-21 | 2018-08-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| JP5790532B2 (ja) * | 2012-02-13 | 2015-10-07 | セイコーエプソン株式会社 | 電子機器、及びメモリー制御方法 |
| US9454366B2 (en) * | 2012-03-15 | 2016-09-27 | International Business Machines Corporation | Copying character data having a termination character from one memory location to another |
| US9715383B2 (en) | 2012-03-15 | 2017-07-25 | International Business Machines Corporation | Vector find element equal instruction |
| US9459867B2 (en) | 2012-03-15 | 2016-10-04 | International Business Machines Corporation | Instruction to load data up to a specified memory boundary indicated by the instruction |
| US9280347B2 (en) | 2012-03-15 | 2016-03-08 | International Business Machines Corporation | Transforming non-contiguous instruction specifiers to contiguous instruction specifiers |
| US9268566B2 (en) | 2012-03-15 | 2016-02-23 | International Business Machines Corporation | Character data match determination by loading registers at most up to memory block boundary and comparing |
| US9454367B2 (en) * | 2012-03-15 | 2016-09-27 | International Business Machines Corporation | Finding the length of a set of character data having a termination character |
| US9459864B2 (en) | 2012-03-15 | 2016-10-04 | International Business Machines Corporation | Vector string range compare |
| US9588762B2 (en) | 2012-03-15 | 2017-03-07 | International Business Machines Corporation | Vector find element not equal instruction |
| US9710266B2 (en) | 2012-03-15 | 2017-07-18 | International Business Machines Corporation | Instruction to compute the distance to a specified memory boundary |
| US9459868B2 (en) | 2012-03-15 | 2016-10-04 | International Business Machines Corporation | Instruction to load data up to a dynamically determined memory boundary |
| JP7292873B2 (ja) * | 2018-12-26 | 2023-06-19 | キヤノン株式会社 | 画像形成装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166581A (ja) | 1982-03-29 | 1983-10-01 | Fujitsu Ltd | メモリのアドレツシング方式 |
| US5313610A (en) * | 1991-07-03 | 1994-05-17 | Picker International, Inc. | Direct memory access control device for use with a single n-bit bus with MOF the n-bits reserved for control signals and (n-m) bits reserved for data addresses |
| US5245572A (en) * | 1991-07-30 | 1993-09-14 | Intel Corporation | Floating gate nonvolatile memory with reading while writing capability |
| US5243575A (en) * | 1992-06-19 | 1993-09-07 | Intel Corporation | Address transition detection to write state machine interface circuit for flash memory |
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| US5644787A (en) * | 1993-08-03 | 1997-07-01 | Seiko Epson Corporation | Apparatus for controlling data transfer between external interfaces through buffer memory using table data having transfer start address transfer count and unit selection parameter |
| KR950015370A (ko) * | 1993-11-17 | 1995-06-16 | 김광호 | 고속으로 데이타를 라이트하기 위한 플래쉬 라이트 모드 동작방법 |
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| JP3729591B2 (ja) | 1997-04-09 | 2005-12-21 | 株式会社ルネサステクノロジ | 記憶装置およびクロック発振停止時のデータ受け付け制御方法 |
| US6154793A (en) * | 1997-04-30 | 2000-11-28 | Zilog, Inc. | DMA with dynamically assigned channels, flexible block boundary notification and recording, type code checking and updating, commands, and status reporting |
| JPH1185609A (ja) | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置及びそのデータ管理方法 |
| JP3599541B2 (ja) * | 1997-11-27 | 2004-12-08 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP2000276880A (ja) * | 1999-03-25 | 2000-10-06 | Sanyo Electric Co Ltd | 不揮発性メモリの書き込み回路 |
-
2001
- 2001-06-28 JP JP2001197536A patent/JP3900863B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-26 US US10/184,133 patent/US6646947B2/en not_active Expired - Lifetime
- 2002-06-27 KR KR10-2002-0036322A patent/KR100468634B1/ko active IP Right Grant
- 2002-06-28 TW TW091114366A patent/TWI224727B/zh not_active IP Right Cessation
- 2002-06-28 EP EP02254588A patent/EP1271330B1/en not_active Expired - Lifetime
- 2002-06-28 DE DE60223752T patent/DE60223752T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030003047A (ko) | 2003-01-09 |
| EP1271330B1 (en) | 2007-11-28 |
| KR100468634B1 (ko) | 2005-01-27 |
| DE60223752D1 (de) | 2008-01-10 |
| DE60223752T2 (de) | 2008-10-30 |
| TWI224727B (en) | 2004-12-01 |
| EP1271330A3 (en) | 2004-03-10 |
| US20030007411A1 (en) | 2003-01-09 |
| JP2003015948A (ja) | 2003-01-17 |
| EP1271330A2 (en) | 2003-01-02 |
| US6646947B2 (en) | 2003-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050512 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050711 |
|
| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| R250 | Receipt of annual fees |
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