JP3599541B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、コンピュータや情報携帯機器に用いられるメモリに関する。より詳しくは、電気的なデータの書き込みと消去が可能な不揮発性半導体記憶装置に関する。特に、一つのメモリセル内に多値（二値以上）のデータを記憶する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性メモリの一つに、ＥＰＲＯＭ(イレーザブル・プログラマブル・リード・オンリ・メモリ)がある。ＥＰＲＯＭは、ユーザによるデータの書き込みが可能である。
【０００３】
しかし、このＥＰＲＯＭのデータを消去するには、ＥＰＲＯＭに紫外線を照射する必要があり、この紫外線照射により、全メモリアレイのデータが一括して消去される。このため、データを書き換える度に、ＥＰＲＯＭを基板から取り外す作業が必要であった。
【０００４】
また、ＥＰＲＯＭは、メモリセル面積が小さく、大容量化に適している反面、紫外線照射でデータを消去するので、窓付きパッケージを必要とする。また、プログラマ（または、ライタ）と呼ばれる書き込み装置によって書き込みを行う必要があるので、書き込み時にシステムから取り外す必要がある。
【０００５】
一方、従来からあるＥＥＰＲＯＭ(エレクトリカリ・イレーザブル・プログラマブル・ロム)はシステム内で電気的に書き換えが可能であるが、ＥＰＲＯＭの１.５倍から２倍程度のメモリセル面積を要するため、サイズアップとコストアップを招き、大容量化が困難である。
【０００６】
そこで、最近では、両者の中間的な記憶装置として、フラッシュメモリ（またはフラッシュＥＰＲＯＭ）と呼ばれるメモリが開発されている。
【０００７】
このフラッシュメモリは、チップを一括して電気的に消去するか、または、セクタまたはブロックと呼ばれるある領域のメモリセルを一括して電気的に消去する機能を持つ不揮発性半導体記憶装置である。このフラッシュメモリのメモリセル面積は、ＥＰＲＯＭ程度の値を実現できる。
【０００８】
上記フラッシュメモリのメモリセルとしては、例えば、米国特許Ｎｏ．５２４９１５８や、米国特許Ｎｏ．５２４５５７０において開示されている図５に示すものがある。図５に示すメモリセル５０１は、浮遊ゲート型電界効果トランジスタ構造を有しており、１素子で１ビット（１セル）を構成できるから、高集積化し易い。
【０００９】
メモリセル５０１へのデータの書き込みは、制御ゲート電極５０２に約１２Ｖ、ドレイン５０３に約７Ｖ、ソース５０５に０Ｖを印加し、ドレイン接合近傍で発生させたホットエレクトロンを浮遊ゲート電極５０６に注入することにより行なわれる。このデータ書き込みによって、メモリセル５０１の制御ゲート電極５０２から見たしきい値電圧が高くなる。
【００１０】
また、図５に示す浮遊ゲート型電界効果トランジスタ構造を有したメモリセル５０１は、１素子で多値をとるように構成すると高集積化が一層容易になる。たとえば、メモリセル５０１に、数百ｍＶ間隔で２のｎ乗の状態を取る複数のしきい値Ｖｔｈを持たせると良い。
【００１１】
このメモリセル５０１へのデータの書き込みは、ソース５０５を０Ｖにし、制御ゲート電極５０６に約１２Ｖで数マイクロ秒のパルスを印加し、ドレイン５０３に約７Ｖで数マイクロ秒のパルスを印加して、ドレイン接合近傍で発生させたホットエレクトロンを浮遊ゲート電極５０６に注入することにより行われる。
【００１２】
この書き込みによって、メモリセル５０１の制御ゲート電極５０２から見たしきい値電圧Ｖｔｈは高くなる。上記制御ゲート電極５０２に印加する電圧、ドレイン電圧、または、制御ゲート電極５０２やドレイン５０３に加えるパルス値を変化させることによって、しきい値電圧Ｖｔｈを変えることができる。
【００１３】
一方、上記メモリセル５０１に書き込んだデータを消去するには、制御ゲート電極５０６を接地し、ソース５０５に正の高電圧（約１２Ｖ）を印加して、浮遊ゲート電極５０６とソース５０５の間に高電界を発生させ、簿いゲート酸化膜を通したトンネル現象を利用して浮遊ゲート電極５０６に蓄積された電子をソース５０５に引き抜く。
【００１４】
このデータ消去は、通常ブロック単位（例えば、１６Ｋバイトや６４Ｋバイト単位）で行われる。この消去によって、制御ゲート電極５０２から見たしきい値電圧Ｖｔhは低くなる。ここで、メモリセル５０１は、選択トランジスタを持っていないので、過剰な消去が行われて、しきい値電圧が負になると、読み出し時に正しいデータが読み出せなくなるという致命的な不良が起こる。
【００１５】
また、このメモリセル５０１のデータ読み出しは、ソース５０５に０Ｖを印加し、ドレイン５０３に約１Ｖ程度の低電圧を印加し、制御ゲート５０２には約５Ｖ程度の電圧を印加し、この時に流れるチャンネル電流の大小が、情報の「１」と「０」とに対応することを利用して行う。ここで、ドレイン電圧を低電圧にするのは、寄生的な弱い書き込み動作（いわゆるソフトライト）を防止するためである。
【００１６】
また、多値記憶データを読み出すときには、ソース５０５に０Ｖを印加し、ドレイン５０３に約１Ｖ程度の低電圧を印加し、制御ゲート電極５０２に印加する電圧を変化させる。そして、チャンネル電流が流れたときの制御ゲート電極５０２への印加電圧の値を利用して、多値記憶データの読み出しを行う。
【００１７】
上記メモリセル５０１では、書き込みをドレイン５０３側で行い、消去をソース側で行うので、接合プロファイルはそれぞれの動作に適するように個別に最適化するのが望ましい。すなわち、ソース５０５、ドレイン５０３は非対称構造となっており、ドレイン接合では書き込み効率を高めるために電界集中型プロファイルを用い、ソース接合では高電圧が印加可能な電界緩和型プロファイルを採用している。
【００１８】
ところで、消去時にソース５０５に高電圧を印加する方法では、ソース接合の耐圧を高めなければならないので、ソース電極側を微細化し難いという問題がある。また、ソース近傍でホットホールが発生し、その一部がトンネル絶縁膜中にトラップされ、セルの信頼性が低下するという問題がある。
【００１９】
そこで、他の消去の例としては、負ゲート消去法がある。この方法では、制御ゲート５０２に負電圧（約−１０Ｖ）を印加し、ソース５０５に電源電圧（約５Ｖ）を印加して、トンネル電流によって消去を行う。この消去方法の利点の一つは、消去時にソース５０５に印加される電圧が低いので、ソース側の接合耐圧が低くてもよくなり、セルのゲート長を短縮すること可能なことである。また、負ゲート消去法を用いると、消去ブロックサイズを小さくして、セクタ消去し易い利点もある。
【００２０】
また、ソース５０５に高電界を加える消去方法では、バンド間トンネル電流が流れ、その電流値がチップ全体で数ｍＡにもなるので、昇圧回路の使用が困難になる。したがって、従来は消去用の高電圧Ｖppをチップ外部から供給していた。
【００２１】
また、上記負ゲート消去方法では、ソース５０５に電源電圧Ｖcc(５Ｖまたは３Ｖ)を供給することが可能になるので、単一電源化が比較的容易に可能になるという利点がある。
【００２２】
また、書き込みにホットエレクトロンを用いる方法では、書き込み時に１セル当たり約１ｍＡの電流が流れるので、従来のＥＰＲＯＭと同様に、ＦＮトンネル電流を用い、書き込み時に１セル当たりに流れる電流を少なくするフラッシュメモリもある。
【００２３】
半導体プロセスの微細化や電池駆動の携帯型機器の普及とともに動作電源の低電圧化が要望されている。そのため、５Ｖ単一動作ではなく、３.３Ｖ単一動作のメモリが要望されており、活発に開発されている。
【００２４】
電源電圧Ｖｃｃを３.３Ｖにして、読み出しを行う場合、現状のフラッシュＥＰＲＯＭでは、制御ゲート線（ワード線）に電源電位(Ｖｃｃ＝３．３Ｖ)を印加している。あるいは、高速化と動作マージンの拡大のために、内部昇圧した約５Ｖを、制御ゲート線に印加している。
【００２５】
このような不揮発性半導体記憶装置は、短時間での書き込みと読み出しが可能なＲＡＭ（ランダムアクセスメモリ）に比べて、多くの動作状態を持つ。この多くの動作状態とは、書き込み、ブロック消去、全チップ一括消去、状態レジスタの読みだし等である。このような多数の動作状態を、外部制御信号（/ＣＥ,/ＷＥ,/ＣＥなど）の組み合わせに対応させると、従来のＥＰＲＯＭ、ＥＥＰＲＯＭが備えている制御信号では足らなくなるので、新しい制御信号を追加する必要が生じる。その結果、使い勝手が悪くなる。
【００２６】
そこで、米国特許Ｎｏ．５０５３９９０にあるように、制御信号線を増加させずに、コマンド方式をとる方法が提案され、主流になっている。この不揮発性半導体記憶装置では、ユーザが入力したコマンドは、コマンドステートマシーン(ＣＳＭ)に入る。そして、上記コマンドは、このコマンドステートマシーンで認識される。そして、このコマンドステートマシーンの認識に基づき、ライトステートマシーン(ＷＳＭ)が、上記コマンドに対応した動作（消去／書き込み等）を実行する。
【００２７】
そして、この種の不揮発性半導体記憶装置としては、チップ内の消去ブロックの大きさを不均等に分割したもの（米国持許Ｎｏ．５２４９１５８）や、均等に分割したもの（米国特許Ｎｏ．５２４５５７０）がある。
【００２８】
また、書き込み動作と消去動作の両方を、ＦＮトンネル電流で行うものや、メモリセルを直列に８個または１６個接続したＮＡＮＤ型と呼ばれるメモリセルもある。このＮＡＮＤ型メモリセルは、ＮＯＲ型メモリセルに比べて、読み出し速度が遅いが、メモリセルサイズを小さくできる利点がある。
【００２９】
上述したように、通常は１個のメモリセルに２値（１ビット）を記憶するが、４値(２ビット)や８値(３ビット)、更には、１６値(４ビット)など、多値を記録する試みがある。
【００３０】
ここで、図１１に、リフレッシュを行うことが可能な不揮発性半導体記憶装置(特開平７‐３７３９７号)を示す。図１１に示されるように、この不揮発性半導体記憶装置１１０は外部よりアドレスやデータ等が入力される。また、不揮発性半導体記憶装置１１０は、列デコーダ１１２，ワード線デコーダ１１４，読み出し／書き込み／消去回路要素１１６を有し、読み出し／書き込み／消去回路要素１１６は、列デコーダ１１２及びワード線デコーダ１１４の両方に結合される。不揮発性半導体記憶装置１１０内のメモリセルは、種々のセク夕（１１８，１２０，１２２，１２４，１２６，１２８）に分割される。セクタ１１８、セク夕１２０、及びセクタ１２２は、列デコーダ１１２からの共通のビット線につながり、セクタ１２４、セクタ１２６、及びセクタ１２８は、列デコーダ１１２からの他の共通のビット線につながる。更に、セクタ１１８とセクタ１２４，セクタ１２０とセクタ１２６，セクタ１２２とセクタ１２８は、それぞれワード線デコーダ１１４からの共通のワード線につながる。列デコーダ１１２からのビット線は、センス増幅器１３０に結合されており、このセンス増幅器は種々のセル上のデータを検出し外部に出力する。向、リフレッシュ回路要素１３２は、列デコーダ１１２、ワード線デコーダ１１４、及び読み出し／書き込み／消去回路要素１１６に結合されている。図１１におけるセクタを構成するメモリセルは、図１２のように接続される。メモリセルＭＳは列デコーダ１１２とワード線デコーダ１１４との間に結合されており、リフレッシュ回路部１３２は、センス増幅器１５４からのデータ出力に結合されている。また、消去サイクル計数器１５６はリフレッシュ回路部１３２に結合され、かつ他のセクタからの入力を受信する。リフレッシュ回路部１３２がメモリセルＭＳの各アレイを読み出す周波数は消去サイクル計数器１５６によって決定される。消去サイクル計数器１５６は、図１１に示されたセクタに電気的に関連したセクタ内で行われ、消去サイクルの数を計数する。すなわち、消去サイクル計数器５６は、図１１に示されたセクタ内の擾乱状態を起こすおそれのある消去サイクルの数を計数する。消去サイクル計数器１５６は、不揮発性半導体記憶装置１１０を含むシステムの特定の必要性に従ってセットされる。例えば、消去サイクル計数器１５６は、図１１に示されたセクタ内の優乱を起こすおそれのあるどのセクタからのどの１０消去サイクルの後にもリフレッシュが起こるように、１０にセットされる。他の例では、消去サイクル計数器１５６は、１にセットされる。
【００３１】
図１１を参照すると、例として、１０消去サイクルの全部がセクタ１２０、セクタ１２２、及びセクタ１２４内にいったん行われると、１０にセットされる消去サイクル計数器１５６でもって、セクタ１１８に対するリフレッシュが行われる。例えば、もし、セクタ１２０内で２消去サイクルが、セクタ１２２内で５消去サイクルが、及びセクタ２４内で３消去サイクルが行われたとしたならば、セクタ１１８内で１リフレッシュサイクルが行われる。
【００３２】
リフレッシュ回路部１３２は、不揮発性半導体記憶装置１１０内の各セクタのリフレッシュに対して列デコーダ１１２及びワード線デコーダ１１４を制御する。更に、消去サイクル計数器１５６は、リフレッシュ回路部１３２が必要とされるに従い適当なセクタをリフレッシュするように、各セクタ内の消去サイクルを計数する。このリフレッシュ動作を、図１３の流れ図に従って行う。
【００３３】
以下、図１３のフローチャートを用いてリフレッシュ動作を説明する。最初に、ステップＳ４２へ移行し、このステップＳ４２において、特定セルが、それが既にプログラムされているかどうかを判定するために、上昇制御ゲート電圧（例えば７Ｖ）において読み出される。プログラムセルは導通してはならないから、特定セルの制御ゲートに上昇電圧を印加すると、そのセルがプログラムされない限り導通し、かつその浮動ゲートは導通を妨げるに充分な電荷をこのゲート上に有する。もし、プログラムセルが既に擾乱されており、かつ或るその電荷が、例えば、ワード線ストレスまたはビット線ストレスを通して移動させるならば、その制御ゲートへの上昇電圧の使用の結果電流が流れる。したがって、判定ステップＳ４４において、そのセルがプログラムされているかどうかの初期判定が行われる。もし、ステップＳ４２において印加された上昇制御ゲート電圧において、このセルを通して導通が起こらないならば、このセルは既にプログラムされておりかつ擾乱されてはおらず、次のセルがステップＳ４６において読み出されることになる。「不導通」は、充分な導通がほとんど起こらないためにそのセルがプログラムされていると解釈されることを意味する。導通があると言うとき、それは、１つのセルを通してこのセルが消去されたと解釈されるのに充分な導通があることを意味する。しかしながら、もし、ステップＳ４２おける上昇制御ゲート電圧の印加後に既に導通が起こっているとステップＳ４４において判定されるならば、ステップＳ４８へ移行する。ステップＳ４８において、その特定セルは、低下制御ゲート電圧（例えば５Ｖ）において読み出される。この低下制御ゲート電圧は、そのセルが消去セルであるならば不導通を保証するに充分低くてはならず、かつ、ソフト書き込みを通して既に擾乱されている消去セルに対しては導通を結果するほど高くてはならない。判定ステップＳ５０において、そのセルがプログラムセルであるか否かが判定される。もし、この低下制御ゲート電圧において導通があるならば、そのセルは消去セルであり、リフレッシュは必要なく、次のセルがステップＳ４６において読み出される。しかしながら、低下制御ゲート電圧がその特定セルに印加された後導通が起こらないならば、そのセルは既にプログラムされているが、しかし擾乱されていると判定される。導通は上昇制御ゲート電圧において起こったが、しかし低下制御ゲート電圧においては起こらなかったので、この情報が生じ、電荷の或るものがその浮動ゲートを離れてしまったことを指示する。したがって、ステップＳ５２へ移行して、その特定メモリセルがリフレッシュされる。
【００３４】
【発明が解決しようとする課題】
近年の半導体技術の進歩によって、不揮発性半導体記憶装置の浮遊ゲート５０６下の酸化膜の膜厚は、約１００Å付近であり、今後とも膜厚は薄くなっていくと予想される。しかし、膜厚が薄くなるにしたがって、一般的にリーク電流が増加する傾向にある。
【００３５】
しかるに、不揮発性半導体記憶装置である上記フラッシュメモリでは、浮遊ゲート５０６上の電荷の有無でデータを記憶しているので、プロセスが微細化してトンネル酸化膜が薄くなると、リーク電流により電荷が抜け易く、データが消え易くなるという問題が生じる。
【００３６】
特に、４値（２ビット）や８値（３ビット）を記録する多値記録メモリでは、状態間の差（メモリセルのしきい値電圧Ｖｔｈ間の差）が小さくなるから、上記リーク電流の増加は、一層深刻な間題になる。
【００３７】
また、プロセスが微細化し、トンネル酸化膜が薄くなると、リーク電流で電荷が抜け易くなるから、歩留まりが悪くなるという間題もある。
【００３８】
特開昭６０-７４５７８号公報には、メモリセルの周辺回路にメモリセルの書き換え回数を記憶する手段を内蔵し、メモリセルの書き換え回数が所定値を越えるごとに、メモリセル記憶内容をリフレッシュする不揮発性記憶装置の記述がある。書き換え回数が所定値を越えるごとにリフレッシュすると、ユーザが意図的にリフレッシュする時期を選べないので、読み出しや書き込みを行おうとした時に、所定回数を越えるとリフレッシュ動作に入ってしまい、使いにくい。
【００３９】
特開平１−１３４７９３号公報には、電源電圧の投入に呼応して、メモリセル記憶内容をリフレッシュする不揮発性記憶装置の記述がある。
【００４０】
特願平７−３７３９７号にはワード線電位を上げ下げして、異なる読み出し電圧の下で２回判定した結果必要があるとメモリセル記憶内容をリフレッシュする不揮発性記憶装置の記述がある。
【００４１】
いずれも、ユーザが意図的にリフレッシュ動作と読み出し動作を選択できないし、ユーザにリフレッシュ動作中かどうか分からないので使い勝手が悪い。
【００４２】
そこで、この発明の目的は、ユーザが意図的にリフレッシュ動作を行うことができて使い勝手がよく、確実なリフレッシュを実行できる不揮発性半導体記憶装置を提供することにある。
【００４３】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明の不揮発性半導体記憶装置は、バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換る不揮発性記憶装置であって、
リフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換えて、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記リフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４４】
この請求項１の発明では、ユーザが、上記リフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。
また、請求項２の発明の不揮発性半導体記憶装置は、バスサイクルによって外部から入力される特定のデータおよび / またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換る不揮発性記憶装置であって、
リフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換えて、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記リフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４５】
また、請求項３の発明は、バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換える不揮発性記憶装置であって、
シングルブロックリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記シングルブロックリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４６】
この請求項３の発明では、ユーザが、上記シングルブロックリフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。また、ブロック単位でのリフレッシュが可能になる。
また、請求項４の発明は、バスサイクルによって外部から入力される特定のデータおよび / またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換える不揮発性記憶装置であって、
シングルブロックリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記シングルブロックリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４７】
また、請求項５の発明は、バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータの書き換えを行う不揮発性記憶装置であって、
フルチップリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記フルチップリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４８】
この請求項５の発明では、ユーザが、上記フルチップリフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。また、多数回のシングルブロックリフレッシュに相当するフルチップリフレッシュを行えるから、リフレッシュコマンドの入力に要する手間を省ける。
また、請求項６の発明は、バスサイクルによって外部から入力される特定のデータおよび / またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータの書き換えを行う不揮発性記憶装置であって、
フルチップリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記フルチップリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記 憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４９】
また、請求項１〜６の発明では、上記読み出し手段で、通常の読み出しである第１の読み出しと、ワード線に通常よりも低い電圧を与える第２の読み出しを行い、上記読み出しデータ比較判断手段で、上記２つの読み出しによる２つのデータが異なっているときに、リフレッシュ手段によるを行って、メモリセルのしきい値電圧を所定値だけ低めてリフレッシュ動作を行う。
【００５０】
上記２つのデータが不一致であるときには、浮遊ゲートへの電荷侵入が起こっているから、上記消去動作もしくは消去動作後の弱い書き込みでもって、上記浮遊ゲートの電荷を減少させることにより、データの消失を防げる。
【００５１】
したがって、この請求項１〜６の発明によれば、メモリセルのデータの異常を検出して、メモリセルのデータを正常に保つリフレッシュ動作を行え、データの安全性を向上できる。
【００５２】
また、請求項１〜６の発明では、上記メモリリフレッシュ動作状態報知手段によって、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行う必要がある旨の情報ビットを上記レジスタに設定し、メモリセルのリフレッシュいう比較的時間がかかる動作が行われているか否かを、この情報ビットでユーザに知らせることができる。
【００５３】
また、上記メモリセルのしきい値を所定値だけ低めるには、浮遊ゲートから電荷を抜く必要があり、消去動作を行う必要がある。しかし、消去動作は、ブロックもしくはセクタ単位で行う必要があり、目的のメモリセルだけを消去することはできない。したがって、上記メモリセルが属するブロックを消去する必要があるという情報をレジスタに設定するのである。そして、レジスタ読み出しモード時に、このレジスタから、デバイスの外部に上記情報を読み出すことによって、ユーザに上記情報を知らせることができる。
【００５４】
また、請求項１、３、５の発明では、上記ブロックサイズ判定手段で、リフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断し、上記所定サイズよりも小さいと判断したときには、内蔵記憶部に上記ブロックのデータを退避し、上記ブロックのデータを消去してから、上記内蔵記憶部に退避したデータを上記メモリセルに書き直す(リフレッシュする)ことができる。
【００５５】
また、請求項２、４、６の発明では、上記ブロックサイズ判定手段で、リフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さくないときには、外部の記憶部に上記ブロックのデータを退避し、上記ブロックのデータを消去してから、上記外部記憶部に退避したデータを上記メモリセルに書き込むことができる。
【００５６】
また、請求項１〜６の発明の不揮発性半導体記憶装置において、上記リフレッシュ手段は、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開する。
【００５７】
したがって、比較的時間のかかるリフレッシュ動作を、上記リフレッシュ中断コマンドで中断させて、別の動作の実行を可能にでき、この別の動作が終われば、上記リフレッシュ再開コマンドによって一時中断したコマンドを再開することができる。したがって、この発明によれば、使い勝手のよい不揮発性メモリを実現できる。
【００５８】
【発明の実施の形態】
以下、本発明を図示の実施の形態により、詳細に説明する。
【００５９】
図１に、本発明の不揮発性半導体記憶装置の実施の形態としてのフラッシュメモリのブロック図を示す。
【００６０】
このフラッシュメモリは、ライトステートマシン（ＷＳＭ）１とブロック選択回路２を含んだ書込/消去/選択部３と、消去/書込み電圧発生回路５とコマンドステートマシン（ＣＳＭ）６を備えている。
【００６１】
上記書込/消去/選択部３は、ローデコーダ７とセンスアンプ８とコラムデコーダ１０とｎ個の消去ブロック１１とブロック選択回路２を有している。
【００６２】
上記ライトステートマシン１には、上記消去/書込み電圧発生回路５からの信号が入力されるようになっている。また、上記コマンドステートマシン６には、/ＷＥ信号と/ＣＥ信号と/ＯＥ信号およびリセット信号が入力されるようになっている。そして、このコマンドステートマシン６および上記書込/消去/選択部３は、データ線およびアドレス線に接続されている。
【００６３】
上記消去/書込（プログラム）電圧発生回路５は、外部電源Ｖｃｃに接続されていて、約１２Ｖの高電圧を発生し、負ゲート消去を行う場合にはマイナス電位を発生する。
【００６４】
また、コマンドステートマシン６は、入力されたコマンドを解読し、ライトステートマシーン１に解読した結果を送る。
【００６５】
ライトステートマシン１は、コマンドステートマシン６から入力されたコマンドに対応した消去動作や書き込み動作等を実行する。コラムデコーダ１０は、ワード線を選択し、ローデコーダ７はビット線を選択する。
【００６６】
ローデコーダ７で選択されたビット線はセンスアンプ８で記憶状態をセンスされる。ブロック選択回路２は、ｎ個ある消去ブロック１１,１１,１１…(またはセクタ)から１個の消去ブロック１１を選択して、そのブロックが消去禁止（ブロックロック状態）されていない時にはブロックのデータを一括消去する。なお、上記消去ブロック１１を消去セクタとしてもよい。
【００６７】
次に、図３に、この実施の形態のセンスアンプ３１とメモリセル群３２が接続された回路を示す。このメモリセル群３２は、複数個のメモリセルＸ０,Ｘ１,…,Ｘｎからなる。このメモリセルとしては、図５に示す従来のものを用いても良く、強誘電体薄膜をゲート酸化膜に用いたメモリセルを用いてもよい。強誘電体薄膜をゲート酸化膜としたメモリセルによれば、分極反転を利用するので、従来のように、極く薄いトンネル酸化膜を用いなくても良く、さらに、高集積化できる利点がある。
【００６８】
上記メモリセル群３２は、対応するトランジスタ３５に接続され、このトランジスタ３５はトランジスタ３６に接続されている。そして、このトランジスタ３６はトランジスタ３７に接続され、トランジスタ３７は電源に接続されている。上記トランジスタ３５と３６との接続線はインバータ３９を介してトランジスタ３６のゲートに接続されている。また、上記トランジスタ３６と３７との接続線はセンスアンプ３１の入力側に接続されている。なお、上記メモリセル群３２は、ソース電位スイッチ３８に接続されている。
【００６９】
次に、図４に、この実施形態におけるリフレッシュ動作時に使用するワード線電位発生回路を示す。このワード線電位発生回路は、分圧用抵抗２１とセンスアンプ８を有し、図１のローデコーダ７に接続されている。また、このワード線電位発生回路は、ライトステートマシン１に内蔵されている。
【００７０】
このワード線電位発生回路は、上記分圧用抵抗２１によって、電位ＶＨＨを抵抗分割してリフレッシュ動作に必要なワード線電位の基準電圧を発生するものである。上記電位ＶＨＨは、図１に示した消去/書き込み電圧発生回路５で発生される。
【００７１】
上記分圧用抵抗２１は、複数のタップ２１Ａ,２１Ｂ,２１Ｃ,２１Ｄ,２１Ｅ,…,２１Ｆ,２１Ｇを備える。このタップ２１Ａ,２１Ｂ,２１Ｃ,２１Ｄ,２１Ｅ,…,２１Ｆ,２１Ｇは、スイッチ２５によって、いずれかが選択されて、センスアンプ８に接続される。
【００７２】
上記タップ２１Ａ〜２１Ｇからは、それぞれ、電圧Ｖ４,Ｖ４-ΔＶ,Ｖ３＋ΔＶ,Ｖ３,Ｖ３−ΔＶ,…,Ｖφ＋ΔＶ,Ｖφが出力される。リフレッシュ動作時に、ライトステートマシン１が出力する選択信号によって、上記タップ２１Ａ〜２１Ｇの内からどれかが選択される。
【００７３】
このワード線電位発生回路は、センスアンプ２２に入力される信号φ１がＨレベルのときに動作を開始し、このワード線電位発生回路の出力は、図１のローデコーダ７に出力される。
【００７４】
この実施形態において、図１に示す/ＣＥピン５２と、/ＷＥピン５１を共にＬレベルにした第１サイクル目に、図９のデータＡ７Ｈ（Ｈは１６進数）をデータピンに入力し、引き続き、/ＣＥピン５２と/ＷＥピン５１を共にＬレベルにした第２サイクル目に、データＤＯＨを入力する。これにより、コマンドステートマシン６に、フルチップ消去コマンドが入力される。
【００７５】
通常、消去動作は、消去するブロック内の全メモリセルにデータ「０」を書き込む（しきい値電圧Ｖｔｈを大にする）ステップから始まる。そして、全メモリセルのしきい値電圧Ｖｔｈが規定値以上に揃うと、消去するブロックを一括消去する（しきい値電圧Ｖｔhを小にする）ステップに進む。これら一連の動作はライトステートマシン３が実行する。
【００７６】
次に、図２に、この実施形態が４値メモリセルを備える場合に、この４値メモリセルのしきい値電圧Ｖｔｈと、このしきい値電圧Ｖｔｈに対向するデータ（１１,１０,０１,００）を示す。
【００７７】
上記４値メモリセルのしきい値電圧Ｖｔｈが電位Ｖ１以下の状態を状態１と呼び、データ１１に対応させる。また、上記４値メモリセルのしきい値電圧Ｖｔｈが電位Ｖ２以下の状態を、状態２と呼び、データ１０に対応させる。また、４値メモリセルのしきい値電圧Ｖｔｈが電位Ｖ３以下の状態を状態３と呼び、データ０１に対応させる。また、上記４値メモリセルのしきい値電圧Ｖｔｈが電位Ｖ３以上の状態を状態４と呼び、データ００に対応させる。
【００７８】
図２に示すように、Ｖ１とＶ０,Ｖ２とＶ１,Ｖ３とＶ２,Ｖ４とＶ３、それぞれの略中央の電圧値でメモリセル数が最大になっている。
【００７９】
この実施形態の不揮発性半導体記憶装置の入出力データが、８ビット（ｂ７,ｂ６,ｂ５,ｂ４,ｂ３,ｂ２，ｂ１，ｂ０）のときには、２ビットを一単位とする。すなわち、（ｂ７，ｂ６）、（ｂ５,ｂ４）、（ｂ３，ｂ２）、（ｂ１,ｂ０）をメモリセル４個で記憶する。また、場合によっては、連続しないビットずつを組にしてもよい。例えば、（ｂ７,ｂ３）、（ｂ６，ｂ２）、（ｂ５，ｂ１）、（ｂ４,ｂ０）を組にする。また、８値メモリセルでは、３ビットを一単位にする。
【００８０】
上記４値メモリセルでは、４値メモリセルにデータ００を書き込む時には、図２の状態４以外の状態から４値メモリセルに弱く書き込みを行い、４値メモリセルのしきい値電圧Ｖｔｈを電位Ｖ３以上に上げる。また、４値メモリセルにデータ０１を書き込む場合には、図２の状態３以下の状態から弱く書き込みを行い、４値メモリセルのしきい値電圧Ｖｔｈを電位Ｖ２以上かつ電位Ｖ３以下にする。また、上記４値メモリセルにデータ１０を書き込む場合には、図２の状態２以下の状態から弱く書き込みを行い、４値メモリセルのしきい値電圧Ｖｔｈを電位Ｖ１以上かつ電位Ｖ２以下にする。また、上記４値メモリセルにデータ１１を書き込む場合には、しきい値電圧Ｖｔｈを状態１、すなわち電位Ｖ１以下にし、消去する。
【００８１】
上記弱い書き込みとは、ワード線電位またはビット線電位を下げた書き込み、あるいは、書き込みパルス幅が狭い状態の書き込みを言い、一回の書き込みパルスでメモリセルのしきい値電圧Ｖｔｈが少しずつ上がる書き込みを言う。
【００８２】
図２に示す状態１から状態２へ変化させるのに必要な書き込みパルス印加数を少なくとも３回以上必要にすると、書込み時に誤って状態２を越えてしまう確率が小さくなる。
【００８３】
これに対し、１回の書き込みパルスで、状態１から状態２へ変化すると、状態１内で少しデータが劣化した場合にパルスが印加されると、状態が１から２に変わってしまい、状態１内でリフレッシュできない。
【００８４】
また、２回の書き込みパルスで、状態１から状態２へ変化させる場合には、特に、多値記憶の場合には、状態１内でほんの少しだけデータが劣化した場合にパルスが印加されると、状態が変わってしまう可能性や、誤ってリフレッシュパルスが印加されると状態が変わってしまう可能性がある。したがって、リフレッシュ動作により誤ったデータが書かれる可能性が生じる。
【００８５】
したがって、この実施形態のように、３回以上のパルスで状態１から状態２へ変化するような回路構成にすることが望ましい。もっとも、状態変化に要する書き込みパルス印加の回数を２回以上にした場合でも、１回にした場合に比べれば誤データ書込みを防ぐ効果がある。
【００８６】
図９に、フラッシュメモリのコマンドの一抜枠例を示す。なお、ユーザが入力したコマンドは、コマンドステートマシン６でコマンドを認識して、この認識したコマンドをライトステートマシン１で実行する。
【００８７】
ブロック消去コマンドは、/ＣＥピン５２と、/ＷＥピン５１を共にＬレベルにした第１サイクル目に、データ２０Ｈ（Ｈは１６進数）をデータピンに入力し、引き続いて、/ＣＥピン５２と /ＷＥピン５１とを共にＬレベルにした第２サイクル目に、データＤＯＨと消去したいブロックアドレスを入力する。
【００８８】
書き込みコマンドは、/ＣＥピン５２と /ＷＥピン５１を共にＬレベルにした第１サイクル目に、データ４０Ｈ（Ｈは１６進数）をデータピンに入力し、引き続いて、/ＣＥピン５２と/ＷＥピン５１とを共にＬレベルにした第２サイクル目に、メモリセルに書き込みたいデータとメモリセルのアドレスを入力する。
【００８９】
消去動作は、通常、時間が長くかかるので、消去中断コマンドがある。消去中断コマンドは、/ＣＥピン５２と /ＷＥピン５１を共にＬレベルにした第１サイクル目に、データＢＯＨ（Ｈは１６進数）をデータピンに入力する。中断を止め、消去動作を再開するには、再開コマンドを用いる。つまり、/ＣＥピン５２と /ＷＥピン５１を共にＬレベルにした第１サイクル目に、データＤＯＨ（Ｈは１６進数）をデータピンに入力する。
【００９０】
〔メモリセルからの読み出し動作〕
次に、この実施形態において、図３に示したメモリセル群３２のデータを読む場合の動作を説明する。メモリセル群３２は、メモリセルＸ０〜Ｘｎで構成されている。通常の読み出しのときには、ワード線電位は、電位Ｖ１,Ｖ２,Ｖ３に設定される。図３に示す信号Ｙ０からＹｎのうちの１つが、図１のコラムデコーダ１０によって選択される。１つのコラムデコーダ１０には、Ｘ０からＸｍのメモリセルが接続されている。そして、Ｘ０からＸｍのメモリセルのうちの１つが、ロウデコーダ７によって選択される。
【００９１】
ここで、選択されたメモリセルのデータを読むために、まず、ワード線電位を電位Ｖ１にする。選択されたメモリセルが状態１であれば、このメモリセルがオンするので、電流が流れ、図３のセンスアンプ３１の出力Ｓoutは、Ｌレベルになる。一方、上記選択されたメモリセルの状態が状態１でなければ、この選択されたメモリセルはオフし、センスアンプ３１の出力ＳoutはＨレベルになる。
【００９２】
そして、センスアンプ３１の出力ＳoutがＨレベルになると、ワード線電位をＶ２に上げる。ここで、選択されたメモリセルが状態２であれば、このメモリセルはオンして、電流が流れ、センスアンプ３１の出力ＳoutはＬレベルになる。
【００９３】
一方、上記選択されたメモリセルが状態３または状態４であれば、このメモリセルはオフし、センスアンプ３１の出力ＳoutはＨレベルになる。
【００９４】
そして、センスアンプ３１の出力ＳoutがＨレベルになると、ワード線電位をＶ３に上げる。このとき、選択されたメモリセルが状態３であれば、このメモリセルはオンして、電流が流れ、センスアンプ３１の出力ＳoutはＬレベルになる。
一方、上記選択されたメモリセルが状態４であれば、このメモリセルはオフするので、センスアンプ３１の出力ＳoutはＨレベルになり、メモリセルのデータを読み出すことができるようになる。
【００９５】
〔リフレッシュ動作〕
リフレッシュ動作は、ユーザが設定したコマンドに基づき、ライトステートマシン３で実行される。
【００９６】
リフレッシュ動作は、次のようにして行われる。まず、上記読み出しと同じように、選択されたワード線の電位をＶ１,Ｖ２,Ｖ３,Ｖ４と変化させ、メモリセルがオンする電位にまで、ワード線電位を上げる。
【００９７】
ワード線電位を徐々に上げてゆき、電位Ｖｍ（ｍは１から４の整数）でメモリセルがオフからオンに変化したとき、ワード線電位を｛Ｖｍ−ΔＶ(ΔＶは定数)｝まで下げる。このとき、上記メモリセルがまだオンしていれば、このメモリセルの記憶状態が正常であると判断する。一方、このとき、上記メモリセルがオフすると、上記メモリセルのしきい値電圧Ｖｔｈが上昇しており、記憶状態が異常になっているから、このメモリセルの記憶データを消去し、このメモリセルに再びデータを書き込む必要があると判断する。すなわち、リフレッシュが要求される。
【００９８】
次に、ワード線電位を、｛Ｖｍ-１＋ΔＶ(ΔＶは定数)｝まで下げる。このとき、メモリセルがオンするということは、メモリセルの浮遊ゲートから電子が逃げているということなので、このメモリセルがオフになるまで、このメモリセルに弱い書き込みを行う。
【００９９】
なお、図２の状態ｍ＝状態４をリフレッシュする場合には、上記動作において、ワード線電位をＶ４にする工程と、ワード線電位を｛Ｖ４−ΔＶ（ΔＶは定数）｝まで下げる工程とを省いてもよい。
【０１００】
〔シングルブロックリフレッシュコマンドを用いたリフレッシュ動作〕
次に、シングルブロックリフレッシュコマンドを用いたリフレッシュ動作について説明する。
【０１０１】
このシングルブロックリフレッシュコマンドは、シングルブロック(またはセクタ)消去コマンドのように、２サイクルコマンドでリフレッシュを実行したいブロックアドレスを指定するものである。図１０に、１サイクル目にデータ３０Ｈを書き込み、２サイクル目にデータＤ０Ｈを書き込むように、ブロックアドレスを実行する一例を示す。
【０１０２】
そして、コマンドステートマシン６は、入力されたコマンドを解読し、ライトステートマシン（ＷＳＭ）１に、解読した結果を送る。
【０１０３】
リフレッシュ動作時には、プログラム動作時と同じように、ポンプ回路やＤＣ−ＤＣ変換回路で構成された内部高電位発生回路である消去/書込み電圧発生回路５が動作し、内部高電圧ＶＨＨが発生する。
【０１０４】
近年、不揮発性記憶回路の外部電源ＶＣＣは、５Ｖから３Ｖに低下しているので、リフレッシュ動作時のワード線電位(２値記憶時には通常約５Ｖ必要)を発生させるためには、約１２Ｖの内部高圧ＶＨＨを利用する。
【０１０５】
図４に示すワード線電位発生回路では、上記消去/書込み電圧発生回路５からの電位ＶＨＨを分圧抵抗２１で抵抗分割して、リフレッシュ動作に必要な電位を得ている。ライトステートマシン１は、ブロックの最初のアドレスを選択するために、最初のアドレスを発生して、リフレッシュ動作を開始する。このリフレッシュ動作は、上述したように、消去(イレース)動作を伴うので、単独のメモリセルを消去して、リフレッシュすることはできない。
【０１０６】
通常は、ブロック単位(またはセクタ単位)のデータを別の記憶部に一旦退避した後に、そのブロックのデータを消去し、それから、上記退避したデータを上記ブロックに再度書き直す必要がある。
【０１０７】
したがって、同一チップ内に退避用の記憶部分がない場合に、フラッシュメモリでは、ステータスレジスタ（またはブロックステータスレジスタ）の所定のビットに、リフレッシュ要求ビットを設定する。
【０１０８】
そして、ブロックの最初のアドレスのリフレッシュ動作を終了すると、ライトステートマシン１は、次のアドレスを発生し、次のアドレスのリフレッシュ動作を実行する。ライトステートマシン１は、次々とアドレスを変えて、必要であれば、データのリフレッシュを行い、該当するブロックすべてのメモリセルのデータをリフレッシュする。
【０１０９】
〔フルチップリフレッシュコマンドを用いたリフレッシュ動作〕
次に、フルチップリフレッシュコマンドを用いたリフレッシュ動作を説明する。
【０１１０】
フルチップリフレッシュコマンドは、フルチップ消去コマンドのように、個々のブロックのリフレッシュ動作を次々に行うためのコマンドである。たとえば、図１０には、１サイクル目にデータＢ７Ｈを書き込み、２サイクル目にデータＤ０Ｈを書き込む一例を示す。このとき、上述したように、ブロック一括消去（イレース）を伴うリフレッシュ動作が必要なときには、ブロック単位(または、セクタ単位)に一括消去を行うので、単独のメモリセルを消去することはできない。そのため、通常、ブロック単位（または、セクタ単位）のデータを別の記憶部に一旦退避して、該当ブロックにおけるデータを消去した後に、退避したデータを該当ブロックに再び書き直す必要がある。
【０１１１】
しかし、同一チップ内に退避用の記憶部分がない場合には、フラッシュメモリでは、特別なステータスレジスタにリフレッシュ要求ビットをセットする。なお、このリフレッシュ要求ビットは、該当ブロックのブロックステータスレジスタ（消去ブロック毎にあるステータスレジスタ）に設定してもよい。また、図６に示す一般的なステータスレジスタ（ＣＳＲ）の所定ビットにリフレッシュ要求ビットを出力、つまりＲ１をＨレベルに設定してもよい。
【０１１２】
このリフレッシュ動作は、ブロック単位で行うので、比較的長い時間かかる。このリフレッシュ動作の最中に電源異常があると、その旨を、図６に示すステータスレジスタに出力し、ビット３のＶＰＳＳをＨレベルにする。
【０１１３】
リフレッシュ中には、ステータスレジスタのリフレッシュ中ビットをセットする。すなわち、図６のビット２のＲ２をＨレベルにセットする。これによって、リフレッシュ中であることをユーザが知ることができるようになり、使いやすいメモリを実現できる。
【０１１４】
また、リフレッシュ動作中のブロックステータスレジスタにも、リフレッシュ中であるという情報をセットすると、さらに使い易いメモリとなる。各消去ブロックごとにあるこのようなステータスレジスタを、通常、ブロックステータスレジスタと言う。
【０１１５】
また、リフレッシュ動作は、比較的長い時間かかるので、リフレッシュ中断コマンドがあると使いやすい。コマンドステートマシン６にリフレッシュ中断コマンドが入力されると、コマンドステートマシン６は、この入力されたリフレッシュ中断コマンドを解読し、ライトステートマシン１に解読した結果を送る。すると、ライトステートマシン１は、リフレッシュ動作を一時中断し、読み出し動作を可能にする。これにより、リフレッシュ動作の途中で読み出し動作が可能になって、使い勝手の良いメモリを提供できる。
【０１１６】
また、上記読み出し動作を可能にすると同時に、書き込み動作、シングルブロック消去動作などを可能にすると、さらに使い勝手が良くなる。
【０１１７】
上記リフレッシュ動作の中断後に、リフレッシュ動作を再開するには、リフレッシュ再開コマンドを用いる。なお、このリフレッシュ再開コマンドを、消去再開コマンドと兼用するとコマンドの数が増えないから、制御を簡潔化できる利点がある。
【０１１８】
次に、図７に、本発明の上記実施形態からなる不揮発性半導体記憶装置７１を複数個備えた記憶装置を示す。この記憶装置は、ＣＰＵ制御部７０と、ｎ個の不揮発性半導体記憶装置７１と、ＤＲＡＭもしくはＳＲＡＭまたは不揮発性メモリからなる退避用メモリ７２とを有し、それぞれが、制御信号線７３,アドレス線７４,データ線７５に接続されている。
【０１１９】
この記憶装置では、制御信号線７３から定期的（または電源オン時または電源オフ前）に、各不揮発性記憶装置７１,７１…に、リフレッシュ開始コマンドを順次入力する。電源オン時には、システム立ち上げに必要なプログラムが入った記憶装置７１だけを読み出し、他の不揮発性記憶装置７１にリフレッシュコマンドを順次入力し、記憶データをリフレッシュする。最後に、システム立ち上げに必要なプログラムが入った記憶装置７１の記憶データをリフレッシュする。
【０１２０】
なお、図７に示すように、消去ブロックサイズ以上の記憶容量を持つＲＡＭ(ランダムアクセスメモリ)、または、強誘電体不揮発性メモリを、退避用メモリ７２として装備するとリフレッシュ動作を確実に実行できる。
【０１２１】
次に、図８に、本発明の他の実施形態としての不揮発性半導体記憶装置のブロック図を示す。
【０１２２】
この実施形態は、各消去ブロック１１が、ブロックプロテクト設定部分１１aを有している点と、コマンドステートマシン６がライトプロテクト信号ＷＰを出力するＷＰ信号発生回路６６を備えている点とが、図１に示した実施形態と異なっている。
【０１２３】
上記ＷＰ信号発生回路６６が出力したライトプロテクト信号ＷＰがＨレベルのときに、ブロックプロテクト設定部分１１aが有効になる。そして、ブロックプロテクト設定部分１１aがＨレベルのときに、該当ブロック１１のデータ書き換えが禁止される。ただし、ブロックプロテクト設定部分１１aが、Ｌレベルのときには、該当ブロック１１を書き換えることが可能である。
【０１２４】
ライトプロテクト信号ＷＰがＬレベルのときには、ブロックプロテクト設定部分１１aは無効になり、ブロックプロテクト設定部分ＢＰのＨレベル,Ｌレベルにかかわることなく、該当ブロック１１のデータ書き換えが可能になる。
【０１２５】
なお、上記実施の形態では、不揮発性半導体記憶装置を構成するメモリセルとしては、図５に示す従来のものを用いても良く、強誘電体薄膜をゲート酸化膜に用いたメモリセルを用いてもよい。強誘電体薄膜をゲート酸化膜としたメモリセルによれば、分極反転を利用するので、従来のように、極く薄いトンネル酸化膜を用いなくても良く、さらに、高集積化および低電圧化できる利点がある。
【０１２６】
なお、消去状態が上記説明の逆の場合、つまり、メモリセルのしきい値電圧Ｖｔｈが大きいことを消去状態に対応させる場合には、消去動作時にメモリセルのしきい値電圧Ｖｔｈを一括して大きくプログラムしてから、個々のメモリセルのしきい値電圧Ｖｔｈを低くする。
【０１２７】
【発明の効果】
以上より明らかなように、請求項１の発明の不揮発性半導体記憶装置は、リフレッシュコマンドを設定することによって、ブロックまたはセクタ単位でメモリセルの記憶データを書き換えて、メモリセルの記憶データをリフレッシュするリフレッシュ手段を備えた。
【０１２８】
この請求項１の発明では、ユーザが、リフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。
【０１２９】
また、請求項３の発明は、シングルブロックリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位でメモリセルの記憶データを書き換え、メモリセルの記憶データをリフレッシュするリフレッシュ手段を備えた。
【０１３０】
この請求項３の発明では、ユーザが、シングルブロックリフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。また、ブロック単位でのリフレッシュが可能になる。
【０１３１】
また、請求項５の発明は、フルチップリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位でメモリセルの記憶データを書き換え、メモリセルの記憶データをリフレッシュするリフレッシュ手段を備えた。
【０１３２】
この請求項５の発明では、ユーザが、フルチップリフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。また、多数回のシングルブロックリフレッシュに相当するフルチップリフレッシュを行えるから、リフレッシュコマンドの入力に要する手間を省ける。
【０１３３】
また、請求項１〜６の発明は、読み出し手段で、通常の読み出しである第１の読み出しと、ワード線に通常よりも低い電圧を与える第２の読み出しを行い、読み出しデータ比較判断手段で、上記２つの読み出しによる２つのデータが異なっているときに、リフレッシュ手段によって、メモリセルのしきい値電圧を所定値だけ低めてリフレッシュ動作を行う。上記２つのデータが不一致であるときには、浮遊ゲートへの電荷侵入が起こっているから、消去動作もしくは消去動作後の弱い書き込みでもって、浮遊ゲートの電荷を減少させることにより、データの消失を防げる。
【０１３４】
したがって、この請求項１〜６の発明によれば、メモリセルのデータの異常を検出して、メモリセルのデータを正常に保つリフレッシュ動作を行え、データの安全性を向上できる。
【０１３５】
また、請求項１〜６の発明は、メモリリフレッシュ動作状態報知手段によって、メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行う必要がある旨の情報ビットをレジスタに設定し、メモリセルのリフレッシュいう比較的時間がかかる動作が行われているか否かを、この情報ビットでユーザに知らせることができる。
【０１３６】
また、上記メモリセルのしきい値を所定値だけ低めるには、浮遊ゲートから電荷を抜く必要があり、消去動作を行う必要がある。しかし、消去動作は、ブロックもしくはセクタ単位で行う必要があり、目的のメモリセルだけを消去することはできない。したがって、上記メモリセルが属するブロックを消去する必要があるという情報をレジスタに設定するのである。そして、レジスタ読み出しモード時に、このレジスタから、デバイスの外部に上記情報を読み出すことによって、ユーザに上記情報を知らせることができる。
【０１３７】
また、請求項１、３、５の発明は、ブロックサイズ判定手段で、リフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断し、上記所定サイズよりも小さいと判断したときには、内蔵記憶部に上記ブロックのデータを退避し、上記ブロックのデータを消去してから、内蔵記憶部に退避したデータをメモリセルに書き直す(リフレッシュする)ことができる。
【０１３８】
また、請求項２、４、６の発明は、ブロックサイズ判定手段で、リフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さくないときには、外部の記憶部に上記ブロックのデータを退避し、上記ブロックのデータを消去してから、外部記憶部に退避したデータをメモリセルに書き込むことができる。
【０１３９】
また、請求項１〜６の発明は、比較的時間のかかるリフレッシュ動作を、リフレッシュ中断コマンドで中断させて、別の動作の実行を可能にでき、この別の動作が終われば、リフレッシュ再開コマンドによって一時中断したコマンドを再開することができる。したがって、この請求項１〜６の発明によれば、使い勝手のよい不揮発性メモリを実現できる。
【図面の簡単な説明】
【図１】この発明の不揮発性半導体記憶装置の実施の形態の主要部のブロック図である。
【図２】上記実施の形態のメモリセルのしきい値電圧Vthと記憶データを示す図である。
【図３】上記実施形態のセンスアンプとメモリセルとの接続を示す回路図である。
【図４】上記実施形態のワード線電位発生回路の回路図を示す。
【図５】浮遊ゲート型電界効果トランジスタ構造を有したメモリセルの構造図である。
【図６】上記実施形態で用いるステータスレジスタの一例を示す図である。
【図７】この発明のいま１つの実施形態を示すブロック図である。
【図８】上記実施形態の変形例を示すブロック図である。
【図９】不揮発性半導体記憶装置のコマンドの一例を示す図表である。
【図１０】上記実施形態のリフレッシュコマンドの一例を示す図表である。
【図１１】従来の不揮発性半導体記憶装置の一例を示すブロック図である。
【図１２】従来の不揮発性半導体記憶装置の一例を示すブロック図である。
【図１３】上記従来例のリフレッシュ動作を説明するフローチャートである。
【符号の説明】
１…ライトステートマシン、２…ブロック選択回路、
３…書込/消去/選択部、５…消去/書込み電圧発生回路、
６…コマンドステートマシン、７…ローデコーダ、８…センスアンプ、
１０…コラムデコーダ、１１…消去ブロック、１２…ブロック選択回路、
２１…分圧用抵抗、２２…センスアンプ、２５…スイッチ、
３１…センスアンプ、３２…メモリセル群。
【発明の属する技術分野】
本発明は、コンピュータや情報携帯機器に用いられるメモリに関する。より詳しくは、電気的なデータの書き込みと消去が可能な不揮発性半導体記憶装置に関する。特に、一つのメモリセル内に多値（二値以上）のデータを記憶する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性メモリの一つに、ＥＰＲＯＭ(イレーザブル・プログラマブル・リード・オンリ・メモリ)がある。ＥＰＲＯＭは、ユーザによるデータの書き込みが可能である。
【０００３】
しかし、このＥＰＲＯＭのデータを消去するには、ＥＰＲＯＭに紫外線を照射する必要があり、この紫外線照射により、全メモリアレイのデータが一括して消去される。このため、データを書き換える度に、ＥＰＲＯＭを基板から取り外す作業が必要であった。
【０００４】
また、ＥＰＲＯＭは、メモリセル面積が小さく、大容量化に適している反面、紫外線照射でデータを消去するので、窓付きパッケージを必要とする。また、プログラマ（または、ライタ）と呼ばれる書き込み装置によって書き込みを行う必要があるので、書き込み時にシステムから取り外す必要がある。
【０００５】
一方、従来からあるＥＥＰＲＯＭ(エレクトリカリ・イレーザブル・プログラマブル・ロム)はシステム内で電気的に書き換えが可能であるが、ＥＰＲＯＭの１.５倍から２倍程度のメモリセル面積を要するため、サイズアップとコストアップを招き、大容量化が困難である。
【０００６】
そこで、最近では、両者の中間的な記憶装置として、フラッシュメモリ（またはフラッシュＥＰＲＯＭ）と呼ばれるメモリが開発されている。
【０００７】
このフラッシュメモリは、チップを一括して電気的に消去するか、または、セクタまたはブロックと呼ばれるある領域のメモリセルを一括して電気的に消去する機能を持つ不揮発性半導体記憶装置である。このフラッシュメモリのメモリセル面積は、ＥＰＲＯＭ程度の値を実現できる。
【０００８】
上記フラッシュメモリのメモリセルとしては、例えば、米国特許Ｎｏ．５２４９１５８や、米国特許Ｎｏ．５２４５５７０において開示されている図５に示すものがある。図５に示すメモリセル５０１は、浮遊ゲート型電界効果トランジスタ構造を有しており、１素子で１ビット（１セル）を構成できるから、高集積化し易い。
【０００９】
メモリセル５０１へのデータの書き込みは、制御ゲート電極５０２に約１２Ｖ、ドレイン５０３に約７Ｖ、ソース５０５に０Ｖを印加し、ドレイン接合近傍で発生させたホットエレクトロンを浮遊ゲート電極５０６に注入することにより行なわれる。このデータ書き込みによって、メモリセル５０１の制御ゲート電極５０２から見たしきい値電圧が高くなる。
【００１０】
また、図５に示す浮遊ゲート型電界効果トランジスタ構造を有したメモリセル５０１は、１素子で多値をとるように構成すると高集積化が一層容易になる。たとえば、メモリセル５０１に、数百ｍＶ間隔で２のｎ乗の状態を取る複数のしきい値Ｖｔｈを持たせると良い。
【００１１】
このメモリセル５０１へのデータの書き込みは、ソース５０５を０Ｖにし、制御ゲート電極５０６に約１２Ｖで数マイクロ秒のパルスを印加し、ドレイン５０３に約７Ｖで数マイクロ秒のパルスを印加して、ドレイン接合近傍で発生させたホットエレクトロンを浮遊ゲート電極５０６に注入することにより行われる。
【００１２】
この書き込みによって、メモリセル５０１の制御ゲート電極５０２から見たしきい値電圧Ｖｔｈは高くなる。上記制御ゲート電極５０２に印加する電圧、ドレイン電圧、または、制御ゲート電極５０２やドレイン５０３に加えるパルス値を変化させることによって、しきい値電圧Ｖｔｈを変えることができる。
【００１３】
一方、上記メモリセル５０１に書き込んだデータを消去するには、制御ゲート電極５０６を接地し、ソース５０５に正の高電圧（約１２Ｖ）を印加して、浮遊ゲート電極５０６とソース５０５の間に高電界を発生させ、簿いゲート酸化膜を通したトンネル現象を利用して浮遊ゲート電極５０６に蓄積された電子をソース５０５に引き抜く。
【００１４】
このデータ消去は、通常ブロック単位（例えば、１６Ｋバイトや６４Ｋバイト単位）で行われる。この消去によって、制御ゲート電極５０２から見たしきい値電圧Ｖｔhは低くなる。ここで、メモリセル５０１は、選択トランジスタを持っていないので、過剰な消去が行われて、しきい値電圧が負になると、読み出し時に正しいデータが読み出せなくなるという致命的な不良が起こる。
【００１５】
また、このメモリセル５０１のデータ読み出しは、ソース５０５に０Ｖを印加し、ドレイン５０３に約１Ｖ程度の低電圧を印加し、制御ゲート５０２には約５Ｖ程度の電圧を印加し、この時に流れるチャンネル電流の大小が、情報の「１」と「０」とに対応することを利用して行う。ここで、ドレイン電圧を低電圧にするのは、寄生的な弱い書き込み動作（いわゆるソフトライト）を防止するためである。
【００１６】
また、多値記憶データを読み出すときには、ソース５０５に０Ｖを印加し、ドレイン５０３に約１Ｖ程度の低電圧を印加し、制御ゲート電極５０２に印加する電圧を変化させる。そして、チャンネル電流が流れたときの制御ゲート電極５０２への印加電圧の値を利用して、多値記憶データの読み出しを行う。
【００１７】
上記メモリセル５０１では、書き込みをドレイン５０３側で行い、消去をソース側で行うので、接合プロファイルはそれぞれの動作に適するように個別に最適化するのが望ましい。すなわち、ソース５０５、ドレイン５０３は非対称構造となっており、ドレイン接合では書き込み効率を高めるために電界集中型プロファイルを用い、ソース接合では高電圧が印加可能な電界緩和型プロファイルを採用している。
【００１８】
ところで、消去時にソース５０５に高電圧を印加する方法では、ソース接合の耐圧を高めなければならないので、ソース電極側を微細化し難いという問題がある。また、ソース近傍でホットホールが発生し、その一部がトンネル絶縁膜中にトラップされ、セルの信頼性が低下するという問題がある。
【００１９】
そこで、他の消去の例としては、負ゲート消去法がある。この方法では、制御ゲート５０２に負電圧（約−１０Ｖ）を印加し、ソース５０５に電源電圧（約５Ｖ）を印加して、トンネル電流によって消去を行う。この消去方法の利点の一つは、消去時にソース５０５に印加される電圧が低いので、ソース側の接合耐圧が低くてもよくなり、セルのゲート長を短縮すること可能なことである。また、負ゲート消去法を用いると、消去ブロックサイズを小さくして、セクタ消去し易い利点もある。
【００２０】
また、ソース５０５に高電界を加える消去方法では、バンド間トンネル電流が流れ、その電流値がチップ全体で数ｍＡにもなるので、昇圧回路の使用が困難になる。したがって、従来は消去用の高電圧Ｖppをチップ外部から供給していた。
【００２１】
また、上記負ゲート消去方法では、ソース５０５に電源電圧Ｖcc(５Ｖまたは３Ｖ)を供給することが可能になるので、単一電源化が比較的容易に可能になるという利点がある。
【００２２】
また、書き込みにホットエレクトロンを用いる方法では、書き込み時に１セル当たり約１ｍＡの電流が流れるので、従来のＥＰＲＯＭと同様に、ＦＮトンネル電流を用い、書き込み時に１セル当たりに流れる電流を少なくするフラッシュメモリもある。
【００２３】
半導体プロセスの微細化や電池駆動の携帯型機器の普及とともに動作電源の低電圧化が要望されている。そのため、５Ｖ単一動作ではなく、３.３Ｖ単一動作のメモリが要望されており、活発に開発されている。
【００２４】
電源電圧Ｖｃｃを３.３Ｖにして、読み出しを行う場合、現状のフラッシュＥＰＲＯＭでは、制御ゲート線（ワード線）に電源電位(Ｖｃｃ＝３．３Ｖ)を印加している。あるいは、高速化と動作マージンの拡大のために、内部昇圧した約５Ｖを、制御ゲート線に印加している。
【００２５】
このような不揮発性半導体記憶装置は、短時間での書き込みと読み出しが可能なＲＡＭ（ランダムアクセスメモリ）に比べて、多くの動作状態を持つ。この多くの動作状態とは、書き込み、ブロック消去、全チップ一括消去、状態レジスタの読みだし等である。このような多数の動作状態を、外部制御信号（/ＣＥ,/ＷＥ,/ＣＥなど）の組み合わせに対応させると、従来のＥＰＲＯＭ、ＥＥＰＲＯＭが備えている制御信号では足らなくなるので、新しい制御信号を追加する必要が生じる。その結果、使い勝手が悪くなる。
【００２６】
そこで、米国特許Ｎｏ．５０５３９９０にあるように、制御信号線を増加させずに、コマンド方式をとる方法が提案され、主流になっている。この不揮発性半導体記憶装置では、ユーザが入力したコマンドは、コマンドステートマシーン(ＣＳＭ)に入る。そして、上記コマンドは、このコマンドステートマシーンで認識される。そして、このコマンドステートマシーンの認識に基づき、ライトステートマシーン(ＷＳＭ)が、上記コマンドに対応した動作（消去／書き込み等）を実行する。
【００２７】
そして、この種の不揮発性半導体記憶装置としては、チップ内の消去ブロックの大きさを不均等に分割したもの（米国持許Ｎｏ．５２４９１５８）や、均等に分割したもの（米国特許Ｎｏ．５２４５５７０）がある。
【００２８】
また、書き込み動作と消去動作の両方を、ＦＮトンネル電流で行うものや、メモリセルを直列に８個または１６個接続したＮＡＮＤ型と呼ばれるメモリセルもある。このＮＡＮＤ型メモリセルは、ＮＯＲ型メモリセルに比べて、読み出し速度が遅いが、メモリセルサイズを小さくできる利点がある。
【００２９】
上述したように、通常は１個のメモリセルに２値（１ビット）を記憶するが、４値(２ビット)や８値(３ビット)、更には、１６値(４ビット)など、多値を記録する試みがある。
【００３０】
ここで、図１１に、リフレッシュを行うことが可能な不揮発性半導体記憶装置(特開平７‐３７３９７号)を示す。図１１に示されるように、この不揮発性半導体記憶装置１１０は外部よりアドレスやデータ等が入力される。また、不揮発性半導体記憶装置１１０は、列デコーダ１１２，ワード線デコーダ１１４，読み出し／書き込み／消去回路要素１１６を有し、読み出し／書き込み／消去回路要素１１６は、列デコーダ１１２及びワード線デコーダ１１４の両方に結合される。不揮発性半導体記憶装置１１０内のメモリセルは、種々のセク夕（１１８，１２０，１２２，１２４，１２６，１２８）に分割される。セクタ１１８、セク夕１２０、及びセクタ１２２は、列デコーダ１１２からの共通のビット線につながり、セクタ１２４、セクタ１２６、及びセクタ１２８は、列デコーダ１１２からの他の共通のビット線につながる。更に、セクタ１１８とセクタ１２４，セクタ１２０とセクタ１２６，セクタ１２２とセクタ１２８は、それぞれワード線デコーダ１１４からの共通のワード線につながる。列デコーダ１１２からのビット線は、センス増幅器１３０に結合されており、このセンス増幅器は種々のセル上のデータを検出し外部に出力する。向、リフレッシュ回路要素１３２は、列デコーダ１１２、ワード線デコーダ１１４、及び読み出し／書き込み／消去回路要素１１６に結合されている。図１１におけるセクタを構成するメモリセルは、図１２のように接続される。メモリセルＭＳは列デコーダ１１２とワード線デコーダ１１４との間に結合されており、リフレッシュ回路部１３２は、センス増幅器１５４からのデータ出力に結合されている。また、消去サイクル計数器１５６はリフレッシュ回路部１３２に結合され、かつ他のセクタからの入力を受信する。リフレッシュ回路部１３２がメモリセルＭＳの各アレイを読み出す周波数は消去サイクル計数器１５６によって決定される。消去サイクル計数器１５６は、図１１に示されたセクタに電気的に関連したセクタ内で行われ、消去サイクルの数を計数する。すなわち、消去サイクル計数器５６は、図１１に示されたセクタ内の擾乱状態を起こすおそれのある消去サイクルの数を計数する。消去サイクル計数器１５６は、不揮発性半導体記憶装置１１０を含むシステムの特定の必要性に従ってセットされる。例えば、消去サイクル計数器１５６は、図１１に示されたセクタ内の優乱を起こすおそれのあるどのセクタからのどの１０消去サイクルの後にもリフレッシュが起こるように、１０にセットされる。他の例では、消去サイクル計数器１５６は、１にセットされる。
【００３１】
図１１を参照すると、例として、１０消去サイクルの全部がセクタ１２０、セクタ１２２、及びセクタ１２４内にいったん行われると、１０にセットされる消去サイクル計数器１５６でもって、セクタ１１８に対するリフレッシュが行われる。例えば、もし、セクタ１２０内で２消去サイクルが、セクタ１２２内で５消去サイクルが、及びセクタ２４内で３消去サイクルが行われたとしたならば、セクタ１１８内で１リフレッシュサイクルが行われる。
【００３２】
リフレッシュ回路部１３２は、不揮発性半導体記憶装置１１０内の各セクタのリフレッシュに対して列デコーダ１１２及びワード線デコーダ１１４を制御する。更に、消去サイクル計数器１５６は、リフレッシュ回路部１３２が必要とされるに従い適当なセクタをリフレッシュするように、各セクタ内の消去サイクルを計数する。このリフレッシュ動作を、図１３の流れ図に従って行う。
【００３３】
以下、図１３のフローチャートを用いてリフレッシュ動作を説明する。最初に、ステップＳ４２へ移行し、このステップＳ４２において、特定セルが、それが既にプログラムされているかどうかを判定するために、上昇制御ゲート電圧（例えば７Ｖ）において読み出される。プログラムセルは導通してはならないから、特定セルの制御ゲートに上昇電圧を印加すると、そのセルがプログラムされない限り導通し、かつその浮動ゲートは導通を妨げるに充分な電荷をこのゲート上に有する。もし、プログラムセルが既に擾乱されており、かつ或るその電荷が、例えば、ワード線ストレスまたはビット線ストレスを通して移動させるならば、その制御ゲートへの上昇電圧の使用の結果電流が流れる。したがって、判定ステップＳ４４において、そのセルがプログラムされているかどうかの初期判定が行われる。もし、ステップＳ４２において印加された上昇制御ゲート電圧において、このセルを通して導通が起こらないならば、このセルは既にプログラムされておりかつ擾乱されてはおらず、次のセルがステップＳ４６において読み出されることになる。「不導通」は、充分な導通がほとんど起こらないためにそのセルがプログラムされていると解釈されることを意味する。導通があると言うとき、それは、１つのセルを通してこのセルが消去されたと解釈されるのに充分な導通があることを意味する。しかしながら、もし、ステップＳ４２おける上昇制御ゲート電圧の印加後に既に導通が起こっているとステップＳ４４において判定されるならば、ステップＳ４８へ移行する。ステップＳ４８において、その特定セルは、低下制御ゲート電圧（例えば５Ｖ）において読み出される。この低下制御ゲート電圧は、そのセルが消去セルであるならば不導通を保証するに充分低くてはならず、かつ、ソフト書き込みを通して既に擾乱されている消去セルに対しては導通を結果するほど高くてはならない。判定ステップＳ５０において、そのセルがプログラムセルであるか否かが判定される。もし、この低下制御ゲート電圧において導通があるならば、そのセルは消去セルであり、リフレッシュは必要なく、次のセルがステップＳ４６において読み出される。しかしながら、低下制御ゲート電圧がその特定セルに印加された後導通が起こらないならば、そのセルは既にプログラムされているが、しかし擾乱されていると判定される。導通は上昇制御ゲート電圧において起こったが、しかし低下制御ゲート電圧においては起こらなかったので、この情報が生じ、電荷の或るものがその浮動ゲートを離れてしまったことを指示する。したがって、ステップＳ５２へ移行して、その特定メモリセルがリフレッシュされる。
【００３４】
【発明が解決しようとする課題】
近年の半導体技術の進歩によって、不揮発性半導体記憶装置の浮遊ゲート５０６下の酸化膜の膜厚は、約１００Å付近であり、今後とも膜厚は薄くなっていくと予想される。しかし、膜厚が薄くなるにしたがって、一般的にリーク電流が増加する傾向にある。
【００３５】
しかるに、不揮発性半導体記憶装置である上記フラッシュメモリでは、浮遊ゲート５０６上の電荷の有無でデータを記憶しているので、プロセスが微細化してトンネル酸化膜が薄くなると、リーク電流により電荷が抜け易く、データが消え易くなるという問題が生じる。
【００３６】
特に、４値（２ビット）や８値（３ビット）を記録する多値記録メモリでは、状態間の差（メモリセルのしきい値電圧Ｖｔｈ間の差）が小さくなるから、上記リーク電流の増加は、一層深刻な間題になる。
【００３７】
また、プロセスが微細化し、トンネル酸化膜が薄くなると、リーク電流で電荷が抜け易くなるから、歩留まりが悪くなるという間題もある。
【００３８】
特開昭６０-７４５７８号公報には、メモリセルの周辺回路にメモリセルの書き換え回数を記憶する手段を内蔵し、メモリセルの書き換え回数が所定値を越えるごとに、メモリセル記憶内容をリフレッシュする不揮発性記憶装置の記述がある。書き換え回数が所定値を越えるごとにリフレッシュすると、ユーザが意図的にリフレッシュする時期を選べないので、読み出しや書き込みを行おうとした時に、所定回数を越えるとリフレッシュ動作に入ってしまい、使いにくい。
【００３９】
特開平１−１３４７９３号公報には、電源電圧の投入に呼応して、メモリセル記憶内容をリフレッシュする不揮発性記憶装置の記述がある。
【００４０】
特願平７−３７３９７号にはワード線電位を上げ下げして、異なる読み出し電圧の下で２回判定した結果必要があるとメモリセル記憶内容をリフレッシュする不揮発性記憶装置の記述がある。
【００４１】
いずれも、ユーザが意図的にリフレッシュ動作と読み出し動作を選択できないし、ユーザにリフレッシュ動作中かどうか分からないので使い勝手が悪い。
【００４２】
そこで、この発明の目的は、ユーザが意図的にリフレッシュ動作を行うことができて使い勝手がよく、確実なリフレッシュを実行できる不揮発性半導体記憶装置を提供することにある。
【００４３】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明の不揮発性半導体記憶装置は、バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換る不揮発性記憶装置であって、
リフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換えて、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記リフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４４】
この請求項１の発明では、ユーザが、上記リフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。
また、請求項２の発明の不揮発性半導体記憶装置は、バスサイクルによって外部から入力される特定のデータおよび / またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換る不揮発性記憶装置であって、
リフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換えて、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記リフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４５】
また、請求項３の発明は、バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換える不揮発性記憶装置であって、
シングルブロックリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記シングルブロックリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４６】
この請求項３の発明では、ユーザが、上記シングルブロックリフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。また、ブロック単位でのリフレッシュが可能になる。
また、請求項４の発明は、バスサイクルによって外部から入力される特定のデータおよび / またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換える不揮発性記憶装置であって、
シングルブロックリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記シングルブロックリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４７】
また、請求項５の発明は、バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータの書き換えを行う不揮発性記憶装置であって、
フルチップリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記フルチップリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４８】
この請求項５の発明では、ユーザが、上記フルチップリフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。また、多数回のシングルブロックリフレッシュに相当するフルチップリフレッシュを行えるから、リフレッシュコマンドの入力に要する手間を省ける。
また、請求項６の発明は、バスサイクルによって外部から入力される特定のデータおよび / またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータの書き換えを行う不揮発性記憶装置であって、
フルチップリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記フルチップリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記 憶部に退避したデータを上記メモリセルに書き込むことを特徴としている。
【００４９】
また、請求項１〜６の発明では、上記読み出し手段で、通常の読み出しである第１の読み出しと、ワード線に通常よりも低い電圧を与える第２の読み出しを行い、上記読み出しデータ比較判断手段で、上記２つの読み出しによる２つのデータが異なっているときに、リフレッシュ手段によるを行って、メモリセルのしきい値電圧を所定値だけ低めてリフレッシュ動作を行う。
【００５０】
上記２つのデータが不一致であるときには、浮遊ゲートへの電荷侵入が起こっているから、上記消去動作もしくは消去動作後の弱い書き込みでもって、上記浮遊ゲートの電荷を減少させることにより、データの消失を防げる。
【００５１】
したがって、この請求項１〜６の発明によれば、メモリセルのデータの異常を検出して、メモリセルのデータを正常に保つリフレッシュ動作を行え、データの安全性を向上できる。
【００５２】
また、請求項１〜６の発明では、上記メモリリフレッシュ動作状態報知手段によって、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行う必要がある旨の情報ビットを上記レジスタに設定し、メモリセルのリフレッシュいう比較的時間がかかる動作が行われているか否かを、この情報ビットでユーザに知らせることができる。
【００５３】
また、上記メモリセルのしきい値を所定値だけ低めるには、浮遊ゲートから電荷を抜く必要があり、消去動作を行う必要がある。しかし、消去動作は、ブロックもしくはセクタ単位で行う必要があり、目的のメモリセルだけを消去することはできない。したがって、上記メモリセルが属するブロックを消去する必要があるという情報をレジスタに設定するのである。そして、レジスタ読み出しモード時に、このレジスタから、デバイスの外部に上記情報を読み出すことによって、ユーザに上記情報を知らせることができる。
【００５４】
また、請求項１、３、５の発明では、上記ブロックサイズ判定手段で、リフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断し、上記所定サイズよりも小さいと判断したときには、内蔵記憶部に上記ブロックのデータを退避し、上記ブロックのデータを消去してから、上記内蔵記憶部に退避したデータを上記メモリセルに書き直す(リフレッシュする)ことができる。
【００５５】
また、請求項２、４、６の発明では、上記ブロックサイズ判定手段で、リフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さくないときには、外部の記憶部に上記ブロックのデータを退避し、上記ブロックのデータを消去してから、上記外部記憶部に退避したデータを上記メモリセルに書き込むことができる。
【００５６】
また、請求項１〜６の発明の不揮発性半導体記憶装置において、上記リフレッシュ手段は、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開する。
【００５７】
したがって、比較的時間のかかるリフレッシュ動作を、上記リフレッシュ中断コマンドで中断させて、別の動作の実行を可能にでき、この別の動作が終われば、上記リフレッシュ再開コマンドによって一時中断したコマンドを再開することができる。したがって、この発明によれば、使い勝手のよい不揮発性メモリを実現できる。
【００５８】
【発明の実施の形態】
以下、本発明を図示の実施の形態により、詳細に説明する。
【００５９】
図１に、本発明の不揮発性半導体記憶装置の実施の形態としてのフラッシュメモリのブロック図を示す。
【００６０】
このフラッシュメモリは、ライトステートマシン（ＷＳＭ）１とブロック選択回路２を含んだ書込/消去/選択部３と、消去/書込み電圧発生回路５とコマンドステートマシン（ＣＳＭ）６を備えている。
【００６１】
上記書込/消去/選択部３は、ローデコーダ７とセンスアンプ８とコラムデコーダ１０とｎ個の消去ブロック１１とブロック選択回路２を有している。
【００６２】
上記ライトステートマシン１には、上記消去/書込み電圧発生回路５からの信号が入力されるようになっている。また、上記コマンドステートマシン６には、/ＷＥ信号と/ＣＥ信号と/ＯＥ信号およびリセット信号が入力されるようになっている。そして、このコマンドステートマシン６および上記書込/消去/選択部３は、データ線およびアドレス線に接続されている。
【００６３】
上記消去/書込（プログラム）電圧発生回路５は、外部電源Ｖｃｃに接続されていて、約１２Ｖの高電圧を発生し、負ゲート消去を行う場合にはマイナス電位を発生する。
【００６４】
また、コマンドステートマシン６は、入力されたコマンドを解読し、ライトステートマシーン１に解読した結果を送る。
【００６５】
ライトステートマシン１は、コマンドステートマシン６から入力されたコマンドに対応した消去動作や書き込み動作等を実行する。コラムデコーダ１０は、ワード線を選択し、ローデコーダ７はビット線を選択する。
【００６６】
ローデコーダ７で選択されたビット線はセンスアンプ８で記憶状態をセンスされる。ブロック選択回路２は、ｎ個ある消去ブロック１１,１１,１１…(またはセクタ)から１個の消去ブロック１１を選択して、そのブロックが消去禁止（ブロックロック状態）されていない時にはブロックのデータを一括消去する。なお、上記消去ブロック１１を消去セクタとしてもよい。
【００６７】
次に、図３に、この実施の形態のセンスアンプ３１とメモリセル群３２が接続された回路を示す。このメモリセル群３２は、複数個のメモリセルＸ０,Ｘ１,…,Ｘｎからなる。このメモリセルとしては、図５に示す従来のものを用いても良く、強誘電体薄膜をゲート酸化膜に用いたメモリセルを用いてもよい。強誘電体薄膜をゲート酸化膜としたメモリセルによれば、分極反転を利用するので、従来のように、極く薄いトンネル酸化膜を用いなくても良く、さらに、高集積化できる利点がある。
【００６８】
上記メモリセル群３２は、対応するトランジスタ３５に接続され、このトランジスタ３５はトランジスタ３６に接続されている。そして、このトランジスタ３６はトランジスタ３７に接続され、トランジスタ３７は電源に接続されている。上記トランジスタ３５と３６との接続線はインバータ３９を介してトランジスタ３６のゲートに接続されている。また、上記トランジスタ３６と３７との接続線はセンスアンプ３１の入力側に接続されている。なお、上記メモリセル群３２は、ソース電位スイッチ３８に接続されている。
【００６９】
次に、図４に、この実施形態におけるリフレッシュ動作時に使用するワード線電位発生回路を示す。このワード線電位発生回路は、分圧用抵抗２１とセンスアンプ８を有し、図１のローデコーダ７に接続されている。また、このワード線電位発生回路は、ライトステートマシン１に内蔵されている。
【００７０】
このワード線電位発生回路は、上記分圧用抵抗２１によって、電位ＶＨＨを抵抗分割してリフレッシュ動作に必要なワード線電位の基準電圧を発生するものである。上記電位ＶＨＨは、図１に示した消去/書き込み電圧発生回路５で発生される。
【００７１】
上記分圧用抵抗２１は、複数のタップ２１Ａ,２１Ｂ,２１Ｃ,２１Ｄ,２１Ｅ,…,２１Ｆ,２１Ｇを備える。このタップ２１Ａ,２１Ｂ,２１Ｃ,２１Ｄ,２１Ｅ,…,２１Ｆ,２１Ｇは、スイッチ２５によって、いずれかが選択されて、センスアンプ８に接続される。
【００７２】
上記タップ２１Ａ〜２１Ｇからは、それぞれ、電圧Ｖ４,Ｖ４-ΔＶ,Ｖ３＋ΔＶ,Ｖ３,Ｖ３−ΔＶ,…,Ｖφ＋ΔＶ,Ｖφが出力される。リフレッシュ動作時に、ライトステートマシン１が出力する選択信号によって、上記タップ２１Ａ〜２１Ｇの内からどれかが選択される。
【００７３】
このワード線電位発生回路は、センスアンプ２２に入力される信号φ１がＨレベルのときに動作を開始し、このワード線電位発生回路の出力は、図１のローデコーダ７に出力される。
【００７４】
この実施形態において、図１に示す/ＣＥピン５２と、/ＷＥピン５１を共にＬレベルにした第１サイクル目に、図９のデータＡ７Ｈ（Ｈは１６進数）をデータピンに入力し、引き続き、/ＣＥピン５２と/ＷＥピン５１を共にＬレベルにした第２サイクル目に、データＤＯＨを入力する。これにより、コマンドステートマシン６に、フルチップ消去コマンドが入力される。
【００７５】
通常、消去動作は、消去するブロック内の全メモリセルにデータ「０」を書き込む（しきい値電圧Ｖｔｈを大にする）ステップから始まる。そして、全メモリセルのしきい値電圧Ｖｔｈが規定値以上に揃うと、消去するブロックを一括消去する（しきい値電圧Ｖｔhを小にする）ステップに進む。これら一連の動作はライトステートマシン３が実行する。
【００７６】
次に、図２に、この実施形態が４値メモリセルを備える場合に、この４値メモリセルのしきい値電圧Ｖｔｈと、このしきい値電圧Ｖｔｈに対向するデータ（１１,１０,０１,００）を示す。
【００７７】
上記４値メモリセルのしきい値電圧Ｖｔｈが電位Ｖ１以下の状態を状態１と呼び、データ１１に対応させる。また、上記４値メモリセルのしきい値電圧Ｖｔｈが電位Ｖ２以下の状態を、状態２と呼び、データ１０に対応させる。また、４値メモリセルのしきい値電圧Ｖｔｈが電位Ｖ３以下の状態を状態３と呼び、データ０１に対応させる。また、上記４値メモリセルのしきい値電圧Ｖｔｈが電位Ｖ３以上の状態を状態４と呼び、データ００に対応させる。
【００７８】
図２に示すように、Ｖ１とＶ０,Ｖ２とＶ１,Ｖ３とＶ２,Ｖ４とＶ３、それぞれの略中央の電圧値でメモリセル数が最大になっている。
【００７９】
この実施形態の不揮発性半導体記憶装置の入出力データが、８ビット（ｂ７,ｂ６,ｂ５,ｂ４,ｂ３,ｂ２，ｂ１，ｂ０）のときには、２ビットを一単位とする。すなわち、（ｂ７，ｂ６）、（ｂ５,ｂ４）、（ｂ３，ｂ２）、（ｂ１,ｂ０）をメモリセル４個で記憶する。また、場合によっては、連続しないビットずつを組にしてもよい。例えば、（ｂ７,ｂ３）、（ｂ６，ｂ２）、（ｂ５，ｂ１）、（ｂ４,ｂ０）を組にする。また、８値メモリセルでは、３ビットを一単位にする。
【００８０】
上記４値メモリセルでは、４値メモリセルにデータ００を書き込む時には、図２の状態４以外の状態から４値メモリセルに弱く書き込みを行い、４値メモリセルのしきい値電圧Ｖｔｈを電位Ｖ３以上に上げる。また、４値メモリセルにデータ０１を書き込む場合には、図２の状態３以下の状態から弱く書き込みを行い、４値メモリセルのしきい値電圧Ｖｔｈを電位Ｖ２以上かつ電位Ｖ３以下にする。また、上記４値メモリセルにデータ１０を書き込む場合には、図２の状態２以下の状態から弱く書き込みを行い、４値メモリセルのしきい値電圧Ｖｔｈを電位Ｖ１以上かつ電位Ｖ２以下にする。また、上記４値メモリセルにデータ１１を書き込む場合には、しきい値電圧Ｖｔｈを状態１、すなわち電位Ｖ１以下にし、消去する。
【００８１】
上記弱い書き込みとは、ワード線電位またはビット線電位を下げた書き込み、あるいは、書き込みパルス幅が狭い状態の書き込みを言い、一回の書き込みパルスでメモリセルのしきい値電圧Ｖｔｈが少しずつ上がる書き込みを言う。
【００８２】
図２に示す状態１から状態２へ変化させるのに必要な書き込みパルス印加数を少なくとも３回以上必要にすると、書込み時に誤って状態２を越えてしまう確率が小さくなる。
【００８３】
これに対し、１回の書き込みパルスで、状態１から状態２へ変化すると、状態１内で少しデータが劣化した場合にパルスが印加されると、状態が１から２に変わってしまい、状態１内でリフレッシュできない。
【００８４】
また、２回の書き込みパルスで、状態１から状態２へ変化させる場合には、特に、多値記憶の場合には、状態１内でほんの少しだけデータが劣化した場合にパルスが印加されると、状態が変わってしまう可能性や、誤ってリフレッシュパルスが印加されると状態が変わってしまう可能性がある。したがって、リフレッシュ動作により誤ったデータが書かれる可能性が生じる。
【００８５】
したがって、この実施形態のように、３回以上のパルスで状態１から状態２へ変化するような回路構成にすることが望ましい。もっとも、状態変化に要する書き込みパルス印加の回数を２回以上にした場合でも、１回にした場合に比べれば誤データ書込みを防ぐ効果がある。
【００８６】
図９に、フラッシュメモリのコマンドの一抜枠例を示す。なお、ユーザが入力したコマンドは、コマンドステートマシン６でコマンドを認識して、この認識したコマンドをライトステートマシン１で実行する。
【００８７】
ブロック消去コマンドは、/ＣＥピン５２と、/ＷＥピン５１を共にＬレベルにした第１サイクル目に、データ２０Ｈ（Ｈは１６進数）をデータピンに入力し、引き続いて、/ＣＥピン５２と /ＷＥピン５１とを共にＬレベルにした第２サイクル目に、データＤＯＨと消去したいブロックアドレスを入力する。
【００８８】
書き込みコマンドは、/ＣＥピン５２と /ＷＥピン５１を共にＬレベルにした第１サイクル目に、データ４０Ｈ（Ｈは１６進数）をデータピンに入力し、引き続いて、/ＣＥピン５２と/ＷＥピン５１とを共にＬレベルにした第２サイクル目に、メモリセルに書き込みたいデータとメモリセルのアドレスを入力する。
【００８９】
消去動作は、通常、時間が長くかかるので、消去中断コマンドがある。消去中断コマンドは、/ＣＥピン５２と /ＷＥピン５１を共にＬレベルにした第１サイクル目に、データＢＯＨ（Ｈは１６進数）をデータピンに入力する。中断を止め、消去動作を再開するには、再開コマンドを用いる。つまり、/ＣＥピン５２と /ＷＥピン５１を共にＬレベルにした第１サイクル目に、データＤＯＨ（Ｈは１６進数）をデータピンに入力する。
【００９０】
〔メモリセルからの読み出し動作〕
次に、この実施形態において、図３に示したメモリセル群３２のデータを読む場合の動作を説明する。メモリセル群３２は、メモリセルＸ０〜Ｘｎで構成されている。通常の読み出しのときには、ワード線電位は、電位Ｖ１,Ｖ２,Ｖ３に設定される。図３に示す信号Ｙ０からＹｎのうちの１つが、図１のコラムデコーダ１０によって選択される。１つのコラムデコーダ１０には、Ｘ０からＸｍのメモリセルが接続されている。そして、Ｘ０からＸｍのメモリセルのうちの１つが、ロウデコーダ７によって選択される。
【００９１】
ここで、選択されたメモリセルのデータを読むために、まず、ワード線電位を電位Ｖ１にする。選択されたメモリセルが状態１であれば、このメモリセルがオンするので、電流が流れ、図３のセンスアンプ３１の出力Ｓoutは、Ｌレベルになる。一方、上記選択されたメモリセルの状態が状態１でなければ、この選択されたメモリセルはオフし、センスアンプ３１の出力ＳoutはＨレベルになる。
【００９２】
そして、センスアンプ３１の出力ＳoutがＨレベルになると、ワード線電位をＶ２に上げる。ここで、選択されたメモリセルが状態２であれば、このメモリセルはオンして、電流が流れ、センスアンプ３１の出力ＳoutはＬレベルになる。
【００９３】
一方、上記選択されたメモリセルが状態３または状態４であれば、このメモリセルはオフし、センスアンプ３１の出力ＳoutはＨレベルになる。
【００９４】
そして、センスアンプ３１の出力ＳoutがＨレベルになると、ワード線電位をＶ３に上げる。このとき、選択されたメモリセルが状態３であれば、このメモリセルはオンして、電流が流れ、センスアンプ３１の出力ＳoutはＬレベルになる。
一方、上記選択されたメモリセルが状態４であれば、このメモリセルはオフするので、センスアンプ３１の出力ＳoutはＨレベルになり、メモリセルのデータを読み出すことができるようになる。
【００９５】
〔リフレッシュ動作〕
リフレッシュ動作は、ユーザが設定したコマンドに基づき、ライトステートマシン３で実行される。
【００９６】
リフレッシュ動作は、次のようにして行われる。まず、上記読み出しと同じように、選択されたワード線の電位をＶ１,Ｖ２,Ｖ３,Ｖ４と変化させ、メモリセルがオンする電位にまで、ワード線電位を上げる。
【００９７】
ワード線電位を徐々に上げてゆき、電位Ｖｍ（ｍは１から４の整数）でメモリセルがオフからオンに変化したとき、ワード線電位を｛Ｖｍ−ΔＶ(ΔＶは定数)｝まで下げる。このとき、上記メモリセルがまだオンしていれば、このメモリセルの記憶状態が正常であると判断する。一方、このとき、上記メモリセルがオフすると、上記メモリセルのしきい値電圧Ｖｔｈが上昇しており、記憶状態が異常になっているから、このメモリセルの記憶データを消去し、このメモリセルに再びデータを書き込む必要があると判断する。すなわち、リフレッシュが要求される。
【００９８】
次に、ワード線電位を、｛Ｖｍ-１＋ΔＶ(ΔＶは定数)｝まで下げる。このとき、メモリセルがオンするということは、メモリセルの浮遊ゲートから電子が逃げているということなので、このメモリセルがオフになるまで、このメモリセルに弱い書き込みを行う。
【００９９】
なお、図２の状態ｍ＝状態４をリフレッシュする場合には、上記動作において、ワード線電位をＶ４にする工程と、ワード線電位を｛Ｖ４−ΔＶ（ΔＶは定数）｝まで下げる工程とを省いてもよい。
【０１００】
〔シングルブロックリフレッシュコマンドを用いたリフレッシュ動作〕
次に、シングルブロックリフレッシュコマンドを用いたリフレッシュ動作について説明する。
【０１０１】
このシングルブロックリフレッシュコマンドは、シングルブロック(またはセクタ)消去コマンドのように、２サイクルコマンドでリフレッシュを実行したいブロックアドレスを指定するものである。図１０に、１サイクル目にデータ３０Ｈを書き込み、２サイクル目にデータＤ０Ｈを書き込むように、ブロックアドレスを実行する一例を示す。
【０１０２】
そして、コマンドステートマシン６は、入力されたコマンドを解読し、ライトステートマシン（ＷＳＭ）１に、解読した結果を送る。
【０１０３】
リフレッシュ動作時には、プログラム動作時と同じように、ポンプ回路やＤＣ−ＤＣ変換回路で構成された内部高電位発生回路である消去/書込み電圧発生回路５が動作し、内部高電圧ＶＨＨが発生する。
【０１０４】
近年、不揮発性記憶回路の外部電源ＶＣＣは、５Ｖから３Ｖに低下しているので、リフレッシュ動作時のワード線電位(２値記憶時には通常約５Ｖ必要)を発生させるためには、約１２Ｖの内部高圧ＶＨＨを利用する。
【０１０５】
図４に示すワード線電位発生回路では、上記消去/書込み電圧発生回路５からの電位ＶＨＨを分圧抵抗２１で抵抗分割して、リフレッシュ動作に必要な電位を得ている。ライトステートマシン１は、ブロックの最初のアドレスを選択するために、最初のアドレスを発生して、リフレッシュ動作を開始する。このリフレッシュ動作は、上述したように、消去(イレース)動作を伴うので、単独のメモリセルを消去して、リフレッシュすることはできない。
【０１０６】
通常は、ブロック単位(またはセクタ単位)のデータを別の記憶部に一旦退避した後に、そのブロックのデータを消去し、それから、上記退避したデータを上記ブロックに再度書き直す必要がある。
【０１０７】
したがって、同一チップ内に退避用の記憶部分がない場合に、フラッシュメモリでは、ステータスレジスタ（またはブロックステータスレジスタ）の所定のビットに、リフレッシュ要求ビットを設定する。
【０１０８】
そして、ブロックの最初のアドレスのリフレッシュ動作を終了すると、ライトステートマシン１は、次のアドレスを発生し、次のアドレスのリフレッシュ動作を実行する。ライトステートマシン１は、次々とアドレスを変えて、必要であれば、データのリフレッシュを行い、該当するブロックすべてのメモリセルのデータをリフレッシュする。
【０１０９】
〔フルチップリフレッシュコマンドを用いたリフレッシュ動作〕
次に、フルチップリフレッシュコマンドを用いたリフレッシュ動作を説明する。
【０１１０】
フルチップリフレッシュコマンドは、フルチップ消去コマンドのように、個々のブロックのリフレッシュ動作を次々に行うためのコマンドである。たとえば、図１０には、１サイクル目にデータＢ７Ｈを書き込み、２サイクル目にデータＤ０Ｈを書き込む一例を示す。このとき、上述したように、ブロック一括消去（イレース）を伴うリフレッシュ動作が必要なときには、ブロック単位(または、セクタ単位)に一括消去を行うので、単独のメモリセルを消去することはできない。そのため、通常、ブロック単位（または、セクタ単位）のデータを別の記憶部に一旦退避して、該当ブロックにおけるデータを消去した後に、退避したデータを該当ブロックに再び書き直す必要がある。
【０１１１】
しかし、同一チップ内に退避用の記憶部分がない場合には、フラッシュメモリでは、特別なステータスレジスタにリフレッシュ要求ビットをセットする。なお、このリフレッシュ要求ビットは、該当ブロックのブロックステータスレジスタ（消去ブロック毎にあるステータスレジスタ）に設定してもよい。また、図６に示す一般的なステータスレジスタ（ＣＳＲ）の所定ビットにリフレッシュ要求ビットを出力、つまりＲ１をＨレベルに設定してもよい。
【０１１２】
このリフレッシュ動作は、ブロック単位で行うので、比較的長い時間かかる。このリフレッシュ動作の最中に電源異常があると、その旨を、図６に示すステータスレジスタに出力し、ビット３のＶＰＳＳをＨレベルにする。
【０１１３】
リフレッシュ中には、ステータスレジスタのリフレッシュ中ビットをセットする。すなわち、図６のビット２のＲ２をＨレベルにセットする。これによって、リフレッシュ中であることをユーザが知ることができるようになり、使いやすいメモリを実現できる。
【０１１４】
また、リフレッシュ動作中のブロックステータスレジスタにも、リフレッシュ中であるという情報をセットすると、さらに使い易いメモリとなる。各消去ブロックごとにあるこのようなステータスレジスタを、通常、ブロックステータスレジスタと言う。
【０１１５】
また、リフレッシュ動作は、比較的長い時間かかるので、リフレッシュ中断コマンドがあると使いやすい。コマンドステートマシン６にリフレッシュ中断コマンドが入力されると、コマンドステートマシン６は、この入力されたリフレッシュ中断コマンドを解読し、ライトステートマシン１に解読した結果を送る。すると、ライトステートマシン１は、リフレッシュ動作を一時中断し、読み出し動作を可能にする。これにより、リフレッシュ動作の途中で読み出し動作が可能になって、使い勝手の良いメモリを提供できる。
【０１１６】
また、上記読み出し動作を可能にすると同時に、書き込み動作、シングルブロック消去動作などを可能にすると、さらに使い勝手が良くなる。
【０１１７】
上記リフレッシュ動作の中断後に、リフレッシュ動作を再開するには、リフレッシュ再開コマンドを用いる。なお、このリフレッシュ再開コマンドを、消去再開コマンドと兼用するとコマンドの数が増えないから、制御を簡潔化できる利点がある。
【０１１８】
次に、図７に、本発明の上記実施形態からなる不揮発性半導体記憶装置７１を複数個備えた記憶装置を示す。この記憶装置は、ＣＰＵ制御部７０と、ｎ個の不揮発性半導体記憶装置７１と、ＤＲＡＭもしくはＳＲＡＭまたは不揮発性メモリからなる退避用メモリ７２とを有し、それぞれが、制御信号線７３,アドレス線７４,データ線７５に接続されている。
【０１１９】
この記憶装置では、制御信号線７３から定期的（または電源オン時または電源オフ前）に、各不揮発性記憶装置７１,７１…に、リフレッシュ開始コマンドを順次入力する。電源オン時には、システム立ち上げに必要なプログラムが入った記憶装置７１だけを読み出し、他の不揮発性記憶装置７１にリフレッシュコマンドを順次入力し、記憶データをリフレッシュする。最後に、システム立ち上げに必要なプログラムが入った記憶装置７１の記憶データをリフレッシュする。
【０１２０】
なお、図７に示すように、消去ブロックサイズ以上の記憶容量を持つＲＡＭ(ランダムアクセスメモリ)、または、強誘電体不揮発性メモリを、退避用メモリ７２として装備するとリフレッシュ動作を確実に実行できる。
【０１２１】
次に、図８に、本発明の他の実施形態としての不揮発性半導体記憶装置のブロック図を示す。
【０１２２】
この実施形態は、各消去ブロック１１が、ブロックプロテクト設定部分１１aを有している点と、コマンドステートマシン６がライトプロテクト信号ＷＰを出力するＷＰ信号発生回路６６を備えている点とが、図１に示した実施形態と異なっている。
【０１２３】
上記ＷＰ信号発生回路６６が出力したライトプロテクト信号ＷＰがＨレベルのときに、ブロックプロテクト設定部分１１aが有効になる。そして、ブロックプロテクト設定部分１１aがＨレベルのときに、該当ブロック１１のデータ書き換えが禁止される。ただし、ブロックプロテクト設定部分１１aが、Ｌレベルのときには、該当ブロック１１を書き換えることが可能である。
【０１２４】
ライトプロテクト信号ＷＰがＬレベルのときには、ブロックプロテクト設定部分１１aは無効になり、ブロックプロテクト設定部分ＢＰのＨレベル,Ｌレベルにかかわることなく、該当ブロック１１のデータ書き換えが可能になる。
【０１２５】
なお、上記実施の形態では、不揮発性半導体記憶装置を構成するメモリセルとしては、図５に示す従来のものを用いても良く、強誘電体薄膜をゲート酸化膜に用いたメモリセルを用いてもよい。強誘電体薄膜をゲート酸化膜としたメモリセルによれば、分極反転を利用するので、従来のように、極く薄いトンネル酸化膜を用いなくても良く、さらに、高集積化および低電圧化できる利点がある。
【０１２６】
なお、消去状態が上記説明の逆の場合、つまり、メモリセルのしきい値電圧Ｖｔｈが大きいことを消去状態に対応させる場合には、消去動作時にメモリセルのしきい値電圧Ｖｔｈを一括して大きくプログラムしてから、個々のメモリセルのしきい値電圧Ｖｔｈを低くする。
【０１２７】
【発明の効果】
以上より明らかなように、請求項１の発明の不揮発性半導体記憶装置は、リフレッシュコマンドを設定することによって、ブロックまたはセクタ単位でメモリセルの記憶データを書き換えて、メモリセルの記憶データをリフレッシュするリフレッシュ手段を備えた。
【０１２８】
この請求項１の発明では、ユーザが、リフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。
【０１２９】
また、請求項３の発明は、シングルブロックリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位でメモリセルの記憶データを書き換え、メモリセルの記憶データをリフレッシュするリフレッシュ手段を備えた。
【０１３０】
この請求項３の発明では、ユーザが、シングルブロックリフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。また、ブロック単位でのリフレッシュが可能になる。
【０１３１】
また、請求項５の発明は、フルチップリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位でメモリセルの記憶データを書き換え、メモリセルの記憶データをリフレッシュするリフレッシュ手段を備えた。
【０１３２】
この請求項５の発明では、ユーザが、フルチップリフレッシュコマンドを設定することによって、随時、リフレッシュを実行できる。したがって、リフレッシュがやり易くなり、使いやすいメモリを提供できる。また、多数回のシングルブロックリフレッシュに相当するフルチップリフレッシュを行えるから、リフレッシュコマンドの入力に要する手間を省ける。
【０１３３】
また、請求項１〜６の発明は、読み出し手段で、通常の読み出しである第１の読み出しと、ワード線に通常よりも低い電圧を与える第２の読み出しを行い、読み出しデータ比較判断手段で、上記２つの読み出しによる２つのデータが異なっているときに、リフレッシュ手段によって、メモリセルのしきい値電圧を所定値だけ低めてリフレッシュ動作を行う。上記２つのデータが不一致であるときには、浮遊ゲートへの電荷侵入が起こっているから、消去動作もしくは消去動作後の弱い書き込みでもって、浮遊ゲートの電荷を減少させることにより、データの消失を防げる。
【０１３４】
したがって、この請求項１〜６の発明によれば、メモリセルのデータの異常を検出して、メモリセルのデータを正常に保つリフレッシュ動作を行え、データの安全性を向上できる。
【０１３５】
また、請求項１〜６の発明は、メモリリフレッシュ動作状態報知手段によって、メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行う必要がある旨の情報ビットをレジスタに設定し、メモリセルのリフレッシュいう比較的時間がかかる動作が行われているか否かを、この情報ビットでユーザに知らせることができる。
【０１３６】
また、上記メモリセルのしきい値を所定値だけ低めるには、浮遊ゲートから電荷を抜く必要があり、消去動作を行う必要がある。しかし、消去動作は、ブロックもしくはセクタ単位で行う必要があり、目的のメモリセルだけを消去することはできない。したがって、上記メモリセルが属するブロックを消去する必要があるという情報をレジスタに設定するのである。そして、レジスタ読み出しモード時に、このレジスタから、デバイスの外部に上記情報を読み出すことによって、ユーザに上記情報を知らせることができる。
【０１３７】
また、請求項１、３、５の発明は、ブロックサイズ判定手段で、リフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断し、上記所定サイズよりも小さいと判断したときには、内蔵記憶部に上記ブロックのデータを退避し、上記ブロックのデータを消去してから、内蔵記憶部に退避したデータをメモリセルに書き直す(リフレッシュする)ことができる。
【０１３８】
また、請求項２、４、６の発明は、ブロックサイズ判定手段で、リフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さくないときには、外部の記憶部に上記ブロックのデータを退避し、上記ブロックのデータを消去してから、外部記憶部に退避したデータをメモリセルに書き込むことができる。
【０１３９】
また、請求項１〜６の発明は、比較的時間のかかるリフレッシュ動作を、リフレッシュ中断コマンドで中断させて、別の動作の実行を可能にでき、この別の動作が終われば、リフレッシュ再開コマンドによって一時中断したコマンドを再開することができる。したがって、この請求項１〜６の発明によれば、使い勝手のよい不揮発性メモリを実現できる。
【図面の簡単な説明】
【図１】この発明の不揮発性半導体記憶装置の実施の形態の主要部のブロック図である。
【図２】上記実施の形態のメモリセルのしきい値電圧Vthと記憶データを示す図である。
【図３】上記実施形態のセンスアンプとメモリセルとの接続を示す回路図である。
【図４】上記実施形態のワード線電位発生回路の回路図を示す。
【図５】浮遊ゲート型電界効果トランジスタ構造を有したメモリセルの構造図である。
【図６】上記実施形態で用いるステータスレジスタの一例を示す図である。
【図７】この発明のいま１つの実施形態を示すブロック図である。
【図８】上記実施形態の変形例を示すブロック図である。
【図９】不揮発性半導体記憶装置のコマンドの一例を示す図表である。
【図１０】上記実施形態のリフレッシュコマンドの一例を示す図表である。
【図１１】従来の不揮発性半導体記憶装置の一例を示すブロック図である。
【図１２】従来の不揮発性半導体記憶装置の一例を示すブロック図である。
【図１３】上記従来例のリフレッシュ動作を説明するフローチャートである。
【符号の説明】
１…ライトステートマシン、２…ブロック選択回路、
３…書込/消去/選択部、５…消去/書込み電圧発生回路、
６…コマンドステートマシン、７…ローデコーダ、８…センスアンプ、
１０…コラムデコーダ、１１…消去ブロック、１２…ブロック選択回路、
２１…分圧用抵抗、２２…センスアンプ、２５…スイッチ、
３１…センスアンプ、３２…メモリセル群。
Claims (6)
- バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換る不揮発性記憶装置であって、
リフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換えて、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記リフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴とする不揮発性半導体記憶装置。 - バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換る不揮発性記憶装置であって、
リフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換えて、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記リフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断 したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記憶部に退避したデータを上記メモリセルに書き込むことを特徴とする不揮発性半導体記憶装置。 - バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換える不揮発性記憶装置であって、
シングルブロックリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記シングルブロックリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴とする不揮発性半導体記憶装置。 - バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータを書き換える不揮発性記憶装置であって、
シングルブロックリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記シングルブロックリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記憶部に退避したデータを上記メモリセルに書き込むことを特徴とする不揮発性半導体記憶装置。 - バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータの書き換えを行う不揮発性記憶装置であって、
フルチップリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記フルチップリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上 記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さいと判断したときには、上記リフレッシュ動作時に、内蔵記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記内蔵記憶部に退避したデータを上記メモリセルに書き込むことを特徴とする不揮発性半導体記憶装置。 - バスサイクルによって外部から入力される特定のデータおよび/またはアドレスに応じて所定の動作を行うコマンド方式でもって、メモリセルのデータの書き換えを行う不揮発性記憶装置であって、
フルチップリフレッシュコマンドを設定することによって、ブロックまたはセクタ単位で上記メモリセルの記憶データを書き換え、上記メモリセルの記憶データをリフレッシュする一方、リフレッシュ中断コマンドでもってリフレッシュ動作を一時中断し、リフレッシュ再開コマンドでもって一時中断したリフレッシュ動作を再開するリフレッシュ手段を備え、
さらに、上記フルチップリフレッシュコマンドが実行されると、内部高電圧発生回路で、電源電圧以上の高電圧を発生し、ワード線の電位を、上記高電圧を基にして、通常の読み出し時と同等のワード線電圧にして、メモリセルからの第１の読み出しを行い、続いて、ワード線の電位を、上記高電圧を基にして、通常の読み出し時よりも低いワード線電圧にして、メモリセルからの第２の読み出しを行う読み出し手段と、
上記第１の読み出しによって読み出したデータと上記第２の読み出しによって読み出したデータとを比較し、この２つのデータが同じであれば、上記メモリセルが記憶しているデータが正常であると判断し、上記２つのデータが異なっていれば、上記メモリセルが記憶しているデータが異常であると判断する読み出しデータ比較判断手段とを備え、
上記リフレッシュ手段は、上記データ比較判断手段が、上記データが異常であると判断したときに、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行うものであり、
さらに、上記データ比較判断手段が、上記データが異常であると判断して、上記リフレッシュ手段が、上記メモリセルのしきい値を所定値だけ低めるリフレッシュ動作を行っているときに、上記メモリセルのリフレッシュ動作を行う必要がある旨の情報ビットを、上記メモリセルが属するブロックのブロックステータスレジスタもしくはステータスレジスタに設定するメモリリフレッシュ動作状態報知手段を備え、
さらに、上記リフレッシュ手段が行うリフレッシュ動作の対象となるメモリセルが属するブロックが所定サイズよりも小さいか否かを判断するブロックサイズ判定手段を有し、
上記リフレッシュ手段は、上記ブロックサイズ判定手段が、上記ブロックが所定サイズよりも小さくないと判断したときには、上記リフレッシュ動作時に、外部の記憶部に上記ブロックのデータを退避してから、上記ブロックのデータを消去し、その後、上記外部記憶部に退避したデータを上記メモリセルに書き込むことを特徴とする不揮発性半導体記憶装置。
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