JPS58130498A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS58130498A JPS58130498A JP57011507A JP1150782A JPS58130498A JP S58130498 A JPS58130498 A JP S58130498A JP 57011507 A JP57011507 A JP 57011507A JP 1150782 A JP1150782 A JP 1150782A JP S58130498 A JPS58130498 A JP S58130498A
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- memory
- semiconductor
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体不揮発性記憶装置の記憶保持性の改善に
関する。
関する。
従来の半導体不揮発性記憶装置、なかでもＭＮＯＳ（金
、属−窒化・吻−酸化吻一半導体）構造記憶素子では、
その記憶呪持能力が必ずしも充分とは言えないことが多
く、メモリとしてコ吏用する上での重大な１司題の１つ
である。この問題は、仮りに舊舌込み消去厄圧會度外視
して比較的高電圧での便用ｒ認めれば、ＭＮＯ８構造記
憶素子の窒化シリコン嗅や懺化ンリコン嗅の膜厚を厚く
することにより相当程度の改善が可能ではある。しかし
、この対策では多数回の薔衣込み消去による素子劣化が
起こりやすくてるという新たな問題が生じるばかりでな
く、現今の素子バター／の微細化に伴う回路の低電圧化
の流れとも相客れないものである。また例えば時計回路
の様に元来低電圧で駆動する回・酌に組み入れる場合、
同辺回路の破壊防止対策が必要になるという好ましくな
い結果金も、もたらすことになる。以上の状況に鑑み、
低電圧で督す込み消去が可能でかつ記憶保持特性の良い
半導体不揮発性メモリシステムが強く要望される所であ
るが、この為の方策は大別すると １）デバイス的改良
、１１）駆動回路的改良の２つが考えられる。
、属−窒化・吻−酸化吻一半導体）構造記憶素子では、
その記憶呪持能力が必ずしも充分とは言えないことが多
く、メモリとしてコ吏用する上での重大な１司題の１つ
である。この問題は、仮りに舊舌込み消去厄圧會度外視
して比較的高電圧での便用ｒ認めれば、ＭＮＯ８構造記
憶素子の窒化シリコン嗅や懺化ンリコン嗅の膜厚を厚く
することにより相当程度の改善が可能ではある。しかし
、この対策では多数回の薔衣込み消去による素子劣化が
起こりやすくてるという新たな問題が生じるばかりでな
く、現今の素子バター／の微細化に伴う回路の低電圧化
の流れとも相客れないものである。また例えば時計回路
の様に元来低電圧で駆動する回・酌に組み入れる場合、
同辺回路の破壊防止対策が必要になるという好ましくな
い結果金も、もたらすことになる。以上の状況に鑑み、
低電圧で督す込み消去が可能でかつ記憶保持特性の良い
半導体不揮発性メモリシステムが強く要望される所であ
るが、この為の方策は大別すると １）デバイス的改良
、１１）駆動回路的改良の２つが考えられる。
このうち１）については、例えば我々は第１図に示した
ＭＯＮＯ８（金属−唆化物一窒化物一酸化吻一半導体）
構造不揮発性記憶素子ケ新たに開発した。この４子の特
長に、従来のＭＮＯ８構造６己・億素子と基本的ｔ（同
じメモリ動作會低′成圧で芙現で衣ることにある。Ｔｉ
ｅ Ｏｒ＝Ｔ ＯＳ構造素子ではメモリ絶縁ｑｇ ｆ薄
＋ｌｌ化し低い印加醒圧でも強い電界ｔこの絶縁４中Ｖ
Ｃ形成することで害な込み消去の低電圧化τ０Ｔ能にし
ている。従来のＴｈ、４ Ｎ ＯＳ構造記憶系子で薄膜
化によろ１氏電圧化が困錐であった理由１ｒよ主として
記憶保持特性の悪化ｌにある。すなわちＭ Ｎ ＯＳ
＠造で窒化幌厚を減少σせて低電圧化ケ図ると（屋化楔
厚及び酸化膜厚の代表１丙はそれぞれは０１５００人、
はぼ２０Ａであり酸化膜の薄膜化はこの揚台効果が少な
い）、窒化膜のトラッピングディスタンス（窒化膜が電
荷ケトラップする特性を示す量）】９〇八付近ケ境にし
て、それ以上のＩ′ｌ！ｉ！厚では電荷を窒化膜内にト
ラップする能力が非常に弱くなす、１４ｉ２憶保４０件
の著しい劣化とメモリウィンド幅（メモリトランジスタ
の書缶込み状態と消去状態とのしＡい値電圧の差）の著
しいｌ減少と全招来する。これに対し、ＭＯＮＯ８嘴遣
紀１′＠素子では第２図に示したエネルギーバンド図か
られかる様に窒化膜の両側に酸化膜によるエネルギー障
壁金膜けて、上ｄ己トラップングデイスタンスの副約−
ｒ太１−に＠散じており、記憶保持特性の大幅な改善が
でへる。更にＭ ＯＮ Ｏ，Ｓ構造記憶素子でｒ工、同
一のメモリ絶縁膜厚を有するＭＮＯ８構造記憶素子に比
べてかなり火点なメモリウィンド幅がとれるという有利
な点がある。このメモリウィンド幅の増大は、■酸化ン
リコンの誘電率が窒化シリコンの誘電率の約１／２と小
さいだめＭＯＮＯ８構造の方がＭＮＯ８構造の場合より
もゲート容量が小さく、その結果同一のトラップ電荷量
に対するしへい値電圧の変化量が犬全くなる、■酸化シ
リコン膜６（以後トップ酸化膜と呼ぶ）と窒化シリコン
膜５（以後メモリ窒化膜と呼ぶ）との界面付近に新たな
トラップが発生し、全体としてのトラップ密度がＭＯＮ
Ｏ８構造では大傘くなる２つの効果ｌ（よる。第１図に
はＭＯＮＯ８構造不揮発性記憶トランジスタの断面図を
示した。メモリ絶縁膜部分の構造はシリコン基板１の上
に従来のＭＮＯ８構造記憶素子と同じ２０八前後の酸化
シリコン膜４（以後トンネル酸化膜と呼ぶ）を持ち、そ
の上に１０八以上１８０八以下のメモリ窒化膜５と更に
その上にＩＯＡ以上１００Ａ以下のトップ酸化膜６を有
し、アルミ等の金橋あるいはボリンリコンのゲート電極
７より成るものである。前記メモＩＪ ｆｆｌ化膜厚ａ
、ｔ＝験的にメモリウィンドのとれる最小膜厚が１０八
であることと前述したトラッピングディスタンス１９０
Ａよりも小さい値でＭＯＮＯＳ構造の意味があることか
ら決定で禽る。第３図にはメモリ窒化膜厚が６５Ａでト
ップ酸化膜厚を変化させた場合の保持特性（ここでは第
５図の直線の外挿でメモリウィンド幅が０になるとへと
した）を示したが、トップ酸化膜厚が１０八以上で記憶
保持特性向上の効果がみられこの１直が前記トップ酸化
膜厚の下限値である。記憶保持特性はトップ酸化膜厚が
厚い程良好になるが、書き込み消去開始電圧の上限値全
現状でのｘａ Ｎ ＯＳ 、＠造不揮発性記憶素子で得
られている最低の−ｉＦへ込み消去電圧１０Ｖと考えて
トップ酸化膜の上限値は１００八となる。
ＭＯＮＯ８（金属−唆化物一窒化物一酸化吻一半導体）
構造不揮発性記憶素子ケ新たに開発した。この４子の特
長に、従来のＭＮＯ８構造６己・億素子と基本的ｔ（同
じメモリ動作會低′成圧で芙現で衣ることにある。Ｔｉ
ｅ Ｏｒ＝Ｔ ＯＳ構造素子ではメモリ絶縁ｑｇ ｆ薄
＋ｌｌ化し低い印加醒圧でも強い電界ｔこの絶縁４中Ｖ
Ｃ形成することで害な込み消去の低電圧化τ０Ｔ能にし
ている。従来のＴｈ、４ Ｎ ＯＳ構造記憶系子で薄膜
化によろ１氏電圧化が困錐であった理由１ｒよ主として
記憶保持特性の悪化ｌにある。すなわちＭ Ｎ ＯＳ
＠造で窒化幌厚を減少σせて低電圧化ケ図ると（屋化楔
厚及び酸化膜厚の代表１丙はそれぞれは０１５００人、
はぼ２０Ａであり酸化膜の薄膜化はこの揚台効果が少な
い）、窒化膜のトラッピングディスタンス（窒化膜が電
荷ケトラップする特性を示す量）】９〇八付近ケ境にし
て、それ以上のＩ′ｌ！ｉ！厚では電荷を窒化膜内にト
ラップする能力が非常に弱くなす、１４ｉ２憶保４０件
の著しい劣化とメモリウィンド幅（メモリトランジスタ
の書缶込み状態と消去状態とのしＡい値電圧の差）の著
しいｌ減少と全招来する。これに対し、ＭＯＮＯ８嘴遣
紀１′＠素子では第２図に示したエネルギーバンド図か
られかる様に窒化膜の両側に酸化膜によるエネルギー障
壁金膜けて、上ｄ己トラップングデイスタンスの副約−
ｒ太１−に＠散じており、記憶保持特性の大幅な改善が
でへる。更にＭ ＯＮ Ｏ，Ｓ構造記憶素子でｒ工、同
一のメモリ絶縁膜厚を有するＭＮＯ８構造記憶素子に比
べてかなり火点なメモリウィンド幅がとれるという有利
な点がある。このメモリウィンド幅の増大は、■酸化ン
リコンの誘電率が窒化シリコンの誘電率の約１／２と小
さいだめＭＯＮＯ８構造の方がＭＮＯ８構造の場合より
もゲート容量が小さく、その結果同一のトラップ電荷量
に対するしへい値電圧の変化量が犬全くなる、■酸化シ
リコン膜６（以後トップ酸化膜と呼ぶ）と窒化シリコン
膜５（以後メモリ窒化膜と呼ぶ）との界面付近に新たな
トラップが発生し、全体としてのトラップ密度がＭＯＮ
Ｏ８構造では大傘くなる２つの効果ｌ（よる。第１図に
はＭＯＮＯ８構造不揮発性記憶トランジスタの断面図を
示した。メモリ絶縁膜部分の構造はシリコン基板１の上
に従来のＭＮＯ８構造記憶素子と同じ２０八前後の酸化
シリコン膜４（以後トンネル酸化膜と呼ぶ）を持ち、そ
の上に１０八以上１８０八以下のメモリ窒化膜５と更に
その上にＩＯＡ以上１００Ａ以下のトップ酸化膜６を有
し、アルミ等の金橋あるいはボリンリコンのゲート電極
７より成るものである。前記メモＩＪ ｆｆｌ化膜厚ａ
、ｔ＝験的にメモリウィンドのとれる最小膜厚が１０八
であることと前述したトラッピングディスタンス１９０
Ａよりも小さい値でＭＯＮＯＳ構造の意味があることか
ら決定で禽る。第３図にはメモリ窒化膜厚が６５Ａでト
ップ酸化膜厚を変化させた場合の保持特性（ここでは第
５図の直線の外挿でメモリウィンド幅が０になるとへと
した）を示したが、トップ酸化膜厚が１０八以上で記憶
保持特性向上の効果がみられこの１直が前記トップ酸化
膜厚の下限値である。記憶保持特性はトップ酸化膜厚が
厚い程良好になるが、書き込み消去開始電圧の上限値全
現状でのｘａ Ｎ ＯＳ 、＠造不揮発性記憶素子で得
られている最低の−ｉＦへ込み消去電圧１０Ｖと考えて
トップ酸化膜の上限値は１００八となる。
ＭＯＮＯ８構造は、従来のＭＮＯ８構造と類似したプロ
セスで形成できる。すなわち、ＭＮＯ８構造の場合と同
様のプロセスでトンネル酸化膜を形成する工程と、その
上に常圧又は減圧又ｔｒｘプラズマＣＶＤ法で窒干ンリ
コン暎を従来よりも薄くかつ制御性良くデポジットする
工程と、この窒化膜全水蒸気（パイロシュニック酸化を
含む）雰囲気又は高圧酸素雰囲気で熱酸化してトップ酸
化膜ケ形成する工程とから成る。第４図にはＭＯＮＯ８
構造トランジスタのメモリウィンド特性の一例全示した
。第５図５１ａ 、 ５ ｌｂにはＭＯＮＯＳ構造トラ
ンジスタの書衣込み及び消去後のしをい値の時間変化を
示しである。５０ａ、５０ｂは比較の為示した薄膜化Ｍ
ＮＯ８構造トランジスタの例でトンネル酸化膜厚２３八
、屋化膜厚６５八であり、前ｇｔ ＭＯＮ ＯＳ構造は
このトランジスタの窒化膜を一部酸化して３３へのトッ
プ酸化膜を形成したものである。既に第３図の所で述べ
たように、第５図の＠線を外挿しメモリウィンド幅がＱ
、ｔ（ｆｚる時を記憶保持時間と定義すれば、この記
憶保持時間の大＝−ｙ及びメモリウィンド幅の犬Ａさに
おいても、ＭＯＮＯ８構造トランジスタがほぼ同一のメ
モリ絶縁膜を有する薄膜化■ＮＯ８構造トランジスタケ
大幅に上回る特性を示ｊ−でいることが明らかである。
セスで形成できる。すなわち、ＭＮＯ８構造の場合と同
様のプロセスでトンネル酸化膜を形成する工程と、その
上に常圧又は減圧又ｔｒｘプラズマＣＶＤ法で窒干ンリ
コン暎を従来よりも薄くかつ制御性良くデポジットする
工程と、この窒化膜全水蒸気（パイロシュニック酸化を
含む）雰囲気又は高圧酸素雰囲気で熱酸化してトップ酸
化膜ケ形成する工程とから成る。第４図にはＭＯＮＯ８
構造トランジスタのメモリウィンド特性の一例全示した
。第５図５１ａ 、 ５ ｌｂにはＭＯＮＯＳ構造トラ
ンジスタの書衣込み及び消去後のしをい値の時間変化を
示しである。５０ａ、５０ｂは比較の為示した薄膜化Ｍ
ＮＯ８構造トランジスタの例でトンネル酸化膜厚２３八
、屋化膜厚６５八であり、前ｇｔ ＭＯＮ ＯＳ構造は
このトランジスタの窒化膜を一部酸化して３３へのトッ
プ酸化膜を形成したものである。既に第３図の所で述べ
たように、第５図の＠線を外挿しメモリウィンド幅がＱ
、ｔ（ｆｚる時を記憶保持時間と定義すれば、この記
憶保持時間の大＝−ｙ及びメモリウィンド幅の犬Ａさに
おいても、ＭＯＮＯ８構造トランジスタがほぼ同一のメ
モリ絶縁膜を有する薄膜化■ＮＯ８構造トランジスタケ
大幅に上回る特性を示ｊ−でいることが明らかである。
また第５図のＭＯＮＯ８構造トランジスタの書尊込み開
始電圧は４■であり、従来のＭＮＯ８構造トランジスタ
の書勇込み電圧が通常２０Ｖ以上であったのに比較して
も、著しい低電圧化が達成されたことがわかる。また、
ＭＯＮＯ８構造不揮発性記憶素子では、その記憶保持特
性は第３図からもわかるようにトップ酸化膜を厚くする
ことで第５図よりも更に改善可能である。ただし、この
場合書Ａ込み消去電圧が多少増大することは避けられな
い１゜ この様にデバイス的な改良を施すことにより、半導体不
揮発性記憶装置の低電圧便用と良好な記憶保持性とがあ
る程度保証されることが明らかになった。しか（−１不
揮発性記憶装置にはしばしば千年程度乃至はそれ以上の
長期に亘る記憶保持が要求され、その場合従来のＭＮＯ
８構造記憶素子に於いても信頼性に問題が起こり易かっ
た。また回路の低電圧化の流れにあって、特に低電圧４
立込みケ目指した半導体記憶素子では記憶保持性が悪化
することについては前述した通りであり、この問題はＭ
ＯＮＯＳ構造記憶素子といつだ新たに開発したデバイス
を用いても依然として完全には除去しえないのが現実で
ある。１以上のような状況に立脚して、本発明は半導体
不揮発性記憶装置の記憶保持性ケ先に述べた１）デバイ
ス的改良、ｊｌ）駆動回路的改良のうち後者の手段によ
って解決する方法を提供するものである。
始電圧は４■であり、従来のＭＮＯ８構造トランジスタ
の書勇込み電圧が通常２０Ｖ以上であったのに比較して
も、著しい低電圧化が達成されたことがわかる。また、
ＭＯＮＯ８構造不揮発性記憶素子では、その記憶保持特
性は第３図からもわかるようにトップ酸化膜を厚くする
ことで第５図よりも更に改善可能である。ただし、この
場合書Ａ込み消去電圧が多少増大することは避けられな
い１゜ この様にデバイス的な改良を施すことにより、半導体不
揮発性記憶装置の低電圧便用と良好な記憶保持性とがあ
る程度保証されることが明らかになった。しか（−１不
揮発性記憶装置にはしばしば千年程度乃至はそれ以上の
長期に亘る記憶保持が要求され、その場合従来のＭＮＯ
８構造記憶素子に於いても信頼性に問題が起こり易かっ
た。また回路の低電圧化の流れにあって、特に低電圧４
立込みケ目指した半導体記憶素子では記憶保持性が悪化
することについては前述した通りであり、この問題はＭ
ＯＮＯＳ構造記憶素子といつだ新たに開発したデバイス
を用いても依然として完全には除去しえないのが現実で
ある。１以上のような状況に立脚して、本発明は半導体
不揮発性記憶装置の記憶保持性ケ先に述べた１）デバイ
ス的改良、ｊｌ）駆動回路的改良のうち後者の手段によ
って解決する方法を提供するものである。
第６図は本発明の基本概念を示すブロック図である。半
導体不揮発性記憶装置６０に臀Ａ込まれた記憶内容をリ
フレツンユ機能を有する装置６１を介して矢印６２の流
れにより自動的に記憶装置６０に再沓缶込みを行なう。
導体不揮発性記憶装置６０に臀Ａ込まれた記憶内容をリ
フレツンユ機能を有する装置６１を介して矢印６２の流
れにより自動的に記憶装置６０に再沓缶込みを行なう。
このリフレッシュを不揮発性記憶素子の記憶保持期間内
に繰り返して行なうようにすれば、記憶保持時間は事実
上無限にでちる。リフレッシュのタイミングを指示する
機構としては幾つかが考えられるが、６３に示した様に
■外部からの指示信号を与える、■内部クロックによる
周期的信号を出す、■ある種のセンサが記憶装置系の状
態をモニタして指示信号を出す等が挙げられる。センサ
によるモニタとしては例えば、症億累子のし衣い値電圧
の変化を公知の電圧検出回路を用いて検出し、ある−足
基準値まで記憶の劣化が到った所でリフレッシュ指示信
号金出す方式や、装置内部に公知の温贋センサケ設けて
、ある温祇より高温１でなり記憶劣化が加速式扛そうに
なった場合にリフレッシュ指示信号を出す方式等が考え
られる。時計回路を例にと扛ば、時計用内部クロック忙
そのまま利用して、例えば２４時間毎にリフレッシユケ
行なう方式が有利であろう。この時計回路例では、半導
体不揮発性記憶索子の記憶保持能力は数日程度で光分と
なり、デバイス製作上の制約が大幅に緩和されるという
犬侍な利点が生じる。また、時計回路では通常電源ｏｎ
状態であるが、使用時以外は電源（ｉ７ｏｆｆにする。
に繰り返して行なうようにすれば、記憶保持時間は事実
上無限にでちる。リフレッシュのタイミングを指示する
機構としては幾つかが考えられるが、６３に示した様に
■外部からの指示信号を与える、■内部クロックによる
周期的信号を出す、■ある種のセンサが記憶装置系の状
態をモニタして指示信号を出す等が挙げられる。センサ
によるモニタとしては例えば、症億累子のし衣い値電圧
の変化を公知の電圧検出回路を用いて検出し、ある−足
基準値まで記憶の劣化が到った所でリフレッシュ指示信
号金出す方式や、装置内部に公知の温贋センサケ設けて
、ある温祇より高温１でなり記憶劣化が加速式扛そうに
なった場合にリフレッシュ指示信号を出す方式等が考え
られる。時計回路を例にと扛ば、時計用内部クロック忙
そのまま利用して、例えば２４時間毎にリフレッシユケ
行なう方式が有利であろう。この時計回路例では、半導
体不揮発性記憶索子の記憶保持能力は数日程度で光分と
なり、デバイス製作上の制約が大幅に緩和されるという
犬侍な利点が生じる。また、時計回路では通常電源ｏｎ
状態であるが、使用時以外は電源（ｉ７ｏｆｆにする。
例えば計算機の様な場合は、メインスイッチとは関係な
く作動する内部クロックとリフレッシュ回路との組み合
わ一＋ｉ：紫用いてリフレッシュを行なうか比較的長期
間、例えば１年程度の記憶保持性金持つｄ己憶素子の製
造Ｖま比較的容易であるので、この様な記憶素子２用い
ろことにより間けつ的な電源人力を行なう場合でも記憶
保持性を確保ですることになる。リフレッシュ装置６１
の一部として、例えばＲＡＭを用い不揮発性記憶装置６
０の内谷全−但ＲＡＭに書衣込みこれを不揮発性記憶装
置６０に再書弯込みする。この場合、ＲＡＭの容重は必
ずしも大をくする必要はなく、理論上は１つあれば良い
。実際的にも不揮発性記憶装置６０が３２Ｘ３２ビツト
より成るメモリアレーであれば、３２ビツトだけのＲＡ
Ｍを設けて各行毎のリフレッシュ全３２回繰り返せばよ
いという利点がある。第７図にハリフレッシュの方法の
一例を示した。読出のためには、ＭＯＮＯ８構造不橿発
性記憶トランジスタ７０と抵抗７４とを電源に対し直列
に接続し、ゲート電極７３には最初トランジスタ７０の
香モ込み状態でのしムい値電圧と消去状態でのし訊い値
電圧の中間の電圧（読み出し電圧）を印加しておく。こ
の時の電極７２の電圧をアンプ７６（例えばＣ／ＭＯＳ
インノ（−タ、或は差動アンプ）を用いて増高し、Ｖ″
ｌ ＬＬ １１ Ｑ“ 状（１１） 態の判断を６八、これを読４指示信号に従いメモリ７７
に一但書衣込む。リフレッシュはタイマ７９の（１示に
よるタイミングでリフレッシュ回路７８が作動し、記憶
トランジスタのゲート７３と基板７０１￥に書き込み又
は消去の電圧７加えることで達成される。また、不揮発
性記憶装置がメモリアレーの構成の場合の読み出し、及
び書へ込み消去は公知の方法に従い、ツ０えばＮチャネ
ルＭ ＯＮ ＯＳ 構造素子の読み出しの場合、同一行
の素子のγ−ト市５極全共通１て、（川−列の素子のド
レイ／電極τ共通にとり、ソース電極は全て共通とする
。読み出しＶユ、目的とする素子の属する行のゲート電
極に読み出し電圧全印加し、前記素子の属する列のドレ
イン電極に抵抗を介して正極側電源電圧を加え、第７図
と同一の方法により呪み出しが行なえる。簀勇込み消去
についてはＲＡＭに誓舌込み全完了した行について一但
ゲ・−ト屯極に消去用の負電圧を加えて行全体の記憶内
容・ご消去した後、ゲート電圧を書へ込み用型・電圧に
変え、ＲＡＭの内容に従ってＨｉｐ込みを行なう列のド
レ（１２） イン電極勿接地、ソース電極τフローティングにするこ
とで簀へ込みを行なう。この書も込み方によれば、ゲー
ト電極に正電圧全卵えることでＮ型のチャンネルが形成
され、ドレイン電極地することでメモリ絶縁暎部分に書
各込みに必要な電圧が印加されることになる。記憶装置
６００半導体不揮発性記憶余子としてはＭＮＯ８構造記
１意素子、前述したＭＯＮＯ８構造記憶素子また、’１
ＶｉＡＯ８（金属−アルミ酸化物−酸化物一半導体）構
造記憶素子、ＦＡＭＯ８（浮遊ゲートアバランンエ注入
金属−酸化物−半導体）記憶素子等の何れもが考えら０
る。またリフＶツンユの手段を適当にとれば、極めて記
憶保持特性の悪い素子でも使用可能となりＭＯＮＯ８購
造全簡略化したＭＯＮＳ構造やｖＮｓ４＠造記憶素子金
用いることも可能である。Ｍ ＯＮ Ｓ （” Ｍ Ｎ
Ｓ構造では記憶保持特性は著しく悪化するが、トンネ
ル酸化膜が無い為、薔へ込み消去は低電圧で容易に行な
える様になる。リフレッシュを自動的に行なう場合、内
部電源で行なうことが最も好ましいので、不揮発性記憶
素子、はなるべく低観圧蒼き込み消去できるのが望まし
いのは言うま（二もない。その意味において、前述のＭ
ＯＩ−Ｊ・）Ｓ構造記憶素子勿用いることは極めて有
効である。リフＶツンユ時の電源は内部電源ケ用いると
しても、昇圧回路を設けることが通常必要である。例え
ば、時計回路で汀１．５■の銀覗池０３７ｊ３Ｖのリチ
ウム電池音用いて駆動するが、６Ｖ書へ込み消去の半導
体不揮発性記憶素子用には、４倍ないし２倍の昇圧をし
なくてはならない。昇圧回路としては４倍昇圧の場合哨
８図の構成で、電源８０、容量８１、スイッチング素子
８２．。
く作動する内部クロックとリフレッシュ回路との組み合
わ一＋ｉ：紫用いてリフレッシュを行なうか比較的長期
間、例えば１年程度の記憶保持性金持つｄ己憶素子の製
造Ｖま比較的容易であるので、この様な記憶素子２用い
ろことにより間けつ的な電源人力を行なう場合でも記憶
保持性を確保ですることになる。リフレッシュ装置６１
の一部として、例えばＲＡＭを用い不揮発性記憶装置６
０の内谷全−但ＲＡＭに書衣込みこれを不揮発性記憶装
置６０に再書弯込みする。この場合、ＲＡＭの容重は必
ずしも大をくする必要はなく、理論上は１つあれば良い
。実際的にも不揮発性記憶装置６０が３２Ｘ３２ビツト
より成るメモリアレーであれば、３２ビツトだけのＲＡ
Ｍを設けて各行毎のリフレッシュ全３２回繰り返せばよ
いという利点がある。第７図にハリフレッシュの方法の
一例を示した。読出のためには、ＭＯＮＯ８構造不橿発
性記憶トランジスタ７０と抵抗７４とを電源に対し直列
に接続し、ゲート電極７３には最初トランジスタ７０の
香モ込み状態でのしムい値電圧と消去状態でのし訊い値
電圧の中間の電圧（読み出し電圧）を印加しておく。こ
の時の電極７２の電圧をアンプ７６（例えばＣ／ＭＯＳ
インノ（−タ、或は差動アンプ）を用いて増高し、Ｖ″
ｌ ＬＬ １１ Ｑ“ 状（１１） 態の判断を６八、これを読４指示信号に従いメモリ７７
に一但書衣込む。リフレッシュはタイマ７９の（１示に
よるタイミングでリフレッシュ回路７８が作動し、記憶
トランジスタのゲート７３と基板７０１￥に書き込み又
は消去の電圧７加えることで達成される。また、不揮発
性記憶装置がメモリアレーの構成の場合の読み出し、及
び書へ込み消去は公知の方法に従い、ツ０えばＮチャネ
ルＭ ＯＮ ＯＳ 構造素子の読み出しの場合、同一行
の素子のγ−ト市５極全共通１て、（川−列の素子のド
レイ／電極τ共通にとり、ソース電極は全て共通とする
。読み出しＶユ、目的とする素子の属する行のゲート電
極に読み出し電圧全印加し、前記素子の属する列のドレ
イン電極に抵抗を介して正極側電源電圧を加え、第７図
と同一の方法により呪み出しが行なえる。簀勇込み消去
についてはＲＡＭに誓舌込み全完了した行について一但
ゲ・−ト屯極に消去用の負電圧を加えて行全体の記憶内
容・ご消去した後、ゲート電圧を書へ込み用型・電圧に
変え、ＲＡＭの内容に従ってＨｉｐ込みを行なう列のド
レ（１２） イン電極勿接地、ソース電極τフローティングにするこ
とで簀へ込みを行なう。この書も込み方によれば、ゲー
ト電極に正電圧全卵えることでＮ型のチャンネルが形成
され、ドレイン電極地することでメモリ絶縁暎部分に書
各込みに必要な電圧が印加されることになる。記憶装置
６００半導体不揮発性記憶余子としてはＭＮＯ８構造記
１意素子、前述したＭＯＮＯ８構造記憶素子また、’１
ＶｉＡＯ８（金属−アルミ酸化物−酸化物一半導体）構
造記憶素子、ＦＡＭＯ８（浮遊ゲートアバランンエ注入
金属−酸化物−半導体）記憶素子等の何れもが考えら０
る。またリフＶツンユの手段を適当にとれば、極めて記
憶保持特性の悪い素子でも使用可能となりＭＯＮＯ８購
造全簡略化したＭＯＮＳ構造やｖＮｓ４＠造記憶素子金
用いることも可能である。Ｍ ＯＮ Ｓ （” Ｍ Ｎ
Ｓ構造では記憶保持特性は著しく悪化するが、トンネ
ル酸化膜が無い為、薔へ込み消去は低電圧で容易に行な
える様になる。リフレッシュを自動的に行なう場合、内
部電源で行なうことが最も好ましいので、不揮発性記憶
素子、はなるべく低観圧蒼き込み消去できるのが望まし
いのは言うま（二もない。その意味において、前述のＭ
ＯＩ−Ｊ・）Ｓ構造記憶素子勿用いることは極めて有
効である。リフＶツンユ時の電源は内部電源ケ用いると
しても、昇圧回路を設けることが通常必要である。例え
ば、時計回路で汀１．５■の銀覗池０３７ｊ３Ｖのリチ
ウム電池音用いて駆動するが、６Ｖ書へ込み消去の半導
体不揮発性記憶素子用には、４倍ないし２倍の昇圧をし
なくてはならない。昇圧回路としては４倍昇圧の場合哨
８図の構成で、電源８０、容量８１、スイッチング素子
８２．。
８：３を設け、ト１２と８３のゲートにψ、ψの様な相
異なる位相の電源を印加し８２又は８３のどちらか一方
の組のスイッチング素子のみがＯｎ状態になる様にする
。この様に丁ればまず８２がＯｎの時に４個の容量８１
はそれぞれに８０で決まる電源電圧、例えば１．５■で
光電さ扛、続いて８２ｆ ｏｔｔ、 ８３ ＃ ｏｎ
にすることで、４１固の容量８１が直列に並び、出力８
４は電源電圧の４倍すなわち６■となる。この様な回路
は公知の技術で容易に実現しうるもので、−例としては
第９図に示した様なコツククロフト回路、或は低インピ
ーダンスのジエンケル回路全ｃ／ＩＩ／ＩＯＳインバー
タによりブツンユグル、・駆動する回路が１吏える。９
３はコンデンサ、９４はダイオードである。Ｍ ＯＮ
Ｏ８構造累子の場合等では正負両極性の電圧が必要にな
るが、例えば第９図の回路を用い、ＳＯ８基板で素子間
分離全行なえば、容易に得ることがで舌る。またここで
用いる容量は回路製作上半導体不揮発性記憶回路とモノ
リンツクに形成さく２だ内蔵容量であることが好ましい
。例えば酸化ンリコン嗅鋭は窒化／リコン膜ケ絶縁膜と
し、アルミニウム、白金等の金属、シリサイド、シリコ
ンｇ−１電極として使用で久る。ダイオードも、通常の
ＰＮ接合の他、ショトキ−接合が利用でへる。
異なる位相の電源を印加し８２又は８３のどちらか一方
の組のスイッチング素子のみがＯｎ状態になる様にする
。この様に丁ればまず８２がＯｎの時に４個の容量８１
はそれぞれに８０で決まる電源電圧、例えば１．５■で
光電さ扛、続いて８２ｆ ｏｔｔ、 ８３ ＃ ｏｎ
にすることで、４１固の容量８１が直列に並び、出力８
４は電源電圧の４倍すなわち６■となる。この様な回路
は公知の技術で容易に実現しうるもので、−例としては
第９図に示した様なコツククロフト回路、或は低インピ
ーダンスのジエンケル回路全ｃ／ＩＩ／ＩＯＳインバー
タによりブツンユグル、・駆動する回路が１吏える。９
３はコンデンサ、９４はダイオードである。Ｍ ＯＮ
Ｏ８構造累子の場合等では正負両極性の電圧が必要にな
るが、例えば第９図の回路を用い、ＳＯ８基板で素子間
分離全行なえば、容易に得ることがで舌る。またここで
用いる容量は回路製作上半導体不揮発性記憶回路とモノ
リンツクに形成さく２だ内蔵容量であることが好ましい
。例えば酸化ンリコン嗅鋭は窒化／リコン膜ケ絶縁膜と
し、アルミニウム、白金等の金属、シリサイド、シリコ
ンｇ−１電極として使用で久る。ダイオードも、通常の
ＰＮ接合の他、ショトキ−接合が利用でへる。
今回のリフレッシュに要する電荷量は不揮発性索子のゲ
ート容量で決まる程度であることから内蔵容量は敢ＰＦ
程度で充分と見積られ、上記の構成の容量で容易に形成
でをる。
ート容量で決まる程度であることから内蔵容量は敢ＰＦ
程度で充分と見積られ、上記の構成の容量で容易に形成
でをる。
以上のように本発明によれば、半導体不揮発性記憶装置
の記憶保持性を著しく改善でさて、しかも従来の回路及
び半導体製造技術内で容易に実施しうるものである。
の記憶保持性を著しく改善でさて、しかも従来の回路及
び半導体製造技術内で容易に実施しうるものである。
第１図はＭＯＮＯ８構造不揮発性記憶トランジスタのＩ
Ｍ’ｌ１ｌ１図、第２図は同構造のエネルギーバンド図
、第３図はＭＯＮＯＳトランジスタの記憶保持時間とト
ップ酸化寝厚との関係金示すグラフ、第４図は同トラン
ジスタのメモリウィンド特性図、第５図はＭＯＮＯ８）
ランジスタとＭＮＯＳｌ−ランジスタとの保持考性ケ比
較した特性図である。 また、第６図は本発明を示すブロック図、第７図はりフ
レツンユの方法を示す回路図、第８図、第９図は一般的
な昇圧回路を説明する回路図である。 １ ・・・・・・・・・・・シリコン基板２．３・ ・
・・・・・ソース・ドレイン４．６・・・・・・・・・
シリコン酸化暎５・・・・・・・・・・・・・・ンリコ
ン望化膜７．８．９・・・電極 ２０・・・・・・・・・・金属 （１５） ２１．２３・・・・・改化’／ ’） ：’ン２２・・
・・・・・・・・・・≠化ンリコン２４・・・・・・・
・・・・・・シリコン８２．８３・・・・・・スイッチ
ング素子９４・・・・・・・・・・ダイオード。 （１６） ！ 第２図 第６図
Ｍ’ｌ１ｌ１図、第２図は同構造のエネルギーバンド図
、第３図はＭＯＮＯＳトランジスタの記憶保持時間とト
ップ酸化寝厚との関係金示すグラフ、第４図は同トラン
ジスタのメモリウィンド特性図、第５図はＭＯＮＯ８）
ランジスタとＭＮＯＳｌ−ランジスタとの保持考性ケ比
較した特性図である。 また、第６図は本発明を示すブロック図、第７図はりフ
レツンユの方法を示す回路図、第８図、第９図は一般的
な昇圧回路を説明する回路図である。 １ ・・・・・・・・・・・シリコン基板２．３・ ・
・・・・・ソース・ドレイン４．６・・・・・・・・・
シリコン酸化暎５・・・・・・・・・・・・・・ンリコ
ン望化膜７．８．９・・・電極 ２０・・・・・・・・・・金属 （１５） ２１．２３・・・・・改化’／ ’） ：’ン２２・・
・・・・・・・・・・≠化ンリコン２４・・・・・・・
・・・・・・シリコン８２．８３・・・・・・スイッチ
ング素子９４・・・・・・・・・・ダイオード。 （１６） ！ 第２図 第６図
Claims (6)
- （１）半導体不揮発性記憶装置に衿いて、該記憶装置の
記憶内容を自動的にリフレッシュする手段を有すること
全特徴とする半導体不揮発性記憶装置。 - （２）半４俸不揮発性記曙装置が、ゲート部分の構成が
チャンネル上に酸化嗅、窒化膜、畷化膜、ゲート電極の
順で漬１１１構造となったトランジスタであること全特
徴とする特許請求の範囲第１項に記載の半４俸不揮発性
記憶装置。 - （３） リフレッシュは、同期的になさ【ること全特
徴とする特許請求の範囲第１項に記載の半導体不揮発性
記憶装置。 - （４）リフレッシュの手段が、記憶内容を−Ｈランダム
・アクセス・メモリ（ＲＡＭ）に記憶させた後１、Ｈｔ
ＡｐＡ中の記憶ｔ＠記半導体不揮発性記憶装置に再記憶
きせるものであることを特徴とする特許請求の範囲（１
項に記載の半導体不揮発性記１意装置。 - （５）リフレッシュが、昇圧回路により内部電源電圧ケ
高めた電源で行ｌカれること全特徴とする特許請求の範
囲第１項にｍｌ載の半導体不揮発性記憶長■群。 - （６）昇圧回路が、半導体不揮発性記憶装置とモノリン
ニックに形成された容量を構成要素として持つこと全特
徴とする特許請求の範囲第５項に記載の半導体不揮発性
記憶装置重。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011507A JPS58130498A (ja) | 1982-01-29 | 1982-01-29 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57011507A JPS58130498A (ja) | 1982-01-29 | 1982-01-29 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58130498A true JPS58130498A (ja) | 1983-08-03 |
Family
ID=11779929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57011507A Pending JPS58130498A (ja) | 1982-01-29 | 1982-01-29 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130498A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045999A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| JPH01205792A (ja) * | 1988-02-12 | 1989-08-18 | Yokogawa Electric Corp | Ｅｅｐｒｏｍの内容保護装置 |
| JPH02257498A (ja) * | 1988-12-27 | 1990-10-18 | Nec Corp | 集積回路 |
| JPH02257497A (ja) * | 1988-12-27 | 1990-10-18 | Nec Corp | 集積回路 |
| EP0661712A2 (en) * | 1993-12-29 | 1995-07-05 | International Business Machines Corporation | A non-volatile memory |
| US6240032B1 (en) | 1997-11-27 | 2001-05-29 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory allowing user to enter various refresh commands |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171786A (ja) * | 1974-12-19 | 1976-06-21 | Fujitsu Ltd | Handotaifukihatsuseikiokusochi |
| JPS5183443A (ja) * | 1974-12-09 | 1976-07-22 | Ncr Co | |
| JPS5490936A (en) * | 1977-12-28 | 1979-07-19 | Toshiba Corp | Refresh unit for non-volatile memory |
-
1982
- 1982-01-29 JP JP57011507A patent/JPS58130498A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5183443A (ja) * | 1974-12-09 | 1976-07-22 | Ncr Co | |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0661712A2 (en) * | 1993-12-29 | 1995-07-05 | International Business Machines Corporation | A non-volatile memory |
| EP0661712A3 (en) * | 1993-12-29 | 1996-08-07 | Ibm | Dead memory. |
| US6240032B1 (en) | 1997-11-27 | 2001-05-29 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory allowing user to enter various refresh commands |
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