KR960005354B1 - 어드레스 천이 검출 회로를 구비한 비휘발성 반도체 메모리 - Google Patents

어드레스 천이 검출 회로를 구비한 비휘발성 반도체 메모리 Download PDF

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후지쓰 가부시키가이샤
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Abstract

내용 없음.

Description

어드레스 천이 검출 회로를 구비한 비휘발성 반도체 메모리
제1도는 플래시 메모리의 메모리 셀 구조를 나타낸 도면.
제2a도~제2c도는 상기 플래시 메모리의 판독, 기입 및 소거 방법을 각각 나타낸 도면.
제3도는 종래 플래시 메모리의 회로 구성을 나타낸 도면.
제4도는 소거 마진 및 콱인 전압의 설정을 나타낸 도면.
제5도는 본 발명에 따른 플래시 메모리의 기본구성을 나타낸 도면.
제6도는 본 발명의 플래시 메모리의 다양한 전압 레벨간의 관계를 나타낸 도면.
제7도는 본 발명의 일실시예의 전체 구성을 나타낸 도면.
제8도는 실시예에 따른 어드레스 천이 검출 회로를 나타낸 도면.
제9도는 실시예에 따른 전원(Vcc) 검출 회로를 나타낸 도면
제10도는 실시예에 따른 전원(Vcc) 검출 회로의 동작을 나타낸 타이밍 챠트.
제11도는 실시예에 따른 확인 전압 발생 회로를 나타낸 도면.
제12도는 실시예에 따른 센스 증폭기 및 로우 디코더를 나타낸 도면.
제13도는 실시예의 동작을 나타낸 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드 레스 천이 검출 회로 V1 : 전원 전압
2 : 천이 동작 회로 V2 : 제1확인 레벨
3 : 전원 검출 회로 V3 : 제2확인 레벨
501 : 제1전원 천이 검출 회로 V4 : 제1전원 천이 문턱 레벨
502 : 제1전원 천이 검출 회로 V5 : 제2전원 천이 문턱 레벨
본 발명은 E2PROM, 플래시 메모리등과 같은 전기적으로 재기입 가능한 비휘발성 반도체 메모리(이하는 간단히 "비휘발성 메모리"라 한다.). 보다 구체적으로는 파워 온시에도 정확하게 판독할 수 있고 동작 속도가 증가된 비휘발성 메모리에 관한 것이다.
전기적으로 재기입 가능한 비휘발성 메모리는 예컨대, 전체적인 또는 선택적인 전체 소거 능력을 갖는 플래시 메모리 및 E2PROM을 구비한다. 최근 플래시 메모리는 고 비트 밀도 특성으로 인해 관심의 대상이었다. 본 발명은 전기적으로 재기입 가능한 모든 형태의 비휘발성 메모리에 응용될 수 있다. 그러나, 플래시 메모리는 하기 설명에서 전형적인 예로서 이용된다.
비휘발성 메모리 셀은 컨트롤 게이트 및 플로팅 게이트로 구성된 2-충 게이트 구조를 갖는데 정보기억은 규정 전압의 컨트롤 게이트, 드레인 및 소스에 인가될 때 드레인과 소스간의 전류 흐름은 전하가 플로팅 게이트상에 저장되는지의 여부에 따라 변한다는 특성을 이용함으로써 달성된다. 일반적으로, 플래시 메모리에서 전하를 플로팅 게이트속에 투입하는 것을 기입이라하며, 플로팅 게이트에서 전하를 추출하는 것을 소거라 한다.
통상, 플래시 메모리에서, 재기입 동작의 정확성을 보장하기 위해 데이타가 데이타 소거 및 기입동작으로 재기입될 때, 재기입 동작 수행후 재기입된 데이타를 확인하기 위해 판독 동작이 수행된다.
플래시 메모리의 경우, 예컨데, 디바이스의 적절한 동작이 보장되도록 하는 전원 전압 한계, 저장된 데이타를 신뢰성있게 보유하기 위한 동작 시간 및 보장 주기등과 같은 명세가 제공된다. 명세에 의해 제공된 한계내에서 적절히 동작하기 위해서는 저장된 데이타가 최악의 상태하에서 정확히 판독될 수 있도록 마진을 가질 필요가 있다. 또한, 오랜 시간 주기동안 저장된 데이타를 신뢰성있게 보유할 수 있도록 하기 위해서는, 보유 주기동안 최악의 상태하에서 발생할 수 있고 이유가 무엇이든간에 플로팅 게이트상에서 발생할 수도 있는 전하 누출 및 전하 투입을 포함하는 임의의 변화에 의해 논리값에 대한 평가가 영향받지 않을 만한 마진이 데이타에 제공될 필요가 있다. 따라서, 플레시 메모리에 있어서, 재기입 데이타가 신뢰성있는 마진을 맞도록 하기 위해 통상 동작시보다 더 엄격한 조건이 확인 동작시 컨트롤 게이트에 인가된 전압에 놓인다. 보다 구체적으로는 기입 확인 동작에 있어서, 컨트롤 게이트에 인가된 전압은 통상 인가 전압보다 높은 약 6.5V이며, 논리값 "L"이 상기 전압에서 여전히 출력될 수 있는지의 여부가 판정된다. 소거 확인 동작에 있어서 컨트롤 게이트에 인가된 전압은 통상 인가 전압보다 낮은 약 3.5V에서 설정되며 논리값 "H"가 상기 전압에서 여전히 출력될 수 있는지의 여부가 판정된다. 확인동작시 컨트롤 게이트에 인가된 전압을 확인 전압이라 하며 본 명세서에도 마찬가지로 이 용어가 사용된다. 보다 높은 고밀도 플래시 메모리를 제조하기 위한 노력이 계속됨에 따라 메모리의 셀 구동 능력을 감소시키는 경향이 있는 메모리 셀의 사이즈는 가일층 소형화되고 있다. 반면에, 초고속의 동작 속도가 디바이스에 요구된다. 이러한 요구에 대해 역점을 두어야 할 한가지 방안은 어드레스 신호 변화를 검출한 후 비트 선 차지업(charge-up)과 같은 수행 동작을 포함하는, 비동기 메모리에서 널리 이용되는 동작속도를 향상시키는 방법을 채용하는 것이다. 어드레스 천이 검출 회로(이하는 "ATD 회로"라 한다)를 이용하여 어드레스 신호 변화를 검출한다.
더욱이, 그때 설정된 입력 조건에 따라 파워온시 데이타 판독이 적절히 이루어지게끔 특성상 플래시 메모리와 간은 비휘발성 메모리가 요구되며 이것은 어드레스 신호변화가 발생했을때 수행되는 동일 동작이 파워온으로의 전환이 검출될 때 수행될 것을 필요로 한다.
플래시 메모리에 ATD 회로가 장착되고, 어드레스 신호 변화가 발생될 때 파워온시 동일한 동작을 수행하도록 플래시 메모리가 설계될 때 소거 가능한 플래시 메모리로 인해 플래시 메모리의 특정한 문제점이 야기된다. 일반적으로 파워온시 검출된 전원 전압 레벨은 약 3V이다.
반면에, 소거용 확인 전압은 약 3.5V이다. 이것은 확인 동작시 소거된 것으로 확인된 메모리 셀은 만약 문턱 전압이 3V와 3.5V 사이에 있을 경우 파워온시에 데이타 "L"을 출력할 수도 있다는 것을 의미한다. 즉, 메모리 셀은 비록 소거되었다 하더라도 기입상태에 있는 것으로 판단될 수도 있다. 그러한 에러는 메모리 디바이스의 신뢰성을 저하시킬때와 같은 심각한 문제점이다.
본 발명의 목적은 어드레스 신호 변화 및 파원온으로의 전환을 감지함으로써 비트선 차지업이 수행되는 동작을 규정하고 저장 데이타가 파워온시 적절히 판독되도록 하는 플래시 메모리를 제공하는 것이다.
본 발명에 따른 비휘발성 반도체 메모리에 있어서, 확인 판독 동작은 판독 또는 소거 동작이 정확히 달성되었는지 여부를 확인하기 위해 기입 또는 소거 동작후에 수행된다. 즉, 확인 판독 동작에 있어서, 판독은 통상 판독 동작시에 인가된 전원보다 낮은 제1확인 레벨 전압 및 통상 전원보다 높은 제2확인레벨 전압을 인가한 후 높거나 낮은 레벨에서 동작을 수행하여 기입 또는 거 동작의 정확도를 확인함으로써 행해진다. 상기한 목적을 달성하기 위한, 본 발명의 비휘발성 반도체 메모리는 어드레스 신호의 변화를 검출함으로써 어드레스 천이 신호를 발생시키기 위한 어드레스 천이 검출 회로(1)와, 파워온시 전원이 제1확인 레벨보다 높은 제1전원 천이 문턱 레벨에 도달할 때 초기화 천이 펄스를 발생시키기 위한 전원 검출 회로(3)와, 어드레스 천이 신호 및 초기화 천이 신호에 따라 비트선 차지업과 같은 천이 동작 회로(2)를 구비하는 것을 특징으로 한다.
전압 레벨은 감소하는 크기 정도로서 제2확인 레벨, 전원 전압, 전원 천이 문턱 레벨 및 제1확인 레벨이다. 통상의 플래시 메모리에 있어서 제1확인 레벨은 소거용 확인 전압에 대응하고, 제2확인 레벨은 판독용 확인 전압에 대응한다. 따라서, 소거용 확인 전압은 전원 천이 문턱 레벨보다 낮은 레벨에서 설정된다. 전원 천이 문턱 레벨의 전압이 파워온 판독용 컨트롤 게이트에 인가될 경우 소거 동작은 상기 전압보다 낮은 확인 전압에서 확인 되었기 때문에, 소거된 메모리 셀은 반드시 파워온시 소거 상태에 있는 것으로 판정된다.
본 발명은 첨부도면을 참조하여 하기에 설명되는 바와 같이 상세한 설명을 통해 보다 명확히 이해될 것이다.
본 발명의 양호한 실시예에 관한 상세한 설명을 기술하기에 앞서, 종래 기술과 본 발명의 차이점을 보다 명확히 이해하기 위해 종래의 비휘발성 반도체 메모리가 관련 첨부 도면을 참조하여 기술된다.
제1도는 플래시 메모리용 메모리 셀 구조의 예를 나타낸 도면이다. 전체 도면에 걸쳐서 동일한 기능을 갖는 요소에 대해서는 동일한 참조 부호로 표시되고, 그러한 요소는 모든 도면에서 반드시 반복되어 설명되는 것은 아니다.
도시된 바와같이, 메모리 셀은 컨트롤 게이트(CG)(201)와 플로팅 게이트(FG)(202)로 구성된 2층 게이트 구조를 갖는데, 정보 저장은 규정 전압이 컨트롤 게이트(201), 드레인(D)204) 및 소스(S)(203)에 인가될 때 드레인(204)과 소스(203)간에 흐르는 전류가 전하가 플로팅 게이트(202)에 저장되어 있는지의 여부에 따라 변하는 특성을 이용함으로써 달성된다. 일반적으로 플래시 메모리에 있어서, 논리값 "하이(Hight)"는 소거 상태 즉, 전하가 플로팅 게이트(202)에 저장되어 있지 않는 상태를 나타내며, 논리값 "로우(Low)"는 전하가 플로팅 게이트(202)에 저장되어 있는 상태를 나타낸다. 플로밍 게이트(202)속에 전하를 투입하는 것을 기입이라 한다.
정보의 기입, 판독 및 소거 동작이 제1도에 도시된 구조를 갖는 메모리 셀에 대해 어떻게 수행되는지가 이하에 기술된다. 제2a도~제2c도는 정보 판독, 기입 및 소거 동작에 대해 플래시 메모리 셀의 여러부분에 인가된 전압 조건을 나타낸다.
기입 동작의 경우, 고전압 Vpp(약 12V)가 컨트롤 게이트(CG)에 인가되고, 약 6V가 드레인(D)에, 그리고 OV가 소스(S)에 인가된다. 이같은 조건하에서 메모리 셀을 통해 흐르는 전자는 드레인(D) 근처의 높은 전기장과 충돌하고 이들 전자중 일부는 이러한 전기장에 의해 가속화되며 게이트 절연 필름의 에너지 장벽을 극복하고 주입용 플로팅 게이트(FG)에 드리프트하기 위해 충분한 에너지를 얻는다. 플로팅 게이트(FG)가 다른 회로 영역으로부터 전기적으로 부터 절연되기 때문에, 주입된 전하가 반영구적으로 저장될 수 있다.
판독의 경우, 전원 전압 Vcc(약 5V)가 컨트롤 게이트(CG)에 인가되고, 약 1V가 드레인(D)에, 그리고 OV가 소스(S)에 인가된다. 셀 트랜지스터의 문턱 전압은 플로팅 게이트(FG)상의 전하의 유무에 따라 변함으로써 선택된 메모리 셀을 통해 흐르는 전류가 변한다. 이 전류를 감지하고 증폭하므로써 정보가 판독된다.
소거의 경우, OV가 컨트롤 게이트(CG)에 인가되고, 고전압 Vpp(약 12V)는 소스(S)에 인가되며 드레인(D)이 개방된 채로 있게 된다. 이렇게 함으로써 전하가 플로팅 게이트(FG)로 부터 제거되어 소스(S)에 유도된다.
제3도는 주변회로를 갖는 플래시 메모리의 셀 블록을 나타낸 도면이다. 도면에서 동일한 기능을 갖는 구성요소는 종래 기술뿐만 아니라 본 발명의 실시예의 경우 동일 참조 부호로 표기된다.
제3도에 있어서, 참조부호 13은 워드선을 선택적으로 제어하기 위한 로우 디코더이고, 참조부호 14는 컬럼 디코더이고, 참조부호 15는 소스 전원 회로이며, 참조부호 16은 셀 메트릭스이고, 참조부호 17은 컬럼 디코더(14)로 부터 비트선 셀렉트 신호에 의해 구동되는 트랜지스터 QK로 구성되는 컬럼 게이트이며, 참조부호 18은 센스 증폭기이고, 도면부호 19는 기입증폭기이다. 또한, Qij는 메모리 셀의 매트릭스 어레이의 메모리 셀을 나타낸다. 각 트랜지스터 QK는 관련 비트선과 센스 증폭기간의 연결을 제어한다.
각 메모리 셀의 컨트롤 게이트(201)는 로우 디코더(13)에서 연장되는 워드선에 연결되는 반면, 드레인(204)은 비트선에 연결되며, 소스(203)는 소스 전원 회로(203)에 연결된다. 실제 플래시 메모리는 복수의 셀블록을 포함한다.
로우 디코더(13)는 어드레스 신호를 디코딩하고 로우 어드레스 신호를 선택된 워드선에 인가하는데 반해, 컬럼 디코더(14)는 어드레스 신호를 디코딩하고 비트선 셀렉트 신호를 출력시켜 트랜지스터(QK)를 선택적으로 활성화시킨다. 그런다음 선택 워드선 및 비트선에 연결된 메모리 셀에 대해 액세스가 행해진다. 소스 전원 회로(15)에서 부터 메모리 셀이 공통 접속되는 소스선까지 고전압을 인가함으로써 소거가 달성된다. 따라서, 동일한 소스선에 공통 접속되는 메모리 셀은 한번에 전부 소거된다.
상술한 바와같이, 플래시 메모리에 있어서, 예컨대, 데이타 소거 및 기입 동작시 재기입 동작의 정확성을 꾀하게끔 데이타가 재기입될 때 판독 동작은 재기입 동작을 수행한 후 재기입 데이타를 확인할때 수행된다.
기입 동작에 있어서, 논리값 "로우"가 기입된 후, 데이타는 논리값이 "로우"라는 사실을 확인하도록 판독된다. 소거 동작에 있어서, 논리값 "하이"가 기입되어 그 이전의 데이타를 소건한 후 함께 소거된 모든 메모리 셀은 각 셀에 저장된 논리값이 "하이"라는 사실을 확인하도록 판독된다. 재기입 동작은 확인이 성공적으로 완료되면 완성된다. 반면에, 확인이 안될 경우에는 재기입 동작이 반복되며 확인 동작이 다시 한번 수행된다. 그러한 확인 동작은 외적 제어에 의해 수행되거나 혹은 플래시 메모리에 포함된 내부 회로를 이용하여 자동적으로 개시된다.
아울러, 디바이스가 명세서에서 제공된 한계내에서 적절히 동작하도록 하기 위해 , 저장된 데이타는 최악의 조건하에서 정확히 판독될 수 있는 마진을 갖는 것이 필요하다.
제4도는 예컨대 소거동작을 취함으로써, 변화를 보상하는데 필요한 마진 및 보유 기간동안 최악의 조건하에서 발생할 수도 있는 변화의 도면을 나타낸 도면이다.
컨트롤 게이트(CG)에 인가된 전압이 판독 동작중 제2b도에 도시된 조건하에서 변할때, 그리고 컨트롤 게이트 전압의 문턱 전압이 검사될 때, 플래시 메모리의 경우 문턱 전압은 플로팅 게이트상에 저장된 전하의 양에 주어진 관계를 갖는다.
이것은 컨트롤 게이트 전압의 문턱 전압이 플로팅 게이트상에 저장된 전하의 상태를 나타낸 것을 의미한다.
통상, 판독동작은 전원을 컨트롤 게이트에 인가함으로써 달성된다. 전원 전압의 규격 변동 범위가 제4도에 도시된 점선으로 한정될 때, 만약 메모리 셀의 문턱 전압이 S1으로 표시된 레벨에 있다면, 논리값 "하이"는 전원 전압의 규격 변동 범위의 상부 한계치와 하부 한계치 사이의 중간 전압을 인가함으로써 출력된다. 그러나, 그러한 규격 변동 범위의 하부 한계 전압이 판독중에 인가되면, 논리값 "로우"가 출력되게 된다. 메모리 셀의 문턱 전압이 초기 레벨 S2에서 최종 레벨 S3 까지의 시간에 따라 변한다. 초기에 "하이"는 전원 전압의 하부 한계치가 인가되었을때에도 출력되었으나, 변한후에는 비록 전원 전압의 규격변동 범위내의 중간 전압이 판독중에 인가된다하더라도 "로우"가 출력된다.
따라서, 플래시 메모리의 경우 , 상기와 같은 문제점을 해소하기 위해 통상 동작보다는 확인 동작시 컨트롤 게이트에 인가된 전압에 대해 보다 엄격한 조건이 놓여짐으로써 재기입 상태가 신뢰성있는 마진을 갖도록 해준다.
통상 확인 전압의 발생 및 인가를 포함하는 일련의 확인 동작이 내부회로를 이용하여 자동으로 수행된다.
제5도는 본 발명에 따른 비휘발성 반도체 메모리의 기본 구성을 나타낸 도면이다.
제5의 경우, 도면 참조 부호 100은 종래의 비휘발성 반도체 메모리에 포함된 것과 동일한 부분을 나타내며, 어드레스 버퍼(11), 로우 디코더(13), 컬럼 디코더(14), 셀 매트릭스(16), 컬럽 게이트(17), 센스 증폭기(18), 기입 증폭기(19) 및 입/출력 회로(18)을 포함한다 더욱이, 예시된 비휘발성 반도체 메모리의 경우, 확인 판독 동작은 판독 또는 소거 동작이 정확히 확인되었는지의 여부를 확인하기 위해 기립 또는 소거 동작 이후에 수행된다 확인 판독 동작시, 판독은 통상 판독 동작시에 인가된 전원 전압보다 더 낮은 제1확인 레벨의 전압 또는 통상 전원 전압보다 더 높은 제2확인 레벨의 규정 부분에 인가함으로써 행해지고 따라서 동작을 보다 높거나 낮은 레벨로 수행함으로써 기입 또는 소거 동작의 정확성을 확인할 수 있다.
상기 목적을 달성하기 위해, 본 발명의 비휘발성 반도체 메모리는 제5도에 도시된 바와같이, 어드레스 신호의 변화를 검출함으로써 어드레스 천이 신호를 발생시키기 위한 어드레스 천이 검출 회로(1)와, 파워온시 전원 전압이 제1확인 레벨보다 더 높은 제1전원 천이 문턱 레벨에 도달할 때 초기화 천이 펄스를 발생하기 위한 전원 검출 회로(3), 및 어드레스 천이 신호와 초기화 천이 신호에 따라 비트선 차지업과 같은 규정 동작을 수행하기 위한 천이 동작 회로(2)를 구비하는 것을 특징으로 하고 있다.
제6도는 본 발명에 따른 여러가지 전압 레벨간의 관계를 나타낸 도면이다.
전압 레벨은 제6도에 도시된 바와같이, 대략 감소하는 크기로서, 제2 확인 레벨(V3), 전원 전압(V1), 전원 천이 문턱 레벨(V4) 및 제1 확인 레벨(V2)로 되어있다. 통상적인 플래시 메모리의 경우, 제1확인레벨(V2)은 소거용 확인 전압에 대응하고, 제2 확인 레벨(V3)은 기입용 확인 레벨에 대응한다. 따라서, 소거용 확인 전압은 전원 천이 문턱 레벨(V4)보다 낮은 레벨에서 설정된다. 따라서, 전원 천이 문턱 레벨(V4)의 전압이 파워온 판독중에 컨트롤 게이트에 인가되면 전원 천이 문턱 레벨(V4)보다 낮은 확인 전압에서 소거가 확인됨에 따라 소거된 메모리 셀은 파워온시에 소거상태에 있는 것으로 판정되고 논리값 "하이"가 출력된다.
제7도는 본 발명의 일 실시예의 구성을 나타낸 도면이다.
제7도의 경우, 도면 부호 11은 어드레스 신호가 입력되는 어드레스 버퍼 및 래치를 나타내며 도면 부호 12는 복수의 블록으로 구성된 각셀 매트릭스에 대한 어드레스 신호를 디코딩한 블록 디코오더를 나타낸다. 도면 부호 13은 로우 디코더를 도면부호 14는 컬럼 디코더를 도면 부호 15는 소스 컨트롤러를, 도면부호 16 은 복수의 블록으로 구성된 셀 매트릭스를 도면 부호 17은 컬럼 게이트를, 도면 부호 18은 센스 증폭기를 , 도면 부호19는 기입 증폭기를 그리고, 도면 부호 20은 입/출력 회로를 나타낸다.
도면 부호 21은 동작 모드에 따라 표시된 부분에 적용하기 위해 외부 전원 전압 Vcc과 고전압 Vpp간의 전압을 스위칭하기 위한 Vpp/Vcc셀렉터 회로를 나타낸다.
제2도에 도시된 바와같이, 고전압은 기입 또는 소거용으로 표시된 부분에 인가 되어야 하고, 고전압 Vpp는 기입 또는 소거 동작을 수행할때 공급된다. 도면 부호 22는 외부 제어신호, /CE(칩-선택신호), /OE(판독 가능신호) 및 /WE(기입-가능 신호)에 따라 디바이스의 여러 부분을 제어하기 위한 제어 회로를 나타낸다. 도면 부호 23은 전압 Vpp로부터 기입 및 소거동작을 위한 확인 전압을 발생 시키고, 확인 동작과 다른 동작사이에 디코더 및 센스 증폭기에 인가된 전압을 스위칭하는 확인 전압 발생 회로를 나타낸다. 도면부호 25는 재기입 데이타를 확인하기 위해 기입 또는 소거 동작 이후 자동으로 확인 동작을 수행히는 자동 기입/소거 확인 회로이다. 도면 부호 26은 여러가지 동작중에 필요한 커맨트를 저장하기 위한 커맨터 래지스터를 나타낸다. 상기 구성은 종래 플래시 메모리의 구성과 동일하다.
도면부호 31는 어드레스 신호의 변화를 검출하고 어드레스 천이 신호 펄스를 발생시키는 어드레스 천이 검출 회로(ATD 회로)이다. 도면 부호 33은 전원 전압 Vcc에 전원 천이 문턱 레벨에 도달할 때 상승하는 전원 천이 검출 신호를 발생시키고 전원 전압 Vcc의 턴온 상태를 검출하는 Vcc검출 회로이다. 도면부호 32는 어드레스 천이 신호 또는 전원 천이 검출 신호에 응답하여 ATD신호를 센스 증폭기(18)에 출력하는 ATD합성 회로이다. 센스 증폭기(18)는 ATD 신호에 응답하여 비트선 차지업 동작을 수행한다.
제8도는 어드레스 천이 검출회로(ATD 회로)의 예를 나타낸 도면이다. ATD 회로는 메모리 장치에서 널리 사용되고, 그 구성은 공지되어 있다. 각 회로(40)는 비트선 어드레스 신호에 변화가 발생할 때 펄스 형태의 신호를 발생시킨다. 도면부호 41은 입력신호를 지연시키기 위한 인버터의 어레이를 나타낸다. 지연된 신호는 비지연된 신호와 비교된다. 즉 만약 신호가 일치하면 신호의 변화가 일어나지 않았음을 의미하고, 일치하지 않았다면 이것은 신호에 변화가 일어났음을 의미한다. EXNOR 게이트(42)는 신호에 변화가 일어났는지의 여부를 판정하고 두 신호 신호간의 일치성을 검출하기 위해 제공된다.
ATD회로는 어드레스 비트의 수와 동일한 수의 회로(40)를 포함한다. 그들 출력은 어드레스 신호에 변화가 일어났을때 어드레스 천이 신호를 발생시키는 NAND회로(43)의 입력에 인가된다.
제9도는 전원 전압(Vcc) 검출 회로를 나타내는 도면이다. 제9도의 경우, 도면 부호 51, 52, 55 및 57은 n채널 트랜지스터이고, 53, 54 및 56은 공핍 모드 n채널 트랜지스터 이다. 도면부호 58 및 59는 인버터 게이트이다. 도면부호 501은 제1전원 천이 검출 회로이고, 도면부호 502는 제2전원 천이 검출 회로이다.
본 실시예에 있어서, 파워온시에변화의 검출에 따라 수행된 동작을 두가지 방식으로 분류하는데, 이 방식에 관해서는 후술된다. 즉 센스 증폭기(18)에 의해 수행되는 비트선 차지업 동작과 기타 다른 동작이 그것이다. 제1전원 천이 검출 회로(501)는 비트선 차지업 동작을 개시하기 위해 신호 /INTATD를 출력시키고, 제2전원 천이 검출 회로(502)는 다른 동작을 개시하기 위해 신호 /INT를 출력시킨다. 각 동작에 대한 전원 천이 문턱 레벨은 상이하게 이루어진다. 도시된 바와같이, 제1전원 천이 검출 회로 (501) 및 제2전원 천이 검출 회로(502)는 트랜지스터(55, 57)의 문턱 전압이 다른 것을 제외하고 동일한 회로 구성을 갖는다. 제10도는 제9도의 전원 검출 회로의 동작을 설명하기 의한 타이밍 챠트이다. 제9도의 전원 검출 회로의 동작은 제10도를 참조하여 이하에 기술된다.
제10도에 도시된 바와같이 전원 전압 Vcc가 변할때 제9도의 노드 A의 전압은 도면에서와 같이 변한다. 제1전원 천이 검출 회로(501)의 트랜지스터(55)의 문턱 전압을 Vth1로 표시하고, 제2전원 천이 검출회로(502)의 트랜지스터(57)의 문턱 전압을 Vth2(Vth1 보다 낮음)으로 표시하기로 한다. 그러면, 제2전원 천이 검출 회로 (502)의 출력/INT는 노드 A의 전압이 Vth2에 도달할 때 즉, 전원 전압 Vcc이 전압레벨 V5에 도달할 때 상승하기 시작하는 반면, 제1전원 천이 검출 회로(501)의 출력 /INTATD는 노드 A의 전압이 Vth1에 도달할 때 즉, 전원전압 Vcc가 전압 레벨 V4에 도달할 때 상승하기 시작한다. 전원레벨 V5는 소거 확인 전압 V2 보다 낮도록 선택되는 반면, 전압 레벨 V4는 소거 확인 전압 V2보다 높도록 선택된다. 파워온시 판독은 신호 /INTATD에 응답하여 개시되기 때문에 파워온 판독시 전원 전압은 확인 전압보다 높게 됨으로써 데이타가 정확히 판독될 수 있다.
더욱이, 파워온 판독을 개시하기에 앞서, 신호 /INT가 출력되어, 파워온시 판독의 정확성을 향상시키고 에러를 기입하는 즉 그럴 확률은 적지만 에러 데이타를 기입하는 대기 상태에 여러 요소가 놓이게 된다.
제11도는 확인 전압 발생 회로(23)의 구성을 나타낸 도면이다. 또한 확인 전압 발생 회로는 종래의 플래시 메모리에 이용되고 이 메모리에 대한 상세한 설명은 여기에서는 생략된다. 예시된 회로에 있어서, 가입 또는 소거 동작용으로 공급된 고전압 Vpp은 저항기(65~70)로 분할되어 확인 전압이 발생된다. 즉, 적절한 확인 전압은 확인 동작을 위해 출력되고, 그 출력부에 인가된 공급 전압 Vcc는 다른 동작을 위해 출력된다.
제11도의 회로에 있어서, 신호 EVD는 소거확인 을 위해 "하이"로 설정되고, 신호 WVD는 기입 확인을 위해 "하이"로 설정되며, 신호 VR은 소거 및 기입 확인을 위해 "하이"로 설정되고, 신호 /RWVC는 통상 판독 동작을 위해 "로우"로 설정된다. 출력 PSSA는 확인 동작용 확인 전압 및 통상 판독 동작용 전원 전압 Vcc를 발생시킨다. RVPC 및 PPSA는 각각 로우 디코더(13) 및 센스 증폭기(18)에 공급된다.
제12도는 로우 디코더(13), 컬럼 디코더(14), 셀 매트릭스(16), 컬럼 게이트(17) 및 센스 증폭기(18)로 이루어질 회로 구성을 나타낸다. 회로 구성은 기본적으로 종래의 플래시 메모리의 대응 회로와 동일하고, 이하 상세한 설명에서는 종래 구성의 차이점만을 기술한다.
도시된 바와같이, 전압 RVPC는 로우 디코더(13)의 전원이다. 전압 PSSA는 센스 증폭기(18)의 전원이다. ATD 합성회로(32)의 ATD 신호는 도면에 표시된 바와같이 센스 증폭기(18)에 인가된다. 이 ATD 신호가 인가될 때, 비트선은 차지업된다. 이렇게 됨으로써 판독시 진폭 변화를 위해 이용 가능한 시간이 줄어들고, 따라서 동작 속도가 증가한다.
제13도는 본 실시예에 따른 다양한 신호를 나타낸 타이밍 챠트이다. 본 실시예의 판독 동작은 상기 타이밍 챠트를 참조하에 이하에 기술된다. 통상 판독 동작은 컨트롤 게이트에 인가된 전압이 상이한 것을 제외하고 확인 판독 동작과 동일하다. 확인 판독 동작에 관해 이하에 기술된다.
확인 판독 동작에 있어서, 전원 전압 Vcc 및 전압 Vpp는 일정하게 유지되어 전원 검출 회로(33)에서 출력된 신호 /INT 및 /INTATD은 "하이"로 남는다. 확인 동작이 개시될 때, 제11도에 도시된 EVD 또는 WVD중 어느것이 소정 동작에 적합한지 확인 전압 RVPC 및 PSSA가 출력되는 것에 응답하여 상승하고, EVD 또는 WVD는 로우 디코더(13) 및 센스 증폭기(18)의 표시된 지점에 인가된다. 이같은 상황에서, 어드레스 신호가 변할때 ATD 회로(31)는 어드레스 천이 검출 신호를 출력하고 ATD 합성 회로(32)는 ATD 신호를 촐력한다. 비트선이 이신호에 응답하여 차지업된 후 데이타가 액세스된 메모리 셀에서 판독된다.
파워은 판독의 경우, 전원 접압 Vcc 및 전압 Vpp는 도면에서와 같이 변한다. 이 변화에 응답하여, EVD 및 WVD는 "로우"상태에 남게되고, 어드레스 신호가 변하여 표시된 값을 제공한다. 이에 확인 전압인 전압 출력은 전원 전압 Vcc이고, 로우 디코더 및 센스 증폭기에 인가된 확인 전압 및 전압 역시 전원 전압 Vcc와 동일한 방식으로 변한다. /INT 및 /INTATD는 도면에 도시된 바와같이 ATD 신호가 변함에 따라 제10도에 도시된 바와같이 변한다. 판독은 ATD 신호의 상승과 동시에 행해진다. 이에 전원 전압은 전술된 바와같이 소거 확인 전압보다 높기 때문에 판독이 정확히 달성된다.
적절한 판독은 전원 전압이 제1전원 천이 한계 레벨 및 전원 검출 회로 출력 /INTATD에 도달할 때까지 행해질 수 없기 때문에, 출력은 오류 판독되지 않도록 고 임피던스 상태에 놓이는 것이 바람직하다.
상술한 내용에서는 비트선 차지업이 그 출력에 따라 수행되는 동작 및 ATD 회로가 갖추어진 플래시 메모리의 예를 다루고 있다. 그러나, ATD 회로가 장착되지 않은 일부 플래시 메모리의 경우, 판독은 전원의 턴온상태로 검출함으로써 수행된다. 이 경우 역시, 전원 전압이 확인 전압보다 높은 전원 천이 문턱 레벨에 도달하고 전원 검출 회로가 전원의 턴온 상태를 나타내는 신호를 출력할 때까지 판독 동작을 방해함으로써, 에러 데이타가 파워온시 출력되는 것을 방지할 수 있다.
이 경우 역시, 판독 데이타가 출력될 때까지 출력이 고 임피던스 상태에 놓이는 것이 바람직하다.
전술한 바와같이, 신뢰성 있는 마진을 갖는 재기입 데이타를 제공하기 위해 통상 통작시보다 더 엄격한 조건하에 재기입 확인 동작이 수행되는 플래시 메모리에 있어서 본 발명은 비록 어드레스 신호의 변화 및 전원의 턴온 상태를 검출함으로써 비트 선 차지업과 갈은 규정된 동작을 수행하도록 플래시 메모리가 설계된다. 하더라도 저장된 데이타는 파워온시에 정확히 판독된다는 효과를 제공한다.

Claims (5)

  1. 동작이 정확히 달성되었는지 여부를 확인하도록 기입 또는 소거 동작 이후에 고레벨 또는 저레벨로 동작을 수행함으로써 기입 또는 소거 동작의 정확성을 확인하기 위해 통상적인 판독 동작시 인가된 전원 전압(V1)보다 낮은 레벨(V2)의 전압 또는 인가 전압(V1)보다 높은 제2확인 레벨(V3)의 전압을 표시된 부분에 인가함으로써 행해지는 확인용 판독 동작이 수행되고, 전기적으로 재기입 가능한 내용을 갖는 비휘발성 반도체 메모리에 있어서, 어드레스 신호의 변화를 검출함으로써 어드레스 천이 신호를 발생시키기 위한 어드레스 천이 검출 회로(1)와;파워온시 전원 전압이 제1확인 레벨(V2)보다 높은 제1전원 천이무턱 레벨에 도달할 때 초기화 천이 신호를 발생시키기 위한 전원 검출 회로(3)와; 상기 어드레스 천이 신호 및 상기 초기화 천이 신호에 파라 비트선 차지업과 같은 규정된 동작을 수행하기 위한 천이 동작 회로(2)를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 전원 검출 회로(3)는 파워온시 상기 전원 전압이 상기 제1전원 천이 문턱 레벨(V4)에 도달할 때 초기화 천이 신호(/INTATD)를 발생시키기 위한 제1전원 천이 검출 회로(501)와;상기 전원 전압(V1)이 상기 제1전원 천이 문턱 레벨(V4)보다 낮은 제2전원 천이 문턱 레벨(V5)에 도달할 때 초기화 신호(/INT)를 발생시키기 위한 제2전원 천이 검출 회로(502)를 구비하고, 상기 제1확인 레벨(V2)은 상기 제1전원 천이 문턱 레벨(V4)과 상기 제2전원 천이 문턱 레벨(V5) 사이의 중간 레벨인 것을 특징으로 하는 비휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 제1전원 천이 검출회로(501) 및 상기 제2전원 천이 검출회로(502)는 각각 상이한 논리 문턱 전압을 갖는 논리 회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  4. 동작이 정확히 달성되었는지의 여부를 확인하도록 기입 또는 소거 동작이후에 고레벨 또는 저레벨로 동작을 수행함으로써 기입 또는 소거 동작의 정확성을 확인하기 위해 통상적인 판독 동작시 인가된 전원 전압(V1)보다 낮은 제1확인 레벨(V2)의 전압 또는 인가 전압(V1)보다 높은 제2확인 레벨(V3)의 전압을 표시된 부분에 인가함으로써 행해지는 확인용 판독 동작이 수행되고, 전기적으로 재기입 가능한 내용을 갖는 비휘발성 메모리에 있어서, 상기 전원 전압이 상기 제1확인 레벨(V2)보다 높은 제1전원 천이 문턱 레벨(V4)보다 낮은지 여부를 파워온시 검출하고, 상기 전원 전압이 상기 제1전원 천이 문턱 레벨(V4)보다 낮을때 상기 비휘발성 반도체 메모리상에서 판독 동작을 방해하는 전원 검출 회로를 구비하는 것을 특징으로 하는 비휘발성 메모리.
  5. 제1항 또는 제4항에 있어서, 상기 비휘발성 반도체 메모리의 출력은 상기 전원 전압(V1)이 상기 전원 천이 문턱 레벨(V4)보다 낮을때 고 임피던스 상태에 놓이는 것을 특징으로 하는 비휘발성 반도체 메모리.
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