JP4790925B2 - アドレス発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アドレス発生回路、特にＲＡＭ（Ｒａｎｄａｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけるメモリセルアレイ内の欠陥のあるメモリセルのアドレス（以下冗長アドレスと称する。）を記憶し、前記ＲＡＭの電源投入時に前記冗長アドレスを発生させる冗長アドレス発生回路に関するものである。
【０００２】
【従来の技術】
図９は従来のアドレス発生回路の概略図である。
【０００３】
図９（ａ）は従来のアドレス発生回路を示す回路図である。図中、４１はＰＭＯＳトランジスタよりなる第1のスイッチトランジスタ、４２はヒューズ素子、４３はラッチ回路、４４はインバータ、４５はパワーオンリセット回路である。
【０００４】
図９（ａ）に示した従来のアドレス発生回路では、電源電圧源ＶDDとグランドＶSSの間に第１のスイッチトランジスタ４１とヒューズ素子４２が順次直列に接続されている。ラッチ回路４３は２つのインバータが互いの入力端と出力端を相互に接続しあう形で構成されたものである。第１のスイッチトランジスタ４１とヒューズ素子４２の接続ノードＡにラッチ回路４３の入力ノードが接続され、反対側の出力ノードがインバータ４４に接続されている。
【０００５】
第１のスイッチトランジスタのゲートには、パワーオンリセット回路４５から出力されるリセット信号ＲＥＳが入力される。ヒューズ素子４２は発生すべきアドレスに応じて選択的に切断または非切断状態に設定され、これにより２値の情報を記憶する。
【０００６】
図９（ｂ）は、第１のスイッチトランジスタ４１のゲートに入力されるリセット信号ＲＥＳの波形を示す波形図である。図中、横軸ｔは時間を、縦軸Ｖは電圧を表し、ｔ0は電源を投入した時刻を表す。
【０００７】
図９（ｂ）に示すとおり、時刻ｔ0において電源が投入されると、電源電圧源ＶDDの電位は時間の経過とともに上昇していき、所定の電源電圧、例えば３．３Ｖに到達するとその電源電圧に保持される。一方、パワーオンリセット回路４５はこの電源電圧源ＶDDのレベル上昇に応答して動作し、電源投入時刻ｔ0から所定の時間だけ遅れた時刻ｔ1まではグランド電位を保持し、時刻ｔ1以降は上述の電源電圧源ＶDDのレベル上昇に追従した波形を出力する。すなわち、リセット信号ＲＥＳは、図９（ｂ）に示すとおり時刻ｔ1において階段状のレベル上昇を有する波形となる。
【０００８】
次に、図９（ａ）のアドレス発生回路の動作について、図９（ｂ）のリセット信号ＲＥＳの波形図を用いて説明する。
【０００９】
電源投入後、時刻ｔ0から時刻ｔ1までは、リセット信号ＲＥＳはグランド電位に保持されたままであるので、第１のスイッチトランジスタ４１はオンされる。このため、電源電圧源ＶDDからノードＡに電荷が供給され、ノードＡは一定の正電位に保持される。
【００１０】
次に、時刻ｔ1になると、図９（ｂ）に示すようにリセット信号ＲＥＳのレベルが階段状に上昇し、第１のスイッチトランジスタ４１がオフされる。このため、ヒューズ素子４２が非切断状態にある場合には、ノードＡに蓄積された電荷がヒューズ素子４２を介してグランドＶSSに移動し、ラッチ回路４３の入力ノードはグランド電位に保持される。一方、ヒューズ素子４２が切断状態にある場合は、ノードＡに一定の電荷が保持されたままであり、ラッチ回路４３の入力ノードの電位は一定の正電位に保持される。
【００１１】
従って、電源投入後、ヒューズ素子４２の切断または非切断に応じてラッチ回路４３においてＨレベルまたはＬレベルがラッチされ、ラッチ回路４３よりヒューズ素子４２が切断状態にある場合はＬレベル信号が、非切断状態にある場合はＨレベル信号がインバータ４４に出力される。そして、インバータ４４を介してアドレス発生回路の記憶するアドレス（２値情報）が出力される。
【００１２】
【発明の解決しようとする課題】
しかしながら、上述の従来のアドレス発生回路では、電源投入から電源切断までの期間中、切断状態にあるヒューズ素子４２においては、ヒューズ素子４２の両端に電源電圧に相当する大きな電圧が常時印加され、定常的に微小なリーク電流が流れてしまう。
【００１３】
すなわち、ヒューズ素子４２は切断状態にある場合でも実際には数ＭΩ程度の抵抗を有する。このため、ヒューズ素子４２が切断状態であったとしてもラッチ回路４３の入力ノード、ヒューズ素子４２、グランドＶSSを経由した電流パスが定常的に形成される。ヒューズ素子４２が切断状態にあるときはラッチ回路４３の入力ノードはＨレベルであるので、切断状態にあるヒューズ素子４２にはラッチ回路４３の入力ノード（Ｈレベル）とグランドＶSSとの間の微小なリーク電流が定常的に流れてしまう。
【００１４】
この定常的なリーク電流によってヒューズ素子４２の材料（例えばＡｌ、Ｃu）のグローバック現象が起こる。そして、電源投入と電源切断のサイクルを何度も繰り返すうちに、切断されたヒューズ素子４２がグローバック現象による一定の経時変化後に再び接続されて、抵抗値が減少してしまう。その結果、ヒューズを切断状態に設定したにもかかわらず、ヒューズ切断情報のデータ誤ラッチにより非切断状態と同様のアドレスを発生してしまうという問題点があった。
【００１５】
本発明は上述の問題点を鑑みてなされたものであり、電源投入と電源切断のサイクルが繰り返されても、グローバック現象によりヒューズ素子の再接続が起こることを防止し、ヒューズ切断情報を正確にラッチして正確なアドレスを出力することができるアドレス発生回路を提供することを目的とする。
【００１６】
【発明を解決するための手段】
図１は本発明の原理説明のためのアドレス発生回路の概略図であり、図中、１は第1のスイッチトランジスタ、２は第２のスイッチトランジスタ、３はヒューズ素子、４はラッチ回路、５はパワーオンリセット回路である。
【００１７】
本発明のアドレス発生回路では、電源電圧源ＶDD、第１のスイッチトランジスタ１、第２のスイッチトランジスタ２、ヒューズ素子３、およびグランドＶSSが順次直列に接続されている。第1のスイッチトランジスタ１と第2のスイッチトランジスタ２の接続ノードはラッチ回路の入力端子に接続されている。また、パワーオンリセット回路５は、第1のスイッチトランジスタ１のオン／オフを制御する第１のリセット信号ＲＥＳ１、および第２のスイッチトランジスタ２のオン／オフを制御する第２のリセット信号ＲＥＳ２を出力する。
【００１８】
第１のリセット信号ＲＥＳ１は、電源投入直後からの第１の期間において第１のスイッチトランジスタ１をオンにし、前記第１の期間が終わった後は前記第１のスイッチトランジスタ１を常時オフに保持する制御信号である。
【００１９】
第２のリセット信号ＲＥＳ２は、少なくとも、前記第１の期間以降の第２の期間において第２のスイッチトランジスタ２をオンにし、前記第２の期間が終わった後は前記第２のスイッチトランジスタ２を常時オフに保持する制御信号である。
【００２０】
本発明のアドレス発生回路の動作について説明する。
【００２１】
電源投入後の前記第１の期間中は、第１のリセット信号ＲＥＳ１により第１のスイッチトランジスタ１はオンされているので、電源電圧源から第１のスイッチトランジスタ１と第２のスイッチトランジスタ２の接続ノードＡに電荷が供給され、ノードＡは一定の正電位に保持される。
【００２２】
次に、前記第２の期間になると、第１のリセット信号ＲＥＳ１により第１のスイッチトランジスタ１がオフされ、第２のリセット信号ＲＥＳ２により第２のスイッチトランジスタ２がオンされる。このため、ヒューズ素子３が非切断状態にある場合には、前記ノードＡに蓄積された電荷が第２のスイッチトランジスタ２およびヒューズ素子３を介してグランドＶSSに移動して前記ノードＡはグランド電位になる。一方、ヒューズ素子３が切断状態にある場合は、ノードＡには一定の電荷が保持されたままであり、前記ノードＡは一定の正電位に保持される。
【００２３】
次に、前記第２の期間が終了した後は、第１のスイッチトランジスタ１がオフされるとともに、第２のリセット信号ＲＥＳ２により第２のスイッチトランジスタ２もオフされるので、前記接続ノードＡは電源電圧源ＶDDおよびグランドＶSSと前記第１のスイッチトランジスタ１および第２のスイッチトランジスタ２により隔離される。
【００２４】
このため、ヒューズ素子３が非切断状態にある場合には、前記ノードＡはグランド電位であり、ラッチ回路４の入力端子にはグランド電位に入力される。一方、ヒューズ素子３が切断状態にある場合は、前記ノードＡは一定の正電位に保持されており、ラッチ回路４の入力端子は一定の正電位に入力される。
【００２５】
従って、電源投入後、ヒューズ素子３の切断または非切断に応じてラッチ回路４においてＨレベルまたはＬレベルがラッチされ、ヒューズ素子３が切断状態にある場合はＬレベル信号が、非切断状態にある場合はＨレベル信号がラッチ回路４より出力され、アドレス発生回路の記憶するアドレス（２値情報）が出力される。
【００２６】
このとき、本発明のアドレス発生回路では、前記第２の期間終了後は、第２のリセット信号ＲＥＳ２により第２のスイッチトランジスタ２が常時オフされているので、電源投入から電源切断までの期間中にラッチ回路４の入力端子とグランドＶSSの間の電流パスが定常的に形成されるのを防止することができる。このため、切断状態にあるヒューズ素子３においても、このヒューズ素子３に定常的なリーク電流が流れるのを防止することができる。
【００２７】
従って、本発明のアドレス発生回路によれば、グローバック現象により切断されたヒューズ素子が再接続されるのを防止することができ、ヒューズ切断情報を正確にラッチして正確なアドレスを出力することが可能である。
【００２８】
【発明の実施の形態】
図２は、本発明の第1の実施の形態のアドレス発生回路の概略図である。
【００２９】
図２（ａ）は本発明の第1の実施の形態のアドレス発生回路の回路図である。図中、１１はＰＭＯＳトランジスタ、１２はＮＭＯＳトランジスタ、１３はヒューズ素子、１４はラッチ回路、１５はラッチ回路を構成する第1のインバータ、１６はラッチ回路を構成する第2のインバータ、１７は第3のインバータ、１８はパワーオンリセット回路である。
【００３０】
図２（ａ）では、電源電圧源ＶDDとグランドＶSSの間に、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２およびヒューズ素子１３が順次直列に接続されている。ラッチ回路１４は第1のインバータ１５と第2のインバータ１６が互いの入力端と出力端を相互に接続しあう形で構成されている。ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続ノードＡがラッチ回路１４の入力ノードに接続されている。ラッチ回路１４の反対側の出力ノードが第3のインバータ１７に接続されている。
【００３１】
ここで、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２がともにオン状態であり、かつヒューズ素子１３も非切断状態にあるとき、すなわち、電源電圧源ＶDDからグランドＶSSへ貫通電流が流れるときに、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続ノードＡの電位がラッチ回路１４の入力しきい値よりも小さくなるように、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２のサイズを設計することが必要である。
【００３２】
具体的には、ラッチ回路１４のしきい値がＶDD／２である場合、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２のサイズ（例えばゲート電極の幅など）は、ＰＭＯＳトランジスタ１１のオン抵抗が、ＮＭＯＳトランジスタ１２のオン抵抗とヒューズ素子１３の非切断状態の抵抗との和よりも大きくなるように設計されることが好ましい。
【００３３】
また、ヒューズ素子１３は例えばＡｌやＣｕといった材料により形成される。
【００３４】
パワーオンリセット回路１８は、ＰＭＯＳトランジスタ１１のゲートにオン／オフを制御する第1のリセット信号ＲＥＳ１を出力し、ＮＭＯＳトランジスタ１２のゲートにオン／オフを制御する第2のリセット信号ＲＥＳ２を出力する。
【００３５】
図２（ｂ）はパワーオンリセット信号１８が出力する第1のリセット信号ＲＥＳ１および第2のリセット信号ＲＥＳ２の波形を示す波形図である。図中、横軸ｔは時間を、縦軸Ｖは電圧を表し、ｔ0は電源を投入した時刻を表す。
【００３６】
図２（ｂ）に示すとおり、時刻ｔ0において電源が投入されると、電源電圧源ＶDDの電位は時間の経過とともに上昇していき、所定の電源電圧、例えば３．３Ｖに到達するとその電源電圧に保持される。
【００３７】
一方、パワーオンリセット回路１８は、この電源電圧源ＶDDのレベル上昇に応答して動作し、電源投入時刻ｔ0から所定の時間だけ遅れた時刻ｔ1まではグランド電位を保持し、時刻ｔ1以降は上述の電源電圧源ＶDDのレベル上昇に追従した波形を有する第1のリセット信号ＲＥＳ１を出力する。すなわち、第1のリセット信号ＲＥＳ１は、図２（ｂ）に示すとおり時刻ｔ1において階段状のレベル上昇を有する波形となる。
【００３８】
ここで、時刻ｔ1は、この時刻における電源電圧源ＶDDのレベルが少なくともＰＭＯＳトランジスタ１１のしきい値電圧Ｖth,pの絶対値よりも大きくなるように決定される。
【００３９】
更に、パワーオンリセット回路１８は、上述の電源電圧源ＶDDのレベル上昇に応答して動作し、電源投入時刻ｔ0から、前記時刻ｔ1より所定の時間だけ遅れた時刻ｔ2までの間は電源電圧源ＶDDのレベル上昇に追従し、前記時刻ｔ2以降はグランド電位を保持するような波形を有する第2のリセット信号ＲＥＳ２を出力する。すなわち、第２のリセット信号ＲＥＳ２は、図２（ｂ）に示すとおり時刻ｔ2において階段状のレベル降下を有する波形となる。
【００４０】
ここで、時刻ｔ2は、電源電圧源ＶDDのレベルがＮＭＯＳトランジスタ１２のしきい値電圧Ｖth,nよりも大きく、かつ時刻ｔ1からの時間差がラッチ回路１４のデータ確定時間よりも長くなるように決定される。ラッチ回路１４のデータ確定時間は通常数十ｎｓｅｃから数十ｐｓｅｃ程度であるので、時刻ｔ1と時刻ｔ2との時間差が少なくとも数十ｎｓｅｃ程度確保されることが好ましい。
【００４１】
次に、図２（ａ）のアドレス発生回路の動作について、図２（ｂ）に示す第１および第２のリセット信号ＲＥＳ１、２の波形図を用いて説明する。
【００４２】
電源投入後、時刻ｔ0から時刻ｔ1までの間は、第１のリセット信号ＲＥＳ１はグランド電位を保持されたままであるので、ＰＭＯＳトランジスタ１１はオンされる。第２のリセット信号ＲＥＳ２は電源電圧源ＶDDのレベル上昇に追従したレベルであり、ＮＭＯＳトランジスタ１２のしきい値電圧よりも大きな正電位を出力するので、ＮＭＯＳトランジスタ１２はオンされる。このため、電源電圧源ＶDDからノードＡに電荷が供給され、ノードＡはラッチ回路１４の入力しきい値よりも大きな一定の正電位に保持される。
【００４３】
次に、時刻ｔ1から時刻ｔ2までの期間では、第１のリセット信号ＲＥＳ１は階段状のレベル上昇を示し、ＰＭＯＳトランジスタ１１のしきい値電圧の絶対値よりも大きなレベルを出力する。このとき、ＰＭＯＳトランジスタ１１のゲート−ソース間の電位差ＶGS（＝ＲＥＳ１−ＶDD）が０Ｖになり、その絶対値がしきい値Ｖth,pの絶対値よりも小さくなるので、ＰＭＯＳトランジスタ１１はオフされる。
【００４４】
第２のリセット信号ＲＥＳ２は電源電圧源ＶDDのレベル上昇に追従したレベルであり、ＮＭＯＳトランジスタ１２のしきい値電圧よりも大きな正電位を出力したままであるので、ＮＭＯＳトランジスタ１２はオンされたままである。
【００４５】
このため、ヒューズ素子１３が非切断状態にある場合には、ノードＡに蓄積された電荷がＮＭＯＳトランジスタ１２およびヒューズ素子１３を介してグランドＶSSに移動し、ラッチ回路１４の入力ノードはグランド電位に保持される。一方、ヒューズ素子１３が切断状態にある場合は、ノードＡに一定の電荷が保持されたままであり、ラッチ回路の入力ノードの電位は上述の一定の正電位に保持される。
【００４６】
次に、時刻ｔ2以降では、第１のリセット信号ＲＥＳ１のレベルはＰＭＯＳトランジスタ１１のしきい値電圧の絶対値よりも大きな正電位のままであり、ＰＭＯＳトランジスタ１１はオフされる。第２のリセット信号ＲＥＳ２のレベルは階段状に降下し、グランド電位に保持されるので、ＮＭＯＳトランジスタ１２はオフされる。このため、ノードＡは電源電圧源ＶDDおよびグランドＶSSからＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２により隔離される。
【００４７】
このため、ヒューズ素子１３が非切断状態にある場合には、前記ノードＡはグランド電位であり、ラッチ回路１４の入力ノードにはグランド電位に入力される。一方、ヒューズ素子１３が切断状態にある場合には、前記ノードＡはラッチ回路１４の入力しきい値よりも大きな一定の正電位に保持されており、ラッチ回路１４の入力ノードにはこの正電位に入力される。
【００４８】
従って、電源投入後、ヒューズ素子１３の切断または非切断に応じてラッチ回路１４においてＨレベルまたはＬレベルがラッチされ、ヒューズ素子１３が切断状態にある場合はＬレベル信号が、非切断状態にある場合はＨレベル信号がラッチ回路１４より出力される。ラッチ回路１４の出力信号が第３のインバータ１７に入力され、第３のインバータ１７によって反転された信号がアドレス発生回路の記憶するアドレス（２値情報）として出力される。
【００４９】
このとき、本発明の第1の実施の形態では、時刻ｔ2以降の期間では、第２のリセット信号ＲＥＳ２によりＮＭＯＳトランジスタ１２が常時オフされている。ラッチ回路１４の入力ノード、ヒューズ素子１３、およびグランドＶSSを経由した電流パスはＮＭＯＳトランジスタ１２がオフされることにより切断される。
【００５０】
従って、電源投入から電源切断までの期間中にラッチ回路１４の入力ノードとグランドＶSSの間の電流パスが定常的に形成されるのを防止することができる。このため、切断状態にあるヒューズ素子１３においても、このヒューズ素子１３に定常的なリーク電流が流れるのを防止することができる。
【００５１】
従って、第１の実施の形態のアドレス発生回路によれば、グローバック現象により切断されたヒューズ素子が再接続されるのを防止することができ、ヒューズ切断情報を正確にラッチして正確なアドレスを出力することができる。
【００５２】
図３は、本発明の第２の実施の形態のアドレス発生回路の概略図である。本発明の第２の実施の形態は第１の実施の形態におけるパワーオンリセット回路について具体的な回路例を示したものである。
【００５３】
図中、図２で示したものと同一のものは同一の記号で示してあり、１９はインバータ、２０はソースとドレインを短絡させたトランジスタ、２１はＰＭＯＳトランジスタ、３２はインバータ遅延回路である。
【００５４】
図３に示すとおり、第２の実施の形態におけるパワーオンリセット回路１８では、電源電圧源ＶDDとグランドＶSSの間にソースおよびドレインを互いに接続した２つのＰＭＯＳトランジスタ２１を並列に接続した構造を有している。その一方のＰＭＯＳトランジスタのゲートはドレインに接続され、トランジスタダイオードを形成している。
【００５５】
更に、パワーオンリセット回路１８は、２つのＰＭＯＳトランジスタ２１のドレイン側の接続ノードＢからインバータ１９を複数個直列に接続した構造を有している。各インバータ間の接続ノードにはソースとドレインを短絡させたトランジスタ２０のゲートが接続され、短絡されたソースとドレインは電源電圧源ＶDDまたはグランドＶSSに接続される。各トランジスタ２０により、各接続ノードに対して電源電圧源ＶDDまたはグランドＶSSとの容量カップリングが形成されている。
【００５６】
ノードＢより偶数段目のインバータの出力ノードＣとＰＭＯＳトランジスタのゲートが接続され、ノードＣより第１のリセット信号が出力される。ノードＣより後段に直列接続された複数個のインバータ列はインバータ遅延回路３２を構成し、奇数段目のインバータの出力ノードＤとＮＭＯＳトランジスタのゲートが接続され、ノードＤより第２のリセット信号が出力される。
【００５７】
図３のパワーオンリセット回路の構成に基づいて、第１および第２のリセット信号の波形について説明する。
【００５８】
電源投入時刻ｔ0以降の一定の期間は、ノードＣの電位はグランドＶSSに対して容量カップリングを有しているので、グランド電位に固定されている。
【００５９】
ノードＢはＰＭＯＳトランジスタ２１を介して電源電圧源ＶDDと接続されているので、電源投入時刻ｔ0以降、電源電圧源ＶDDのレベル上昇に伴い、ノードＢの電位は時間の経過とともに上昇していく。このとき、ノードＢの電位は電源電圧源ＶDDのレベルよりも、ダイオードトランジスタを形成するＰＭＯＳトランジスタ２１のしきい値電圧の絶対値分だけ低い値になる。
【００６０】
ノードＢの電位が１段目のインバータを構成するＮＭＯＳトランジスタのしきい値電圧より大きくなった時点で、１段目のインバータは活性化され、Ｌレベル信号を出力する。すなわち、１段目のインバータは、電源電圧源ＶDDのレベルがダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値と１段目のインバータを構成するＮＭＯＳトランジスタのしきい値の和に一致した時点で活性化する。
【００６１】
このＬレベル信号は次段のインバータに入力され、その後、複数個直列に接続されたインバータ列が順次活性化されていく。これに応答して、偶数段目のインバータの出力ノードであるノードＣのレベルが、ノードＢからノードＣまでのインバータの段数分の遅延時間だけ時刻ｔ0より遅れて、時刻ｔ1において階段状に上昇し、Ｈレベルとなる。以上のようにして、図２（ｂ）に示したような第１のリセット信号ＲＥＳ１の波形が出力される。
【００６２】
従って、図２（ｂ）の第１のリセット信号における時刻ｔ1は、図３のトランジスタダイオードを形成するＰＭＯＳトランジスタ２１のしきい値電圧の大きさと、図３のパワーオンリセット回路の１段目のインバータを構成するＮＭＯＳトランジスタのしきい値電圧の大きさと、ノードＢからノードＣまでのインバータの段数によって決定されるといえる。
【００６３】
一方、ノードＤが電源電圧源ＶDDに対して容量カップリングを有しているので、電源投入時刻ｔ0以降、ノードＤの電位は電源電圧源ＶDDのレベル上昇に伴い時間の経過とともに上昇していく。
【００６４】
時刻ｔ1において上述のようにノードＣのレベルがＨレベルとなると、ノードＣに接続された次段のインバータにはこのＨレベル信号が入力され、その後、複数個直列に接続されたインバータ列が順次活性化されていく。これに応答して、奇数段目のインバータの出力ノードであるノードＤのレベルが、ノードＣからノードＤまでのインバータの段数分の遅延時間だけ時刻ｔ1より遅れて、時刻ｔ2において階段状に降下し、Ｌレベルとなる。以上のようにして、図２（ｂ）に示したような第２のリセット信号ＲＥＳ２の波形が出力される。
【００６５】
従って、図２（ｂ）の第２のリセット信号における時刻ｔ2は、図３のパワーオンリセット回路のノードＣからノードＤまでのインバータの段数によって決定されるといえる。
【００６６】
尚、図３における各トランジスタ２０による容量カップリングは、電源投入から電源切断までの期間中に各インバータ間の接続ノードの電位を安定化させる役割も有している。
【００６７】
図４は、本発明の第３の実施の形態のアドレス発生回路の概略図である。図中、図１で示したものと同一のものは同一の記号で示してあり、２２は第１のパワーオンリセット回路、２３は第２のパワーオンリセット回路、２４は低いしきい値を有するＮＭＯＳトランジスタ、２５は高いしきい値を有するＮＭＯＳトランジスタ、２６はＰＭＯＳトランジスタである。
【００６８】
本発明の第３の実施の形態のアドレス発生回路は、第１および第２の実施の形態とほぼ同様の構成を有するものであるが、パワーオンリセット回路の構成が異なる。 図４に示すとおり、第３の実施の形態のパワーオンリセット回路は、ＰＭＯＳトランジスタ１１のゲートにオン／オフを制御する第１のリセット信号ＲＥＳ１を出力する第１のパワーオンリセット回路２２と、ＮＭＯＳトランジスタのゲート１２にオン／オフを制御する第２のリセット信号ＲＥＳ２を出力する第２のパワーオンリセット回路２３の２つからなる。
【００６９】
パワーオンリセット回路２２、２３の回路構成は、第２の実施の形態のものとほぼ同様であるが、少なくとも、第２のパワーオンリセット回路２３におけるダイオードトランジスタを形成するＰＭＯＳトランジスタ２６のしきい値電圧の絶対値と１段目のインバータを構成するＮＭＯＳトランジスタ２５のしきい値の和が、第１のパワーオンリセット回路２２におけるＰＭＯＳトランジスタ２１のしきい値電圧の絶対値と１段目のインバータを構成するＮＭＯＳトランジスタ２４のしきい値の和よりも大きくなるように設計されている。
【００７０】
また、第１のパワーオンリセット回路２２は直列接続された偶数段のインバータ列からなり、第２のパワーオンリセット回路２３は直列接続された奇数段のインバータ列からなる。
【００７１】
上述のように、電源投入後、パワーオンリセット回路の１段目のインバータが活性化するまでの時間は、トランジスタダイオードを形成するＰＭＯＳトランジスタのしきい値電圧の大きさと１段目のインバータを構成するＮＭＯＳトランジスタのしきい値電圧の大きさに依存している。
【００７２】
従って、前記第１および第２のパワーオンリセット回路２２、２３において、トランジスタダイオードを形成するＰＭＯＳトランジスタ２１、２６と１段目のインバータを構成するＮＭＯＳトランジスタ２４、２５のしきい値電圧の大きさをそれぞれ適切に調節することにより、図２（ｂ）における電源投入時刻ｔ0から時刻ｔ1および電源投入時刻ｔ0から時刻ｔ2までの時間差をそれぞれ所定の値に設定することができる。
【００７３】
例えば、第１および第２のパワーオンリセット回路２２、２３において、トランジスタダイオードを形成するＰＭＯＳトランジスタ２１、２６のしきい値電圧が同一である場合は、１段目のインバータを構成するＮＭＯＳトランジスタ２４のしきい値電圧がＮＭＯＳトランジスタ２５のしきい値電圧よりも低くなるように設定される。
【００７４】
また、第１および第２のパワーオンリセット回路２２、２３において、１段目のインバータを構成するＮＭＯＳトランジスタ２４、２５のしきい値が同一である場合は、トランジスタダイオードを形成するＰＭＯＳトランジスタ２１のしきい値電圧の絶対値はＰＭＯＳトランジスタ２６のしきい値電圧の絶対値よりも小さくなるように設定される。
【００７５】
このため、第１および第２のパワーオンリセット回路２２、２３によって、図２（ｂ）に示したような第１のリセット信号ＲＥＳ１および第２のリセット信号ＲＥＳ２の波形を出力することが可能になる。
【００７６】
ここで、トランジスタのしきい値電圧の大きさを調節する手段としては、対応するトランジスタの製造プロセスにおいてゲート絶縁膜の膜厚やチャネルドープ時のイオン注入量などを調節する方法が考えられる。
【００７７】
また、第１のパワーオンリセット回路２２内の１段目のインバータを構成するＮＭＯＳトランジスタ２４は、第２の実施の形態のパワーオンリセット回路内の１段目のインバータを構成するＮＭＯＳトランジスタと同一のしきい値電圧を有するトランジスタで十分であり、特に同一の構造を有するトランジスタで十分である。
【００７８】
また、第１のパワーオンリセット回路２２内のダイオードトランジスタを形成するＰＭＯＳトランジスタ２１は、第２の実施の形態のパワーオンリセット回路内のダイオードトランジスタを形成するＰＭＯＳトランジスタと同一のしきい値電圧を有するトランジスタで十分であり、特に同一の構造を有するトランジスタで十分である。
【００７９】
尚、第１および第２のパワーオンリセット回路２２、２３において、その他のトランジスタのしきい値電圧については適宜設計可能である。各々のパワーオンリセット回路２２、２３において、構成するすべてのＰＭＯＳおよびＮＭＯＳトランジスタのしきい値電圧を、ダイオードトランジスタを形成するＰＭＯＳトランジスタ２１、２６および１段目のインバータのＮＭＯＳトランジスタ２４、２５に合わせて変更してもよい。また、ＰＭＯＳトランジスタ２１、２６およびＮＭＯＳトランジスタ２４、２５のみ他のトランジスタと異なるしきい値電圧となる構成にしてもよい。
【００８０】
図５は、本発明の第４の実施の形態のアドレス発生回路の概略図である。図中、図４で示したものと同一のものは同一の記号で示してあり、２７はダイオード接続のＰＭＯＳトランジスタである。
【００８１】
本発明の第４の実施の形態のアドレス発生回路は、第１および第３の実施の形態とほぼ同様の構成を有するものであるが、パワーオンリセット回路の構成が異なる。
【００８２】
図５に示すとおり、第１および第２のパワーオンリセット回路２２、２３の各々の回路構成は第３の実施の形態のものとほぼ同様であるが、第２のパワーオンリセット回路２３において、ダイオードトランジスタを形成するＰＭＯＳトランジスタ２６のドレインとノードＢの間に、少なくとも、ゲートとドレインが接続されたＰＭＯＳトランジスタ２７が更に接続され、ダイオードトランジスタが追加されている。
【００８３】
これにより、第２のパワーオンリセット回路２３内のダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値を実質的に増加させることができる。このため、第２のパワーオンリセット回路２３内のダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値を、第１のパワーオンリセット回路２２内のＰＭＯＳトランジスタ２１のしきい値電圧の絶対値よりも大きくすることができる。
【００８４】
従って、第２のパワーオンリセット回路２３において、トランジスタダイオードを形成するＰＭＯＳトランジスタ２７を適切に挿入することにより、図２（ｂ）における電源投入時刻ｔ0から時刻ｔ1および電源投入時刻ｔ0から時刻ｔ2までの時間差をそれぞれ所定の値に設定することができる。
【００８５】
このため、第１および第２のパワーオンリセット回路２２、２３によって、図２（ｂ）に示したような第１のリセット信号ＲＥＳ１および第２のリセット信号ＲＥＳ２の波形を出力することが可能になる。
【００８６】
ここで、ＰＭＯＳトランジスタ２１、２６および２７のしきい値電圧は適宜設計可能であるが、ＰＭＯＳトランジスタ２１、２６および２７はすべて同一のしきい値電圧を有するトランジスタ、特に同一構造を有するトランジスタとすることができる。この場合、第２のパワーオンリセット回路２３内のダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値を、第１のパワーオンリセット回路２２のものと比べて実質的に２倍にすることができる。
【００８７】
図６は本発明の第５の実施の形態のアドレス発生回路の概略図である。図中、図２で示したものと同一のものは同一の記号で示してあり、２８は抵抗素子である。
【００８８】
本発明の第５の実施の形態のアドレス発生回路は第１の実施の形態とほぼ同様の構成を有するものであるが、NMOSトランジスタ１２とヒューズ素子１３の接続ノードＥとグランドＶSSの間にヒューズ素子１３と並列に抵抗素子２８が形成されている。
【００８９】
上述のように時刻ｔ2以降の期間では、第２のリセット信号ＲＥＳ２のレベルがグランド電位に保持され、ＮＭＯＳトランジスタ１２がオフされることにより、ラッチ回路１４の入力ノード、ヒューズ素子１３およびグランドＶSSを経由した電流パスは定常的に切断される。
【００９０】
しかしながら、ヒューズ素子１３が切断状態にある場合には、ＮＭＯＳトランジスタ１２がオフされた直後は、ＮＭＯＳトランジスタ１２とヒューズ素子１３の接続ノードＥには一定量の電荷が蓄積されている。この蓄積された電荷は切断状態にあるヒューズ素子１３を通ってグランドＶSSへと緩和する。このため、ＮＭＯＳトランジスタ１２がオフされる場合であっても、時刻ｔ2以降の非常に短い期間、ノードＥとグランドＶSSの間の微小なリーク電流がヒューズ素子１３に流れてしまう。
【００９１】
この微小なリーク電流はヒューズ素子１３の材料（例えばＡｌ、Ｃu）のグローバック現象を引き起こす。このリーク電流がヒューズ素子１３に流れる期間は非常に短いものの、電源投入と電源切断のサイクルを何度も繰り返すうちに、切断されたヒューズ素子１３がグローバック現象による一定の経時変化後に再び接続されてしまう可能性がある。
【００９２】
第５の実施の形態のアドレス発生回路では、この短い期間にヒューズ素子１３に流れる微小なリーク電流を防止するためにノードＥとグランドＶSSの間にヒューズ素子１３と並列に抵抗素子２８が形成されている。ＮＭＯＳトランジスタ１２がオフされた直後にノードＥに蓄積される一定量の電荷は、抵抗素子２８を通って速やかにグランドＶSSへと緩和させることができる。
【００９３】
従って、第５の実施の形態のアドレス発生回路によれば、グローバック現象により切断されたヒューズ素子が再接続されるのをより効果的に防止することができ、ヒューズ切断情報のラッチの正確性をより高めることができる。
【００９４】
ここで、この抵抗素子２８としては、例えばシリコン基板上に形成したポリシリコンを用いることができる。また、シリコン基板上に形成した拡散層や常時オン状態にされたトランジスタを用いることもできる。
【００９５】
また、抵抗素子２８の抵抗値はＮＭＯＳトランジスタ１２のオン抵抗値よりは十分大きく、かつ切断状態にあるヒューズ素子１３の抵抗値よりは十分小さくなるように設定される。一般に、ＮＭＯＳトランジスタのオン抵抗値は数百Ωのオーダーであり、切断状態にあるヒューズ素子の抵抗値は１ＭΩ以上のオーダーであるので、抵抗素子２８の抵抗値は例えば数十ｋΩのオーダーにすればよい。
【００９６】
これは、ノードＥに蓄積された電荷をグランドＶSSに速やかに緩和させるためには抵抗素子２８の抵抗値は小さいほど好ましいが、小さくしすぎるとヒューズ素子１３が切断状態にある場合でも、抵抗素子２８をヒューズ素子１３と並列に設けたことによりノードＥとグランドＶSSの間の抵抗値が前記ヒューズ素子１３の切断状態の抵抗値（数ＭΩ程度）と比べて著しく小さくなってしまうためである。
【００９７】
この場合、ヒューズ素子１３が切断状態であっても、時刻ｔ1から時刻ｔ2までの期間中にＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続ノードＡに蓄積された電荷が抵抗素子を介してグランドＶSSに移動し、ラッチ回路１４がヒューズ素子１３の切断状態に対応したＨレベルをラッチできなくなってしまうためである。
【００９８】
尚、パワーオンリセット回路１８としては第２乃至４の実施の形態で示したすべての形態のパワーオンリセット回路を用いることができる。
【００９９】
図７は本発明の第６の実施の形態のアドレス発生回路の概略図であり、図７（ａ）は本発明の第６の実施の形態のアドレス発生回路の回路図である。図中、図１で示したものと同一のものは同一の記号で示してあり、２９はＮＭＯＳトランジスタ、３０は第３のパワーオンリセット回路である。また、図７（ｂ）は第１、第２および第３のリセット信号ＲＥＳ１、ＲＥＳ２およびＲＥＳ３の波形を示す波形図である。
【０１００】
本発明の第６の実施の形態のアドレス発生回路は第５の実施の形態とほぼ同様の構成を有するものであるが、NMOSトランジスタ１２とヒューズ素子１３の接続ノードＥとグランドＶSSの間に、抵抗素子２８の代わりにヒューズ素子１３と並列にNMOSトランジスタ２９が形成されている。また、NMOSトランジスタ２９のゲートには第３のパワーオンリセット回路３０によりオン／オフを制御する第３のリセット信号ＲＥＳ３が入力される。
【０１０１】
第３のリセット信号ＲＥＳ３は、電源投入時刻ｔ0から、第２のリセット信号が階段状のレベル降下を示す時刻ｔ2より遅れた時刻ｔ3まではグランド電位に保持され、時刻ｔ3以降は電源電圧源ＶDDの電位変動に追従した波形を有する。すなわち、第３のリセット信号ＲＥＳ３は、図７（ｂ）に示すとおり時刻ｔ3において階段状のレベル上昇を有する波形となる。
【０１０２】
第６の実施の形態のアドレス発生回路では、時刻ｔ3以降では、ＮＭＯＳトランジスタ２９がオンされるので、ＮＭＯＳトランジスタ１２がオフされた直後にノードＥに蓄積されている電荷は、ＮＭＯＳトランジスタ２９を介してグランドＶSSへと速やかに緩和させることができる。このため、時刻ｔ2以降の短い期間にノードＥとグランドＶSSの間の微小なリーク電流がヒューズ素子１３に流れるのを防止することができる。
【０１０３】
加えて、第６の実施の形態では、図７（ｂ）に示すとおり時刻ｔ3までの期間はＮＭＯＳトランジスタ２９がオフされるので、第５の実施の形態の場合とは異なり、ヒューズ素子１３が切断状態の場合に、時刻ｔ1から時刻ｔ2までの期間中ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続ノードＡに蓄積された電荷がグランドＶSSに移動することはない。このため、ＮＭＯＳトランジスタ２９はラッチ回路１４がヒューズ素子１３の切断状態に対応したＨレベルをラッチするのを妨げることはない。
【０１０４】
従って、第６の実施の形態のアドレス発生回路によれば、グローバック現象により切断されたヒューズ素子が再接続されるのをより効果的に防止することができるとともに、ヒューズ素子が切断状態の場合に時刻ｔ1から時刻ｔ2までの期間中にラッチ回路がヒューズ素子の切断状態に対応したＨレベルを確実にラッチすることができるので、ヒューズ切断情報のラッチの正確性をより一層高めることができる。
【０１０５】
ここで、パワーオンリセット回路１８としては第２乃至４の実施の形態で示したすべての形態のパワーオンリセット回路を用いることができる。
【０１０６】
また、第３のパワーオンリセット回路としては、第３および第４の実施の形態で示した第１のパワーオンリセット回路と同様の回路を用いることができる。
【０１０７】
すなわち、ダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値の大きさと１段目のインバータを構成するＮＭＯＳトランジスタのしきい値電圧の大きさを適切に調節することにより、第３のリセット信号ＲＥＳ３における電源投入時刻ｔ0から時刻ｔ3までの時間差を、電源投入時刻ｔ0から時刻ｔ2までの時間差よりも長くなるように設定することができる。
【０１０８】
また、図８は第６の実施の形態のアドレス発生回路の変形例である。図中、図中、図７で示したものと同一のものは同一の記号で示してあり、３１はインバータ遅延回路である。
【０１０９】
図８に示すとおり、パワーオンリセット回路１８の第２のリセット信号ＲＥＳ２の出力ノードに対して、更にＮＭＯＳトランジスタ２９のゲートに第３のリセット信号を出力するインバータ遅延回路３１を構成してもよい。これにより、図７（ｂ）に示すような第１乃至３のリセット信号ＲＥＳ１、ＲＥＳ２およびＲＥＳ３の波形を出力することができる。
【０１１０】
ここで、図８においてもパワーオンリセット回路１８としては第２乃至４の実施の形態で示したすべての形態のパワーオンリセット回路を用いることができる。
【０１１１】
また、インバータ遅延回路３１としては、第３の実施の形態におけるインバータ遅延回路３２と同様のものを用いることができ、インバータを複数個直列に接続させて構成することができる。
【０１１２】
尚、本発明の関連技術として、特開平８−３２１１９７号公報に記載されたヒューズＲＯＭ回路が考えられる。
【０１１３】
このヒューズＲＯＭ回路は、電源電圧源ＶDDとグランドＶSSの間にヒューズ素子、第１のスイッチトランジスタおよび第２のスイッチトランジスタが順次直列に接続されたＲＯＭセルを有し、第１のスイッチトランジスタと第２のスイッチトランジスタの接続ノード○とラッチ回路のノードが接続され、第１のスイッチトランジスタおよび第２のスイッチトランジスタのゲートにオン／オフを制御する制御信号を出力するゲート制御回路を有している。
【０１１４】
このゲート制御回路は、電源投入後、電源電圧源ＶDDのレベルが所定の電圧、例えば３．３Ｖに安定化した後に、第１のスイッチトランジスタおよび第２のスイッチトランジスタのオン／オフを制御するものである。このため、電源投入後ヒューズ素子の切断情報がラッチ回路においてラッチされるまでには多くの時間を必要とする。
【０１１５】
これに対し、本発明は、電源投入直後から電源電圧源ＶDDのレベル上昇と連動してヒューズ素子と直列に接続された各トランジスタのオン／オフを制御してヒューズ素子の切断情報をラッチ回路においてラッチさせるものであり、上記関連技術とは本質的に異なるものである。
【０１１６】
【発明の効果】
本発明のアドレス発生回路では、電源電圧源ＶDD、第１のスイッチトランジスタ、第２のスイッチトランジスタ、ヒューズ素子、およびグランドＶSSが順次直列に接続されている。また、パワーオンリセット回路は、第1のスイッチトランジスタのオン／オフを制御する第１のリセット信号、および第２のスイッチトランジスタのオン／オフを制御する第２のリセット信号を出力する。
【０１１７】
第２のリセット信号により第２のスイッチトランジスタをオフすることができるので、電源投入から電源切断までの期間中にラッチ回路の入力端子とグランドの間の電流パスが定常的に形成されるのを防止することができる。このため、切断状態にあるヒューズ素子においても、このヒューズ素子に定常的なリーク電流が流れるのを防止することができる。
【０１１８】
従って、本発明によれば、グローバック現象により切断されたヒューズ素子が再接続されるのを防止することができ、ヒューズ切断情報を正確にラッチして正確なアドレスを出力することが可能となるので、係るアドレス発生回路の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】 本発明の原理説明のためのアドレス発生回路の概略図、
【図２】 本発明の第1の実施の形態のアドレス発生回路の概略図、
【図３】 本発明の第２の実施の形態のアドレス発生回路の概略図、
【図４】 本発明の第３の実施の形態のアドレス発生回路の概略図、
【図５】 本発明の第４の実施の形態のアドレス発生回路の概略図、
【図６】 本発明の第５の実施の形態のアドレス発生回路の概略図、
【図７】 本発明の第６の実施の形態のアドレス発生回路の概略図、
【図８】 本発明の第６の実施の形態のアドレス発生回路の変形例を示す図、
【図９】 従来のアドレス発生回路の概略図、
【符号の説明】
１ 第1のスイッチトランジスタ、
２ 第２のスイッチトランジスタ、
３ ヒューズ素子、
４ ラッチ回路、
５ パワーオンリセット回路、
１１ ＰＭＯＳトランジスタ、
１２ ＮＭＯＳトランジスタ、
１３ ヒューズ素子、
１４ ラッチ回路、
１５ 第1のインバータ、
１６ 第2のインバータ、
１７ 第3のインバータ、
１８ パワーオンリセット回路
１９ インバータ、
２０ トランジスタ、
２１ ＰＭＯＳトランジスタ、
２２ 第１のパワーオンリセット回路、
２３ 第２のパワーオンリセット回路、
２４ ＮＭＯＳトランジスタ、
２５ ＮＭＯＳトランジスタ、
２６ ＰＭＯＳトランジスタ、
２７ ＰＭＯＳトランジスタ、
２８ 抵抗素子、
２９ ＮＭＯＳトランジスタ、
３０ 第３のパワーオンリセット回路
３１ インバータ遅延回路
３２ インバータ遅延回路
４１ 第1のスイッチトランジスタ、
４２ ヒューズ素子、
４３ ラッチ回路、
４４ インバータ、
４５ パワーオンリセット回路
【発明の属する技術分野】
本発明は、アドレス発生回路、特にＲＡＭ（Ｒａｎｄａｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけるメモリセルアレイ内の欠陥のあるメモリセルのアドレス（以下冗長アドレスと称する。）を記憶し、前記ＲＡＭの電源投入時に前記冗長アドレスを発生させる冗長アドレス発生回路に関するものである。
【０００２】
【従来の技術】
図９は従来のアドレス発生回路の概略図である。
【０００３】
図９（ａ）は従来のアドレス発生回路を示す回路図である。図中、４１はＰＭＯＳトランジスタよりなる第1のスイッチトランジスタ、４２はヒューズ素子、４３はラッチ回路、４４はインバータ、４５はパワーオンリセット回路である。
【０００４】
図９（ａ）に示した従来のアドレス発生回路では、電源電圧源ＶDDとグランドＶSSの間に第１のスイッチトランジスタ４１とヒューズ素子４２が順次直列に接続されている。ラッチ回路４３は２つのインバータが互いの入力端と出力端を相互に接続しあう形で構成されたものである。第１のスイッチトランジスタ４１とヒューズ素子４２の接続ノードＡにラッチ回路４３の入力ノードが接続され、反対側の出力ノードがインバータ４４に接続されている。
【０００５】
第１のスイッチトランジスタのゲートには、パワーオンリセット回路４５から出力されるリセット信号ＲＥＳが入力される。ヒューズ素子４２は発生すべきアドレスに応じて選択的に切断または非切断状態に設定され、これにより２値の情報を記憶する。
【０００６】
図９（ｂ）は、第１のスイッチトランジスタ４１のゲートに入力されるリセット信号ＲＥＳの波形を示す波形図である。図中、横軸ｔは時間を、縦軸Ｖは電圧を表し、ｔ0は電源を投入した時刻を表す。
【０００７】
図９（ｂ）に示すとおり、時刻ｔ0において電源が投入されると、電源電圧源ＶDDの電位は時間の経過とともに上昇していき、所定の電源電圧、例えば３．３Ｖに到達するとその電源電圧に保持される。一方、パワーオンリセット回路４５はこの電源電圧源ＶDDのレベル上昇に応答して動作し、電源投入時刻ｔ0から所定の時間だけ遅れた時刻ｔ1まではグランド電位を保持し、時刻ｔ1以降は上述の電源電圧源ＶDDのレベル上昇に追従した波形を出力する。すなわち、リセット信号ＲＥＳは、図９（ｂ）に示すとおり時刻ｔ1において階段状のレベル上昇を有する波形となる。
【０００８】
次に、図９（ａ）のアドレス発生回路の動作について、図９（ｂ）のリセット信号ＲＥＳの波形図を用いて説明する。
【０００９】
電源投入後、時刻ｔ0から時刻ｔ1までは、リセット信号ＲＥＳはグランド電位に保持されたままであるので、第１のスイッチトランジスタ４１はオンされる。このため、電源電圧源ＶDDからノードＡに電荷が供給され、ノードＡは一定の正電位に保持される。
【００１０】
次に、時刻ｔ1になると、図９（ｂ）に示すようにリセット信号ＲＥＳのレベルが階段状に上昇し、第１のスイッチトランジスタ４１がオフされる。このため、ヒューズ素子４２が非切断状態にある場合には、ノードＡに蓄積された電荷がヒューズ素子４２を介してグランドＶSSに移動し、ラッチ回路４３の入力ノードはグランド電位に保持される。一方、ヒューズ素子４２が切断状態にある場合は、ノードＡに一定の電荷が保持されたままであり、ラッチ回路４３の入力ノードの電位は一定の正電位に保持される。
【００１１】
従って、電源投入後、ヒューズ素子４２の切断または非切断に応じてラッチ回路４３においてＨレベルまたはＬレベルがラッチされ、ラッチ回路４３よりヒューズ素子４２が切断状態にある場合はＬレベル信号が、非切断状態にある場合はＨレベル信号がインバータ４４に出力される。そして、インバータ４４を介してアドレス発生回路の記憶するアドレス（２値情報）が出力される。
【００１２】
【発明の解決しようとする課題】
しかしながら、上述の従来のアドレス発生回路では、電源投入から電源切断までの期間中、切断状態にあるヒューズ素子４２においては、ヒューズ素子４２の両端に電源電圧に相当する大きな電圧が常時印加され、定常的に微小なリーク電流が流れてしまう。
【００１３】
すなわち、ヒューズ素子４２は切断状態にある場合でも実際には数ＭΩ程度の抵抗を有する。このため、ヒューズ素子４２が切断状態であったとしてもラッチ回路４３の入力ノード、ヒューズ素子４２、グランドＶSSを経由した電流パスが定常的に形成される。ヒューズ素子４２が切断状態にあるときはラッチ回路４３の入力ノードはＨレベルであるので、切断状態にあるヒューズ素子４２にはラッチ回路４３の入力ノード（Ｈレベル）とグランドＶSSとの間の微小なリーク電流が定常的に流れてしまう。
【００１４】
この定常的なリーク電流によってヒューズ素子４２の材料（例えばＡｌ、Ｃu）のグローバック現象が起こる。そして、電源投入と電源切断のサイクルを何度も繰り返すうちに、切断されたヒューズ素子４２がグローバック現象による一定の経時変化後に再び接続されて、抵抗値が減少してしまう。その結果、ヒューズを切断状態に設定したにもかかわらず、ヒューズ切断情報のデータ誤ラッチにより非切断状態と同様のアドレスを発生してしまうという問題点があった。
【００１５】
本発明は上述の問題点を鑑みてなされたものであり、電源投入と電源切断のサイクルが繰り返されても、グローバック現象によりヒューズ素子の再接続が起こることを防止し、ヒューズ切断情報を正確にラッチして正確なアドレスを出力することができるアドレス発生回路を提供することを目的とする。
【００１６】
【発明を解決するための手段】
図１は本発明の原理説明のためのアドレス発生回路の概略図であり、図中、１は第1のスイッチトランジスタ、２は第２のスイッチトランジスタ、３はヒューズ素子、４はラッチ回路、５はパワーオンリセット回路である。
【００１７】
本発明のアドレス発生回路では、電源電圧源ＶDD、第１のスイッチトランジスタ１、第２のスイッチトランジスタ２、ヒューズ素子３、およびグランドＶSSが順次直列に接続されている。第1のスイッチトランジスタ１と第2のスイッチトランジスタ２の接続ノードはラッチ回路の入力端子に接続されている。また、パワーオンリセット回路５は、第1のスイッチトランジスタ１のオン／オフを制御する第１のリセット信号ＲＥＳ１、および第２のスイッチトランジスタ２のオン／オフを制御する第２のリセット信号ＲＥＳ２を出力する。
【００１８】
第１のリセット信号ＲＥＳ１は、電源投入直後からの第１の期間において第１のスイッチトランジスタ１をオンにし、前記第１の期間が終わった後は前記第１のスイッチトランジスタ１を常時オフに保持する制御信号である。
【００１９】
第２のリセット信号ＲＥＳ２は、少なくとも、前記第１の期間以降の第２の期間において第２のスイッチトランジスタ２をオンにし、前記第２の期間が終わった後は前記第２のスイッチトランジスタ２を常時オフに保持する制御信号である。
【００２０】
本発明のアドレス発生回路の動作について説明する。
【００２１】
電源投入後の前記第１の期間中は、第１のリセット信号ＲＥＳ１により第１のスイッチトランジスタ１はオンされているので、電源電圧源から第１のスイッチトランジスタ１と第２のスイッチトランジスタ２の接続ノードＡに電荷が供給され、ノードＡは一定の正電位に保持される。
【００２２】
次に、前記第２の期間になると、第１のリセット信号ＲＥＳ１により第１のスイッチトランジスタ１がオフされ、第２のリセット信号ＲＥＳ２により第２のスイッチトランジスタ２がオンされる。このため、ヒューズ素子３が非切断状態にある場合には、前記ノードＡに蓄積された電荷が第２のスイッチトランジスタ２およびヒューズ素子３を介してグランドＶSSに移動して前記ノードＡはグランド電位になる。一方、ヒューズ素子３が切断状態にある場合は、ノードＡには一定の電荷が保持されたままであり、前記ノードＡは一定の正電位に保持される。
【００２３】
次に、前記第２の期間が終了した後は、第１のスイッチトランジスタ１がオフされるとともに、第２のリセット信号ＲＥＳ２により第２のスイッチトランジスタ２もオフされるので、前記接続ノードＡは電源電圧源ＶDDおよびグランドＶSSと前記第１のスイッチトランジスタ１および第２のスイッチトランジスタ２により隔離される。
【００２４】
このため、ヒューズ素子３が非切断状態にある場合には、前記ノードＡはグランド電位であり、ラッチ回路４の入力端子にはグランド電位に入力される。一方、ヒューズ素子３が切断状態にある場合は、前記ノードＡは一定の正電位に保持されており、ラッチ回路４の入力端子は一定の正電位に入力される。
【００２５】
従って、電源投入後、ヒューズ素子３の切断または非切断に応じてラッチ回路４においてＨレベルまたはＬレベルがラッチされ、ヒューズ素子３が切断状態にある場合はＬレベル信号が、非切断状態にある場合はＨレベル信号がラッチ回路４より出力され、アドレス発生回路の記憶するアドレス（２値情報）が出力される。
【００２６】
このとき、本発明のアドレス発生回路では、前記第２の期間終了後は、第２のリセット信号ＲＥＳ２により第２のスイッチトランジスタ２が常時オフされているので、電源投入から電源切断までの期間中にラッチ回路４の入力端子とグランドＶSSの間の電流パスが定常的に形成されるのを防止することができる。このため、切断状態にあるヒューズ素子３においても、このヒューズ素子３に定常的なリーク電流が流れるのを防止することができる。
【００２７】
従って、本発明のアドレス発生回路によれば、グローバック現象により切断されたヒューズ素子が再接続されるのを防止することができ、ヒューズ切断情報を正確にラッチして正確なアドレスを出力することが可能である。
【００２８】
【発明の実施の形態】
図２は、本発明の第1の実施の形態のアドレス発生回路の概略図である。
【００２９】
図２（ａ）は本発明の第1の実施の形態のアドレス発生回路の回路図である。図中、１１はＰＭＯＳトランジスタ、１２はＮＭＯＳトランジスタ、１３はヒューズ素子、１４はラッチ回路、１５はラッチ回路を構成する第1のインバータ、１６はラッチ回路を構成する第2のインバータ、１７は第3のインバータ、１８はパワーオンリセット回路である。
【００３０】
図２（ａ）では、電源電圧源ＶDDとグランドＶSSの間に、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２およびヒューズ素子１３が順次直列に接続されている。ラッチ回路１４は第1のインバータ１５と第2のインバータ１６が互いの入力端と出力端を相互に接続しあう形で構成されている。ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続ノードＡがラッチ回路１４の入力ノードに接続されている。ラッチ回路１４の反対側の出力ノードが第3のインバータ１７に接続されている。
【００３１】
ここで、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２がともにオン状態であり、かつヒューズ素子１３も非切断状態にあるとき、すなわち、電源電圧源ＶDDからグランドＶSSへ貫通電流が流れるときに、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続ノードＡの電位がラッチ回路１４の入力しきい値よりも小さくなるように、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２のサイズを設計することが必要である。
【００３２】
具体的には、ラッチ回路１４のしきい値がＶDD／２である場合、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２のサイズ（例えばゲート電極の幅など）は、ＰＭＯＳトランジスタ１１のオン抵抗が、ＮＭＯＳトランジスタ１２のオン抵抗とヒューズ素子１３の非切断状態の抵抗との和よりも大きくなるように設計されることが好ましい。
【００３３】
また、ヒューズ素子１３は例えばＡｌやＣｕといった材料により形成される。
【００３４】
パワーオンリセット回路１８は、ＰＭＯＳトランジスタ１１のゲートにオン／オフを制御する第1のリセット信号ＲＥＳ１を出力し、ＮＭＯＳトランジスタ１２のゲートにオン／オフを制御する第2のリセット信号ＲＥＳ２を出力する。
【００３５】
図２（ｂ）はパワーオンリセット信号１８が出力する第1のリセット信号ＲＥＳ１および第2のリセット信号ＲＥＳ２の波形を示す波形図である。図中、横軸ｔは時間を、縦軸Ｖは電圧を表し、ｔ0は電源を投入した時刻を表す。
【００３６】
図２（ｂ）に示すとおり、時刻ｔ0において電源が投入されると、電源電圧源ＶDDの電位は時間の経過とともに上昇していき、所定の電源電圧、例えば３．３Ｖに到達するとその電源電圧に保持される。
【００３７】
一方、パワーオンリセット回路１８は、この電源電圧源ＶDDのレベル上昇に応答して動作し、電源投入時刻ｔ0から所定の時間だけ遅れた時刻ｔ1まではグランド電位を保持し、時刻ｔ1以降は上述の電源電圧源ＶDDのレベル上昇に追従した波形を有する第1のリセット信号ＲＥＳ１を出力する。すなわち、第1のリセット信号ＲＥＳ１は、図２（ｂ）に示すとおり時刻ｔ1において階段状のレベル上昇を有する波形となる。
【００３８】
ここで、時刻ｔ1は、この時刻における電源電圧源ＶDDのレベルが少なくともＰＭＯＳトランジスタ１１のしきい値電圧Ｖth,pの絶対値よりも大きくなるように決定される。
【００３９】
更に、パワーオンリセット回路１８は、上述の電源電圧源ＶDDのレベル上昇に応答して動作し、電源投入時刻ｔ0から、前記時刻ｔ1より所定の時間だけ遅れた時刻ｔ2までの間は電源電圧源ＶDDのレベル上昇に追従し、前記時刻ｔ2以降はグランド電位を保持するような波形を有する第2のリセット信号ＲＥＳ２を出力する。すなわち、第２のリセット信号ＲＥＳ２は、図２（ｂ）に示すとおり時刻ｔ2において階段状のレベル降下を有する波形となる。
【００４０】
ここで、時刻ｔ2は、電源電圧源ＶDDのレベルがＮＭＯＳトランジスタ１２のしきい値電圧Ｖth,nよりも大きく、かつ時刻ｔ1からの時間差がラッチ回路１４のデータ確定時間よりも長くなるように決定される。ラッチ回路１４のデータ確定時間は通常数十ｎｓｅｃから数十ｐｓｅｃ程度であるので、時刻ｔ1と時刻ｔ2との時間差が少なくとも数十ｎｓｅｃ程度確保されることが好ましい。
【００４１】
次に、図２（ａ）のアドレス発生回路の動作について、図２（ｂ）に示す第１および第２のリセット信号ＲＥＳ１、２の波形図を用いて説明する。
【００４２】
電源投入後、時刻ｔ0から時刻ｔ1までの間は、第１のリセット信号ＲＥＳ１はグランド電位を保持されたままであるので、ＰＭＯＳトランジスタ１１はオンされる。第２のリセット信号ＲＥＳ２は電源電圧源ＶDDのレベル上昇に追従したレベルであり、ＮＭＯＳトランジスタ１２のしきい値電圧よりも大きな正電位を出力するので、ＮＭＯＳトランジスタ１２はオンされる。このため、電源電圧源ＶDDからノードＡに電荷が供給され、ノードＡはラッチ回路１４の入力しきい値よりも大きな一定の正電位に保持される。
【００４３】
次に、時刻ｔ1から時刻ｔ2までの期間では、第１のリセット信号ＲＥＳ１は階段状のレベル上昇を示し、ＰＭＯＳトランジスタ１１のしきい値電圧の絶対値よりも大きなレベルを出力する。このとき、ＰＭＯＳトランジスタ１１のゲート−ソース間の電位差ＶGS（＝ＲＥＳ１−ＶDD）が０Ｖになり、その絶対値がしきい値Ｖth,pの絶対値よりも小さくなるので、ＰＭＯＳトランジスタ１１はオフされる。
【００４４】
第２のリセット信号ＲＥＳ２は電源電圧源ＶDDのレベル上昇に追従したレベルであり、ＮＭＯＳトランジスタ１２のしきい値電圧よりも大きな正電位を出力したままであるので、ＮＭＯＳトランジスタ１２はオンされたままである。
【００４５】
このため、ヒューズ素子１３が非切断状態にある場合には、ノードＡに蓄積された電荷がＮＭＯＳトランジスタ１２およびヒューズ素子１３を介してグランドＶSSに移動し、ラッチ回路１４の入力ノードはグランド電位に保持される。一方、ヒューズ素子１３が切断状態にある場合は、ノードＡに一定の電荷が保持されたままであり、ラッチ回路の入力ノードの電位は上述の一定の正電位に保持される。
【００４６】
次に、時刻ｔ2以降では、第１のリセット信号ＲＥＳ１のレベルはＰＭＯＳトランジスタ１１のしきい値電圧の絶対値よりも大きな正電位のままであり、ＰＭＯＳトランジスタ１１はオフされる。第２のリセット信号ＲＥＳ２のレベルは階段状に降下し、グランド電位に保持されるので、ＮＭＯＳトランジスタ１２はオフされる。このため、ノードＡは電源電圧源ＶDDおよびグランドＶSSからＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２により隔離される。
【００４７】
このため、ヒューズ素子１３が非切断状態にある場合には、前記ノードＡはグランド電位であり、ラッチ回路１４の入力ノードにはグランド電位に入力される。一方、ヒューズ素子１３が切断状態にある場合には、前記ノードＡはラッチ回路１４の入力しきい値よりも大きな一定の正電位に保持されており、ラッチ回路１４の入力ノードにはこの正電位に入力される。
【００４８】
従って、電源投入後、ヒューズ素子１３の切断または非切断に応じてラッチ回路１４においてＨレベルまたはＬレベルがラッチされ、ヒューズ素子１３が切断状態にある場合はＬレベル信号が、非切断状態にある場合はＨレベル信号がラッチ回路１４より出力される。ラッチ回路１４の出力信号が第３のインバータ１７に入力され、第３のインバータ１７によって反転された信号がアドレス発生回路の記憶するアドレス（２値情報）として出力される。
【００４９】
このとき、本発明の第1の実施の形態では、時刻ｔ2以降の期間では、第２のリセット信号ＲＥＳ２によりＮＭＯＳトランジスタ１２が常時オフされている。ラッチ回路１４の入力ノード、ヒューズ素子１３、およびグランドＶSSを経由した電流パスはＮＭＯＳトランジスタ１２がオフされることにより切断される。
【００５０】
従って、電源投入から電源切断までの期間中にラッチ回路１４の入力ノードとグランドＶSSの間の電流パスが定常的に形成されるのを防止することができる。このため、切断状態にあるヒューズ素子１３においても、このヒューズ素子１３に定常的なリーク電流が流れるのを防止することができる。
【００５１】
従って、第１の実施の形態のアドレス発生回路によれば、グローバック現象により切断されたヒューズ素子が再接続されるのを防止することができ、ヒューズ切断情報を正確にラッチして正確なアドレスを出力することができる。
【００５２】
図３は、本発明の第２の実施の形態のアドレス発生回路の概略図である。本発明の第２の実施の形態は第１の実施の形態におけるパワーオンリセット回路について具体的な回路例を示したものである。
【００５３】
図中、図２で示したものと同一のものは同一の記号で示してあり、１９はインバータ、２０はソースとドレインを短絡させたトランジスタ、２１はＰＭＯＳトランジスタ、３２はインバータ遅延回路である。
【００５４】
図３に示すとおり、第２の実施の形態におけるパワーオンリセット回路１８では、電源電圧源ＶDDとグランドＶSSの間にソースおよびドレインを互いに接続した２つのＰＭＯＳトランジスタ２１を並列に接続した構造を有している。その一方のＰＭＯＳトランジスタのゲートはドレインに接続され、トランジスタダイオードを形成している。
【００５５】
更に、パワーオンリセット回路１８は、２つのＰＭＯＳトランジスタ２１のドレイン側の接続ノードＢからインバータ１９を複数個直列に接続した構造を有している。各インバータ間の接続ノードにはソースとドレインを短絡させたトランジスタ２０のゲートが接続され、短絡されたソースとドレインは電源電圧源ＶDDまたはグランドＶSSに接続される。各トランジスタ２０により、各接続ノードに対して電源電圧源ＶDDまたはグランドＶSSとの容量カップリングが形成されている。
【００５６】
ノードＢより偶数段目のインバータの出力ノードＣとＰＭＯＳトランジスタのゲートが接続され、ノードＣより第１のリセット信号が出力される。ノードＣより後段に直列接続された複数個のインバータ列はインバータ遅延回路３２を構成し、奇数段目のインバータの出力ノードＤとＮＭＯＳトランジスタのゲートが接続され、ノードＤより第２のリセット信号が出力される。
【００５７】
図３のパワーオンリセット回路の構成に基づいて、第１および第２のリセット信号の波形について説明する。
【００５８】
電源投入時刻ｔ0以降の一定の期間は、ノードＣの電位はグランドＶSSに対して容量カップリングを有しているので、グランド電位に固定されている。
【００５９】
ノードＢはＰＭＯＳトランジスタ２１を介して電源電圧源ＶDDと接続されているので、電源投入時刻ｔ0以降、電源電圧源ＶDDのレベル上昇に伴い、ノードＢの電位は時間の経過とともに上昇していく。このとき、ノードＢの電位は電源電圧源ＶDDのレベルよりも、ダイオードトランジスタを形成するＰＭＯＳトランジスタ２１のしきい値電圧の絶対値分だけ低い値になる。
【００６０】
ノードＢの電位が１段目のインバータを構成するＮＭＯＳトランジスタのしきい値電圧より大きくなった時点で、１段目のインバータは活性化され、Ｌレベル信号を出力する。すなわち、１段目のインバータは、電源電圧源ＶDDのレベルがダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値と１段目のインバータを構成するＮＭＯＳトランジスタのしきい値の和に一致した時点で活性化する。
【００６１】
このＬレベル信号は次段のインバータに入力され、その後、複数個直列に接続されたインバータ列が順次活性化されていく。これに応答して、偶数段目のインバータの出力ノードであるノードＣのレベルが、ノードＢからノードＣまでのインバータの段数分の遅延時間だけ時刻ｔ0より遅れて、時刻ｔ1において階段状に上昇し、Ｈレベルとなる。以上のようにして、図２（ｂ）に示したような第１のリセット信号ＲＥＳ１の波形が出力される。
【００６２】
従って、図２（ｂ）の第１のリセット信号における時刻ｔ1は、図３のトランジスタダイオードを形成するＰＭＯＳトランジスタ２１のしきい値電圧の大きさと、図３のパワーオンリセット回路の１段目のインバータを構成するＮＭＯＳトランジスタのしきい値電圧の大きさと、ノードＢからノードＣまでのインバータの段数によって決定されるといえる。
【００６３】
一方、ノードＤが電源電圧源ＶDDに対して容量カップリングを有しているので、電源投入時刻ｔ0以降、ノードＤの電位は電源電圧源ＶDDのレベル上昇に伴い時間の経過とともに上昇していく。
【００６４】
時刻ｔ1において上述のようにノードＣのレベルがＨレベルとなると、ノードＣに接続された次段のインバータにはこのＨレベル信号が入力され、その後、複数個直列に接続されたインバータ列が順次活性化されていく。これに応答して、奇数段目のインバータの出力ノードであるノードＤのレベルが、ノードＣからノードＤまでのインバータの段数分の遅延時間だけ時刻ｔ1より遅れて、時刻ｔ2において階段状に降下し、Ｌレベルとなる。以上のようにして、図２（ｂ）に示したような第２のリセット信号ＲＥＳ２の波形が出力される。
【００６５】
従って、図２（ｂ）の第２のリセット信号における時刻ｔ2は、図３のパワーオンリセット回路のノードＣからノードＤまでのインバータの段数によって決定されるといえる。
【００６６】
尚、図３における各トランジスタ２０による容量カップリングは、電源投入から電源切断までの期間中に各インバータ間の接続ノードの電位を安定化させる役割も有している。
【００６７】
図４は、本発明の第３の実施の形態のアドレス発生回路の概略図である。図中、図１で示したものと同一のものは同一の記号で示してあり、２２は第１のパワーオンリセット回路、２３は第２のパワーオンリセット回路、２４は低いしきい値を有するＮＭＯＳトランジスタ、２５は高いしきい値を有するＮＭＯＳトランジスタ、２６はＰＭＯＳトランジスタである。
【００６８】
本発明の第３の実施の形態のアドレス発生回路は、第１および第２の実施の形態とほぼ同様の構成を有するものであるが、パワーオンリセット回路の構成が異なる。 図４に示すとおり、第３の実施の形態のパワーオンリセット回路は、ＰＭＯＳトランジスタ１１のゲートにオン／オフを制御する第１のリセット信号ＲＥＳ１を出力する第１のパワーオンリセット回路２２と、ＮＭＯＳトランジスタのゲート１２にオン／オフを制御する第２のリセット信号ＲＥＳ２を出力する第２のパワーオンリセット回路２３の２つからなる。
【００６９】
パワーオンリセット回路２２、２３の回路構成は、第２の実施の形態のものとほぼ同様であるが、少なくとも、第２のパワーオンリセット回路２３におけるダイオードトランジスタを形成するＰＭＯＳトランジスタ２６のしきい値電圧の絶対値と１段目のインバータを構成するＮＭＯＳトランジスタ２５のしきい値の和が、第１のパワーオンリセット回路２２におけるＰＭＯＳトランジスタ２１のしきい値電圧の絶対値と１段目のインバータを構成するＮＭＯＳトランジスタ２４のしきい値の和よりも大きくなるように設計されている。
【００７０】
また、第１のパワーオンリセット回路２２は直列接続された偶数段のインバータ列からなり、第２のパワーオンリセット回路２３は直列接続された奇数段のインバータ列からなる。
【００７１】
上述のように、電源投入後、パワーオンリセット回路の１段目のインバータが活性化するまでの時間は、トランジスタダイオードを形成するＰＭＯＳトランジスタのしきい値電圧の大きさと１段目のインバータを構成するＮＭＯＳトランジスタのしきい値電圧の大きさに依存している。
【００７２】
従って、前記第１および第２のパワーオンリセット回路２２、２３において、トランジスタダイオードを形成するＰＭＯＳトランジスタ２１、２６と１段目のインバータを構成するＮＭＯＳトランジスタ２４、２５のしきい値電圧の大きさをそれぞれ適切に調節することにより、図２（ｂ）における電源投入時刻ｔ0から時刻ｔ1および電源投入時刻ｔ0から時刻ｔ2までの時間差をそれぞれ所定の値に設定することができる。
【００７３】
例えば、第１および第２のパワーオンリセット回路２２、２３において、トランジスタダイオードを形成するＰＭＯＳトランジスタ２１、２６のしきい値電圧が同一である場合は、１段目のインバータを構成するＮＭＯＳトランジスタ２４のしきい値電圧がＮＭＯＳトランジスタ２５のしきい値電圧よりも低くなるように設定される。
【００７４】
また、第１および第２のパワーオンリセット回路２２、２３において、１段目のインバータを構成するＮＭＯＳトランジスタ２４、２５のしきい値が同一である場合は、トランジスタダイオードを形成するＰＭＯＳトランジスタ２１のしきい値電圧の絶対値はＰＭＯＳトランジスタ２６のしきい値電圧の絶対値よりも小さくなるように設定される。
【００７５】
このため、第１および第２のパワーオンリセット回路２２、２３によって、図２（ｂ）に示したような第１のリセット信号ＲＥＳ１および第２のリセット信号ＲＥＳ２の波形を出力することが可能になる。
【００７６】
ここで、トランジスタのしきい値電圧の大きさを調節する手段としては、対応するトランジスタの製造プロセスにおいてゲート絶縁膜の膜厚やチャネルドープ時のイオン注入量などを調節する方法が考えられる。
【００７７】
また、第１のパワーオンリセット回路２２内の１段目のインバータを構成するＮＭＯＳトランジスタ２４は、第２の実施の形態のパワーオンリセット回路内の１段目のインバータを構成するＮＭＯＳトランジスタと同一のしきい値電圧を有するトランジスタで十分であり、特に同一の構造を有するトランジスタで十分である。
【００７８】
また、第１のパワーオンリセット回路２２内のダイオードトランジスタを形成するＰＭＯＳトランジスタ２１は、第２の実施の形態のパワーオンリセット回路内のダイオードトランジスタを形成するＰＭＯＳトランジスタと同一のしきい値電圧を有するトランジスタで十分であり、特に同一の構造を有するトランジスタで十分である。
【００７９】
尚、第１および第２のパワーオンリセット回路２２、２３において、その他のトランジスタのしきい値電圧については適宜設計可能である。各々のパワーオンリセット回路２２、２３において、構成するすべてのＰＭＯＳおよびＮＭＯＳトランジスタのしきい値電圧を、ダイオードトランジスタを形成するＰＭＯＳトランジスタ２１、２６および１段目のインバータのＮＭＯＳトランジスタ２４、２５に合わせて変更してもよい。また、ＰＭＯＳトランジスタ２１、２６およびＮＭＯＳトランジスタ２４、２５のみ他のトランジスタと異なるしきい値電圧となる構成にしてもよい。
【００８０】
図５は、本発明の第４の実施の形態のアドレス発生回路の概略図である。図中、図４で示したものと同一のものは同一の記号で示してあり、２７はダイオード接続のＰＭＯＳトランジスタである。
【００８１】
本発明の第４の実施の形態のアドレス発生回路は、第１および第３の実施の形態とほぼ同様の構成を有するものであるが、パワーオンリセット回路の構成が異なる。
【００８２】
図５に示すとおり、第１および第２のパワーオンリセット回路２２、２３の各々の回路構成は第３の実施の形態のものとほぼ同様であるが、第２のパワーオンリセット回路２３において、ダイオードトランジスタを形成するＰＭＯＳトランジスタ２６のドレインとノードＢの間に、少なくとも、ゲートとドレインが接続されたＰＭＯＳトランジスタ２７が更に接続され、ダイオードトランジスタが追加されている。
【００８３】
これにより、第２のパワーオンリセット回路２３内のダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値を実質的に増加させることができる。このため、第２のパワーオンリセット回路２３内のダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値を、第１のパワーオンリセット回路２２内のＰＭＯＳトランジスタ２１のしきい値電圧の絶対値よりも大きくすることができる。
【００８４】
従って、第２のパワーオンリセット回路２３において、トランジスタダイオードを形成するＰＭＯＳトランジスタ２７を適切に挿入することにより、図２（ｂ）における電源投入時刻ｔ0から時刻ｔ1および電源投入時刻ｔ0から時刻ｔ2までの時間差をそれぞれ所定の値に設定することができる。
【００８５】
このため、第１および第２のパワーオンリセット回路２２、２３によって、図２（ｂ）に示したような第１のリセット信号ＲＥＳ１および第２のリセット信号ＲＥＳ２の波形を出力することが可能になる。
【００８６】
ここで、ＰＭＯＳトランジスタ２１、２６および２７のしきい値電圧は適宜設計可能であるが、ＰＭＯＳトランジスタ２１、２６および２７はすべて同一のしきい値電圧を有するトランジスタ、特に同一構造を有するトランジスタとすることができる。この場合、第２のパワーオンリセット回路２３内のダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値を、第１のパワーオンリセット回路２２のものと比べて実質的に２倍にすることができる。
【００８７】
図６は本発明の第５の実施の形態のアドレス発生回路の概略図である。図中、図２で示したものと同一のものは同一の記号で示してあり、２８は抵抗素子である。
【００８８】
本発明の第５の実施の形態のアドレス発生回路は第１の実施の形態とほぼ同様の構成を有するものであるが、NMOSトランジスタ１２とヒューズ素子１３の接続ノードＥとグランドＶSSの間にヒューズ素子１３と並列に抵抗素子２８が形成されている。
【００８９】
上述のように時刻ｔ2以降の期間では、第２のリセット信号ＲＥＳ２のレベルがグランド電位に保持され、ＮＭＯＳトランジスタ１２がオフされることにより、ラッチ回路１４の入力ノード、ヒューズ素子１３およびグランドＶSSを経由した電流パスは定常的に切断される。
【００９０】
しかしながら、ヒューズ素子１３が切断状態にある場合には、ＮＭＯＳトランジスタ１２がオフされた直後は、ＮＭＯＳトランジスタ１２とヒューズ素子１３の接続ノードＥには一定量の電荷が蓄積されている。この蓄積された電荷は切断状態にあるヒューズ素子１３を通ってグランドＶSSへと緩和する。このため、ＮＭＯＳトランジスタ１２がオフされる場合であっても、時刻ｔ2以降の非常に短い期間、ノードＥとグランドＶSSの間の微小なリーク電流がヒューズ素子１３に流れてしまう。
【００９１】
この微小なリーク電流はヒューズ素子１３の材料（例えばＡｌ、Ｃu）のグローバック現象を引き起こす。このリーク電流がヒューズ素子１３に流れる期間は非常に短いものの、電源投入と電源切断のサイクルを何度も繰り返すうちに、切断されたヒューズ素子１３がグローバック現象による一定の経時変化後に再び接続されてしまう可能性がある。
【００９２】
第５の実施の形態のアドレス発生回路では、この短い期間にヒューズ素子１３に流れる微小なリーク電流を防止するためにノードＥとグランドＶSSの間にヒューズ素子１３と並列に抵抗素子２８が形成されている。ＮＭＯＳトランジスタ１２がオフされた直後にノードＥに蓄積される一定量の電荷は、抵抗素子２８を通って速やかにグランドＶSSへと緩和させることができる。
【００９３】
従って、第５の実施の形態のアドレス発生回路によれば、グローバック現象により切断されたヒューズ素子が再接続されるのをより効果的に防止することができ、ヒューズ切断情報のラッチの正確性をより高めることができる。
【００９４】
ここで、この抵抗素子２８としては、例えばシリコン基板上に形成したポリシリコンを用いることができる。また、シリコン基板上に形成した拡散層や常時オン状態にされたトランジスタを用いることもできる。
【００９５】
また、抵抗素子２８の抵抗値はＮＭＯＳトランジスタ１２のオン抵抗値よりは十分大きく、かつ切断状態にあるヒューズ素子１３の抵抗値よりは十分小さくなるように設定される。一般に、ＮＭＯＳトランジスタのオン抵抗値は数百Ωのオーダーであり、切断状態にあるヒューズ素子の抵抗値は１ＭΩ以上のオーダーであるので、抵抗素子２８の抵抗値は例えば数十ｋΩのオーダーにすればよい。
【００９６】
これは、ノードＥに蓄積された電荷をグランドＶSSに速やかに緩和させるためには抵抗素子２８の抵抗値は小さいほど好ましいが、小さくしすぎるとヒューズ素子１３が切断状態にある場合でも、抵抗素子２８をヒューズ素子１３と並列に設けたことによりノードＥとグランドＶSSの間の抵抗値が前記ヒューズ素子１３の切断状態の抵抗値（数ＭΩ程度）と比べて著しく小さくなってしまうためである。
【００９７】
この場合、ヒューズ素子１３が切断状態であっても、時刻ｔ1から時刻ｔ2までの期間中にＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続ノードＡに蓄積された電荷が抵抗素子を介してグランドＶSSに移動し、ラッチ回路１４がヒューズ素子１３の切断状態に対応したＨレベルをラッチできなくなってしまうためである。
【００９８】
尚、パワーオンリセット回路１８としては第２乃至４の実施の形態で示したすべての形態のパワーオンリセット回路を用いることができる。
【００９９】
図７は本発明の第６の実施の形態のアドレス発生回路の概略図であり、図７（ａ）は本発明の第６の実施の形態のアドレス発生回路の回路図である。図中、図１で示したものと同一のものは同一の記号で示してあり、２９はＮＭＯＳトランジスタ、３０は第３のパワーオンリセット回路である。また、図７（ｂ）は第１、第２および第３のリセット信号ＲＥＳ１、ＲＥＳ２およびＲＥＳ３の波形を示す波形図である。
【０１００】
本発明の第６の実施の形態のアドレス発生回路は第５の実施の形態とほぼ同様の構成を有するものであるが、NMOSトランジスタ１２とヒューズ素子１３の接続ノードＥとグランドＶSSの間に、抵抗素子２８の代わりにヒューズ素子１３と並列にNMOSトランジスタ２９が形成されている。また、NMOSトランジスタ２９のゲートには第３のパワーオンリセット回路３０によりオン／オフを制御する第３のリセット信号ＲＥＳ３が入力される。
【０１０１】
第３のリセット信号ＲＥＳ３は、電源投入時刻ｔ0から、第２のリセット信号が階段状のレベル降下を示す時刻ｔ2より遅れた時刻ｔ3まではグランド電位に保持され、時刻ｔ3以降は電源電圧源ＶDDの電位変動に追従した波形を有する。すなわち、第３のリセット信号ＲＥＳ３は、図７（ｂ）に示すとおり時刻ｔ3において階段状のレベル上昇を有する波形となる。
【０１０２】
第６の実施の形態のアドレス発生回路では、時刻ｔ3以降では、ＮＭＯＳトランジスタ２９がオンされるので、ＮＭＯＳトランジスタ１２がオフされた直後にノードＥに蓄積されている電荷は、ＮＭＯＳトランジスタ２９を介してグランドＶSSへと速やかに緩和させることができる。このため、時刻ｔ2以降の短い期間にノードＥとグランドＶSSの間の微小なリーク電流がヒューズ素子１３に流れるのを防止することができる。
【０１０３】
加えて、第６の実施の形態では、図７（ｂ）に示すとおり時刻ｔ3までの期間はＮＭＯＳトランジスタ２９がオフされるので、第５の実施の形態の場合とは異なり、ヒューズ素子１３が切断状態の場合に、時刻ｔ1から時刻ｔ2までの期間中ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の接続ノードＡに蓄積された電荷がグランドＶSSに移動することはない。このため、ＮＭＯＳトランジスタ２９はラッチ回路１４がヒューズ素子１３の切断状態に対応したＨレベルをラッチするのを妨げることはない。
【０１０４】
従って、第６の実施の形態のアドレス発生回路によれば、グローバック現象により切断されたヒューズ素子が再接続されるのをより効果的に防止することができるとともに、ヒューズ素子が切断状態の場合に時刻ｔ1から時刻ｔ2までの期間中にラッチ回路がヒューズ素子の切断状態に対応したＨレベルを確実にラッチすることができるので、ヒューズ切断情報のラッチの正確性をより一層高めることができる。
【０１０５】
ここで、パワーオンリセット回路１８としては第２乃至４の実施の形態で示したすべての形態のパワーオンリセット回路を用いることができる。
【０１０６】
また、第３のパワーオンリセット回路としては、第３および第４の実施の形態で示した第１のパワーオンリセット回路と同様の回路を用いることができる。
【０１０７】
すなわち、ダイオードトランジスタを形成するＰＭＯＳトランジスタのしきい値電圧の絶対値の大きさと１段目のインバータを構成するＮＭＯＳトランジスタのしきい値電圧の大きさを適切に調節することにより、第３のリセット信号ＲＥＳ３における電源投入時刻ｔ0から時刻ｔ3までの時間差を、電源投入時刻ｔ0から時刻ｔ2までの時間差よりも長くなるように設定することができる。
【０１０８】
また、図８は第６の実施の形態のアドレス発生回路の変形例である。図中、図中、図７で示したものと同一のものは同一の記号で示してあり、３１はインバータ遅延回路である。
【０１０９】
図８に示すとおり、パワーオンリセット回路１８の第２のリセット信号ＲＥＳ２の出力ノードに対して、更にＮＭＯＳトランジスタ２９のゲートに第３のリセット信号を出力するインバータ遅延回路３１を構成してもよい。これにより、図７（ｂ）に示すような第１乃至３のリセット信号ＲＥＳ１、ＲＥＳ２およびＲＥＳ３の波形を出力することができる。
【０１１０】
ここで、図８においてもパワーオンリセット回路１８としては第２乃至４の実施の形態で示したすべての形態のパワーオンリセット回路を用いることができる。
【０１１１】
また、インバータ遅延回路３１としては、第３の実施の形態におけるインバータ遅延回路３２と同様のものを用いることができ、インバータを複数個直列に接続させて構成することができる。
【０１１２】
尚、本発明の関連技術として、特開平８−３２１１９７号公報に記載されたヒューズＲＯＭ回路が考えられる。
【０１１３】
このヒューズＲＯＭ回路は、電源電圧源ＶDDとグランドＶSSの間にヒューズ素子、第１のスイッチトランジスタおよび第２のスイッチトランジスタが順次直列に接続されたＲＯＭセルを有し、第１のスイッチトランジスタと第２のスイッチトランジスタの接続ノード○とラッチ回路のノードが接続され、第１のスイッチトランジスタおよび第２のスイッチトランジスタのゲートにオン／オフを制御する制御信号を出力するゲート制御回路を有している。
【０１１４】
このゲート制御回路は、電源投入後、電源電圧源ＶDDのレベルが所定の電圧、例えば３．３Ｖに安定化した後に、第１のスイッチトランジスタおよび第２のスイッチトランジスタのオン／オフを制御するものである。このため、電源投入後ヒューズ素子の切断情報がラッチ回路においてラッチされるまでには多くの時間を必要とする。
【０１１５】
これに対し、本発明は、電源投入直後から電源電圧源ＶDDのレベル上昇と連動してヒューズ素子と直列に接続された各トランジスタのオン／オフを制御してヒューズ素子の切断情報をラッチ回路においてラッチさせるものであり、上記関連技術とは本質的に異なるものである。
【０１１６】
【発明の効果】
本発明のアドレス発生回路では、電源電圧源ＶDD、第１のスイッチトランジスタ、第２のスイッチトランジスタ、ヒューズ素子、およびグランドＶSSが順次直列に接続されている。また、パワーオンリセット回路は、第1のスイッチトランジスタのオン／オフを制御する第１のリセット信号、および第２のスイッチトランジスタのオン／オフを制御する第２のリセット信号を出力する。
【０１１７】
第２のリセット信号により第２のスイッチトランジスタをオフすることができるので、電源投入から電源切断までの期間中にラッチ回路の入力端子とグランドの間の電流パスが定常的に形成されるのを防止することができる。このため、切断状態にあるヒューズ素子においても、このヒューズ素子に定常的なリーク電流が流れるのを防止することができる。
【０１１８】
従って、本発明によれば、グローバック現象により切断されたヒューズ素子が再接続されるのを防止することができ、ヒューズ切断情報を正確にラッチして正確なアドレスを出力することが可能となるので、係るアドレス発生回路の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】 本発明の原理説明のためのアドレス発生回路の概略図、
【図２】 本発明の第1の実施の形態のアドレス発生回路の概略図、
【図３】 本発明の第２の実施の形態のアドレス発生回路の概略図、
【図４】 本発明の第３の実施の形態のアドレス発生回路の概略図、
【図５】 本発明の第４の実施の形態のアドレス発生回路の概略図、
【図６】 本発明の第５の実施の形態のアドレス発生回路の概略図、
【図７】 本発明の第６の実施の形態のアドレス発生回路の概略図、
【図８】 本発明の第６の実施の形態のアドレス発生回路の変形例を示す図、
【図９】 従来のアドレス発生回路の概略図、
【符号の説明】
１ 第1のスイッチトランジスタ、
２ 第２のスイッチトランジスタ、
３ ヒューズ素子、
４ ラッチ回路、
５ パワーオンリセット回路、
１１ ＰＭＯＳトランジスタ、
１２ ＮＭＯＳトランジスタ、
１３ ヒューズ素子、
１４ ラッチ回路、
１５ 第1のインバータ、
１６ 第2のインバータ、
１７ 第3のインバータ、
１８ パワーオンリセット回路
１９ インバータ、
２０ トランジスタ、
２１ ＰＭＯＳトランジスタ、
２２ 第１のパワーオンリセット回路、
２３ 第２のパワーオンリセット回路、
２４ ＮＭＯＳトランジスタ、
２５ ＮＭＯＳトランジスタ、
２６ ＰＭＯＳトランジスタ、
２７ ＰＭＯＳトランジスタ、
２８ 抵抗素子、
２９ ＮＭＯＳトランジスタ、
３０ 第３のパワーオンリセット回路
３１ インバータ遅延回路
３２ インバータ遅延回路
４１ 第1のスイッチトランジスタ、
４２ ヒューズ素子、
４３ ラッチ回路、
４４ インバータ、
４５ パワーオンリセット回路
Claims (4)
- 一端が電源電圧源に接続され、他端が第１のノードに接続された第１のスイッチトランジスタと、
一端が前記第１のノードに接続され、他端が第２のノードに接続された第２のスイッチトランジスタと、
一端が前記第２のノードに接続され、他端がグランドに接続されたヒューズ素子と、
前記第１のスイッチトランジスタのオン／オフを制御する第１のリセット信号および前記第２のスイッチトランジスタのオン／オフを制御する第２のリセット信号を出力するパワーオンリセット回路と、
入力端が前記第１のノードに接続され、前記ヒューズ素子の切断または非切断に対応した所定の電位をラッチして出力するラッチ回路と、
前記第２のノードと前記グランドの間に前記ヒューズ素子と並列に接続され、少なくとも前記ヒューズ素子の非切断状態の抵抗値よりも大きく、かつ、前記第２のスイッチトランジスタのオン状態の抵抗値よりも大きい抵抗値を有する抵抗素子と、を有するアドレス発生回路であって、
前記第１のリセット信号は、電源投入直後からの第１の期間において前記第１のスイッチトランジスタをオンにし、前記第１の期間が終わった後は前記第１のスイッチトランジスタを常時オフに保持する信号であって、
前記第２のリセット信号は、少なくとも、前記第１の期間以降の第２の期間において前記第２のスイッチトランジスタをオンにし、前記第２の期間が終わった後は前記第２のスイッチトランジスタを常時オフに保持する信号であって、
前記パワーオンリセット回路は、
電源電圧源のレベル上昇に追従して上昇するレベルを出力する第１のレベル生成部と、前記第１のレベル生成部の出力端から複数段直列に接続された第１のインバータ列を有する第１のインバータ遅延回路とを有し、前記第１のリセット信号を出力する第１のパワーオンリセット回路と、
電源電圧源のレベル上昇に追従して上昇するレベルを出力する第２のレベル生成部と、前記第２のレベル生成部の出力端から複数段直列に接続された第２のインバータ列を有する第２のインバータ遅延回路とを有し、前記第２のリセット信号を出力する第２のパワーオンリセット回路とを備え、
前記第１のインバータ遅延回路の１段目のインバータのしきい値が前記第２のインバータ遅延回路の１段目のインバータのしきい値より低いことを特徴とするアドレス発生回路。 - 一端が電源電圧源に接続され、他端が第１のノードに接続された第１のスイッチトランジスタと、
一端が前記第１のノードに接続され、他端が第２のノードに接続された第２のスイッチトランジスタと、
一端が前記第２のノードに接続され、他端がグランドに接続されたヒューズ素子と、
前記第１のスイッチトランジスタのオン／オフを制御する第１のリセット信号および前記第２のスイッチトランジスタのオン／オフを制御する第２のリセット信号を出力するパワーオンリセット回路と、
入力端が前記第１のノードに接続され、前記ヒューズ素子の切断または非切断に対応した所定の電位をラッチして出力するラッチ回路と、
前記第２のノードと前記グランドの間に前記ヒューズ素子と並列に接続され、少なくとも前記ヒューズ素子の非切断状態の抵抗値よりも大きく、かつ、前記第２のスイッチトランジスタのオン状態の抵抗値よりも大きい抵抗値を有する抵抗素子と、を有するアドレス発生回路であって、
前記第１のリセット信号は、電源投入直後からの第１の期間において前記第１のスイッチトランジスタをオンにし、前記第１の期間が終わった後は前記第１のスイッチトランジスタを常時オフに保持する信号であって、
前記第２のリセット信号は、少なくとも、前記第１の期間以降の第２の期間において前記第２のスイッチトランジスタをオンにし、前記第２の期間が終わった後は前記第２のスイッチトランジスタを常時オフに保持する信号であって、
前記パワーオンリセット回路は、
電源電圧源のレベル上昇に追従して上昇するレベルを出力する第１のレベル生成部と、前記第１のレベル生成部の出力端から複数段直列に接続された第１のインバータ列を有するインバータ遅延回路とを有し、前記第１のリセット信号を出力する第１のパワーオンリセット回路と、
電源電圧源のレベル上昇に追従して上昇するレベルを出力する第２のレベル生成部と、前記第２のレベル生成部の出力端から複数段直列に接続された第２のインバータ列を有するインバータ遅延回路とを有し、前記第２のリセット信号を出力する第２のパワーオンリセット回路とを備え、
前記第１のレベル生成部が出力するレベルが前記第２のレベル生成部が出力するレベルより高いことを特徴とするアドレス発生回路。 - 前記ヒューズ素子はＡｌまたはＣｕにより構成されることを特徴とする請求項１又は２記載のアドレス発生回路。
- 前記第１のスイッチトランジスタはＰＭＯＳトランジスタであり、前記第２のスイッチトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１又は２記載のアドレス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001101825A JP4790925B2 (ja) | 2001-03-30 | 2001-03-30 | アドレス発生回路 |
| US10/040,443 US6552946B2 (en) | 2001-03-30 | 2002-01-09 | Address generating circuit |
| KR1020020003321A KR100718901B1 (ko) | 2001-03-30 | 2002-01-21 | 어드레스 발생 회로 |
| CNB021031630A CN1241205C (zh) | 2001-03-30 | 2002-02-01 | 地址生成电路 |
| TW091101903A TW550583B (en) | 2001-03-30 | 2002-02-04 | Address generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001101825A JP4790925B2 (ja) | 2001-03-30 | 2001-03-30 | アドレス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002298594A JP2002298594A (ja) | 2002-10-11 |
| JP4790925B2 true JP4790925B2 (ja) | 2011-10-12 |
Family
ID=18955091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001101825A Expired - Fee Related JP4790925B2 (ja) | 2001-03-30 | 2001-03-30 | アドレス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6552946B2 (ja) |
| JP (1) | JP4790925B2 (ja) |
| KR (1) | KR100718901B1 (ja) |
| CN (1) | CN1241205C (ja) |
| TW (1) | TW550583B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4138521B2 (ja) | 2003-02-13 | 2008-08-27 | 富士通株式会社 | 半導体装置 |
| US6972613B2 (en) * | 2003-09-08 | 2005-12-06 | Infineon Technologies Ag | Fuse latch circuit with non-disruptive re-interrogation |
| JP4376161B2 (ja) * | 2004-02-05 | 2009-12-02 | Ｏｋｉセミコンダクタ株式会社 | 冗長救済回路 |
| JP4338548B2 (ja) * | 2004-02-26 | 2009-10-07 | Ｏｋｉセミコンダクタ株式会社 | パワーオンリセット回路および半導体集積回路 |
| US7675796B2 (en) * | 2005-12-27 | 2010-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2007201437A (ja) * | 2005-12-27 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| EP1979912B1 (en) * | 2006-01-27 | 2012-11-21 | Kilopass Technology, Inc. | Electrically programmable fuse bit |
| JP2008153588A (ja) * | 2006-12-20 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 電気ヒューズ回路 |
| CN101119108B (zh) * | 2007-09-18 | 2014-03-19 | 钰创科技股份有限公司 | 一种熔丝电路 |
| JP5277987B2 (ja) * | 2009-01-26 | 2013-08-28 | 富士通セミコンダクター株式会社 | 半導体装置およびその制御方法、並びに電子機器 |
| KR101124318B1 (ko) * | 2010-03-26 | 2012-03-27 | 주식회사 하이닉스반도체 | 전기적 퓨즈 회로 및 구동 방법 |
| KR101137871B1 (ko) | 2010-03-29 | 2012-04-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 구동 방법 |
| KR101204665B1 (ko) * | 2010-03-31 | 2012-11-26 | 에스케이하이닉스 주식회사 | 퓨즈회로 |
| KR101143629B1 (ko) * | 2010-03-31 | 2012-05-09 | 에스케이하이닉스 주식회사 | 퓨즈회로 |
| JP5743535B2 (ja) * | 2010-12-27 | 2015-07-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101646910B1 (ko) * | 2011-01-11 | 2016-08-09 | 페어차일드코리아반도체 주식회사 | 파워 온 리셋 회로를 포함하는 반도체 소자 |
| US8610482B2 (en) * | 2011-05-27 | 2013-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Trimming circuit and method for driving trimming circuit |
| JP6097775B2 (ja) * | 2015-02-16 | 2017-03-15 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置及び半導体集積回路装置 |
| JP6069544B1 (ja) * | 2016-01-19 | 2017-02-01 | 力晶科技股▲ふん▼有限公司 | ラッチ回路及び半導体記憶装置 |
| CN115035941B (zh) * | 2022-08-12 | 2022-11-11 | 合肥晶合集成电路股份有限公司 | 一种efuse单元结构以及存储器 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104500A (ja) * | 1984-10-24 | 1986-05-22 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
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| JPH02254811A (ja) * | 1989-03-28 | 1990-10-15 | Mitsubishi Electric Corp | リセツト回路 |
| JPH0472912A (ja) * | 1990-07-13 | 1992-03-06 | Nec Ic Microcomput Syst Ltd | パワーオンリセット回路 |
| JP2994114B2 (ja) * | 1991-10-08 | 1999-12-27 | 日本電気アイシーマイコンシステム株式会社 | プログラム回路 |
| JPH0636593A (ja) * | 1992-07-14 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3212396B2 (ja) * | 1993-01-14 | 2001-09-25 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| US5357458A (en) * | 1993-06-25 | 1994-10-18 | Advanced Micro Devices, Inc. | System for allowing a content addressable memory to operate with multiple power voltage levels |
| KR0147194B1 (ko) * | 1995-05-26 | 1998-11-02 | 문정환 | 반도체 메모리 소자 |
| JP3650186B2 (ja) * | 1995-11-28 | 2005-05-18 | 株式会社ルネサステクノロジ | 半導体装置および比較回路 |
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| JP2001210093A (ja) * | 2000-01-25 | 2001-08-03 | Mitsubishi Electric Corp | リペア信号発生回路 |
| JP2001256795A (ja) * | 2000-03-13 | 2001-09-21 | Toshiba Corp | 半導体記憶装置 |
| JP3987674B2 (ja) * | 2000-06-01 | 2007-10-10 | 富士通株式会社 | 半導体集積回路 |
| US6275443B1 (en) * | 2000-08-30 | 2001-08-14 | Micron Technology, Inc. | Latched row or column select enable driver |
| JP3954302B2 (ja) * | 2000-12-06 | 2007-08-08 | 株式会社東芝 | 半導体集積回路 |
| JP4227314B2 (ja) * | 2001-04-25 | 2009-02-18 | 株式会社リコー | 電圧検出回路 |
| JP3857573B2 (ja) * | 2001-11-20 | 2006-12-13 | 富士通株式会社 | ヒューズ回路 |
-
2001
- 2001-03-30 JP JP2001101825A patent/JP4790925B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-09 US US10/040,443 patent/US6552946B2/en not_active Expired - Lifetime
- 2002-01-21 KR KR1020020003321A patent/KR100718901B1/ko not_active IP Right Cessation
- 2002-02-01 CN CNB021031630A patent/CN1241205C/zh not_active Expired - Fee Related
- 2002-02-04 TW TW091101903A patent/TW550583B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW550583B (en) | 2003-09-01 |
| CN1381848A (zh) | 2002-11-27 |
| US6552946B2 (en) | 2003-04-22 |
| CN1241205C (zh) | 2006-02-08 |
| KR20020077035A (ko) | 2002-10-11 |
| KR100718901B1 (ko) | 2007-05-17 |
| JP2002298594A (ja) | 2002-10-11 |
| US20020141273A1 (en) | 2002-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080121 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100630 |
|
| A131 | Notification of reasons for refusal |
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| R150 | Certificate of patent or registration of utility model |
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