JP6069544B1 - ラッチ回路及び半導体記憶装置 - Google Patents

Abstract

【課題】従来のラッチ回路では消費電流が比較的大きく、回路サイズも大きい。【解決手段】ラッチ回路は、センス電圧に応じた信号電流を流す入力用ＰＭＯＳトランジスタを含む入力回路と、第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを接続しかつ入力回路に接続される第１のノードとを含む第１のインバータと、第２のＰＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを接続する第２のノードとを含む第２のインバータとを備え、第１のインバータと第２のインバータとが縦続に接続されて構成される。データのラッチ時において、第３のＮＭＯＳトランジスタはバイアス電圧に対応する基準電流を第１のインバータに流し、第４のＮＭＯＳトランジスタは、ラッチ時はオフし、データ保持時はオンする。【選択図】図５

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）等の半導体記憶装置から読み出したデータを一時的に記憶するためのラッチ回路と、当該ラッチ回路を備えた半導体記憶装置に関する。

ビット線とソース線との間に複数のワード線の各々に対応した複数のメモリセルトランジスタ（以下、メモリセルという）を並列に接続してメモリセルアレイを構成し、高集積化を実現したＮＯＲ型不揮発性半導体記憶装置（特に、ＮＯＲ型フラッシュＥＥＰＲＯＭ）が知られている。

図１は従来技術に係るＮＯＲ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。図１において、ＮＯＲ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、ページバッファ回路１４と、カラムスイッチ回路１５と、カラムデコーダ１６と、コマンドレジスタ１７と、アドレスバッファ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１と、制御信号入力端子５３と、アドレス入力端子５４とを備えて構成される。なお、５２はデータ線である。

ワード線のチャージ及びディスチャージ時間を短縮するために、メモリセルアレイ１０を２つのメモリバンクに２分割して２個のセルアレイＣＡ０，ＣＡ１としている。ページバッファ回路１４は、カラムスイッチ回路１４Ａと、センスアンプ回路１４Ｂと、ラッチ回路１４Ｃとを備えて構成される。ここで、センスアンプ回路１４Ｂは、セルアレイＣＡ０，ＣＡ１からデータを読み出したセンス電圧を増幅するセンスアンプＳＡ０〜ＳＡＮを備え、ラッチ回路１４ＣはラッチＬ０〜ＬＮを備える。

図１において、メモリセルアレイ１０のワード線ＷＬ及びビット線ＧＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１６が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、及び読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

データ入出力バッファ５０は、データの入出力に用いられる。すなわち、入出力バッファ５０、データ線５２及びカラムスイッチ回路１５を介して、入出力端子５１とページバッファ回路１４の間でデータの転送が行われる。入出力端子５４から入力されるアドレス信号は、アドレスバッファ１８に保持され、ロウデコーダ１２及びカラムデコーダ１６に送られてデコードされ、デコードされたカラム選択信号はカラムスイッチ回路１５及びカラムスイッチ回路１４Ａに送られる。入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、書き込みイネーブル信号ＷＥＢ、出力イネーブル信号ＯＥＢ等の外部制御信号は制御信号入力端子５３を介して動作ロジックコントローラ１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

特開平８−２１３８８３号公報 特開２００９−０４３３５７号公報 米国特許出願公開第２００９／００９１９９５号明細書

図２は図１のフラッシュＥＥＰＲＯＭのデータ読み出し回路の構成を示すブロック図である。図２において、データ読み出し回路はページバッファ回路１４に含まれる回路であって、カラムスイッチ回路１４Ａと、センスアンプ回路１４Ｂと、ラッチ回路１４Ｃとを備える。ここで、ページバッファ回路１４で読み出されたデータは、マルチプレクサ２１と、バッファ回路２２からなるカラムスイッチ回路１５を通してデータ線５２に出力される。

図２に示すように、フラッシュＥＥＰＲＯＭからデータを読み出すとき、高速化をはかる一般的な方法では、多くのビットのデータを一度に読み出しておいて、バス幅に応じていくつかのサイクルでそれらを順次出力する。図２の場合において、Ｎ＝２５６個のセンスアンプＳＡ０〜ＳＡＮ及びＮ＝２５６個のラッチＬ０〜ＬＮと、３２ビットのバス幅のデータ線５２ならば、メモリセルアレイＣＡ０，ＣＡ１からの読み出しデータ２５６ビットを出力するには８サイクルが必要となる。

この目的のために、ラッチＬ０〜ＬＮは、データを一時的に保持するために、シームレスな連続読み取り及び出力のための次の読み出し動作のために、センスアンプＳＡ０〜ＳＡＮを解放する必要がある。これらのセンスアンプＳＡ０〜ＳＡＮ及びラッチＬ０〜ＬＮについては、高速で動作させることのみならず、小さな消費電流で動作でき、回路サイズを小型化することが必要である。

図３は従来例に係るラッチ回路の回路構成を示す回路図である。また、図４は図３のラッチ回路の動作を示すタイミングチャートである。

図３において、従来例に係るラッチ回路は、センスアンプＳＡからのセンス電圧ＩＮＢを入力する入力回路３０と、互いに縦続に接続された２つのインバータ３１，３２とを備えて構成される。入力回路３０は、正電源電圧ＶＤＤと、負電源電圧ＶＳＳとの間に、
（１）センス電圧ＩＮＢに基づいて、ＰＭＯＳトランジスタＱ１，Ｑ２に流れる信号電流Ｉｓｉｇを制御するＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）Ｑ１と、
（２）反転データイネーブル信号ＤＡＴＡＥＮＢに基づいてオン／オフするＰＭＯＳトランジスタＱ２と、
（３）データイネーブル信号ＤＡＴＡＥＮに基づいてオン／オフするＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）Ｑ３と、
（４）バイアス電圧ＢＩＡＳに基づいて、ＮＭＯＳトランジスタＱ３，Ｑ４に流れる基準電流Ｉｒｅｆを制御するＮＭＯＳトランジスタＱ４とを備え、
これらＭＯＳトランジスタＱ１〜Ｑ４が直列に接続されて構成される。

ＰＭＯＳトランジスタＱ２のドレインと、ＮＭＯＳトランジスタＱ３のドレインとの接続点はノードＮ１に接続される。ここで、反転データイネーブル信号ＤＡＴＡＥＮＢはデータイネーブル信号ＤＡＴＡＥＮの反転信号である。また、正電源電圧ＶＤＤは例えば＋３Ｖであり、負電源電圧ＶＳＳは例えば０Ｖである。

インバータ３１は、正電源電圧ＶＤＤと、負電源電圧ＶＳＳとの間に、
（１）データイネーブル信号ＤＡＴＡＥＮに基づいてオン／オフするＰＭＯＳトランジスタＱ１１と、
（２）ノードＮ２のノード電圧ＶＮ２に基づいてオン／オフするＰＭＯＳトランジスタＱ１２と、
（３）ノードＮ２のノード電圧ＶＮ２に基づいてオン／オフするＮＭＯＳトランジスタＱ１３と、
（４）反転データイネーブル信号ＤＡＴＡＥＮＢに基づいてオン／オフするＮＭＯＳトランジスタＱ１４とを備え、
これらＭＯＳトランジスタＱ１１〜Ｑ１４が直列に接続されて構成される。ＰＭＯＳトランジスタＱ１２のドレインと、ＮＭＯＳトランジスタＱ１３のドレインとの接続点はノードＮ１に接続される。

インバータ３２は、正電源電圧ＶＤＤと、負電源電圧ＶＳＳとの間に、
（１）反転イネーブル信号ＥＮＢに基づいてオン／オフするＰＭＯＳトランジスタＱ１５と、
（２）ノードＮ１のノード電圧ＶＮ１に基づいてオン／オフするＰＭＯＳトランジスタＱ１６と、
（３）ノードＮ１のノード電圧ＶＮ１に基づいてオン／オフするＮＭＯＳトランジスタＱ１７と、
（４）イネーブル信号ＥＮに基づいてオン／オフするＮＭＯＳトランジスタＱ１８とを備え、
これらＭＯＳトランジスタＱ１５〜Ｑ１８が直列に接続されて構成される。ＰＭＯＳトランジスタＱ１６のドレインと、ＮＭＯＳトランジスタＱ１７のドレインとの接続点はノードＮ２に接続される。反転イネーブル信号ＥＮＢはイネーブル信号ＥＮの反転信号である。

以上のように構成されたラッチ回路において、図４の時刻ｔ１において、イネーブル信号ＥＮ及びデータイネーブル信号ＤＡＴＡＥＮがそれぞれ反転し、バイアス電圧ＢＩＡＳが印加されると、センス電圧ＩＮＢに応じてノード電圧ＶＮ１が対応する電位に推移する。次いで、時刻ｔ２でイネーブル信号ＥＮが反転したときにノード電圧ＶＮ２がノード電圧ＶＮ１に応じて対応する電位に推移する。そして、時刻ｔ３〜ｔ４のフリップフロップの帰還期間Ｔ１０において各ノード電圧ＶＮ１，ＶＮ２がそれぞれ正電源電圧ＶＤＤ又は負電源電圧ＶＳＳに推移してデータが保持される。

以上説明したように、フリップフロップ型ラッチ回路では、一方のノード電圧ＶＮ１によって他方のノード電圧ＶＮ２が反転される。ここで、ノード電圧ＶＮ１は、２つの電流Ｉｓｉｇ，Ｉｒｅｆの差によって決定され、そして、フリップフロップの状態が反転されるか否かは、ノード電圧ＶＮ１によって決定される。

しかしながら、例えば特許文献１〜３においては、従来技術に係る種々のラッチ回路が開示されているが、消費電流が比較的大きく、回路サイズも大きく、高速動作できないという問題点があった。

本発明の目的は、従来例に比較して消費電流が小さく、回路サイズも小さくでき、高速動作できるラッチ回路と、当該ラッチ回路を備えた半導体記憶装置とを提供することにある。

本発明に係るラッチ回路は、
センスアンプからのセンス電圧に応じた信号電流を流す入力用ＰチャンネルＭＯＳトランジスタを含む入力回路と、
第１のＰチャンネルＭＯＳトランジスタと、第１のＮチャンネルＭＯＳトランジスタと、上記第１のＰチャンネルＭＯＳトランジスタと上記第１のＮチャンネルＭＯＳトランジスタとを接続しかつ上記入力回路に接続される第１のノードとを含む第１のインバータと、
第２のＰチャンネルＭＯＳトランジスタと、第２のＮチャンネルＭＯＳトランジスタと、上記第２のＰチャンネルＭＯＳトランジスタと上記第２のＮチャンネルＭＯＳトランジスタとを接続する第２のノードとを含む第２のインバータとを備え、
上記第１のインバータと上記第２のインバータとが縦続に接続されて構成されるラッチ回路において、
上記第１のインバータは、上記第１のＮチャンネルＭＯＳトランジスタに接続されかつ互いに並列に接続された第３及び第４のＮチャンネルＭＯＳトランジスタを備え、
データのラッチ時において、上記第３のＮチャンネルＭＯＳトランジスタはバイアス電圧に対応する基準電流を上記第１のインバータに流し、上記第４のＮチャンネルＭＯＳトランジスタは、データのラッチ時においてオフし、データの保持時においてオンすることで、上記ラッチ回路は上記センス電圧に対応するデータをラッチすることを特徴とする。

上記ラッチ回路において、上記入力用ＰチャンネルＭＯＳトランジスタ及び上記第３のＮＭＯＳトランジスタは、上記第１及び第２のＰチャンネルＭＯＳトランジスタ並びに上記第１及び第２のＮチャンネルＭＯＳトランジスタに使用できる最小のゲート長及び最小のゲート幅に比較して大きなサイズを有することを特徴とする。

また、上記ラッチ回路において、上記入力回路は、リセット信号に応答して上記第１のノードの電圧をリセットする第５のＮチャンネルＭＯＳトランジスタをさらに備えたことを特徴とする。

さらに、上記ラッチ回路において、上記第１のインバータは、上記第１のＰチャンネルＭＯＳトランジスタに接続され、リセット信号に応答して上記第１のノードの電圧をリセットする第３のＰチャンネルＭＯＳトランジスタをさらに備えたことを特徴とする。

またさらに、上記ラッチ回路において、上記入力回路は、データイネーブル信号に基づいて上記信号電流を流すことを開始させる第４のＰチャンネルＭＯＳトランジスタをさらに備えたことを特徴とする。

またさらに、上記ラッチ回路において、上記第２のノードの電圧を反転する機能のみを有するシンプルインバータをさらに備えたことを特徴とする。

本発明に係る半導体記憶装置は、上記ラッチ回路を備えたことを特徴とする。

本発明によれば、従来例に比較して消費電流が小さく、回路サイズも小さくでき、高速動作できるラッチ回路及び当該ラッチ回路を備えた半導体記憶装置を提供できる。

従来技術に係るＮＯＲ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。 図１のフラッシュＥＥＰＲＯＭのデータ読み出し回路の構成を示すブロック図である。 従来例に係るラッチ回路の回路構成を示す回路図である。 図３のラッチ回路の動作を示すタイミングチャートである。 本発明の一実施形態に係る、フラッシュＥＥＰＲＯＭのラッチ回路の回路構成を示す回路図である。 図５のラッチ回路の動作を示すタイミングチャートである。 シミュレーションにおいて用いる比較例に係るラッチ回路の回路構成を示す回路図である。 図５の実施形態に係るラッチ回路と、図７の比較例に係るラッチ回路のシミュレーション結果を示す表である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図５は本発明の一実施形態に係る、フラッシュＥＥＰＲＯＭのラッチ回路の回路構成を示す回路図である。図５のラッチ回路は、図３のラッチ回路に比較して以下の点が異なる。
（１）ＮＭＯＳトランジスタＱ３のゲートには、データイネーブル信号ＤＡＴＡＥＮに代えてリセット信号ＲＳＴが印加される。
（２）ＮＭＯＳトランジスタＱ４に代えて、ＮＭＯＳトランジスタＱ１４と並列に、バイアス電圧ＢＩＡＳに応じて基準電流を制御するＮＭＯＳトランジスタＱ１５が接続される。
（３）ＰＭＯＳトランジスタＱ１１のゲートには、データイネーブル信号ＤＡＴＡＥＮに代えてリセット信号ＲＳＴが印加される。
（４）ＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジスタＱ１８が削除される。
（５）ノードＮ２はラッチ回路の出力端子となり、出力電圧はデータバッファリング用インバータ６１を介して出力される。

図５において、本実施形態に係るラッチ回路は、センスアンプＳＡからのセンス電圧ＩＮＢを入力する入力回路４０と、互いに縦続に接続された２つのインバータ４１，４２とを備えて構成される。入力回路４０は、正電源電圧ＶＤＤと、負電源電圧ＶＳＳとの間に、
（１）センス電圧ＩＮＢに基づいて、ＰＭＯＳトランジスタとＱ１，Ｑ２に流れる信号電流Ｉｓｉｇを制御するＰＭＯＳトランジスタＱ１と、
（２）反転データイネーブル信号ＤＡＴＡＥＮＢに基づいてオン／オフし、反転データイネーブル信号ＤＡＴＡＥＮＢに応答して信号電流Ｉｓｉｇを流すことを開始するＰＭＯＳトランジスタＱ２と、
（３）リセット信号ＲＳＴに基づいてオン／オフするＮＭＯＳトランジスタＱ３とを備え、
これらＭＯＳトランジスタＱ１〜Ｑ３が直列に接続されて構成される。ＰＭＯＳトランジスタＱ２のドレインと、ＮＭＯＳトランジスタＱ３のドレインとの接続点はノードＮ１に接続される。

インバータ４１は、正電源電圧ＶＤＤと、負電源電圧ＶＳＳとの間に、
（１）リセット信号ＲＳＴに基づいてオン／オフするＰＭＯＳトランジスタＱ１１と、
（２）ノードＮ２のノード電圧ＶＮ２に基づいてオン／オフするＰＭＯＳトランジスタＱ１２と、
（３）ノードＮ２のノード電圧ＶＮ２に基づいてオン／オフするＮＭＯＳトランジスタＱ１３と、
（４）互いに並列に接続されたＮＭＯＳトランジスタＱ１４，Ｑ１５とを備え、
これらＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３及びＭＯＳトランジスタＱ１４，Ｑ１５の並列回路が直列に接続されて構成される。

ここで、ＮＭＯＳトランジスタＱ１４は反転データイネーブル信号ＤＡＴＡＥＮＢに基づいてオン／オフし、ＮＭＯＳトランジスタＱ１５はバイアス電圧ＢＩＡＳに応じて基準電流Ｉｒｅｆを制御する。ＰＭＯＳトランジスタＱ１２のドレインと、ＮＭＯＳトランジスタＱ１３のドレインとの接続点はノードＮ１に接続される。

インバータ４２は、正電源電圧ＶＤＤと、負電源電圧ＶＳＳとの間に、
（１）ノードＮ１のノード電圧ＶＮ１に基づいてオン／オフするＰＭＯＳトランジスタＱ１６と、
（２）ノードＮ１のノード電圧ＶＮ１に基づいてオン／オフするＮＭＯＳトランジスタＱ１７とを備え、
これらＭＯＳトランジスタＱ１６，Ｑ１７が直列に接続されて構成される。ＰＭＯＳトランジスタＱ１６のドレインと、ＮＭＯＳトランジスタＱ１７のドレインとの接続点はノードＮ２に接続される。
ここで、ノード電圧ＶＮ２は出力電圧としてデータバッファリング用インバータ６１を介して出力される。

なお、ラッチ回路の制御信号である、反転データイネーブル信号ＤＡＴＡＥＮＢ、リセット信号ＲＳＴ及びバイアス電圧ＢＩＡＳは制御回路１１（図１）により発生される。また、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ１５は、アナログの入力電圧（センス電圧ＩＮＢ及びバイアス電圧ＢＩＡＳ）に基づく動作のために、好ましくは、それらのゲート長及びゲート幅等のサイズを、他のＭＯＳトランジスタＱ２〜Ｑ１４，Ｑ１６，Ｑ１７に使用できる最小のサイズ（最小のゲート長及び最小のゲート幅）より大きくするように構成することが好ましい。これは、プロセス加工によるゲート長やゲート幅のバラツキによるトランジスタ電流のバラツキを小さく抑えるためである。例えば、ゲート長の最小長が０．１μｍであれば少なくとも０．３μｍを使用することによって、例えば０．０１μｍのバラツキは１０％から３％に減少できる。

図６は図５のラッチ回路の動作を示すタイミングチャートである。データをラッチする前の、図６の時刻ｔ１１〜ｔ１２のリセット期間Ｔ１（データ読み出し動作において、ラッチＬｉからデータ線５２に出力してから、センスアンプＳＡｉが次の読み出しセンス終了してそのデータをラッチするまでの期間）において、当該ラッチ回路はリセットされる。リセット後、ノード電圧ＶＮ１は０Ｖとなり、ノード電圧ＶＮ２は正電源電圧ＶＤＤとなる。次いで、時刻ｔ１３でバイアス電圧ＢＩＡＳが印加され、時刻ｔ１４で反転データイネーブル信号ＤＡＴＡＥＮＢが反転すると、センスアンプＳＡからのセンス電圧ＩＮＢに応じてＰＭＯＳトランジスタＱ１はセンス電圧ＩＮＢを信号電流Ｉｓｉｇに変換する。一方、バイアス電圧ＢＩＡＳに応じてＮＭＯＳトランジスタＱ１５には基準電流Ｉｒｅｆが流れる。そして、信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの間の電流の差はノード電圧ＶＮ１，ＶＮ２を決定し、これによりラッチ回路のラッチ状態を決定して、当該ラッチ回路は所定のデータを保持する。その後、時刻ｔ１５で反転データイネーブル信号ＤＡＴＡＥＮＢが反転し、ＮＭＯＳトランジスタＱ１４がオンしてＮＭＯＳトランジスタＱ１３から負電源電圧ＶＳＳ間のインピーダンスが減少してフリップフロップ動作の安定性が強化され、時刻ｔ１６でバイアス電圧ＢＩＡＳの印加が停止される。

以上のように構成されたラッチ回路において、例えば上述のごとくＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ１５のゲート長及びゲート幅等のサイズを他のＭＯＳトランジスタＱ２〜Ｑ１４，Ｑ１６，Ｑ１７に使用できる最小サイズより大きくすることで、フリップフロップの反転に係る電流Ｉｓｉｇ及びＩｒｅｆのラッチ回路間でのバラツキを小さくして、フリップフロップの帰還によって非常に迅速にラッチを反転させることができる。

図７はシミュレーションにおいて用いる比較例に係るラッチ回路の回路構成を示す回路図である。図７のラッチ回路は、図５のラッチ回路の性能を評価するために、図３の従来例に係るラッチ回路に比較して以下の点が異なる。
（１）入力回路３０に代えて、ＰＭＯＳトランジスタＱ１，Ｑ２の配置位置を入れ換えた入力回路３０Ａを備えた。なお、配置位置の入れ替えは性能評価にほとんど影響を与えない。
（２）インバータ３２に代えて、ＭＯＳトランジスタＱ１５及びＱ１８を省略したインバータ３２Ａを備えた。これは図５と同じ負荷条件とするためであるが、省略しなかった場合の方が差が大きく出たためでもある。
なお、ノード電圧ＶＮ２は出力電圧としてデータバッファリング用インバータ６２を介して出力される。

図８は図５の実施形態に係るラッチ回路と、図７の比較例に係るラッチ回路のシミュレーション結果を示す表である。ここで、
（１）それぞれセンス電圧ＩＮＢを入力する、図５のラッチ回路のＰＭＯＳトランジスタとＱ１のサイズと、図７のラッチ回路のＰＭＯＳトランジスタとＱ１のサイズを互いに同一にした。
（２）それぞれバイアス電圧ＢＩＡＳを入力する、図５のラッチ回路のＰＭＯＳトランジスタＱ１５のサイズと、図７のラッチ回路のＰＭＯＳトランジスタＱ４のサイズを互いに同一にした。
（３）その他の論理用ＭＯＳトランジスタＱ２、Ｑ３，Ｑ１１〜Ｑ１４，Ｑ１６，Ｑ１７のサイズについては図５のラッチ回路と図７のラッチ回路との間で互いに同一にした。

図８から明らかなように、図５の実施形態に係るラッチ回路は、図７の比較例に係るラッチ回路に比較して、貫通電流を大幅に減少させることができ、消費電流（リセットからラッチ反転まで期間）を半減させることができる。また、ラッチの立ち上がり時の速度を比較例に比較して概略半分にすることができる。

また、さらに、図６及び図８に示すようにフリップフロップのノード電圧ＶＮ１とＶＮ２が高速で遷移するので、データバッファリング用インバータ６１を、クロック信号に基づいてゲート容量にデータを一時記憶し、貫通電流をカットするクロックトインバータではなく（すなわち、クロックトインバータとは異なり）、一時記憶機能なしで貫通電流をカットする機能を有しない通常のシンプルインバータ（シンプルインバータは入力信号電圧を反転する機能のみを有する）で構成することができ、ラッチ回路全体の回路サイズを従来例に比較して小さくすることができる。

以上の図５のラッチ回路において、ＰＭＯＳトランジスタとＱ１，Ｑ２の配置位置は図７のごとく入れ替えてもよい。また、ＰＭＯＳトランジスタＱ１１については省略してもよい。なお、ＰＭＯＳトランジスタＱ１１を省略する場合は、ＰＭＯＳトランジスタＱ１２のゲート幅を半分にできるのでさらに回路サイズを小さくできるが、リセット用ＮＭＯＳトランジスタＱ３の電流能力はＰＭＯＳトランジスタＱ１２より大きくしなければならない。

以上の実施形態においては、ＮＯＲ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、他のフラッシュＥＥＰＲＯＭなどのフローティングゲートや絶縁膜中のトラップあるいは抵抗変化できる材料にデータを書き込むことが可能な不揮発性半導体記憶装置などの半導体記憶装置に広く適用できる。

以上詳述したように、本発明に係るラッチ回路によれば、従来例に比較して消費電流が小さく、回路サイズも小さくでき、高速動作できる。

１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…ページバッファ回路（ＰＢ）、
１４Ａ…カラムスイッチ回路、
１４Ｂ…センスアンプ回路、
１４Ｃ…ラッチ回路、
１５…カラムスイッチ回路、
１６…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスバッファ、
１９…動作ロジックコントローラ、
２１…マルチプレクサ、
２２…バッファ回路、
３０，３０Ａ，４０…入力回路、
３１，３２，３２Ａ，４１，４２…インバータ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
５３…制御信号入力端子、
５４…アドレス入力端子、
６１，６２…インバータ、
ＣＡ０，ＣＡ１…セルアレイ、
Ｌ０〜ＬＮ…ラッチ回路、
Ｎ１，Ｎ２…ノード、
Ｑ１〜Ｑ１８…ＭＯＳトランジスタ、
ＳＡ，ＳＡ０〜ＳＡＮ…センスアンプ。

Claims (7)

1. センスアンプからのセンス電圧に応じた信号電流を流す入力用ＰチャンネルＭＯＳトランジスタを含む入力回路と、
   第１のＰチャンネルＭＯＳトランジスタと、第１のＮチャンネルＭＯＳトランジスタと、上記第１のＰチャンネルＭＯＳトランジスタと上記第１のＮチャンネルＭＯＳトランジスタとを接続しかつ上記入力回路に接続される第１のノードとを含む第１のインバータと、
   第２のＰチャンネルＭＯＳトランジスタと、第２のＮチャンネルＭＯＳトランジスタと、上記第２のＰチャンネルＭＯＳトランジスタと上記第２のＮチャンネルＭＯＳトランジスタとを接続する第２のノードとを含む第２のインバータとを備え、
   上記第１のインバータと上記第２のインバータとが縦続に接続されて構成されるラッチ回路において、
   上記第１のインバータは、上記第１のＮチャンネルＭＯＳトランジスタに接続されかつ互いに並列に接続された第３及び第４のＮチャンネルＭＯＳトランジスタを備え、
   データのラッチ時において、上記第３のＮチャンネルＭＯＳトランジスタはバイアス電圧に対応する基準電流を上記第１のインバータに流し、上記第４のＮチャンネルＭＯＳトランジスタは、データのラッチ時においてオフし、データの保持時においてオンすることで、上記ラッチ回路は上記センス電圧に対応するデータをラッチすることを特徴とするラッチ回路。
2. 上記入力用ＰチャンネルＭＯＳトランジスタ及び上記第３のＮＭＯＳトランジスタは、上記第１及び第２のＰチャンネルＭＯＳトランジスタ並びに上記第１及び第２のＮチャンネルＭＯＳトランジスタに使用できる最小のゲート長及び最小のゲート幅に比較して大きなサイズを有することを特徴とする請求項１記載のラッチ回路。
3. 上記入力回路は、リセット信号に応答して上記第１のノードの電圧をリセットする第５のＮチャンネルＭＯＳトランジスタをさらに備えたことを特徴とする請求項１又は２記載のラッチ回路。
4. 上記第１のインバータは、上記第１のＰチャンネルＭＯＳトランジスタに接続され、リセット信号に応答して上記第１のノードの電圧をリセットする第３のＰチャンネルＭＯＳトランジスタをさらに備えたことを特徴とする請求項１〜３のうちのいずれか１つに記載のラッチ回路。
5. 上記入力回路は、データイネーブル信号に基づいて上記信号電流を流すことを開始させる第４のＰチャンネルＭＯＳトランジスタをさらに備えたことを特徴とする請求項１〜４のうちのいずれか１つに記載のラッチ回路。
6. 上記第２のノードの電圧を反転する機能のみを有するシンプルインバータをさらに備えたことを特徴とする請求項１〜５のうちのいずれか１つに記載のラッチ回路。
7. 請求項１〜６のうちのいずれか１つに記載のラッチ回路を備えたことを特徴とする半導体記憶装置。

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