JP2015056199A - 不揮発性半導体記憶装置およびデータ転送方法 - Google Patents

Abstract

【課題】データラッチ間のデータ転送およびデータ演算における電力消費の低減、およびデータ演算の高速化を図ることのできる不揮発性半導体記憶装置およびデータ転送方法を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、転送ゲートＮＴ１が、データラッチＸＤＬとデータバスＤＢＵＳとに電気的に接続される。転送ゲートＮＴ２１、ＮＴ２２は、データラッチＬＤＬとデータバスＬＢＵＳとに電気的に接続される。転送ゲートＮＴ３は、データバスＤＢＵＳとデータバスＬＢＵＳとに電気的に接続される。プリチャージ制御部１は、電源端子とデータバスＤＢＵＳとの間に接続され、データラッチＸＤＬに格納されたデータの値に基づいて制御される。プリチャージ制御部２は、電源端子とデータバスＤＢＵＳとの間に接続され、データラッチＬＤＬからデータバスＬＢＵＳへ転送されたデータの値に基づいて制御される。
【選択図】 図１

Description

本実施形態は、不揮発性半導体記憶装置およびデータ転送方法に関する。

ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置が広く知られている。

特開２０１２−２１６２６６号公報

本実施形態は、データラッチ間のデータ転送およびデータ演算における電力消費の低減、およびデータ演算の高速化を図ることのできる不揮発性半導体記憶装置およびデータ転送方法を提供する。

実施形態の不揮発性半導体記憶装置は、第１のデータラッチと、第２のデータラッチと、第１のデータバスと、第２のデータバスと、第１の転送ゲートと、第２の転送ゲートと、第３の転送ゲートと、第１のプリチャージ制御部と、第２のプリチャージ制御部と
を備える。前記第１の転送ゲートは、前記第１のデータラッチと前記第１のデータバスとに電気的に接続される。前記第２の転送ゲートは、前記第２のデータラッチと前記第２のデータバスとに電気的に接続される。前記第３の転送ゲートは、前記第１のデータバスと前記第２のデータバスとに電気的に接続される。前記第１のプリチャージ制御部は、電源端子と前記第１のデータバスとの間に接続され、前記第１のデータラッチに格納されたデータの値に基づいて制御される第１のスイッチング素子を含む。前記第２のプリチャージ制御部は、前記電源端子と前記第１のデータバスとの間に接続され、前記第２のデータラッチから前記第２のデータバスへ転送されたデータの値に基づいて制御される第２のスイッチング素子を含む。

第１の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図。 第１の実施形態の不揮発性半導体記憶装置のデータの入出力経路の概要を示すブロック図。 第１の実施形態の不揮発性半導体記憶装置のデータラッチの構成の例を示す回路図。 第１の実施形態の不揮発性半導体記憶装置のデータ転送動作の例を示す波形図。 第１の実施形態の不揮発性半導体記憶装置のデータ転送動作の例を示す波形図。 第１の実施形態の不揮発性半導体記憶装置の電源電流の測定例を示す図。 第２の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図。 第２の実施形態の不揮発性半導体記憶装置のデータ転送動作の例を示す波形図。 第２の実施形態の不揮発性半導体記憶装置のデータ転送動作の例を示す波形図。 第３の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図。 第３の実施形態の不揮発性半導体記憶装置のデータ転送動作の例を示す波形図。 第３の実施形態の不揮発性半導体記憶装置のデータ転送動作の例を示す波形図。 第４の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図。 第４の実施形態の不揮発性半導体記憶装置のデータ転送動作の例を示す波形図。 第５の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図。 第５の実施形態の不揮発性半導体記憶装置のデータ転送動作時に実行される演算の例を示す波形図。 第５の実施形態の不揮発性半導体記憶装置のデータ転送動作時に実行される演算の例を示す波形図。 第５の実施形態の不揮発性半導体記憶装置のデータ転送動作時に実行される論理演算の真理値表を示す図。 第５の実施形態の不揮発性半導体記憶装置のデータ転送動作時に実行される演算の例を示す波形図。 第５の実施形態の不揮発性半導体記憶装置のデータ転送動作時に実行される論理演算の真理値表を示す図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

また、以下の説明では、各信号の論理値を正論理で表わすものとし、各信号のレベルがＨ（ハイ）レベルのときを論理値‘１’、Ｌ（ロウ）レベルのときを論理値‘０’とする。

（第１の実施形態）
図１は、第１の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図である。

本実施形態の不揮発性半導体記憶装置は、データラッチＸＤＬ（第１のデータラッチ）と、データラッチＬＤＬ（第２のデータラッチ）と、データバスＤＢＵＳ（第１のデータバス）と、データバスＬＢＵＳ（第２のデータバスと）、データラッチＸＤＬとデータバスとＤＢＵＳとに電気的に接続された転送ゲートＮＴ１（第１の転送ゲート）と、データラッチＬＤＬとデータバスＬＢＵＳとに電気的に接続された転送ゲートＮＴ２１およびＮＴ２２（第２の転送ゲート）と、データバスＤＢＵＳとデータバスＬＢＵＳとに電気的に接続された転送ゲートＮＴ３（第３の転送ゲート）と、電源端子とデータバスＤＢＵＳとの間に接続されたプリチャージ制御部１（第１のプリチャージ制御部）と、電源端子とデータバスＤＢＵＳとの間に接続されたプリチャージ制御部２（第２のプリチャージ制御部）と、を備える。

また、本実施形態の不揮発性半導体記憶装置は、データバスＬＢＵＳをプリチャージするＮＭＯＳトランジスタＮ３と、データバスＤＢＵＳ上の電荷を放電するＮＭＯＳトランジスタＮ４と、を備える。

ＮＭＯＳトランジスタＮ３は、ゲート端子へ入力される制御信号ＬＰＣが‘１’のときにデータバスＬＢＵＳをプリチャージする。ＮＭＯＳトランジスタＮ４は、ゲート端子へ入力される制御信号ＤＤＣが‘１’のときにデータバスＤＢＵＳ上の電荷を放電する。

転送ゲートＮＴ１は、ＮＭＯＳトランジスタで構成され、データラッチＸＤＬの反転データ端子ＸＮとデータバスＤＢＵＳとの間に接続される。転送ゲートＮＴ１は、ゲート端子へ入力される制御信号ＸＴＩが‘１’のときに、データラッチＸＤＬの反転データ端子ＸＮとデータバスＤＢＵＳとの間のデータ転送を実行する。

転送ゲートＮＴ２１およびＮＴ２２は、ＮＭＯＳトランジスタで構成され、データラッチＬＤＬの正転データ端子Ｌ、反転データ端子ＬＮとデータバスＬＢＵＳとの間に、それぞれ接続される。転送ゲートＮＴ２１、ＮＴ２２は、それぞれのゲート端子へ入力される制御信号ＬＴＬ、ＬＴＩが‘１’のときに、ＬＤＬの正転データ端子Ｌ、反転データ端子ＬＮとデータバスＬＢＵＳとの間のデータ転送をそれぞれ実行する。

この図１に示す回路は、例えば、ＮＡＮＤフラッシュメモリのビット線制御回路として用いられる回路である。

図２に、このビット線制御回路を含むＮＡＮＤフラッシュメモリの入出力経路の概略を示す。

ビット線制御回路１００は、データ入出力バッファ２００を介して外部とのデータの入出力を行う。このデータ入出力バッファ２００とのデータの転送は、データラッチＸＤＬの正転データ端子Ｘとの間で実行される。

ビット線制御回路１００は、センスアンプ部１０１を有しており、このセンスアンプ部１０１にデータラッチＬＤＬは含まれる。データラッチＬＤＬに格納されたデータが、センスアンプＳ／Ａによりセルアレイ３００に書き込まれ、また、セルアレイ３００から読み出されたデータがセンスアンプＳ／Ａを介してデータラッチＬＤＬに格納される。

図３に、データラッチＸＤＬおよびデータラッチＬＤＬの回路構成の例を示す。

図３（ａ）は、データラッチＸＤＬの回路構成の例である。

データラッチＸＤＬは、ＰＭＯＳトランジスタＰ１０１とＮＭＯＳトランジスタＮ１０１とを含むインバータＩＶ１と、ＰＭＯＳトランジスタＰ２０１とＮＭＯＳトランジスタＮ２０１とを含むインバータＩＶ２と、インバータＩＶ１と電源端子との間に接続されたＰＭＯＳトランジスタＰ１０２と、インバータＩＶ２と電源端子との間に接続されたＰＭＯＳトランジスタＰ２０２と、を含む。

インバータＩＶ１の出力端子が正転データ端子Ｘ、インバータＩＶ２の出力端子が反転データ端子ＸＮとなる。インバータＩＶ１の出力端子ＸはインバータＩＶ２の入力端子へ接続され、インバータＩＶ２の出力端子ＸＮはインバータＩＶ１の入力端子へ接続される。

また、ＰＭＯＳトランジスタＰ１０２のゲート端子へは制御信号ＸＬＬが入力され、ＰＭＯＳトランジスタＰ２０２のゲート端子へは制御信号ＸＬＩが入力される。

データラッチＸＤＬへのデータの書き込みは、正転データ端子Ｘ、反転データ端子ＸＮのいずれかからでも行うことができる。そのとき、例えば、正転データ端子Ｘからデータの書き込みを行う場合は、正転データ端子Ｘの値を予め‘１’にセットしておく。次いで、制御信号ＸＬＬを‘１’にしてＰＭＯＳトランジスタＰ１０２をオフにし、インバータＩＶ１の電源端子との接続を遮断する。

これにより、書き込みデータが‘１’の場合は、インバータＩＶ２の出力が‘０’となり、ＮＭＯＳトランジスタＮ１０１がオフのままなので、正転データ端子Ｘの値は、‘１’が保持される。

一方、書き込みデータが‘０’の場合は、インバータＩＶ２の出力が‘１’となり、ＮＭＯＳトランジスタＮ１０１がオンするので、正転データ端子Ｘの値は、‘０’へ変化する。

同様に、反転データ端子ＸＮからデータの書き込みを行う場合は、反転データ端子ＸＮの値を予め‘１’にセットしておき、その後、制御信号ＸＬＩを‘１’にすればよい。

図３（ｂ）は、データラッチＬＤＬの回路構成の例である。その回路構成は、データラッチＸＤＬと同じであるので、ここでは、その詳細な説明は省略する。

データラッチＬＤＬでは、ＰＭＯＳトランジスタＰ１１１とＮＭＯＳトランジスタＮ１１１とを含むインバータＩＶ１の出力端子が正転データ端子Ｌとなり、ＰＭＯＳトランジスタＰ２１１とＮＭＯＳトランジスタＮ２１１とを含むインバータＩＶ２の出力端子が反転データ端子ＬＮとなる。

また、インバータＩＶ１と電源端子との間にはＰＭＯＳトランジスタＰ１１２が接続され、インバータＩＶ２と電源端子との間にはＰＭＯＳトランジスタＰ２１２が接続される。ＰＭＯＳトランジスタＰ１１２へは制御信号ＬＬＬが入力され、ＰＭＯＳトランジスタＰ２１２へは制御信号ＬＬＩが入力される。

データラッチＬＤＬへのデータの書き込みを行う際は、制御信号ＬＬＬあるいは制御信号ＬＬＩを‘１’にする。

図１に戻って、プリチャージ制御部１は、電源端子とデータバスＤＢＵＳとの間に直列に接続されたＮＭＯＳトランジスタＮ１１と、ＮＭＯＳトランジスタＮ１２と、を有する。ＮＭＯＳトランジスタＮ１１のゲート端子は、データラッチＸＤＬの反転データ端子ＸＮに接続され、ＮＭＯＳトランジスタＮ１２のゲート端子へは、制御信号ＤＰＣＸが入力される。

制御信号ＤＰＣＸは、データラッチＸＤＬからデータラッチＬＤＬへデータを転送するときの、データバスＤＢＵＳをプリチャージするタイミングを制御する信号である。制御信号ＤＰＣＸが‘１’のときが、データバスＤＢＵＳのプリチャージ期間となる。

プリチャージ制御部１は、制御信号ＤＰＣＸが‘１’であって、データラッチＸＤＬの反転データ端子ＸＮの値が‘１’であるとき、データバスＤＢＵＳをプリチャージする。

一方、制御信号ＤＰＣＸが‘１’であっても、データラッチＸＤＬの反転データ端子ＸＮの値が‘０’のときは、プリチャージ制御部１は、データバスＤＢＵＳのプリチャージを行わない。

プリチャージ期間終了後、転送ゲートＮＴ１が開くと、データラッチＸＤＬの反転データ端子ＸＮのデータがデータバスＤＢＵＳへ転送される。このとき、データラッチＸＤＬの反転データ端子ＸＮのデータが‘０’のとき、データバスＤＢＵＳはプリチャージされていないので、この転送による電荷の移動は発生せず、無駄な電力の消費を抑えることができる。

プリチャージ制御部２は、電源端子とデータバスＤＢＵＳとの間に直列に接続されたＮＭＯＳトランジスタＮ２１と、ＮＭＯＳトランジスタＮ２２と、を有する。ＮＭＯＳトランジスタＮ２１のゲート端子は、データバスＬＢＵＳに接続され、ＮＭＯＳトランジスタＮ２２のゲート端子へは、制御信号ＤＰＣＬが入力される。

制御信号ＤＰＣＬは、データラッチＬＤＬからデータラッチＸＤＬへデータを転送するときの、データバスＤＢＵＳをプリチャージするタイミングを制御する信号である。制御信号ＤＰＣＬが‘１’のときが、データバスＤＢＵＳのプリチャージ期間となる。

プリチャージ制御部２は、制御信号ＤＰＣＬが‘１’であって、データバスＬＢＵＳ上の値が‘１’であるとき、データバスＤＢＵＳをプリチャージする。

一方、制御信号ＤＰＣＬが‘１’であっても、データバスＬＢＵＳ上の値が‘０’のときは、プリチャージ制御部１は、データバスＤＢＵＳのプリチャージを行わない。

プリチャージ期間終了後、転送ゲートＮＴ３が開くと、データバスＬＢＵＳからデータバスＤＢＵＳへデータが転送される。このとき、データバスＬＢＵＳ上のデータが‘０’のとき、データバスＤＢＵＳはプリチャージされていないので、この転送による電荷の移動は発生せず、無駄な電力の消費を抑えることができる。

図４および図５に、本実施形態の不揮発性半導体記憶装置におけるデータ転送動作の例を波形図で示す。

図４は、データラッチＸＤＬからデータラッチＬＤＬへデータを転送する動作の例である。

まず、（ａ）に示すように、データラッチＸＤＬの反転データ端子ＸＮのデータが‘１’の場合、制御信号ＤＰＣＸが‘１’のときに、データバスＤＢＵＳは、プリチャージ制御部１により‘１’にプリチャージされる。その後、制御信号ＸＴＩが‘１’になると、データラッチＸＤＬの反転データ端子ＸＮのデータがデータバスＤＢＵＳへ転送され、データバスＤＢＵＳは、そのまま‘１’となる。

その後、制御信号ＤＳＷが‘１’になると、データバスＤＢＵＳからデータバスＬＢＵＳへデータが転送される。ここで、データバスＬＢＵＳは、制御信号ＬＰＣが‘１’のときにプリチャージされているので、データバスＬＢＵＳの値は、そのまま‘１’となる。

ここで、データラッチＬＤＬへの書き込みを反転データ端子ＬＮから行うものとすると、データラッチＬＤＬ内部のＰＭＯＳトランジスタＰ２１２をオフさせる制御信号ＬＬＩを‘１’とした上で、制御信号ＬＴＩを‘１’とする。これにより、データラッチＬＤＬの反転データ端子ＬＮの値は、予めセットされた‘１’がそのまま保持される。

一方、（ｂ）に示すように、データラッチＸＤＬの反転データ端子ＸＮのデータが‘０’の場合、制御信号ＤＰＣＸが‘１’のときに、データバスＤＢＵＳは、プリチャージされない。その後、制御信号ＸＴＩが‘１’になると、データラッチＸＤＬの反転データ端子ＸＮのデータがデータバスＤＢＵＳへ転送され、データバスＤＢＵＳは、そのまま‘０’となる。

その後、制御信号ＤＳＷが‘１’になると、データバスＤＢＵＳからデータバスＬＢＵＳへデータが転送される。ここで、データバスＬＢＵＳは、制御信号ＬＰＣが‘１’のときにプリチャージされているので、データバスＬＢＵＳの値は、‘１’から‘０’へ変化する。

その後、制御信号ＬＬＩを‘１’とした上で、制御信号ＬＴＩを‘１’とする。これにより、データラッチＬＤＬの反転データ端子ＬＮの値は、予めセットされた‘１’から‘０’へ変化する。

図５は、データラッチＬＤＬからデータラッチＸＤＬへデータを転送する動作の例である。ここでは、反転データ端子ＬＮからデータラッチＬＤＬのデータを出力する例を示す。

まず、（ａ）に示すように、データラッチＬＤＬの反転データ端子ＬＮのデータが‘１’の場合、制御信号ＬＴＩが‘１’になると、データラッチＬＤＬの反転データ端子ＬＮのデータがデータバスＬＢＵＳへ転送され、データバスＬＢＵＳの値は、制御信号ＬＰＣによるプリチャージから引き続き‘１’となる。

次に、制御信号ＤＰＣＬが‘１’になると、データバスＤＢＵＳは、プリチャージ制御部２により‘１’にプリチャージされる。その後、制御信号ＤＳＷが‘１’になると、データバスＬＢＵＳ上のデータがデータバスＤＢＵＳへ転送され、データバスＤＢＵＳは、そのまま‘１’となる。

次に、データラッチＸＤＬ内部のＰＭＯＳトランジスタＰ２０２をオフさせる制御信号ＸＬＩを‘１’とした上で、制御信号ＸＴＩを‘１’とする。これにより、データラッチＸＤＬの反転データ端子ＸＮの値は、予めセットされた‘１’がそのまま保持される。

一方、（ｂ）に示すように、データラッチＬＤＬの反転データ端子ＬＮのデータが‘０’の場合、制御信号ＬＴＩが‘１’になると、データバスＬＢＵＳの値は、プリチャージ状態から‘０’へ変化する。

そのため、制御信号ＤＰＣＬが‘１’になっても、データバスＤＢＵＳは、プリチャージされない。

その後、制御信号ＤＳＷが‘１’になると、データバスＬＢＵＳ上のデータがデータバスＤＢＵＳへ転送され、データバスＤＢＵＳは、そのまま‘０’となる。

次に、制御信号ＸＬＩを‘１’とした上で、制御信号ＸＴＩを‘１’とする。これにより、データラッチＸＤＬの反転データ端子ＸＮの値は、予めセットされた‘１’から‘０’へ変化する。

このように、本実施形態の不揮発性半導体記憶装置では、転送元のデータラッチＸＤＬあるいはデータラッチＬＤＬに格納されているデータが‘１’のときのみ、データバスＤＢＵＳは、プリチャージされる。

図６は、本実施形態の不揮発性半導体記憶装置のデータラッチ間の転送動作時の電源電流ＩＣＣの測定例である。ここでは、データラッチＬＤＬからデータラッチＸＤＬへのデータ転送動作時の例を示す。

図６に示すように、本実施形態のデータ転送期間における電源電流ＩＣＣは、転送データが‘０’のときもプリチャージする先行の手法に比べると、減少する。これは、本実施形態では、転送データが‘０’のときはプリチャージを行わないためである。本実施形態では、データ転送期間の電源電流ＩＣＣを、先行のプリチャージ手法に対して、平均的に半分程度に抑えることができる。

このような本実施形態によれば、転送元のデータラッチに格納されているデータが‘０’のときは、データバスＤＢＵＳをプリチャージしないので、データバスＤＢＵＳ上での無駄な電荷の放電の発生を抑えることができ、データラッチ間のデータ転送動作の電力消費を低減させることができる。

（第２の実施形態）
上述の第１の実施形態では、プリチャージ制御部１およびプリチャージ制御部２を２段のＮＭＯＳトランジスタで構成している。そのため、データバスＤＢＵＳのプリチャージレベルは、２段のＮＭＯＳトランジスタの閾値分、電源電圧レベルから低下した値となる。

そこで、本実施形態では、データバスＤＢＵＳのプリチャージレベルを電源電圧レベルとすることのできる例を示す。

図７は、第２の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図である。

本実施形態が第１の実施形態と異なる点は、プリチャージ制御部１をプリチャージ制御部１Ａ、プリチャージ制御部２をプリチャージ制御部２Ａに変更した点である。

プリチャージ制御部１Ａは、電源端子とデータバスＤＢＵＳとの間に直列に接続されたＰＭＯＳトランジスタＰ１１と、ＰＭＯＳトランジスタＰ１２と、を有する。ＰＭＯＳトランジスタＰ１１のゲート端子は、データラッチＸＤＬの反転データ端子ＸＮに接続され、ＰＭＯＳトランジスタＰ１２のゲート端子へは、制御信号ＤＰＣＸＮが入力される。

プリチャージ制御部２Ａは、電源端子とデータバスＤＢＵＳとの間に直列に接続されたＰＭＯＳトランジスタＰ２１と、ＰＭＯＳトランジスタＰ２２と、を有する。ＰＭＯＳトランジスタＰ２１のゲート端子は、データバスＬＢＵＳに接続され、ＰＭＯＳトランジスタＰ２２のゲート端子へは、制御信号ＤＰＣＬＮが入力される。

このように、本実施形態では、プリチャージ制御部１Ａおよびプリチャージ制御部２ＡをＰＭＯＳトランジスタで構成している。そのため、データバスＤＢＵＳのプリチャージレベルを電源電圧レベルとすることができる。

ただし、データバスＤＢＵＳへ転送されるデータの極性が反転するので転送ゲートＮＴ１あるいはＮＴ３を開放することができない。そのため、動作前に、ＮＭＯＳトランジスタＮ４により、データバスＤＢＵＳを接地電位へリセットする必要がある。そのため、電力の低減率は、第１の実施形態よりも低くなる。

図８および図９に、本実施形態の不揮発性半導体記憶装置におけるデータ転送動作の例を波形図で示す。

図８は、データラッチＸＤＬからデータラッチＬＤＬへデータを転送する動作の例である。この場合、制御信号ＸＴＩが‘０’とされて、転送ゲートＮＴ１は閉じておかれる。また、データ転送前に制御信号ＤＤＣが‘１’とされて、データバスＤＢＵＳが接地電位へリセットされる。

（ａ）に示すように、データラッチＸＤＬの反転データ端子ＸＮのデータが‘０’の場合、制御信号ＤＰＣＸＮが‘０’になると、プリチャージ制御部１ＡのＰＭＯＳトランジスタＰ１１、Ｐ１２がともに導通状態となるので、データバスＤＢＵＳは、電源電圧レベルまでプリチャージされる。このとき、制御信号ＬＰＣも‘１’となって、データバスＬＢＵＳもプリチャージされる。

その後、制御信号ＤＰＣＸＮは‘１’に戻るが、制御信号ＤＰＣＸＮが‘１’に戻っても、データバスＤＢＵＳ上には、‘１’レベルが保持される。

その後、制御信号ＤＳＷが‘１’になると、データバスＤＢＵＳ上の‘１’が、データバスＬＢＵＳへ転送される。これにより、データバスＬＢＵＳ上の値は、プリチャージレベルから引き続いて‘１’となる。

このように、本実施形態では、データバスＬＢＵＳへは、転送元のデータラッチＸＤＬの反転データ端子ＸＮから出力されたデータとは反対極性のデータが転送される。そこで、本実施形態では、データラッチＬＤＬへの書き込みを、正転データ端子Ｌから行うようにする。

この場合、データラッチＬＤＬ内部のＰＭＯＳトランジスタＰ１１２をオフさせる制御信号ＬＬＬを‘１’とした上で、制御信号ＬＴＬを‘１’とする。これにより、データラッチＬＤＬの正転データ端子Ｌの値は、予めセットされた‘１’がそのまま保持される。

一方、（ｂ）に示すように、データラッチＸＤＬの反転データ端子ＸＮのデータが‘１’の場合、制御信号ＤＰＣＸＮが‘０’になっても、データバスＤＢＵＳは、プリチャージされない。そのため、データバスＤＢＵＳは、‘０’のままである。その後、制御信号ＤＰＣＸＮが‘１’に戻っても、データバスＤＢＵＳは、‘０’のままである。

これに対して、データバスＬＢＵＳは、制御信号ＬＰＣが‘１’となったときにプリチャージされ、‘１’となる。その後、制御信号ＬＰＣが‘０’に戻った後も、データバスＬＢＵＳ上には‘１’が保持される。

その後、制御信号ＤＳＷが‘１’になると、転送ゲートＮＴ３が開き、データバスＤＢＵＳとデータバスＬＢＵＳとが接続される。このとき、データバスＤＢＵＳとデータバスＬＢＵＳは、ともにフローティング状態なので、データバスＤＢＵＳの寄生容量とデータバスＬＢＵＳの寄生容量との間でチャージシェア現象が発生する。このチャージシェアにより、データバスＬＢＵＳの寄生容量にプリチャージ時に蓄積された電荷が、データバスＤＢＵＳの寄生容量へ配分される。

このとき、データバスＤＢＵＳの寄生容量の容量値は、通常、データバスＬＢＵＳの寄生容量の容量値よりも極めて大きいので、データバスＤＢＵＳの電位の上昇は僅かである。一方、データバスＬＢＵＳの電位は、大きく下がる。

そのため、制御信号ＬＴＬを‘１’として、データラッチＬＤＬへの書き込みを行うと、データラッチＬＤＬ内部のインバータＩＶ２の論理閾値を超えた時点でデータラッチＬＤＬの正転データ端子Ｌの値は‘０’へ変化する。

図９は、データラッチＬＤＬからデータラッチＸＤＬへデータを転送する動作の例である。ここでは、正転データ端子ＬからデータラッチＬＤＬのデータを出力する例を示す。この場合、制御信号ＤＳＷが‘０’とされて、転送ゲートＮＴ３は閉じておかれる。また、データ転送前に制御信号ＤＤＣが‘１’とされて、データバスＤＢＵＳは接地電位へリセットされる。

（ａ）に示すように、データラッチＬＤＬの正転データ端子Ｌのデータが‘０’の場合、まず、制御信号ＬＰＣが‘１’になったときに、データバスＬＢＵＳは、プリチャージされる。その後、制御信号ＬＴＬが‘１’になると、データラッチＬＤＬの正転データ端子ＬからデータバスＬＢＵＳへ‘０’が転送される。

その後、制御信号ＤＰＣＬＮが‘０’になると、プリチャージ制御部２ＡのＰＭＯＳトランジスタＰ２１、Ｐ２２がともに導通状態となるので、データバスＤＢＵＳは、電源電圧レベルまでプリチャージされる。

その後、制御信号ＤＰＣＬＮは‘１’に戻るが、制御信号ＤＰＣＬＮが‘１’に戻っても、データバスＤＢＵＳ上には、‘１’レベルが保持される。

そこで、データラッチＸＤＬへの書き込みを行うために、データラッチＸＤＬ内部のＰＭＯＳトランジスタＰ２０２をオフさせる制御信号ＸＬＩを‘１’とした上で、制御信号ＸＴＩを‘１’とする。これにより、データラッチＸＤＬの反転データ端子ＸＮの値は、予めセットされた‘１’がそのまま保持される。

一方、（ｂ）に示すように、データラッチＬＤＬの正転データ端子Ｌのデータが‘１’の場合、制御信号ＬＴＬが‘１’になると、データバスＬＢＵＳの値は、プリチャージ状態からから引き続いて‘１’である。

そのため、制御信号ＤＰＣＬＮが‘０’になっても、データバスＤＢＵＳは、プリチャージされず、‘０’のままである。

そのため、制御信号ＸＴＩが‘１’になると、データラッチＸＤＬの反転データ端子ＸＮの値は、予めセットされた‘１’から‘０’へ変化する。

このような本実施形態によれば、プリチャージ制御部１Ａおよびプリチャージ制御部２ＡをＰＭＯＳトランジスタで構成するので、データバスＤＢＵＳのプリチャージレベルを電源電圧レベルとすることができる。

（第３の実施形態）
一般に、データバスＤＢＵＳには、複数（例えば１６個程度）のデータラッチＸＤＬが接続される。そのような場合、第１の実施形態あるいは第２の実施形態では、それぞれのデータラッチＸＤＬにプリチャージ制御部１あるいはプリチャージ制御部１Ａを接続する必要があり、プリチャージのために追加されるトランジスタの数が増加する。

そこで、本実施形態では、データバスＤＢＵＳに接続されるデータラッチＸＤＬの数が多くても、プリチャージのために追加するトランジスタの数を少なくすることのできる例を示す。

図１０は、第３の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図である。

図１０に示す回路の基本的な構成は第１の実施形態と同じであるが、ここでは、複数のデータラッチＸＤＬ（ＸＤＬ１、ＸＤＬ２、ＸＤＬ３、・・・）のそれぞれの反転データ端子ＸＮに転送ゲートＮＴ１１、ＮＴ１２、ＮＴ１３、・・・が接続され、制御信号ＸＴ１、ＸＴ２、ＸＴ３、・・・により、それぞれのデータラッチＸＤＬのデータの転送が制御されるものとする。

本実施形態では、データバスＤＢＵＳの途中に転送ゲートＮＴ４（第４の転送ゲート）を挿入して、転送ゲートＮＴ１１、ＮＴ１２、ＮＴ１３、・・・（第１の転送ゲート）が接続された側をデータバスＤＢＵＳＸ（第３のデータバス）とし、他方をデータバスＤＢＵＳ（第４のデータバス）とする。転送ゲートＮＴ４は、制御信号ＤＸＳＷにより、データバスＤＢＵＳＸとデータバスＤＢＵＳとの間のデータ転送を制御する。

また、本実施形態では、プリチャージ制御部１は、データラッチＸＤＬ１、ＸＤＬ２、ＸＤＬ３、・・・からデータバスＤＢＵＳＸへ転送されたデータの値にもとづいてデータバスＤＢＵＳをプリチャージする。

なお、データバスＤＢＵＳＸは、制御信号ＤＸＰＣにより制御されるＮＭＯＳトランジスタＮ５により、プリチャージされる。

図１１および図１２に、本実施形態の不揮発性半導体記憶装置におけるデータ転送動作の例を波形図で示す。

図１１は、データラッチＸＤＬ１からデータラッチＬＤＬへデータを転送する動作の例である。

まず、（ａ）に示すように、データラッチＸＤＬ１の反転データ端子ＸＮのデータが‘１’の場合、制御信号ＤＸＰＣを‘１’としてデータバスＤＢＵＳＸをプリチャージした後、制御信号ＸＴ１を‘１’にして、データラッチＸＤＬ１の反転データ端子ＸＮのデータをデータバスＤＢＵＳＸへ転送し、データバスＤＢＵＳＸを‘１’のままとする。

その後、制御信号ＤＰＣＸが‘１’になると、データバスＤＢＵＳは、プリチャージ制御部１により‘１’にプリチャージされる。

その後、制御信号ＤＸＳＷが‘１’になると、データバスＤＢＵＳＸのデータがデータバスＤＢＵＳへ転送され、データバスＤＢＵＳは、そのまま‘１’となる。

以降の動作は、第１の実施形態と同じであるので、ここでは、その説明を省略する。

一方、（ｂ）に示すように、データラッチＸＤＬ１の反転データ端子ＸＮのデータが‘０’の場合は、データバスＤＢＵＳＸへ転送されるデータが‘０’であるので、制御信号ＤＰＣＸが‘１’になっても、データバスＤＢＵＳは、プリチャージされない。

その後、制御信号ＤＸＳＷが‘１’になると、データバスＤＢＵＳＸのデータがデータバスＤＢＵＳへ転送され、データバスＤＢＵＳは、そのまま‘０’となる。

以降の動作は、第１の実施形態と同じであるので、ここでは、その説明を省略する。

図１２は、データラッチＬＤＬからデータラッチＸＤＬ１へデータを転送する動作の例である。ここでは、反転データ端子ＬＮからデータラッチＬＤＬのデータを出力する例を示す。

まず、（ａ）に示すように、データラッチＬＤＬの反転データ端子ＬＮのデータが‘１’の場合、第１の実施形態と同じく、制御信号ＤＰＣＬが‘１’になると、データバスＤＢＵＳは、プリチャージ制御部２により‘１’にプリチャージされる。その後、制御信号ＤＳＷが‘１’になると、データバスＬＢＵＳ上のデータがデータバスＤＢＵＳへ転送され、データバスＤＢＵＳは、そのまま‘１’となる。

次に、制御信号ＤＸＳＷが‘１’になると、データバスＤＢＵＳＸのデータは、データバスＤＢＵＳへ転送される。ここで、データバスＤＢＵＳＸは、制御信号ＤＸＰＣが‘１’のときにプリチャージされているので、そのまま‘１’となる。

次に、データラッチＸＤＬ１内部のＰＭＯＳトランジスタＰ２０２をオフさせる制御信号ＸＬＩを‘１’とした上で、制御信号ＸＴ１を‘１’とする。これにより、データラッチＸＤＬ１の反転データ端子ＸＮの値は、予めセットされた‘１’がそのまま保持される。

一方、（ｂ）に示すように、データラッチＬＤＬの反転データ端子ＬＮのデータが‘０’の場合、第１の実施形態と同じく、制御信号ＤＰＣＬが‘１’になっても、データバスＤＢＵＳは、プリチャージされない。

このような本実施形態によれば、複数のデータラッチＸＤＬのデータを一旦データバスＤＢＵＳＸへ転送し、データバスＤＢＵＳＸへ転送された転送されたデータの値に応じて、プリチャージ制御部１がデータバスＤＢＵＳのプリチャージを制御する。そのため、データラッチＸＤＬの数が多くても、１つのプリチャージ制御部１で、データバスＤＢＵＳのプリチャージを制御することができ、プリチャージのために追加するトランジスタの数を少なくすることができる。

なお、データバスＤＢＵＳＸをプリチャージする必要があるが、データバスＤＢＵＳＸは、データバスＤＢＵＳよりも配線長が短いので、その配線容量も少ない。そのため、そのプリチャージで消費される電力は、データバスＤＢＵＳを常にプリチャージする場合に比べるとかなり少なく、総合的な消費電力を少なくすることができる。

（第４の実施形態）
上述の各実施形態では、データラッチＸＤＬからデータバスＤＢＵＳへデータを転送するときのプリチャージレベルは‘１’に固定されていたが、本実施形態では、転送データに応じてプリチャージレベルを‘１’または‘０’とすることのできる例を示す。

図１３は、第４の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図である。

図１３に示す例は、第３の実施形態のプリチャージ制御部１をプリチャージ制御部１Ｂに変更したものである。

プリチャージ制御部１Ｂは、データバスＤＢＵＳと電源端子との間に直列に接続されたＰＭＯＳトランジスタＰ１１と、ＰＭＯＳトランジスタＰ１２と、データバスＤＢＵＳと接地端子との間に直列に接続されたＮＭＯＳトランジスタＮ１３と、ＮＭＯＳトランジスタＮ１４と、を有する。

ＰＭＯＳトランジスタＰ１１のゲート端子は、データバスＤＢＵＳＸに接続され、ＰＭＯＳトランジスタＰ１２のゲート端子へは、制御信号ＤＰＣＸＮが入力される。

また、ＮＭＯＳトランジスタＮ１３のゲート端子は、データバスＤＢＵＳＸに接続され、ＮＭＯＳトランジスタＮ１４のゲート端子へは、制御信号ＤＤＣＸが入力される。

制御信号ＤＰＣＸＮおよび制御信号ＤＤＣＸは、データバスＤＢＵＳＸからデータバスＤＢＵＳへデータを転送するときの、データバスＤＢＵＳをプリチャージするタイミングを制御する信号である。制御信号ＤＰＣＸＮが‘０’、制御信号ＤＰＣＸが‘１’のとき、プリチャージ制御部１Ｂは、データバスＤＢＵＳをプリチャージする。

そのとき、プリチャージ制御部１Ｂは、データバスＤＢＵＳＸに転送されたデータが‘０’であるときはデータバスＤＢＵＳを‘１’にプリチャージし、データバスＤＢＵＳＸに転送されたデータが‘１’であるときはデータバスＤＢＵＳを‘０’にプリチャージする。

図１４に、データラッチＸＤＬ１からデータラッチＬＤＬへデータを転送する動作の例を示す。

（ａ）に示すように、データラッチＸＤＬ１の反転データ端子ＸＮのデータが‘０’の場合、データバスＤＢＵＳＸへ‘０’が転送される。したがって、制御信号ＤＰＣＸＮが‘１’になると、プリチャージ制御部１ＢのＰＭＯＳトランジスタＰ１１とＰＭＯＳトランジスタＰ１２がともに導通し、データバスＤＢＵＳを‘１’にプリチャージする。

一方、（ｂ）に示すように、データラッチＸＤＬ１の反転データ端子ＸＮのデータが‘１’の場合、データバスＤＢＵＳＸへ‘１’が転送される。したがって、制御信号ＤＤＣＸが‘１’になると、プリチャージ制御部１ＢのＮＭＯＳトランジスタＮ１３とＮＭＯＳトランジスタＮ１４がともに導通し、データバスＤＢＵＳを‘０’にプリチャージする。

また、本実施形態では、転送ゲートＮＴ４を閉じたままにしておけば、プリチャージ制御部１Ｂを、データバスＤＢＵＳＸ上のデータを反転させてデータバスＤＢＵＳへ伝送するインバータとして用いることができる。

これにより、図１４に示すように、データラッチＸＤＬ１の反転データ端子ＸＮから出力されたデータとは反対極性のデータを、データラッチＬＤＬに格納することができる。

このような本実施形態によれば、データバスＤＢＵＳＸに転送されたデータの値に応じて、データバスＤＢＵＳを‘１’または‘０’にプリチャージすることができる。また、転送ゲートＮＴ４を閉じたままにしておけば、データバスＤＢＵＳＸ上のデータを反転させてデータバスＤＢＵＳへ伝送することができる。

（第５の実施形態）
本実施形態では、データラッチＸＤＬとデータラッチＬＤＬ相互間のデータ転送と同時に、データラッチＸＤＬに格納されたデータとデータラッチＬＤＬに格納されたデータとの間の論理演算を行うことのできる不揮発性半導体記憶装置の例を示す。

図１５は、第５の実施形態の不揮発性半導体記憶装置の構成の例を示す回路図である。

図１５に示す例は、第３の実施形態の回路のデータバスＤＢＵＳＸの途中に、データバスＤＢＵＳＸ上のデータの極性の正転／反転の切り換えを行う演算部３を挿入したものである。

演算部３は、データバスＤＢＵＳＸ上のデータの極性を正転で転送する転送ゲートＮＴ５を有する。転送ゲートＮＴ５は、ＮＭＯＳトランジスタで構成され、そのゲート端子に制御信号ＢＸＳＷが入力される。

この転送ゲートＮＴ５の挿入に伴い、本実施形態では、転送ゲートＮＴ１と転送ゲートＮＴ５間をデータバスＤＢＵＳＸ、転送ゲートＮＴ５と転送ゲートＮＴ４間をデータバスＤＢＵＳＢ、転送ゲートＮＴ４と転送ゲートＮＴ３間をデータバスＤＢＵＳＡと称する。

また、演算部３は、データバスＤＢＵＳＸと電源端子との間に接続されたＮＭＯＳトランジスタＮ３１と、データバスＤＢＵＳＸと接地端子との間に直列に接続されたＮＭＯＳトランジスタＮ３２およびＮＭＯＳトランジスタＮ３３と、を有し、データバスＤＢＵＳＸと電源端子との間に接続されたＮＭＯＳトランジスタＮ３４と、データバスＤＢＵＳＢと接地端子との間に直列に接続されたＮＭＯＳトランジスタＮ３５およびＮＭＯＳトランジスタＮ３６と、を有する。

ＮＭＯＳトランジスタＮ３１のゲート端子へは、制御信号ＤＸＰＣが入力され、ＮＭＯＳトランジスタＮ３２のゲート端子は、データバスＤＢＵＳＢに接続され、ＮＭＯＳトランジスタＮ３３のゲート端子へは、制御信号ＤＸＤＣが入力される。

同様に、ＮＭＯＳトランジスタＮ３４のゲート端子へは、制御信号ＤＢＰＣが入力され、ＮＭＯＳトランジスタＮ３５のゲート端子は、データバスＤＢＵＳＸに接続され、ＮＭＯＳトランジスタＮ３６のゲート端子へは、制御信号ＤＢＤＣが入力される。

制御信号ＤＸＰＣが‘１’のときデータバスＤＢＵＳＸはプリチャージされ、制御信号ＤＢＰＣが‘１’のときデータバスＤＢＵＳＢはプリチャージされる。

これに対して、制御信号ＤＸＤＣが‘１’のときに、データバスＤＢＵＳＢのデータの反転データがデータバスＤＢＵＳＸへ伝送され、制御信号ＤＢＤＣが‘１’のときに、データバスＤＢＵＳＸのデータの反転データがデータバスＤＢＵＳＢへ伝送される。

本実施形態の論理演算は、転送先データラッチへのデータの書き込みを通じて実行される。そのとき、転送先データラッチと転送元データラッチがバスラインを介して直結されていると、転送先データラッチのデータが‘０’で、転送元データラッチのデータが‘１’の場合、転送元データラッチのデータが‘０’に書き換わり、破壊されてしまう。

そこで、本実施形態では、論理演算を行うときのデータ書き込み時は、転送先データラッチへのデータの書き込み時に転送先データラッチと転送元データラッチが直結されないよう、転送ゲートＮＴ４あるいは転送ゲートＮＴ５の少なくとも一方を閉じておくようにする。

これにより、論理演算実行時に、転送元データラッチのデータが破壊されることを防ぐことができる。

このように、本実施形態では、転送先データラッチのデータが‘０’であってもデータの転送が行えるので、データの転送と同時に、転送元データラッチのデータと転送先データラッチのデータとの間の論理演算を行うことができる。

この論理演算動作の例を、図１６〜図２０を用いて説明する。なお、ここでは、データラッチＸＤＬの正転データをＸＤＬ、反転データを〜ＸＤＬと表わし、データラッチＬＤＬの正転データをＬＤＬ、反転データを〜ＬＤＬと表わす。

図１６は、データラッチＸＤＬ１からデータラッチＬＤＬへのデータ転送時に、ＸＤＬとＬＤＬのＡＮＤ演算（ＸＤＬ＆ＬＤＬ）結果を、データラッチＬＤＬの正転データ端子Ｌへ書き込む例である。この場合、制御信号ＡＢＳＷを常に‘０’として、転送ゲートＮＴ４を閉じておく。

データラッチＸＤＬ１の反転データ端子ＸＮから出力された〜ＸＤＬは、制御信号ＸＴ１が‘１’のときにデータバスＤＢＵＳＸへ転送され、制御信号ＢＸＳＷが‘１’のときにデータバスＤＢＵＳＢへ転送される。

次に、制御信号ＤＡＰＣＮが‘０’、制御信号ＤＡＤＣが‘１’のときにプリチャージ制御部１Ｂにより反転され、データバスＤＢＵＳＡへＸＤＬが伝送される。

したがって、制御信号ＤＳＷが‘１’のときに、データバスＬＢＵＳには、ＸＤＬが転送されてくる。このデータバスＬＢＵＳ上のＸＤＬが、制御信号ＬＴＬが‘１’のときに、データラッチＬＤＬの正転データ端子Ｌへ書き込まれる。

そのとき、書き込み前のＬＤＬが、ＬＤＬ＝１ならば、書き込み後のＬＤＬは、ＸＤＬ＝１ならばＬＤＬ＝１、ＸＤＬ＝０ならばＬＤＬ＝０となる。一方、書き込み前のＬＤＬが、ＬＤＬ＝０ならば、書き込み後のＬＤＬは、ＸＤＬ＝１でもＸＤＬ＝０でも、ＬＤＬ＝０となる。

図１８（ａ）に、この転送動作におけるＸＤＬとＬＤＬの値の関係を真理値表で示す。この真理値表に見るように、図１６に示す転送動作により、ＸＤＬとＬＤＬのＡＮＤ演算（ＸＤＬ＆ＬＤＬ）結果がデータラッチＬＤＬへＬＤＬとして格納されていることがわかる。

また、この転送動作は、〜ＸＤＬと〜ＬＤＬのＯＲ演算（〜ＸＤＬ｜〜ＬＤＬ）結果をデータラッチＬＤＬへ〜ＬＤＬとして格納する動作ともみなせる。

図１７は、データラッチＸＤＬ１からデータラッチＬＤＬへのデータ転送時に、〜ＸＤＬとＬＤＬのＡＮＤ演算（〜ＸＤＬ＆ＬＤＬ）結果を、データラッチＬＤＬの正転データ端子Ｌへ書き込む例である。この場合、制御信号ＡＢＳＷ、ＢＸＳＷを常に‘０’として、転送ゲートＮＴ４、ＮＴ５を閉じておく。

この例が図１６の動作と異なる点は、演算部３が、データバスＤＢＵＳＸのデータを反転させて、データバスＤＢＵＳＢへ伝送する点である。すなわち、制御信号ＤＢＤＣが‘１’のときに、データバスＤＢＵＳＢへＸＤＬが伝送される。

このＸＤＬは、プリチャージ制御部１Ｂにより再度反転され、データバスＬＢＵＳへは〜ＸＤＬが転送される。

図１８（ｂ）に、この転送動作における〜ＸＤＬとＬＤＬの値の関係を真理値表で示す。この真理値表に見るように、図１７に示す転送動作により、〜ＸＤＬとＬＤＬのＡＮＤ演算（〜ＸＤＬ＆ＬＤＬ）結果がデータラッチＬＤＬにＬＤＬとして格納されていることがわかる。

また、この転送動作は、ＸＤＬと〜ＬＤＬのＯＲ演算（ＸＤＬ｜〜ＬＤＬ）結果をデータラッチＬＤＬへ〜ＬＤＬとして格納する動作ともみなせる。

図１９は、データラッチＬＤＬからデータラッチＸＤＬ１へのデータ転送時に、〜ＬＤＬと〜ＸＤＬのＡＮＤ演算（〜ＬＤＬ＆〜ＸＤＬ）結果を、データラッチＸＤＬ１の反転データ端子ＸＮへ書き込む例である。この場合、制御信号ＡＢＳＷを常に‘０’として、転送ゲートＮＴ４を閉じておく。

データラッチＬＤＬの正転データ端子Ｌから出力されたＬＤＬは、制御信号ＬＴＬが‘１’のときにデータバスＬＢＵＳへ転送され、制御信号ＤＳＷが‘１’のときにデータバスＤＢＵＳＡへ転送され、制御信号ＡＢＳＷが‘１’のときにデータバスＤＢＵＳＢへ転送される。

このデータバスＤＢＵＳＢへ転送されたＬＤＬは、制御信号ＤＸＤＣが‘１’のときに演算部３で反転され、データバスＤＢＵＳＸへ〜ＬＤＬとして伝達される。

このデータバスＤＢＵＳＸ上の〜ＬＤＬが、制御信号ＸＴ１が‘１’のときに、データラッチＸＤＬ１の反転データ端子ＸＮへ書き込まれる。

そのとき、書き込み前の〜ＸＤＬが、〜ＸＤＬ＝１ならば、書き込み後の〜ＸＤＬは、〜ＬＤＬ＝１ならば〜ＸＤＬ＝１、〜ＬＤＬ＝０ならば〜ＸＤＬ＝０となる。一方、書き込み前の〜ＸＤＬが、〜ＸＤＬ＝０ならば、書き込み後の〜ＸＤＬは、〜ＬＤＬ＝１でも〜ＬＤＬ＝０でも、〜ＸＤＬ＝０となる。

図２０に、この転送動作における〜ＬＤＬと〜ＸＤＬの値の関係を真理値表で示す。この真理値表に見るように、図１９に示す転送動作により、〜ＬＤＬと〜ＸＤＬのＡＮＤ演算（〜ＬＤＬ＆〜ＸＤＬ）結果がデータラッチＸＤＬに〜ＸＤＬとして格納されていることがわかる。

また、この転送動作は、ＬＤＬとＸＤＬのＯＲ演算（ＬＤＬ｜ＸＤＬ）結果をデータラッチＸＤＬに〜ＸＤＬとして格納する動作ともみなせる。

このような本実施形態によれば、データラッチＸＤＬとデータラッチＬＤＬ相互間のデータ転送と同時に、データラッチＸＤＬに格納されたデータとデータラッチＬＤＬに格納されたデータとの間の論理演算を行うことができる。これにより、データ転送後に改めて演算処理を行う必要がないので、データ演算に関わる電力消費を低減することができるとともに、データ演算に要する時間を短縮することができる。

以上説明した少なくとも１つの実施形態の不揮発性半導体記憶装置およびデータ転送方法によれば、データラッチ間のデータ転送およびデータ演算における電力消費の低減、およびデータ演算の高速化を図ることができる。

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１Ａ、１Ｂ プリチャージ制御部
２、２Ａ プリチャージ制御部
３ 演算部
ＸＤＬ、ＸＤＬ１〜ＸＤＬ３、ＬＤＬ データラッチ
ＮＴ１、ＮＴ１１〜ＮＴ１３、ＮＴ２１、ＮＴ２２、ＮＴ３〜ＮＴ５、 転送ゲート
Ｎ１１〜Ｎ１４、Ｎ２１、Ｎ２２、Ｎ３〜Ｎ５、Ｎ３１〜Ｎ３６、Ｎ１０１、Ｎ２０１、Ｎ１１１、Ｎ２１１ ＮＭＯＳトランジスタ
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ１０１、Ｐ１０２、Ｐ２０１、Ｐ２０２、Ｐ１１１、Ｐ１１２、Ｐ２１１、Ｐ２１２ ＰＭＯＳトランジスタ

Claims (5)

1. 第１のデータラッチと、
   第２のデータラッチと、
   第１のデータバスと、
   第２のデータバスと、
   前記第１のデータラッチと前記第１のデータバスとに電気的に接続された第１の転送ゲートと、
   前記第２のデータラッチと前記第２のデータバスとに電気的に接続された第２の転送ゲートと、
   前記第１のデータバスと前記第２のデータバスとに電気的に接続された第３の転送ゲートと、
   電源端子と前記第１のデータバスとの間に接続され、前記第１のデータラッチに格納されたデータの値に基づいて制御される第１のスイッチング素子を含む第１のプリチャージ制御部と、
   前記電源端子と前記第１のデータバスとの間に接続され、前記第２のデータラッチから前記第２のデータバスへ転送されたデータの値に基づいて制御される第２のスイッチング素子を含む第２のプリチャージ制御部と
   を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記第１のデータバスは、第３のデータバスと第４のデータバスを含み、
   前記第３のデータバスと前記第４のデータバスとの間に電気的に接続された第４の転送ゲートを備え、
   前記第４の転送ゲートが、
   前記第３のデータバスと前記第４のデータバスとの間のデータ転送を制御し、
   前記第１のプリチャージ制御部は、前記第４のデータバスに接続され、前記第１のデータラッチから前記第３のデータバスへ転送されたデータの値によって前記第１のスイッチング素子の導通が制御される
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１のプリチャージ制御部が、
   接地端子と前記第４のデータバスとの間に接続され、前記第３のデータバスへ転送されたデータによって導通が制御される第３のスイッチング素子を含み、
   前記前記第４の転送ゲートが非導通であるとき、前記第３のデータバスへ転送されたデータの極性を反転させて前記第４のデータバスへ伝送する
   ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記第３のデータバスの途中に挿入されて、前記第３のデータバス上のデータの極性の正転／反転の切り換えを行う演算部を備え、
   前記演算部が、
   前記第１のデータラッチあるいは前記第２のデータラッチへの転送データの書き込み時に、前記転送データの極性を制御することにより、前記第１のデータラッチに格納されたデータと前記第２のデータラッチに格納されたデータとの間の論理演算を実行させる
   ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 第１のデータラッチと、
   第２のデータラッチと、
   第１のデータバスと、
   第２のデータバスと、
   前記第１のデータラッチと前記第１のデータバスとに電気的に接続された第１の転送ゲートと、
   前記第２のデータラッチと前記第２のデータバスとに電気的に接続された第２の転送ゲートと、
   前記第１のデータバスと前記第２のデータバスとに電気的に接続された第３の転送ゲートと、
   電源端子と前記第１のデータバスとの間に接続された第１のプリチャージ制御部と、
   前記電源端子と前記第１のデータバスとの間に接続された第２のプリチャージ制御部と
   を備える不揮発性半導体記憶装置のデータ転送方法であって、
   前記第１のデータラッチから前記第２のデータラッチへデータを転送するときは、
   前記第１のプリチャージ制御部が、
   前記第１のデータラッチに格納されたデータの値にもとづいて前記第１のデータバスをプリチャージし、
   前記第２のデータラッチから前記第１のデータラッチへデータを転送するときは、
   前記第２のプリチャージ制御部が、
   前記第２のデータラッチから前記第２の転送ゲート介して前記第２のデータバスへ転送されたデータの値にもとづいて前記第１のデータバスをプリチャージする
   ことを特徴とするデータ転送方法。

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