CN103956183A

CN103956183A - 抗辐射sram单元

Info

Publication number: CN103956183A
Application number: CN201410168019.7A
Authority: CN
Inventors: 刘梦新; 赵发展; 刘鑫; 韩郑生
Original assignee: Institute of Microelectronics of CAS
Current assignee: Beijing Zhongke Newmicrot Technology Development Co., Ltd.
Priority date: 2014-04-24
Filing date: 2014-04-24
Publication date: 2014-07-30
Anticipated expiration: 2034-04-24
Also published as: CN103956183B

Abstract

本发明提供了一种改进的抗辐射SRAM存储单元，该单元包括：反相器结构，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中反相器结构由PMOS管和NMOS管串联形成，PMOS管漏极和NMOS管漏极之间作为存储节点，每个存储节点控制其它反相器结构的一个NMOS管或PMOS管和另一个反相器结构的一个NMOS管或PMOS管的栅电压；传输结构，由第五NMOS管、第六NMOS管构成，其源极、栅极和漏极分别接位线/反相位线、字线和存储节点；稳定控制结构，用于对存储节点进行控制，由两个NMOS管构成。本发明通过增加稳定控制结构，提高了整个电路的稳定性。

Description

抗辐射SRAM单元

技术领域

本发明涉及半导体技术领域，尤其涉及一种改进的抗辐射SRAM存储单元。

背景技术

集成电路是当前世界上更新速度最快的电子产品，而存储器始终是代表集成电路技术发展水平的典型产品。集成电路设计、制造工艺水平的提高使SRAM的容量、性能得以不断改善。SRAM因为读写速度块，成为用作计算机高速缓存的最大量的挥发性存储器。此外，在航空、通讯、消费电子类电子产品中，SRAM也有着广泛的应用。

随着航空航天事业和半导体技术的飞速发展，各类电子设备早已应用到环境非常恶劣的空间中，空间中充斥着各种辐射粒子，而辐射效应会导致半导体存储器存储单元的数据翻转混乱，并导致整个逻辑电路的传输数据错误。因此，提高SRAM的抗辐射能力，已成为SRAM设计者必须考虑的问题。

传统的SRAM大多采用六管单元，其结构如图1所示，用两个钳位的反相器(M1和M5构成一个反相器，M2和M6构成第二个反相器)再加上两个传输晶体管(M3和M4)组成。字线WL控制M3和M4，在读取和写入操作时，M3和M4导通。读取时，两根位线BLB和BL均预充电至高电平。写入1时，BL＝1，BLB＝0；写入0时，BL＝0，BLB＝1。

现有的SRAM单元，在读取操作的时候，BL和BLB预充电至Vdd/2。由于晶体管的分压原理，导致存储0的节点电压上升，从而使静态噪声容限减小。如图1所示，在读取操作时，两条位线BL和BLB分别充电至Vdd/2，如果左边存储节点Q存储值为1，右边存储节点QB存储值为0，则当读取操作时，WL＝1，M5导通，由于Q存储的1，M2晶体管栅电压一直处于开启状态，BLB读取QB中存储的0时，本身被充电至高电平，因此M2和M4形成一个放电通路，QB电压从O上升。如果QB电压上升到一定程度，可以使M1导通，从而下拉Q点电位，整个SRAM内存储数据都会发生翻转，导致传输数据出现错误。

因此在执行读操作时，存储0的节点电压上升至0到Vdd/2之间某一水平，具体取决于M2和M4之间的导通电阻。这时，如果该节点再受到一个噪声电压的扰动，就更容易发生翻转，因而静态噪声容限减小。同样，在读取“1”时也存在存储节点电压变化的问题。如图1所示，BL和BLB在读取存储数据之前预充电至Vdd/2，若Q＝1，QB＝0，则M3和M5形成通路，Q点电位处于Vdd/2和Vdd之间某一水平，具体取决于M3和M5导通电阻的大小。

图2所示的是现有技术的10个MOS管SRAM单元，由10个MOS管构成4个存储节点A、B、C、D来存储信息。其中，A节点通过NMOS晶体管M1和M4分别对D节点和B节点进行控制，可以说，只有当A＝1时，A对D和B节点的控制是有效的，B节点也是如此。因此，如果A＝1，B＝0，而A跳变为0，B保持为0，则A和B节点对冗余节点C和D的控制是失效的，不利于整个SRAM保持稳定。总之，如果A和B节点由于单粒子翻转同时为0，可能导致SRAM逻辑发生翻转。同理，C和D也是如此。C通过PMOS晶体管M6和M7分别对B和D进行控制，D通过PMOS晶体管M5和M8分别对A和C进行控制。所以C和D也是在0的时候对外界的结点才能有效控制为1，因此，若C和D也同时跳变成1时，无法进行反馈。若A＝0，B＝1。可知。C＝0，D＝1。A变为1，D无法对A进行控制，而A可以通过M1对D进行控制，可能把D下拉为0。虽然B＝1在一定程度上可以下拉A的电位，但是A＝1也可以对B造成影响。

因此，希望提出一种新型的SRAM单元，能够让各存储节点在任意状态下都对其它节点保持控制。

发明内容

本发明提供了一种改进的抗辐射SRAM存储单元，该单元包括以下结构：

反相器结构，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中：

第一反相器结构由第一PMOS管P1和第一NMOS管N1串联形成，所述第一PMOS管P1的源极接电源VDD，所述第一NMOS管N1的源极接地，所述第一PMOS管P1漏极和第一NMOS管N1的漏极之间作为第一存储节点D；

第二反相器结构由第二PMOS管P2和第二NMOS管N2串联形成，所述第二PMOS管P2的源极接电源VDD，所述第二NMOS管N2的源极接地，所述第二PMOS管漏极P2和第二NMOS管N2的漏极之间作为第二存储节点A；

第三反相器结构由第三PMOS管P3和第三NMOS管N3串联形成，所述第三PMOS管P3的源极接电源VDD，所述第三NMOS管N3的源极接地，所述第三PMOS管漏极P3和第三NMOS管N3的漏极之间作为第三存储节点B；

第四反相器结构由第四PMOS管P4和第四NMOS管N4串联形成，所述第四PMOS管P4的源极接电源VDD，所述第四NMOS管N4的源极接地，所述第四PMOS管漏极P4和第四NMOS管N4的漏极之间作为第四存储节点C；

所述第一存储节点A，接第一NMOS管和第三NMOS管的栅电极；

所述第二存储节点B，连接第二NMOS管和第四NMOS管的栅电极；

所述第三存储节点C，连接第一PMOS管和第三PMOS管的栅电极；

所述第四存储节点D，连接第二PMOS管和第四PMOS管的栅电极；

稳定控制结构，用于当第三存储节点C和第四存储节点D为1时，对第一存储节点A和第二存储节点B进行控制，由第七NMOS管N7、第八NMOS管N8构成，其中，第七NMOS管N7的栅极接第四存储节点D，漏极接第一存储节点A，源极接地，第八NMOS管N8的栅极接第三存储节点C，漏极接第二存储节点B，源极接地；

传输结构，用于传输存储在存储节点中的逻辑电平状态和来自位线或反相位线的信息，由第五NMOS管N5、第六NMOS管N6构成。

与现有技术相比，采用本发明提供的技术方案具有如下优点：通过增加稳定控制结构，解决了传统十管四存储节点方案中，不同的电平状态会导致反馈失效的问题，使得存储节点在任意的电平状态下，都可以对其它节点保持有效控制，提高了整个电路的稳定性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为现有技术的六管单元结构的SRAM单元结构图；

图2为现有技术的抗辐射SRAM单元结构图；

图3根据本发明的实施例的改进的抗辐射SRAM存储单元结构图。

具体实施方式

下面详细描述本发明的实施例。

所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的器件和结构的例子，但是本领域普通技术人员可以意识到其他器件的可应用于性和/或其他结构的使用。

本发明提供了一种改进的抗辐射SRAM存储单元结构。下面，将通过本发明的一个实施例对图3所示的改进的抗辐射SRAM存储单元进行具体描述。如图3所示，本发明所提供的改进的抗辐射SRAM存储单元和括：

反相器结构和传输结构，其中所述反相器结构采用双管反相器构成反馈环，构成一个锁存结构。采用此结构，每个单元中有四个节点存储逻辑状态，其中每个节点的状态都由另外两个结点控制，而这另外两个起控制作用的结点并不互相联系，它们的状态也由其他结点的状态控制，为了保证整个反馈控制环路的稳定性，在本发明中还设置有用于增强第三存储节点C和第四存储节点D对第一存储节点A和第二存储节点B的控制能力的稳定控制结构；在进行读取操作时，存储在存储节点中的电平状态和来自位线或反相位线的信息通过传输结构相互传输，下面对分别对这三部分结构进行具体介绍。

反相器结构，用于锁存逻辑状态信息，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中，

第一反相器结构由第一PMOS管P1和第一NMOS管N1串联形成，所述第一PMOS管P1的源极接电源VDD，所述第一NMOS管N1的源极接地，所述第一PMOS管P1漏极和第一NMOS管N1的漏极之间作为第四存储节点D；第二反相器结构由第二PMOS管P2和第二NMOS管N2串联形成，所述第二PMOS管P2的源极接电源VDD，所述第二NMOS管N2的源极接地，所述第二PMOS管漏极P2和第二NMOS管N2的漏极之间作为第一存储节点A；第三反相器结构由第三PMOS管P3和第三NMOS管N3串联形成，所述第三PMOS管P3的源极接电源VDD，所述第三NMOS管N3的源极接地，所述第三PMOS管漏极P3和第三NMOS管N3的漏极之间作为第二存储节点B；第四反相器结构由第四PMOS管P4和第四NMOS管N4串联形成，所述第四PMOS管P4的源极接电源VDD，所述第四NMOS管N4的源极接地，所述第四PMOS管漏极P4和第四NMOS管N4的漏极之间作为第三存储节点C。

其中所述第一存储节点A，连接第一NMOS管和第三NMOS管的栅电极；所述第二存储节点B，连接第二NMOS管和第四NMOS管的栅电极；所述第三存储节点C，连接第一PMOS管和第三PMOS管的栅电极；所述第四存储节点D，连接第二PMOS管和第四PMOS管的栅电极。通过这种连接方式，就实现了存储节点间的反馈闭环控制，具体的第一存储节点A通过第一NMOS管和第三NMOS管实现对第四存储节点D和第二存储节点B的控制；第二存储节点B通过第二NMOS管和第四NMOS管实现对第三存储节点C和第一存储节点A的控制；第三存储节点C通过第一PMOS管和第三PMOS管实现对第四存储节点D和第二存储节点B的控制；第四存储节点D通过连接第二PMOS管和第四PMOS管实现对第一存储节点A和第四存储节点D的控制。

通过以上结构就实现了各节点间的反馈闭环控制，为了保证整个反馈控制环路的稳定性，在本发明中增加了用于增强第三存储节点C和第四存储节点D对第一存储节点A和第二存储节点B的控制能力的稳定控制结构。所述稳定控制结构由第七NMOS管N7和第八NMOS管N8构成，其中，第七NMOS管N7的栅极接第四存储节点D，漏极接第一存储节点A，源极接地，第八NMOS管N8的栅极接第三存储节点C，漏极接第二存储节点B，源极接地。根据背景说明中对现有十管四存储节点SRAM存储单元的分析可知，第三存储节点C和第四存储节点D为1时，C和D法对A和B进行反馈，而在增加了稳定控制结构后，由图3所示的本发明的结构示意图可知，在本发明中第七NMOS管N7和第八NMOS管N8的栅电压分别为第四存储节点D和第三存储节点C。这样，当D和C的电平状态为1的时候，可以通过N7和N8对第一存储节点A和第二存储节点B节点进行反馈。这样就能够消除图2所示的十管四存储节点SRAM的缺点，有利于提高整个电路的稳定性。

所述传输结构用于传输存储在存储节点中的逻辑电平状态和来自位线或反相位线的信息，包括第五NMOS管N5、第六NMOS管N6。其中，第五NMOS管N5的漏极接第一存储节点A，源极接位线BL，栅极接字线WL；第六NMOS管N6的漏极接第二存储节点B，源极接反相位线BLB，栅极接字线WL。

当对此存储单元进行读取和写入操作时，传输结构，即第五NMOS管N5、第六NMOS管N6均导通；在读取时，反相位线BLB和位线BL均预充电至高电平，在进行写入操作时，对要写入1的节点，BL＝1，BLB＝0；对要写入0的节点，BL＝0，BLB＝1。

与现有技术相比，本发明具有以下优点：通过增加稳定控制结构，解决了传统十管四存储节点方案中，不同的电平状态会导致反馈失效的问题，使得存储节点在任意的电平状态下，都可以对其它节点保持有效控制，提高了整个电路的稳定性。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种改进的抗辐射SRAM存储单元，该单元包括以下结构：

反相器结构，用于锁存逻辑电平状态，包括第一反相器结构、第二反相器结构、第三反相器结构、第四反相器结构，其中，

第一反相器结构包括第一PMOS管(P1)和第一NMOS管(N1)串联结构，所述第一PMOS管(P1)漏极和第一NMOS管(N1)的漏极之间作为第四存储节点(D)；

第二反相器结构包括第二PMOS管(P2)和第二NMOS管(N2)串联结构，所述第二PMOS管漏极(P2)和第二NMOS管(N2)的漏极之间作为第一存储节点(A)；

第三反相器结构包括第三PMOS管(P3)和第三NMOS管(N3)串联结构，所述第三PMOS管漏极(P3)和第三NMOS管(N3)的漏极之间作为第二存储节点(B)；

第四反相器结构由第四PMOS管(P4)和第四NMOS管(N4)串联结构，所述第四PMOS管漏极(P4)和第四NMOS管(N4)的漏极之间作为第三存储节点(C)；

所述第一存储节点(A)连接第一NMOS管(N1)和第三NMOS管(N3)的栅电极；

所述第二存储节点(B)连接第二NMOS管(N2)和第四NMOS管(N4)的栅电极；

所述第三存储节点(C)连接第一PMOS管(P1)和第三PMOS管(P3)的栅电极；

所述第四存储节点(D)连接第二PMOS管(P2)和第四PMOS管(P4)的栅电极。

稳定控制结构，用于当第三存储节点(C)和第四存储节点(D)为1时，对第一存储节点(A)和第二存储节点(B)进行控制，其包括第七NMOS管(N7)、第八NMOS管(N8)，其中，第七NMOS管(N7)的栅极接第四存储节点(D)，漏极接第一存储节点(A)，源极接地，第八NMOS管(N8)的栅极接第三存储节点(C)，漏极接第二存储节点(B)，源极接地；

传输结构，用于传输存储在存储节点中的逻辑电平状态和来自位线或反相位线的信息，包括第五NMOS管(N5)和第六NMOS管(N6)。

2.根据权利要求1所述的SRAM存储单元，所述反相器结构中：

所述第一PMOS管(P1)的源极接电源(VDD)，所述第一NMOS管(N1)的源极接地，所述第一PMOS管(P1)的漏极接所述第一NMOS管(N1)的漏极；

所述第二PMOS管(P2)的源极接电源(VDD)，所述第二NMOS管(N2)的源极接地，所述第二PMOS管(P2)的漏极接所述第二NMOS管(N2)的漏极；

所述第三PMOS管(P3)的源极接电源(VDD)，所述第三NMOS管(N3)的源极接地，所述第三PMOS管(P3)的漏极接所述第三NMOS管(N3)的漏极；

所述第四PMOS管(P4)的源极接电源(VDD)，所述第四NMOS管(N4)的源极接地，所述第四PMOS管(P4)的漏极接所述第四NMOS管(N4)的漏极。

3.根据权利要求1所述的SRAM存储单元，其中，所述传输结构中：

第五NMOS管(N5)的漏极接第一存储节点(A)，源极接位线(BL)，栅极接字线(WL)；

第六NMOS管(N6)的漏极接第二存储节点(B)，源极接反相位线(BLB)，栅极接字线(WL)。