CN105448327B - 抗多节点翻转的存储单元 - Google Patents

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Abstract

抗多节点翻转的存储单元，涉及集成电路技术领域。为了解决现有存储单元在辐射环境下不具备抵抗单粒子多节点翻转的能力，从而引起存储单元的存储状态改变的问题。该存储单元包括一号PMOS晶体管、二号PMOS晶体管、三号PMOS晶体管、四号PMOS晶体管、一号NMOS晶体管、二号NMOS晶体管、三号NMOS晶体管、四号NMOS晶体管、五号NMOS晶体管、六号NMOS晶体管、七号NMOS晶体管、八号NMOS晶体管，字线WL、位线BL和位线BLN。本发明所述的存储单元能够抵抗单粒子单一节点的翻转和单粒子多节点的翻转，防止SEU效应改变存储单元的存储状态，提高了系统的可靠性。适用于集成电路中。

Description

抗多节点翻转的存储单元
技术领域
本发明涉及集成电路技术领域，具体涉及抗辐射加固电路领域。
背景技术
随着集成电路制造尺寸的不断减小，存储单元变得越来越容易受到辐射的影响，由辐射粒子引起的单粒子翻转(single event upset,SEU)已经成为了影响存储器尤其是静态随机存取储存器(static random access memory,SRAM)可靠性的重要因素之一。当辐射粒子穿过存储单元电路时，会在其径迹上电离出大量的电子-空穴对，其中靠近反偏P-N结的电子-空穴对将在电场的作用被分离到P-N节的两侧，进而影响P-N结两侧的电势，当P-N结两侧收集的电荷达到一定数量时，会导致存储电路的存储状态发生改变，即发生了单粒子翻转事件。DICE(Dual Interlocked Storage Cell)存储单元防止了单粒子单一节点翻转所引起的整个存储状态改变的现象，DICE存储单元在不增加太大面积的情况下，很好的解决了单粒子单一节点翻转的问题，因此在抗辐射加固领域得到了广泛的应用。但随着工艺尺寸的减小，存储单元的密度不断增加，使得单次单粒子效应不止影响电路中的某一单一节点，而是在电荷共享(charge sharing)的作用下，同时影响多个电路节点上的存储状态，即发生了单粒子的多节点翻转现象，而DICE存储单元，不具备抵抗单粒子多节点翻转的能力，从而引起DICE存储单元的存储状态改变。
发明内容
本发明是为了解决现有存储单元不具备抵抗单粒子多节点翻转的能力，从而引起存储单元的存储状态改变的问题，从而提供抗多节点翻转的存储单元。
抗多节点翻转的存储单元，包括一号PMOS晶体管、二号PMOS晶体管、三号PMOS晶体管、四号PMOS晶体管、一号NMOS晶体管、二号NMOS晶体管、三号NMOS晶体管、四号NMOS晶体管、五号NMOS晶体管、六号NMOS晶体管、七号NMOS晶体管、八号NMOS晶体管，字线WL、位线BL和位线BLN；
一号PMOS晶体管的源极、三号PMOS晶体管的源极、四号PMOS晶体管的源极和二号PMOS晶体管的源极连接并接电源，一号PMOS晶体管的漏极、三号PMOS晶体管的栅极和三号NMOS晶体管的漏极连接，一号PMOS晶体管的栅极连接七号NMOS晶体管的栅极，三号PMOS晶体管的漏极连接七号NMOS晶体管的源极，七号NMOS晶体管的漏极连接三号NMOS晶体管的栅极，七号NMOS晶体管和三号NMOS晶体管的公共端同时连接五号NMOS晶体管的漏极或源极中的任意一极、一号NMOS晶体管的漏极和二号NMOS晶体管的栅极，一号NMOS晶体管的栅极、二号NMOS晶体管漏极和四号NMOS晶体管的栅极连接，四号NMOS晶体管的源极、二号NMOS晶体管的源极、一号NMOS晶体管的源极和三号NMOS晶体管的源极连接并接地，四号NMOS晶体管的漏极同时连接一号PMOS晶体管和七号NMOS晶体管的公共端、四号PMOS晶体管的栅极和二号PMOS晶体管的漏极，一号NMOS晶体管、二号NMOS晶体管和四号NMOS晶体管的公共端同时连接六号NMOS晶体管的漏极或源极中的任意一极、八号NMOS晶体管的漏极，八号NMOS晶体管的栅极连接二号PMOS晶体管的栅极，八号NMOS晶体管和二号PMOS晶体管的公共端连接一号PMOS晶体管和三号NMOS晶体管的公共端，八号NMOS晶体管的源极连接四号PMOS晶体管的漏极；
五号NMOS晶体管的漏极或源极中的另一极连接位线BLN，五号NMOS晶体管的栅极连接字线WL，六号NMOS晶体管的漏极或源极中的另一极连接位线BL，六号NMOS晶体管的栅极连接字线WL；
节点S0为一号PMOS晶体管、三号PMOS晶体管和三号NMOS晶体管的公共端；
节点S1为四号PMOS晶体管、二号PMOS晶体管和四号NMOS晶体管的公共端；
节点QN为一号NMOS晶体管、二号NMOS晶体管和三号NMOS晶体管的公共端；
节节点Q为一号NMOS晶体管、二号NMOS晶体管和四号NMOS晶体管的公共端。
本发明所述的抗多节点翻转的存储单元，包括12个晶体管，其中PMOS晶体管有4个，NMOS晶体管有8个，五号NMOS晶体管和六号NMOS晶体管是存取晶体管，连接中不必区分五号NMOS晶体管和六号NMOS晶体管的漏极和源极，由字线WL来控制开关操作；一号PMOS晶体管、二号PMOS晶体管、三号PMOS晶体管、四号PMOS晶体管、七号NMOS晶体管和八号NMOS晶体管组成了上拉网络；一号NMOS晶体管、二号NMOS晶体管、三号NMOS晶体管和四号NMOS晶体管构成了下拉网络，本发明所述的输出节点是节点Q和节点QN，其中节点Q通过六号NMOS晶体管与位线BL相连接，而节点QN通过五号NMOS晶体管与位线BLN连接。本发明所述的存储单元能够抵抗单粒子单一节点的翻转和单粒子多节点的翻转，从而有效地降低了SEU效应对存储器的影响，防止SEU效应改变存储单元的存储状态，提高了系统的可靠性，本存储单元可以是微米存储单元或纳米存储单元。由于存储单元属于锁存器，因此本存储单元也是一个抗辐射锁存器的加固单元。
附图说明
图1是背景技术中DICE存储单元的结构示意图。
图2是具体实施方式一所述的抗多节点翻转的存储单元的结构示意图。
图3是具体实施方式一中的存储单元的读写和保持操作的波形。
图4为具体实施方式一中发生SEU时的仿真波形图。
具体实施方式
具体实施方式一：参照图2至图4具体说明本实施方式，本实施方式所述的抗多节点翻转的存储单元，包括一号PMOS晶体管P1、二号PMOS晶体管P2、三号PMOS晶体管P3、四号PMOS晶体管P4、一号NMOS晶体管N1、二号NMOS晶体管N2、三号NMOS晶体管N3、四号NMOS晶体管N4、五号NMOS晶体管N5、六号NMOS晶体管N6、七号NMOS晶体管N7、八号NMOS晶体管N8，字线WL1、位线BL2和位线BLN3；
一号PMOS晶体管P1的源极、三号PMOS晶体管P3的源极、四号PMOS晶体管P4的源极和二号PMOS晶体管P2的源极连接并连接电源，一号PMOS晶体管P1的漏极、三号PMOS晶体管P3的栅极和三号NMOS晶体管N3的漏极连接，一号PMOS晶体管P1的栅极连接七号NMOS晶体管N7的栅极，三号PMOS晶体管P3的漏极连接七号NMOS晶体管N7的源极，七号NMOS晶体管N7的漏极连接三号NMOS晶体管N3的栅极，七号NMOS晶体管N7和三号NMOS晶体管N3的公共端同时连接五号NMOS晶体管N5的漏极或源极中的任意一极、一号NMOS晶体管N1的漏极和二号NMOS晶体管N2的栅极，一号NMOS晶体管N1的栅极、二号NMOS晶体管N2漏极和四号NMOS晶体管N4的栅极连接，四号NMOS晶体管N4的源极、二号NMOS晶体管N2的源极、一号NMOS晶体管N1的源极和三号NMOS晶体管N3的源极连接并接地，四号NMOS晶体管N4的漏极同时连接一号PMOS晶体管P1和七号NMOS晶体管N7的公共端、四号PMOS晶体管P4的栅极和二号PMOS晶体管P2的漏极，一号NMOS晶体管N1、二号NMOS晶体管N2和四号NMOS晶体管N4的公共端同时连接六号NMOS晶体管N6的漏极或源极中的任意一极、八号NMOS晶体管N8的漏极，八号NMOS晶体管N8的栅极连接二号PMOS晶体管P2的栅极，八号NMOS晶体管N8和二号PMOS晶体管P2的公共端连接一号PMOS晶体管P1和三号NMOS晶体管N3的公共端，八号NMOS晶体管N8的源极连接四号PMOS晶体管P4的漏极；
五号NMOS晶体管N5的漏极或源极中的另一极连接位线BLN3，五号NMOS晶体管N5的栅极连接字线WL1，六号NMOS晶体管N6的漏极或源极中的另一极连接位线BL2，六号NMOS晶体管N6的栅极连接字线WL1；
节点S0为一号PMOS晶体管P1、三号PMOS晶体管P3和三号NMOS晶体管N3的公共端；
节点S1为四号PMOS晶体管P4、二号PMOS晶体管P2和四号NMOS晶体管N4的公共端；
节点QN为一号NMOS晶体管N1、二号NMOS晶体管N2和三号NMOS晶体管N3的公共端；
节点Q为一号NMOS晶体管N1、二号NMOS晶体管N2和四号NMOS晶体管N4的公共端。
假设存储单元的状态为节点QN＝0、节点Q＝1、节点S0＝1和节点S1＝0，
存储单元存操作：
当字线WL1为低电平“0”时，一号PMOS晶体管P1、四号PMOS晶体管P4、一号NMOS晶体管N1、四号NMOS晶体管N4和八号NMOS晶体管N8处于开态，二号PMOS晶体管P2、三号PMOS晶体管P3、二号NMOS晶体管N2、三号NMOS晶体管N3、五号NMOS晶体管N5、六号NMOS晶体管N6和七号NMOS晶体管N7处于关态。此时，存储单元处于存操作状态。
存储单元读操作：
首先，位线BL2和位线BLN3被预充电到VDD。
当字线WL1变为高电平“1”时，节点Q保持其原来的“1”状态。但是节点QN将会通过一号NMOS晶体管N1和五号NMOS晶体管N5进行放电，然后，灵敏放大器根据位线BL2和位线BLN3之间的电压差将存储单元的状态输出，从而完成读操作。
存储器写操作：
为了对存储器进行写操作，位线BL2需要被下拉到低电平“0”，同时位线BLN3需要被上拉到高电平“1”。当字线WL1变为高电平“1”时，节点Q和节点QN被分别下拉到低电平“0”和上拉到高电平“1”。然后，二号PMOS晶体管P2、三号PMOS晶体管P3、二号NMOS晶体管N2、三号NMOS晶体管N3、五号NMOS晶体管N5、六号NMOS晶体管N6和七号NMOS晶体管N7被开启；同时一号PMOS晶体管P1、四号PMOS晶体管P4、一号NMOS晶体管N1、四号NMOS晶体管N4和八号NMOS晶体管N8被关闭。最后，当字线WL1回到低电平“0”时，所有节点都处于稳定状态，从而存储单元完成写操作。
图3为存储单元的读写和保持操作的波形，可以看出存储单元可以进行读写和保持操作，其中D为写入存储单元的数据，WL为字线WL1的状态，WE为写使能信号，Q、QN、S0和S1为存储单元的四个存储节点，RE为读使能信号，OUT和OUTN为从本实施方式所述的存储单元读出的信号。
当一个辐射粒子轰击PMOS晶体管时，只能产生正的瞬态电压脉冲；而轰击NMOS晶体管时，只能产生负的瞬态电压脉冲。假设节点QN＝0，节点Q＝1，节点S0＝1和节点S1＝0，可分析出节点Q、节点S0和节点S1为敏感节点，而节点QN不是敏感节点，因为它没有与PMOS晶体管相连接且其存储状态为0。反之，若假设节点QN＝1，节点Q＝0，节点S0＝0和节点S1＝1，则节点QN、节点S0和节点S1为敏感节点，节点Q为非敏感节点。在电荷共享引起的多节点翻转现象中，多于两个节点的电荷共享是不会引起存储单元状态发生有效改变的，因此，本发明所述的抗多节点翻转的存储器主要考虑对两个敏感节点进行抗辐射加固。
存储单元的抗辐射性能分析：
1.假设节点Q发生从1到0的状态翻转，那么它将关断一号NMOS晶体管N1和四号NMOS晶体管N4，但这并不会影响其他晶体管的工作状态，也不会影响其他三个节点的存储状态，尤其不会影响四号PMOS晶体管P4和八号NMOS晶体管N8的开启状态。因此，节点Q会在四号PMOS晶体管P4和八号NMOS晶体管N8的上拉作用下，在SEU事件结束后，恢复到原来的1状态。
2.当节点S1发生翻转时，节点S1上的存储状态会发生从0到1的翻转，从而关闭了一号PMOS晶体管P1和四号PMOS晶体管P4，并打开了七号NMOS晶体管N7，此时节点Q和节点S0处于高阻状态，但在节点电容的作用下，节点Q和节点S0将继续保持其原有状态。由于节点Q的状态未改变，所以四号NMOS晶体管N4仍然处于开启状态，从而在SEU事件结束后，四号NMOS晶体管N4会将节点S1重新拉回到原来的0状态。
3.当节点S0发生翻转时，三号PMOS晶体管P3和二号PMOS晶体管P2被快速地开启，八号NMOS晶体管N8关闭。八号NMOS晶体管N8关闭使得节点Q不受此SEU时间影响。三号PMOS晶体管P3和二号PMOS晶体管P2被快速地开启将导致节点S1的翻转，并进一步导致一号PMOS晶体管P1和四号PMOS晶体管P4关闭，七号NMOS晶体管N7开启。从而使节点QN所在的通路实现从电源到地的电流流过，此时节点QN的状态翻转与否取决于三号PMOS晶体管P3和七号NMOS晶体管N7组成的上拉网络与一号NMOS晶体管N1组成的下拉网络的驱动能力的强弱，由于三号PMOS晶体管P3的宽长比小于一号NMOS晶体管N1的宽长比，且七号NMOS晶体管N7为弱上拉驱动，因此一号NMOS晶体管N1组成的下拉网络具有较强的驱动能力，所以节点QN保持原始的“0”状态。在节点QN和节点Q的帮助下，节点S0和节点S1在SEU事件结束后，将重新恢复到原来的状态。
4.由于电荷共享效应的影响，节点S0和节点S1有可能同时发生翻转，其分析过程和恢复机制与第3种情况所述的相同。
图4为存储单元发生SEU时的仿真波形图，存储单元发生上述四种翻转，从图中可以看出存储单元可以抵抗SEU引入的前四种翻转。
具体实施方式二：本实施方式是对具体实施方式一所述的抗多节点翻转的存储单元作进一步说明，本实施方式中，在版图设计中，节点Q到节点S0的距离大于2μm，节点Q到节点S1的距离大于0.6μm。
当节点S1和节点Q发生电荷共享所引起翻转时，节点Q将会关闭一号NMOS晶体管N1和四号NMOS晶体管N4，而节点S1将关闭一号PMOS晶体管P1和四号PMOS晶体管P4，开启七号NMOS晶体管N7，此时节点QN和节点Q保存0状态，节点S0和节点S1保存1状态，且这四个节点均处于高阻状态，也就是说存储状态出现了错误。
当节点S0和节点Q发生电荷共享所引起翻转时，三号PMOS晶体管P3和二号PMOS晶体管P2开启，八号NMOS晶体管N8关闭，从而导致节点S1的状态发生从0到1的改变，进一步导致一号PMOS晶体管P1和四号PMOS晶体管P4关闭，七号NMOS晶体管N7打开。而节点Q的翻转将导致一号NMOS晶体管N1和四号NMOS晶体管N4关闭，此时由于与节点QN相连的上拉网络开启，下拉网络关闭，因此节点QN将翻转为1，继而导致晶体管二号NMOS晶体管N2和三号NMOS晶体管N3开启，并最终导致存储单元的存储状态发生了改变。
也就是说当节点S1和节点Q或节点S0和节点Q发生多节点翻转时，将不能把翻转的节点恢复到原始状态，从而导致存储单元被翻转。为了降低节点S0和节点Q或节点S1和节点Q发生多节点翻转的可能性，需要合理的考虑各节点在版图上的位置分布。研究发现，同处于一阱中的同类晶体管间发生电荷共享的有效距离要小于2μm，而在不同晶体管之间发生电荷共享的有效距离要小于0.6μm。因此，版图上节点Q尽可能地远离节点S0和节点S1，从而使发生电荷共享的几率降到最低。
具体实施方式三：本实施方式是对具体实施方式一或二所述的抗多节点翻转的存储单元作进一步说明，本实施方式中，通过对版图的合理设计，最终在版图上得到以下信息：节点Q到节点S0的距离为2.165μm，节点Q到节点S1的距离为1.1724μm。
节点Q到节点S1的距离为1.1724μm，远大于0.6μm不同类晶体管间；节点Q到节点S0的距离为2.165μm，远大于2μm同类晶体管，且它们之间有N阱的阻隔，单粒子多节点翻转发生在节点Q和节点S0或节点Q和节点S1上的概率几乎为零，也就是说在节点Q和节点S0或节点Q和节点S1上发生的单粒子多节点翻转的现象不存在。所以本实施方式所述的存储单元可以抵抗单粒子单一节点翻转和单粒子多节点翻转，从而提高了系统的可靠性。

Claims (2)

1.抗多节点翻转的存储单元，其特征在于，包括一号PMOS晶体管(P1)、二号PMOS晶体管(P2)、三号PMOS晶体管(P3)、四号PMOS晶体管(P4)、一号NMOS晶体管(N1)、二号NMOS晶体管(N2)、三号NMOS晶体管(N3)、四号NMOS晶体管(N4)、五号NMOS晶体管(N5)、六号NMOS晶体管(N6)、七号NMOS晶体管(N7)、八号NMOS晶体管(N8)，字线WL(1)、位线BL(2)和位线BLN(3)；
一号PMOS晶体管(P1)的源极、三号PMOS晶体管(P3)的源极、四号PMOS晶体管(P4)的源极和二号PMOS晶体管(P2)的源极连接并接电源，一号PMOS晶体管(P1)的漏极、三号PMOS晶体管(P3)的栅极和三号NMOS晶体管(N3)的漏极连接，一号PMOS晶体管(P1)的栅极连接七号NMOS晶体管(N7)的栅极，三号PMOS晶体管(P3)的漏极连接七号NMOS晶体管(N7)的源极，七号NMOS晶体管(N7)的漏极连接三号NMOS晶体管(N3)的栅极，七号NMOS晶体管(N7)和三号NMOS晶体管(N3)的公共端同时连接五号NMOS晶体管(N5)的漏极或源极中的任意一极、一号NMOS晶体管(N1)的漏极和二号NMOS晶体管(N2)的栅极，一号NMOS晶体管(N1)的栅极、二号NMOS晶体管(N2)漏极和四号NMOS晶体管(N4)的栅极连接，四号NMOS晶体管(N4)的源极、二号NMOS晶体管(N2)的源极、一号NMOS晶体管(N1)的源极和三号NMOS晶体管(N3)的源极连接并接地，四号NMOS晶体管(N4)的漏极同时连接一号PMOS晶体管(P1)和七号NMOS晶体管(N7)的公共端、四号PMOS晶体管(P4)的栅极和二号PMOS晶体管(P2)的漏极，一号NMOS晶体管(N1)、二号NMOS晶体管(N2)和四号NMOS晶体管(N4)的公共端同时连接六号NMOS晶体管(N6)的漏极或源极中的任意一极、八号NMOS晶体管(N8)的漏极，八号NMOS晶体管(N8)的栅极连接二号PMOS晶体管(P2)的栅极，八号NMOS晶体管(N8)和二号PMOS晶体管(P2)的公共端连接一号PMOS晶体管(P1)和三号NMOS晶体管(N3)的公共端，八号NMOS晶体管(N8)的源极连接四号PMOS晶体管(P4)的漏极；
五号NMOS晶体管(N5)的漏极或源极中的另一极连接位线BLN(3)，五号NMOS晶体管(N5)的栅极连接字线WL(1)，六号NMOS晶体管(N6)的漏极或源极中的另一极连接位线BL(2)，六号NMOS晶体管(N6)的栅极连接字线WL(1)；
节点S0为一号PMOS晶体管(P1)、三号PMOS晶体管(P3)和三号NMOS晶体管(N3)的公共端；
节点S1为四号PMOS晶体管(P4)、二号PMOS晶体管(P2)和四号NMOS晶体管(N4)的公共端；
节点Q为一号NMOS晶体管(N1)、二号NMOS晶体管(N2)和四号NMOS晶体管(N4)的公共端；
在版图设计中，节点Q到节点S0的距离大于2μm，节点Q到节点S1的距离大于0.6μm。
2.根据权利要求1所述的抗多节点翻转的存储单元，其特征在于，在版图设计中，节点Q到节点S0的距离为2.165μm，节点Q到节点S1的距离为1.1724μm。
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