CN109658962B - 一种抗单粒子多节点翻转的近阈值sram存储单元 - Google Patents
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Abstract
一种抗单粒子多节点翻转的近阈值SRAM存储单元，它涉及一种SRAM存储单元，本发明要解决目前没有既能在近阈值或亚阈值电压区域工作，又能有效抵抗单粒子多节点翻转效应的SRAM存储单元结构的问题，本发明通过设计冗余加固技术以及合理的结构设计，增加了电路的内部节点数量从而达到抗单粒子翻转的目的；通过极性加固技术，对电路结构中的特定节点进行了抗单粒子翻转加固保护；此外，还通过版图加固技术，实现了对可能发生多节点翻转的节点对的隔离。在电路级和版图级加固的联合作用下，所提出的近阈值SRAM存储单元具备抵抗单粒子多节点翻转的能力。满足了低电压应用领域对抗单粒子多节点翻转近阈值SRAM存储单元的设计需求。
Description
技术领域
本发明涉及集成电路设计，具体涉及一种抗单粒子多节点翻转的近阈值SRAM存储单元。
背景技术
在空间应用中，有时为了降低卫星的总重量，设计人员往往限制卫星上所使用的大型电源和电力供应系统的重量，这种做法使得芯片可利用的能量大大减小，从而需要对芯片系统进行低功耗或超低功耗设计。在集成电路设计中实现低功耗或超低功耗设计的方法有很多，如采用多阈值技术、采用新型器件等，其中最直接的方法就是降低芯片的电源电压，从而让整个电路系统或电路系统的一部分在近阈值或亚阈值电压区域工作。
正如半导体工艺技术路线图所指出的，在片上系统(System on Chip，SoC)中，SRAM存储器的面积占比已经达到了90％，而其功耗占比也已经达到了50％左右，可见对芯片系统进行低功耗设计的关键是对SRAM存储单元进行低功耗设计，即设计低电压工作的SRAM存储单元。为此，研究人员已经设计了多种近阈值或亚阈值电压工作的SRAM存储单元结构。
遗憾的是，现有的近阈值或亚阈值SRAM存储单元很少针对单粒子翻转软错误进行加固设计，并且也没有提出能够有效地容忍小尺寸工艺下单粒子多节点翻转效应的近阈值或亚阈值存储单元结构。因此，设计一种既能在近阈值或亚阈值电压区域工作，又能有效抵抗单粒子多节点翻转效应的SRAM存储单元结构成为了研究人员的迫切需求。因此，需要对工作于近阈值电压区域的SRAM存储单元进行抗多节点翻转加固设计。
发明内容
本发明的目的是为了解决目前没有既能在近阈值或亚阈值电压区域工作，又能有效抵抗单粒子多节点翻转效应的SRAM存储单元结构的问题。提供一种抗辐射加固电路领域中的抗单粒子翻转效应的近阈值存储单元设计方案，即提供一种抗单粒子多节点翻转的近阈值SRAM存储单元。
本发明的一种抗单粒子多节点翻转的近阈值SRAM存储单元，它由7个PMOS晶体管和10个NMOS晶体管构成；所述的7个PMOS晶体管分别为晶体管P1至P7；所述的10个NMOS晶体管分别为晶体管N1至N10；
晶体管P1的漏极连接到节点QB1，其栅极连接到节点A，其源极连接到电源VDD；
晶体管P2的漏极连接到节点QB2，其栅极连接到节点A，其源极连接到电源VDD；
晶体管P3的漏极连接到晶体管P4的源极，其栅极连接到节点QB2，其源极连接到电源VDD；
晶体管P4的漏极连接到节点Q，其栅极连接到节点QB1，其源极连接到晶体管P3的漏极；
晶体管P5的漏极连接到节点Q，其栅极连接到节点QB2，其源极连接到节点A；
晶体管P6的源极连接到电源VDD，其栅极连接到节点QB1，其漏极连接到晶体管P7的源极；
晶体管P7的源极连接到晶体管P6的漏极，其栅极连接到节点QB2，其漏极连接到节点Q；
晶体管N1的漏极连接到节点QB1，其栅极连接到节点B，其源极连接到地；
晶体管N2的漏极连接到节点QB2，其栅极连接到节点B，其源极连接到地；
晶体管N3的漏极连接到节点Q，其栅极连接到节点QB1，其源极连接到晶体管N4的漏极；
晶体管N4的源极连接到地，其栅极连接到节点QB2，其漏极连接到晶体管N3的源
极；晶体管N5的漏极连接到Q，其栅极连接到节点QB2，其源极连接到节点B；
晶体管N6的漏极连接到节点Q，其栅极连接到节点QB2，其源极连接到晶体管N7
的漏极；
晶体管N7的漏极连接到晶体管N6的源级，其栅极连接到节点QB1，其源极连接到
地；晶体管N8的漏极连接到节点B，其栅极连接到节点WWL，其源极连接到WBL；
晶体管N9的漏极连接到节点A，其栅极连接到节点WWL，其源极连接到节点WBL；
晶体管N10漏极连接到节点Q，其栅极连接到节点RWL，其源极连接到节点RBL。
本发明包含以下有益效果：
本发明通过设计冗余加固技术以及合理的结构设计，增加了电路的内部节点数量从而达到抗单粒子翻转的目的；通过极性加固技术，对电路结构中的特定节点进行了抗单粒子翻转加固保护；此外，还通过版图加固技术，实现了对可能发生多节点翻转的节点对的隔离。在电路级和版图级加固的联合作用下，所提出的近阈值SRAM存储单元具备了抵抗单粒子多节点翻转的能力。满足了低电压应用领域对抗单粒子多节点翻转近阈值SRAM存储单元的设计需求。
本发明抗多节点近阈值存储单元的节点分别为A、B、QB1、QB2和Q五个存储节点，这五个存储节点构成冗余加固设计，其中节点A仅由PMOS晶体管构成，而节点B仅由NMOS晶体管构成，这样设计节点A和B是为了确保节点A只发生从0到1的单粒子翻转，而节点B仅能发生从1到0的单粒子翻转，即节点A和B构成极性加固设计。可知，抗多节点近阈值存储单元利用节点冗余加固技术和极性加固技术实现了对单粒子翻转的抵抗作用。抗多节点近阈值存储单元利用P3、P4、N3和N4以及P6、P7、N6、N7晶体管所构成的C单元反相器形成的反馈机制来抵抗电源电压缩减对电路的影响。
附图说明
图1为本发明抗多节点翻转近阈值SRAM存储单元结构图；
图2为实施例1的RHDMC的版图；
图3为实施例1的单粒子翻转效应仿真结果图；
图4为1000次蒙特卡洛仿真结果图。
具体实施方式
具体实施方式一：本实施方式的一种抗单粒子多节点翻转的近阈值SRAM存储单元，它由7个PMOS晶体管和10个NMOS晶体管构成；所述的7个PMOS晶体管分别为晶体管P1至P7；所述的10个NMOS晶体管分别为晶体管N1至N10；
晶体管P1的漏极连接到节点QB1，其栅极连接到节点A，其源极连接到电源VDD；
晶体管P2的漏极连接到节点QB2，其栅极连接到节点A，其源极连接到电源VDD；
晶体管P3的漏极连接到晶体管P4的源极，其栅极连接到节点QB2，其源极连接到电源VDD；
晶体管P4的漏极连接到节点Q，其栅极连接到节点QB1，其源极连接到晶体管P3的漏极；
晶体管P5的漏极连接到节点Q，其栅极连接到节点QB2，其源极连接到节点A；
晶体管P6的源极连接到电源VDD，其栅极连接到节点QB1，其漏极连接到晶体管P7的源极；
晶体管P7的源极连接到晶体管P6的漏极，其栅极连接到节点QB2，其漏极连接到节点Q；
晶体管N1的漏极连接到节点QB1，其栅极连接到节点B，其源极连接到地；
晶体管N2的漏极连接到节点QB2，其栅极连接到节点B，其源极连接到地；
晶体管N3的漏极连接到节点Q，其栅极连接到节点QB1，其源极连接到晶体管N4的漏极；
晶体管N4的源极连接到地，其栅极连接到节点QB2，其漏极连接到晶体管N3的源
极；晶体管N5的漏极连接到Q，其栅极连接到节点QB2，其源极连接到节点B；
晶体管N6的漏极连接到节点Q，其栅极连接到节点QB2，其源极连接到晶体管N7
的漏极；
晶体管N7的漏极连接到晶体管N6的源级，其栅极连接到节点QB1，其源极连接到
地；晶体管N8的漏极连接到节点B，其栅极连接到节点WWL，其源极连接到WBL；
晶体管N9的漏极连接到节点A，其栅极连接到节点WWL，其源极连接到节点WBL；
晶体管N10漏极连接到节点Q，其栅极连接到节点RWL，其源极连接到节点RBL。
具体实施方式二：本实施方式与具体实施方式一不同的是：当节点Q的电平为"1”、节点A和B的电平均为"1"、节点QB1和QB2的电平均为"0”时，所述存储单元处于存操作状态的具体过程为：当字线WWL和RWL均为低电平"0"时，PMOS晶体管P3～P7和N1～N2开启、NMOS晶体管P1～P2和N3～N10关闭，该种情况下，完成存储单元的存"1”操作；当节点Q的电平为"0”、节点A和B的电平均为"0"、节点QB1和QB2的电平均为"0”时，所述存储单元处于存操作状态的具体过程为：当字线WWL和RWL均为低电平"0"的时候，PMOS晶体管P3～P7、N1～N2和N8-N10关闭、NMOS晶体管P1～P2和N3～N7开启，该种情况下，完成存储单元的存"0”操作。其它与具体实施方式一相同。
具体实施方式三：本实施方式与具体实施方式一不同的是：当节点Q的电平为"0”、节点A和B的电平均为"0"、节点QB1和QB2的电平均为"1”时，所述存储单元进行读操作的具体过程为：首先，位线RBL被预充电到VDD，当字线RWL为高电平"1"同时WWL为低电平"0”时，节点Q、节点A和B保持高电平"0”状态，节点QB1和QB2保持低电平"1"状态，位线RBL通过晶体管Nl0进行放电；然后，外围电路中的灵敏放大器依据位线RBL与参考线号之间的电压差，将存储单元的状态输出，从而完成存储单元的读"0"操作。其它与具体实施方式一相同。
具体实施方式四：本实施方式与具体实施方式一不同的是：当节点Q的电平为"1”、节点A和B的电平均为"1"、节点QB1和QB2的电平均为"0”时，所述存储单元进行读操作的具体过程为：首先，位线RBL被预充电到VDD，当字线RWL为高电平"1"同时WWL为低电平"0”时，节点Q、节点A和B保持高电平"1”状态，节点QB1和QB2保持低电平"0"状态，此时晶体管Nl0源极和漏极均为高电平"1"，因此位线信号RBL保持高电平不变"1"；然后，外围电路中的灵敏放大器将根据位线RBL与参考线号之间的电压差，将存储单元的状态输出，从而完成存储单元的读"1"操作。其它与具体实施方式一相同。
具体实施方式五：本实施方式与具体实施方式一不同的是：当节点Q的电平为"0”、节点A和B的电平均为"0"、节点QB1和QB2的电平均为"1”时，所述存储单元进行写操作的具体过程为：将位线WBL充电到高电平"1"，当字线RWL为低电平"0"同时WWL为高电平"1”时，晶体管N8和N9处于导通的状态，节点A和B首先被写入"1”；之后，节点A和B通过控制晶体管P1、P2、N1和N2将节点QB1和QB2改写成"0"，进而在晶体管P3、P4、N3和N4以及晶体管P6、P7、N6和N7构成的C单元反相器的作用下将数据"1”写入节点Q；当字线WWL回到低电平"0"时，所有节点均处于稳定状态，从而完成存储单元的写"1"操作。其它与具体实施方式一相同。
具体实施方式六：本实施方式与具体实施方式一不同的是：当节点Q的电平为"1”、节点A和B的电平均为"1"、节点QB1和QB2的电平均为"0”时，所述存储单元进行写操作的具体过程为：将位线WBL放电到低电平"0"，RWL为低电平"0"同时WWL为高电平"1”时，晶体管N8和N9处于导通的状态，节点A和B首先被放电至低电平"0”；之后，节点A和B通过控制晶体管P1、P2、N1和N2将节点QB1和QB2改写成"1"，进而在晶体管P3、P4、N3和N4以及晶体管P6、P7、N6和N7构成的C单元反相器的作用下将数据"0”写入节点Q；当字线WWL回到低电平"0"时，所有节点均处于稳定状态，从而完成存储单元的写"0"操作。其它与具体实施方式一相同。
本发明内容不仅限于上述各实施方式的内容，其中一个或几个具体实施方式的组合同样也可以实现发明的目的。
通过以下实施例验证本发明的有益效果：
实施例1
本实施例的一种抗单粒子多节点翻转的近阈值SRAM存储单元(如图1所示)，它由7个PMOS晶体管和9个NMOS晶体管构成；所述的7个PMOS晶体管分别为晶体管P1至P7；所述的10个NMOS晶体管分别为晶体管N1至N10；
连接关系如下：
晶体管P1的漏极连接到节点QB1，其栅极连接到节点A，其源极连接到电源VDD；
晶体管P2的漏极连接到节点QB2，其栅极连接到节点A，其源极连接到电源VDD；
晶体管P3的漏极连接到晶体管P4的源极，其栅极连接到节点QB2，其源极连接到电源VDD；
晶体管P4的漏极连接到节点Q，其栅极连接到节点QB1，其源极连接到晶体管P3的漏极；
晶体管P5的漏极连接到节点Q，其栅极连接到节点QB2，其源极连接到节点A；
晶体管P6的源极连接到电源VDD，其栅极连接到节点QB1，其漏极连接到晶体管P7的源极；
晶体管P7的源极连接到晶体管P6的漏极，其栅极连接到节点QB2，其漏极连接到节点Q；
晶体管N1的漏极连接到节点QB1，其栅极连接到节点B，其源极连接到地；
晶体管N2的漏极连接到节点QB2，其栅极连接到节点B，其源极连接到地；
晶体管N3的漏极连接到节点Q，其栅极连接到节点QB1，其源极连接到晶体管N4的漏极；
晶体管N4的源极连接到地，其栅极连接到节点QB2，其漏极连接到晶体管N3的源
极；晶体管N5的漏极连接到Q，其栅极连接到节点QB2，其源极连接到节点B；
晶体管N6的漏极连接到节点Q，其栅极连接到节点QB2，其源极连接到晶体管N7
的漏极；
晶体管N7的漏极连接到晶体管N6的源级，其栅极连接到节点QB1，其源极连接到
地；晶体管N8的漏极连接到节点B，其栅极连接到节点WWL，其源极连接到WBL；
晶体管N9的漏极连接到节点A，其栅极连接到节点WWL，其源极连接到节点WBL；
晶体管N10漏极连接到节点Q，其栅极连接到节点RWL，其源极连接到节点RBL。
由图1可以看出抗多节点近阈值存储单元存在五个存储节点，它们分别是节点A、B、QB1、QB2和Q，这五个存储节点构成冗余加固设计，其中节点A仅由PMOS晶体管构成，而节点B仅由NMOS晶体管构成，这样设计节点A和B是为了确保节点A只发生从0到1的单粒子翻转，而节点B仅能发生从1到0的单粒子翻转，即节点A和B构成极性加固设计。从上面的讨论可知，抗多节点近阈值存储单元利用节点冗余加固技术和极性加固技术实现了对单粒子翻转的抵抗作用。抗多节点近阈值存储单元利用P3、P4、N3和N4以及P6、P7、N6、N7晶体管所构成的C单元反相器形成的反馈机制来抵抗电源电压缩减对电路的影响。
对本实施例的抗单粒子多节点翻转的近阈值SRAM存储单元工作机理分析如下：
(1)在数据的保持阶段，字线信号WWL和RWL为低电平(0)，此时存取晶体管N8～N10处于关闭状态。当节点Q上存储1时，PMOS晶体管P3～P7和N1～N2开启、NMOS晶体管P1～P2和N3～N7关闭；当节点Q上存储0时，PMOS晶体管P3～P7和N1～N2关闭、NMOS晶体管P1～P2和N3～N7开启。从上面的分析可知，所设计的抗多节点近阈值存储单元可以实现对数据的保持操作。
(2)在数据的读取阶段(以读1为例)，读字线信号RWL变为高电平，晶体管N10开启，在PMOS晶体管P3、P4、P5、P6的作用下读位线信号RBL被上拉至高电平，进而完成读操作。抗多节点近阈值存储单元存储0时，其操作与之类似。
(3)在数据的写入阶段(假设前一状态为0，写入1)，写位线信号WBL首先被驱动到高电平，当写字线信号WWL从低电平变为高电平时，节点A和B首先被写入1。之后，节点A和B通过控制晶体管P1、P2、N1和N2将节点QB1和QB2改写成0，进而在晶体管P3、P4、N3和N4以及晶体管P6、P7、N6和N7构成的C单元反相器的作用下将数据1写入节点Q。所设计的抗多节点近阈值存储单元的写0操作与之相类似。
图2为在本实施例所设计的RHDMC存储单元在商用65nm工艺下的版图。在版图设计时我们进行了如下考虑，将具有相同存储逻辑状态的节点通过距离或者插入非反偏P-N进行了隔离。例如，在节点Q存储逻辑状态1时，节点QB1和QB2上的存储逻辑0，此时，PMOS晶体管P1和P2的漏极处于反偏状态，但从图2可知，这两个漏极之间存在着数个未反偏的P-N结，这些P-N结有效的分离了PMOS晶体管P1和P3的漏极，即如果QB1所对应的PMOS晶体管P1受到了单粒子打击，连接电源(VDD)PMOS晶体管P4和P7以及连接节点Q的PMOS晶体管P3和P6将有效的阻挡空穴向QB2所对应的PMOS晶体管P2一侧的扩散和漂移；同样地如果节点Q存储逻辑状态0，则NMOS晶体管N1和N2的漏极也将在连接地(GND)的NMOS晶体管和Q的NMOS晶体管N3和N6以及连接节点Q的NMOS晶体管N4和N7形成有效的隔离。至此通过版图优化设计我们实现了对RHDMC的抗单粒子多节点翻转性能进行了加强。
同样地，也需要控制节点A和B与Q距离，以保证节点Q与节点A和B的隔离，如图2所示，节点Q到A和B的直线距离分别为1.80μm和1.78μm，也就是说实际上从同一阱或衬底测量的距离要大于这一参数，接近于2μm。可知，在同一阱或衬底上的同类晶体管间的间隔大于2μm时，这两个晶体管将不能发生电荷共享效应，而不同类晶体间的间隔大于0.6μm时，这两个晶体管将不会发生电荷共享效应，既不会由一次单粒子事件引起两个晶体管的翻转。基于这一理论可知本实施例所设计的版图实现了节点Q与节点A和B的隔离。至此，这一版图画法实现了抗单粒子多节点翻转的能力。通过测量可知本实施例所设计RHDMC存储单元所占用的面积为3.48μm×1.68μm，其面积为LA13T存储单元面积的129.5％。
对本实施例的RHDMC存储单元在各节点的抗单粒子翻转情况详细分析(此处假设节点Q的存储状态为1)：
1)、如果RHDMC存储单元的内部节点QB2(QB1)上发生单粒子翻转效应，则节点QB2的逻辑状态将从0变成1。这将使得RHDMC存储单元的内部节点Q处于高阻状态，但节点Q的存储状态并不会受到QB2节点翻转的影响。在开态晶体管N2的作用下，节点QB2最终恢复到高电平(1)逻辑状态。
2)、如果RHDMC存储单元的内部节点Q上发生单粒子翻效应，则节点Q的逻辑状态将从1变为0，这将暂时性地导致节点A的存储状态在开态晶体管P5的作用下变为0。节点A从逻辑状态1变为0是一个极为缓慢的过程，因为开态晶体管P5为PMOS晶体管，它只能对逻辑低电平(0)形成弱驱动，相反，由于开态PMOS晶体管P3、P4、P6和P7对逻辑高电平(1)形成强驱动，因此，节点Q最终在强驱动的作用下恢复到逻辑状态1。
3)、若果RHDMC存储单元的内部节点B上发生单粒子翻转，则它将致使晶体管N1和N2关闭。然而这并不影响电路中其他节点的存储状态。当本次单粒子事件结束后，节点B将在晶体管N5的漏电流作用下恢复到原来的逻辑状态，并重新开启晶体管N1和N2。
4)、单粒子事件中形成的单粒子瞬态电流总是从P-N结的N扩散区流向P扩散区。这是由于单粒子事件一般发生反偏的P-N上，而反偏的P-N总是N扩散区接电源正极，而P扩散区接电源的负极。因此在单粒子事件中产生的电子空穴对中的电子总是向N扩散区移动，空穴向P扩散区移动，表现在电流上即形成从N扩散区流向P扩散区的电流。这也就是说，如果一个节点完全由NMOS晶体管组成且这一节点上存储的逻辑值为低电平(0)，则该节点将不会在单粒子翻转效应下发生从0到1的逻辑状态翻转，反之，如果一个节点完全由PMOS晶体管组成且这一节点上存储的值为高电平(1)，则该节点将不会在单粒子翻转效应下发生从1到0的逻辑状态翻转。从这一阐述中易知RHDMC存储单元的内部节点A不会发生翻转，因为此时节点A的逻辑状态为1，且节点A仅由PMOS晶体管P1、P2和P5组成。
从上面对RHDMC存储单元在单粒子翻转效应下的翻转情况可分析知，本实施例所设计的RHDMC存储单元结构能够抵抗单粒子单节点翻转效应。本实施例将在版图设计中考虑如何进一步加固RHDMC存储单元，以降低RHDMC存储单元发生单粒子多节点电荷反转的概率。抗辐射存储单元的版图设计不同于普通的标准单元设计，普通的存储单元设计往往以面积为绝对优先的原则进行设计，从而获得高密度的存储单元阵列，而抗辐射存储单元的版图设计往往更倾向于稳定性和对软错误的容忍程度。因此再设计时往往在面积上做出一些牺牲，以确保抗辐射存储单元的稳定性和高如错误容忍能力。
将采用HSPICE后仿真的方法来验证上述分析的正确性。如图3(a)所示，其为RHDMC存储单元内部节点Q存储逻辑0时，其内部各节点发生单粒子翻转效应后，节点Q上电压变化情况；图3(b)为RHDMC存储单元内部节点Q存储逻辑1时，其内部各节点发生单粒子翻转效应后，节点Q上电压变化情况。当单粒子事件，其对输出的影响可以完全忽略，而发生在RHDMC存储单元的内部节点Q、A和B上时，RHDMC存储单元的输出信号仍能够自恢复到原来的存储状态，仅仅是在输出端产生一定的毛刺。这也就是说，本实施例所设计的RHDMC存储单元电路能够完全抵抗单粒子单节点引起的翻转。
图4为工艺波动下RHDMC存储单元的读写功能的1000次蒙特卡洛仿真结果。可以看出本实施例所设计的RHDMC存储单元能够在工艺波动的情况下完成正确的读写功能，即本实施例所设计的RHDMC存储单元对工艺波动不敏感。此外通过测量发现在电源电压为500mV的情况下，1000次蒙特卡洛仿真所得出的平均写0、写1和读0的时间为1.505ns、15.18ns和3.522ns。
Claims (6)
1.一种抗单粒子多节点翻转的近阈值SRAM存储单元，其特征在于它由7个PMOS晶体管和10个NMOS晶体管构成；所述的7个PMOS晶体管分别为晶体管P1至P7；所述的10个NMOS晶体管分别为晶体管N1至N10；
晶体管P1的漏极连接到节点QB1，其栅极连接到节点A，其源极连接到电源VDD；
晶体管P2的漏极连接到节点QB2，其栅极连接到节点A，其源极连接到电源VDD；
晶体管P3的漏极连接到晶体管P4的源极，其栅极连接到节点QB2，其源极连接到电源VDD；
晶体管P4的漏极连接到节点Q，其栅极连接到节点QB1，其源极连接到晶体管P3的漏极；
晶体管P5的漏极连接到节点Q，其栅极连接到节点QB2，其源极连接到节点A；
晶体管P6的源极连接到电源VDD，其栅极连接到节点QB1，其漏极连接到晶体管P7的源极；
晶体管P7的源极连接到晶体管P6的漏极，其栅极连接到节点QB2，其漏极连接到节点Q；
晶体管N1的漏极连接到节点QB1，其栅极连接到节点B，其源极连接到地；
晶体管N2的漏极连接到节点QB2，其栅极连接到节点B，其源极连接到地；
晶体管N3的漏极连接到节点Q，其栅极连接到节点QB1，其源极连接到晶体管N4的漏极；
晶体管N4的源极连接到地，其栅极连接到节点QB2，其漏极连接到晶体管N3的源极；
晶体管N5的漏极连接到Q，其栅极连接到节点QB2，其源极连接到节点B；
晶体管N6的漏极连接到节点Q，其栅极连接到节点QB2，其源极连接到晶体管N7的漏极；
晶体管N7的漏极连接到晶体管N6的源极，其栅极连接到节点QB1，其源极连接到地；
晶体管N8的漏极连接到节点B，其栅极连接到节点WWL，其源极连接到WBL；
晶体管N9的漏极连接到节点A，其栅极连接到节点WWL，其源极连接到节点WBL；
晶体管N10漏极连接到节点Q，其栅极连接到节点RWL，其源极连接到节点RBL。
2.根据权利要求1所述的一种抗单粒子多节点翻转的近阈值SRAM存储单元，其特征在于当节点Q的电平为"1”、节点A和B的电平均为"1"、节点QB1和QB2的电平均为"0”时，所述存储单元处于存操作状态的具体过程为：当字线WWL和RWL均为低电平"0"时，PMOS晶体管P3～P7和N1～N2开启、NMOS晶体管P1～P2和N3～N10关闭，该种情况下，完成存储单元的存"1”操作；当节点Q的电平为"0”、节点A和B的电平均为"0"、节点QB1和QB2的电平均为"1”时，所述存储单元处于存操作状态的具体过程为：当字线WWL和RWL均为低电平"0"的时候，PMOS晶体管P3～P7、N1～N2和N8-N10关闭、NMOS晶体管P1～P2和N3～N7开启，该种情况下，完成存储单元的存"0”操作。
3.根据权利要求1所述的一种抗单粒子多节点翻转的近阈值SRAM存储单元，其特征在于当节点Q的电平为"0”、节点A和B的电平均为"0"、节点QB1和QB2的电平均为"1”时，所述存储单元进行读操作的具体过程为：首先，位线RBL被预充电到VDD，当字线RWL为高电平"1"同时WWL为低电平"0”时，节点Q、节点A和B保持低电平"0”状态，节点QB1和QB2保持高电平"1"状态，位线RBL通过晶体管Nl0进行放电；然后，外围电路中的灵敏放大器依据位线RBL与参考线号之间的电压差，将存储单元的状态输出，从而完成存储单元的读"0"操作。
4.根据权利要求1所述的一种抗单粒子多节点翻转的近阈值SRAM存储单元，其特征在于当节点Q的电平为"1”、节点A和B的电平均为"1"、节点QB1和QB2的电平均为"0”时，所述存储单元进行读操作的具体过程为：首先，位线RBL被预充电到VDD，当字线RWL为高电平"1"同时WWL为低电平"0”时，节点Q、节点A和B保持高电平"1”状态，节点QB1和QB2保持低电平"0"状态，此时晶体管Nl0源极和漏极均为高电平"1"，因此位线信号RBL保持高电平不变"1"；然后，外围电路中的灵敏放大器将根据位线RBL与参考线号之间的电压差，将存储单元的状态输出，从而完成存储单元的读"1"操作。
5.根据权利要求1所述的一种抗单粒子多节点翻转的近阈值SRAM存储单元，其特征在于当节点Q的电平为"0”、节点A和B的电平均为"0"、节点QB1和QB2的电平均为"1”时，所述存储单元进行写操作的具体过程为：将位线WBL充电到高电平"1"，当字线RWL为低电平"0"同时WWL为高电平"1”时，晶体管N8和N9处于导通的状态，节点A和B首先被写入"1”；之后，节点A和B通过控制晶体管P1、P2、N1和N2将节点QB1和QB2改写成"0"，进而在晶体管P3、P4、N3和N4以及晶体管P6、P7、N6和N7构成的C单元反相器的作用下将数据"1”写入节点Q；当字线WWL回到低电平"0"时，所有节点均处于稳定状态，从而完成存储单元的写"1"操作。
6.根据权利要求1所述的一种抗单粒子多节点翻转的近阈值SRAM存储单元，其特征在于当节点Q的电平为"1”、节点A和B的电平均为"1"、节点QB1和QB2的电平均为"0”时，所述存储单元进行写操作的具体过程为：将位线WBL放电到低电平"0"，RWL为低电平"0"同时WWL为高电平"1”时，晶体管N8和N9处于导通的状态，节点A和B首先被放电至低电平"0”；之后，节点A和B通过控制晶体管P1、P2、N1和N2将节点QB1和QB2改写成"1"，进而在晶体管P3、P4、N3和N4以及晶体管P6、P7、N6和N7构成的C单元反相器的作用下将数据"0”写入节点Q；当字线WWL回到低电平"0"时，所有节点均处于稳定状态，从而完成存储单元的写"0"操作。
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