CN112687308A - 低功耗静态随机存储器单元以及存储器 - Google Patents

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陈静
吕迎欢
谢甜甜
王青
葛浩
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Shanghai Huali Microelectronics Corp
Shanghai Institute of Microsystem and Information Technology of CAS
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Shanghai Huali Microelectronics Corp
Shanghai Institute of Microsystem and Information Technology of CAS
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Abstract

本发明提供了低功耗静态随机存储器单元，包括由第一N型晶体管和第一P型晶体管组成的第一CMOS反相器，由第二N型晶体管和第二P型晶体管组成的第二CMOS反相器，第一和第二CMOS反相器对置互锁设置；还包括第五N型晶体管，其栅极接第一CMOS反相器的输入端，源/漏极接第六N型晶体管的漏/源极；所述第五N型晶体管为背栅晶体管，其背栅接本体栅极；所述第六N型晶体管为背栅晶体管，其背栅接本体栅极，并连接至读字线。本发明在原有传统6管存储单元的基础上增加了第五和第六N型晶体管，写操作时的阈值电压变小，增强了静态随机存储器的写入能力；在读操作时，增大了读“0”电流。

Description

低功耗静态随机存储器单元以及存储器
技术领域
本发明涉及微电子学领域，尤其涉及一种低功耗的静态随机存储器单元以及存储器。
背景技术
静态随机存储器因其良好的性能被广泛应用于电子设备。附图1所示是现有技术中一种典型的六晶体管结构静态随机存储器的存储单元，WL为字线，BL为位线，VDD是工作电压。在可穿戴设备和移动设备应用场景中，会遇到工作电压VDD变低的情况，存储单元的静态噪声容限和操作正确性也随之降低。因此，如何在低电压范围内进行正确的操作，降低了存储器静态功耗，是现有技术需要解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种低功耗的静态随机存储器单元以及存储器。
为了解决上述问题，本发明提供了低功耗静态随机存储器单元，包括由第一N型晶体管和第一P型晶体管组成的第一CMOS反相器，由第二N型晶体管和第二P型晶体管组成的第二CMOS反相器，第一和第二CMOS反相器对置互锁设置，第一和第二CMOS反相器的输出端分别连接第三N型晶体管和第四N型晶体管的源/漏极，第一N型晶体管和第二N型晶体管是背栅晶体管，背栅接读字线；第一P型晶体管、第二P型晶体管、第三N型晶体管、以及第四N型晶体管是背栅晶体管，背栅接写字线；还包括第五N型晶体管，其栅极接第一CMOS反相器的输入端，源/漏极接第六N型晶体管的漏/源极；所述第五N型晶体管为背栅晶体管，其背栅接本体栅极；所述第六N型晶体管为背栅晶体管，其背栅接本体栅极，并连接至读字线。
本发明在原有传统6管存储单元的基础上增加了第五和第六N型晶体管，写操作时的阈值电压变小，增强了静态随机存储器的写入能力；在读操作时，增大了读“0”电流。
附图说明
附图1所示是现有技术中一种典型的六晶体管结构静态随机存储器的存储单元电路图。
附图2所示是本具体实施方式所述静态随机存储器单元的电路图。
附图3所示是以一种典型的全耗尽SOI结构的晶体管剖面结构图。
具体实施方式
下面结合附图对本发明提供的低功耗静态随机存储器单元以及存储器的具体实施方式做详细说明。
附图2所示是本具体实施方式所述静态随机存储器单元的电路图，包括：由第一N型晶体管N1和第一P型晶体管P1组成的第一CMOS反相器，由第二N型晶体管N2和第二P型晶体管P2组成的第二CMOS反相器。第一和第二CMOS反相器对置互锁设置。第一和第二CMOS反相器的输出端Q和QB分别连接第三N型晶体管N3和第四N型晶体管N4的源极，第三N型晶体管N3和第四N型晶体管N4另一端的漏极作为写位线WBL和写位线反向信号WBLB。以上为基本的6管静态随机存储器电路图。
在本具体实施方式中，上述第一至第二P型晶体管、以及第一至第四N型晶体管，均采用全耗尽SOI结构的晶体管。全耗尽型晶体管的结构如图3所示，背栅的调制作用可以增大或减小晶体管的阈值电压。
第一N型晶体管N1和第二N型晶体管N2是背栅晶体管，背栅接读字线RWL，源极接地VSS；第一P型晶体管P1、第二P型晶体管P2、第三N型晶体管N3、以及第四N型晶体管N4是背栅晶体管，背栅接写字线WWL；第三N型晶体管N3以及第四N型晶体管N4的栅极也接写字线WWL。第一P型晶体管P1和第二P型晶体管P2的漏极接工作电压VDD，与第一N型晶体管N1和第二N型晶体管N2构成对置互锁的两个CMOS反相器。
为了保证静态存储器在低工作电压下也可以保持良好的工作状态，本具体实施方式还包括了第五N型晶体管N5和第六N型晶体管N6。所述第五N型晶体管的栅极接第一CMOS反相器的输入端，源极接第六N型晶体管的漏极，第六N型晶体管的源极作为读位线RBL。所述第五N型晶体管N5为背栅晶体管，其背栅接本体栅极；所述第六N型晶体管N6为背栅晶体管，其背栅接本体栅极，并连接至读字线RWL。
上述电路在写操作时，写字线WWL处于高电平，使得第一P型晶体管P1和第二P型晶体管P2的阈值电压增大，第三N型晶体管N和第四N型晶体管N4的阈值电压变小，增强了静态随机存储器的写入能力。
在保持操作时，写字线WWL和读字线RWL都为低电平，单元静态功耗不变。
在读操作时，读字线RWL处于高电平，第一N型晶体管N1和第二N型晶体管N2阈值电压下降。单元的读取噪声容限变大。在读存储数据“0”时(Q＝0，QB＝1)，第五N型晶体管N5和第六N型晶体管N6阈值电压下降，数据“0”读电流增大。在读存储数据“1”时(Q＝1,QB＝0)，由于第五N型晶体管N5处于关闭状态，充当大电阻。数据“1”读电流不会有太大变化。提高了两种数据状态的读电流之差，提高了数据读取的正确性。
上述具体实施方式的叙述中仅以源漏极择一叙述，应当指出，在不影响基本功能的情况下，晶体管的源漏极均可互换。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种低功耗静态随机存储器单元，包括由第一N型晶体管和第一P型晶体管组成的第一CMOS反相器，由第二N型晶体管和第二P型晶体管组成的第二CMOS反相器，第一和第二CMOS反相器对置互锁设置，第一和第二CMOS反相器的输出端分别连接第三N型晶体管和第四N型晶体管的源/漏极，其特征在于，
第一N型晶体管和第二N型晶体管是背栅晶体管，背栅接读字线；
第一P型晶体管、第二P型晶体管、第三N型晶体管、以及第四N型晶体管是背栅晶体管，背栅接写字线；
还包括第五N型晶体管，其栅极接第一CMOS反相器的输入端，源/漏极接第六N型晶体管的漏/源极；
所述第五N型晶体管为背栅晶体管，其背栅接本体栅极；
所述第六N型晶体管为背栅晶体管，其背栅接本体栅极，并连接至读字线。
2.根据权利要求1所述的低功耗静态随机存储器单元，其特征在于，所述第一至第二P型晶体管、以及第一至第六N型晶体管，均采用全耗尽SOI结构的晶体管。
3.一种低功耗静态随机存储器单元，包括权利要求1-3中任一所述的静态随机存储器单元。
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