CN109658960B - 一种具有超低功耗和高写裕度的12t tfet sram单元电路 - Google Patents
一种具有超低功耗和高写裕度的12t tfet sram单元电路 Download PDFInfo
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Abstract
本发明公开了一种具有超低功耗和高写裕度的12T TFET SRAM单元电路，其利用TFET相比于MOSFET具有更小的亚阈值摆幅和更高的开关比等特性，不仅解决了传统MOSFET SRAM单元结构的静态功耗大的问题，在相同的工作电压下如0.3V到0.6V时，其静态功耗与其他的TFET SRAM单元结构相比，其静态功耗至少降低了4个数量级，而且提高了TFET SRAM单元的写裕度和稳定性；即消除了TFET做SRAM传输管时出现的正偏漏电流问题，降低了单元的静态功耗，提高了单元的稳定性和写能力。
Description
技术领域
本发明涉及集成电路设计领域，尤其涉及一种超低功耗、高写裕度的12T TFETSRAM单元电路。
背景技术
随着移动电子产品的发展，人们对集成电路低功耗的需求变得越来越迫切。近年来，MOSFET(金属-氧化物半导体场效应晶体)已成为数字集成电路和模拟集成电路的重要组成部分。然而，随着集成电路技术节点的发展，MOSFET在超低功耗电路中的一些缺点使其难以获得满意的结果。因为随着MOSFET尺寸的减小，由于MOSFET的短沟道效应导致其在亚阈值电压下的关闭能力减弱，使得电路的静态漏电流和静态功耗增加。此外，MOSFET在室温下的亚阈值摆幅理论上难以小于60mv/decade。在微处理器中，静态随机存取存储器(SRAM)占用芯片面积的50％以上，并消耗了处理器的大部分静态功耗。
虽然目前已经广泛提出了许多用于在亚阈值电压下降低SRAM的静态功耗的方法。然而，由于MOSFET的上述缺点，在亚阈值工作电压下进一步降低SRAM静态功耗仍然是十分有限的。相比于MOSFET，TFET(Tunneling Field-Effect Transistor)由于具有更低的亚阈值摆幅和更高的开关比使得TFET替代MOSFET具有广阔的前景。但是TFET的单向传导(unidirectional conduction)特性限制了TFET在SRAM中的应用，尤其是其作为SRAM的传输管时，因为SRAM要求传输管双向导通。单向传导特性即给TFET施加反偏和正偏电压时，电流传输特性不一样。当给TFET施加正偏电压时，其总会出现不受栅压控制的正偏电流，这使得TFET做SRAM传输管时，在保持状态下传输管可能总会出现正偏漏电流，从而增大电路的静态功耗。
如图1所示，为传统的6管SRAM单元结构，由于TFET(AL、AR)结构的非对称性，使得TFET做SRAM传输管时可能存在三种结构(图1右侧部分，其中的箭头代表源极端)，即两个TFET传输管源极分别外接到位线BL和BLB上(图1(a))记为OA-6T、两个TFET传输管源极分别内接到存储点Q和QB上(图1(b))以及两个TFET传输管源极分别一个内接存储点另一个外接位线(图1(c))。目前有论文和实验表明，由于TFET的单向传导特性，导致传统结构的6TTFET SRAM单元难以同时达到理想的读、写和保持功能。OA-6T结构具有很好的写能力，但是读能力非常差，甚至无法进行读操作。
图2所示的读写分离方式的8T TFET SRAM(记为DP-8T)结构和图3所示的Schmitt-Trigger结构的10T TFET SRAM(记为ST-10T)结构虽然解决了OA-6T结构读能力弱的问题，但是由于TFET做SRAM传输管在保持等状态时所产生的正偏漏电流会造成其静态功耗较大。
发明内容
本发明的目的是提供一种具有超低功耗和高写裕度的12T TFET SRAM(记为Pro-12T)单元电路，既提高了TFET SRAM的读、写和保持能力，又消除了TFET做SRAM传输管时出现的正偏漏电流问题，降低了SRAM单元的静态功耗，提高了SRAM单元的稳定性。
本发明的目的是通过以下技术方案实现的：
一种具有超低功耗和高写裕度的12T TFET SRAM单元电路，包括：八个NTFET晶体管和四个PTFET晶体管；八个NTFET晶体管依次记为N1～N8，四个PTFET晶体管依次记为P1～P4；其中：
VDD和NTFET晶体管N1的漏极电连接，同时VDD也与PTFET晶体管P1及PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极，与NTFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N4及NTFET晶体管N8的栅极电连接；
PTFET晶体管P2的漏极，与PTFET晶体管P3及PTFET晶体管P4的漏极、以及NTFET晶体管N4及NTFET晶体管N5的漏极电连接；
PTFET晶体管P3的源极，与PTFET晶体管P4的源极、PTFET晶体管P1的栅极、NTFET晶体管N2的源极、以及NTFET晶体管N3的栅极电连接；
NTFET晶体管N1的源极与NTFET晶体管N2的漏极电连接；
NTFET晶体管N5的源极与NTFET晶体管N6的漏极电连接；
NTFET晶体管N7的源极与NTFET晶体管N8的漏极电连接；
NTFET晶体管N3、NTFET晶体管N4、NTFET晶体管N6及NTFET晶体管N8的源极与GND电连接。
由上述本发明提供的技术方案可以看出，本发明利用TFET相比于MOSFET具有更小的亚阈值摆幅和更高的开关比等特性，不仅解决了传统MOSFET SRAM单元结构的静态功耗大的问题，而且解决了其他TFET SRAM单元由于TFET的单向导通特性所出现的正偏漏电流造成的静态功耗大的问题。在相同的工作电压下如0.3V到0.6V时，其静态功耗与其他的TFET SRAM单元结构相比，其静态功耗至少降低了4个数量级，而且提高了TFET SRAM单元的写裕度和稳定性；即消除了TFET做SRAM传输管时出现的正偏漏电流问题，降低了SRAM单元的静态功耗，提高了单元的稳定性和写能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为背景技术提供的传统6T SRAM单元电路原理图及其TFET传输管的三种配置方式的结构示意图；
图2为背景技术提供的传统DP-8T单元电路的结构示意图；
图3为背景技术提供的传统ST-10T单元电路的结构示意图；
图4为本发明实施例所提供的超低功耗、高写裕度的Pro-12T单元电路的原理图；
图5为本发明实施例所提供的Pro-12T单元电路的写裕度与其他单元的写裕度比较数据图；
图6为本发明实施例所提供的Pro-12T单元电路的保持裕度与其他单元的保持裕度比较数据图；
图7为本发明实施例所提供的Pro-12T单元电路的静态功耗与其他单元的静态功耗比较数据图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
传统的SRAM存储器单元电路所用的基本器件为MOSFET，本发明提出的Pro-12T单元电路所用的基本器件为隧穿场效应晶体管(TFET)。TFET做SRAM传输管在保持状态时由于其正偏电压造成的正偏漏电流会增大SRAM的静态功耗。同时由于TFET的单向传导特性使得其不适合做SRAM的传输管，因为这会导致传统的6管SRAM结构难以同时取得良好的读写能力，传统的6T SRAM要求传输管具有双向导通能力。本发明提供的一种具有超低功耗和高写裕度的Pro-12T单元电路，既提高了TFET SRAM的读、写和保持能力，又消除了TFET做SRAM传输管时出现的正偏漏电流问题，降低了SRAM单元的静态功耗，提高了单元的稳定性。
如图4所述，其主要包括：八个NTFET晶体管和四个PTFET晶体管；八个NTFET晶体管依次记为N1～N8，四个PTFET晶体管依次记为P1～P4；其中：
PTFET晶体管P1与NTFET晶体管N3、PTFET晶体管P2与NTFET晶体管N4构成了两个反相器；这两个反相器与PTFET晶体管P3与P4构成了锁存电路，PTFET晶体管P3与P4用于写操作时打断锁存器结构，能够达到当单元进行写操作时提高单元写能力的目的；NTFET晶体管N7与N8构成读写分离用作读操作部分的电路，采用这种结构能够提高SRAM单元的读能力和速度；NTFET晶体管N1、N2、N5与N6用于消除TFET作为SRAM传输管时出现的正偏电压造成正偏漏电流问题的传输管结构。
整个单元电路的结构如下：
VDD和NTFET晶体管N1的漏极电连接，同时VDD也与PTFET晶体管P1及PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极，与NTFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N4及NTFET晶体管N8的栅极电连接；
PTFET晶体管P2的漏极，与PTFET晶体管P3及PTFET晶体管P4的漏极、以及NTFET晶体管N4及NTFET晶体管N5的漏极电连接；
PTFET晶体管P3的源极，与PTFET晶体管P4的源极、PTFET晶体管P1的栅极、NTFET晶体管N2的源极、以及NTFET晶体管N3的栅极电连接；
NTFET晶体管N1的源极与NTFET晶体管N2的漏极电连接；
NTFET晶体管N5的源极与NTFET晶体管N6的漏极电连接；
NTFET晶体管N7的源极与NTFET晶体管N8的漏极电连接；
NTFET晶体管N3、NTFET晶体管N4、NTFET晶体管N6及NTFET晶体管N8的源极与GND电连接。
此外，位线WL与NTFET晶体管N1即NTFET晶体管N6的栅极、以及PTFET晶体管P4的栅极电连接；位线WLA连接NTFET晶体管N2的栅极以及PTFET晶体管P3的栅极；位线WLB连接NTFET晶体管N5的栅极；读字线WR连接NTFET晶体管N7的栅极；读位线RBL连接NTFET晶体管N7的漏极。
在本发明实施例所提供的超低功耗、高写裕度的Pro-12T单元电路原理如下：在保持状态下，WL与WLA和WLB为低电平，NTFET晶体管N1、N2、N5及N6处于关闭状态，PTFET晶体管P3和P4开启。从而使由P1、P2、N3、N4、P3、P4构成的锁存器处于锁存状态，保证了单元在保持状态下的稳定性。同时本发明所用的传输管结构能够有效的消除TFET作SRAM传输管时所造成的正偏漏电流等问题，因为此时传输管NTFET晶体管N1、N2、N5、N6不会出现正偏电压。写操作：假设单元将进行写“0”操作，此时WL与WLA置为高电平，同时WLB保持原状态即低电平；此时，NTFET晶体管N1与N2打开，PTFET晶体管P3与P4关闭，由于PTFET晶体管P3与P4关闭使得锁存器的锁存状态被打断，VDD通过NTFET晶体管N1与N2给Q2点充电，使得Q2点电压迅速升高为高电平，造成由PTFET晶体管P1和NTFET晶体管N3组成的反相器翻转为“0”，Q点翻转后会反馈给由PTFET晶体管P2和NTFET晶体管N4组成的反相器使得QB翻转，从而极大的提高了SRAM单元的写能力和写裕度。当完成写操作后，WL，WLA置为低电平，PTFET晶体管P3、P4打开，两个反相器恢复锁存状态，保证了单元的稳定性。当单元进行写“1”操作时，这里假设Q为“0”，QB为“1”，写“1”操作时将WL,WLB置为高电平，WLA保持原状态“0”，传输管NTFET晶体管N5、N6开启，QB通过N5、N6放电为低电平，同时由于WLA为低电平，故此时PTFET晶体管P3是开启的，Q2通过PTFET晶体管P3与NTFET晶体管N5、N6放电至低电平，使得P1、N3组成的反相器翻转为“1”从而完成写“1”操作。读操作：假设单元存储点Q存储的数据为“1”，当单元进行读操作时，首先将RBL预充为高电平，WL、WLA、WLB保持原状态0，将待读单元所在的读位线WR置为高电平；由于Q点电压为“1”，故NTFET晶体管N8开启，同时由于WR为高电平，故NTFET晶体管N7也处于开启状态，RBL通过N7、N8放电至低电平，SRAM阵列中的灵敏放大器检测到RBL电平的变化实现对SRAM单元存储数据的读取。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合图1至图7，将本发明实施例所提供的Pro-12T单元电路的性能，与其他TFET SRAM单元进行对比；其具体内容如下：
(1)如图5所示，展示了四种TFET SRAM单元的写入噪声容限的比较。写噪声容限(记为WSNM)从VTC曲线获得。根据实验仿真结果，从图中可以看出，本发明提供的Pro-12T单元电路(即空心圆所代表的曲线)具有比其他几种单元结构更大的写裕度。这是因为本发明所提出的结构在进行写操作时，采用了将锁存器打破的方式，提高了写能力，同时不影响其他单元的保持状态。由于OA-6T结构和DP-8T的用来进行写操作部分的电路结构相同，故他们具有相同的写裕度。
(2)如图6所示，展示了四种TFET SRAM单元的保持静态噪声容限(记为HSNM)。根据实验仿真结果，本发明提供的Pro-12T单元电路具有很强的保持稳定性。当驱动电压大于0.6V时，OA-6T单元的保持静态噪声容限会逐渐减小。这是因为其两个传输晶体管的正向偏置漏电流非常大，这严重影响了OA-6T结构的稳定性。DP-8T结构和ST-10T结构具有与OA-6T相同的问题，即其传输晶体管的由于存在正向偏置漏电流并且在大工作电压下漏电流非常大，从而严重影响了存储单元在保持状态下的稳定性。因为本发明提供的Pro-12T单元电路的存取晶体管在保持状态下不会出现正向偏置漏电流问题，故不会引起存储点Q和QB的电压波动，所以即使在大电压工作条件下，相比于其他单元仍具有较大的保持噪声容限。
(3)如图7所示，图7展示了处于保持状态的四种类型单元的静态功耗。根据实验仿真结果可知随着工作电压的上升，由于在保持状态下，存取晶体管的正向偏置电压逐渐增加，因此SRAM单元的静态功耗在不消除正向偏置电压的情况下单元的静态功耗呈数量级的增加，如OA-6T、DP-8T和ST-10T。然而，本发明提供的Pro-12T单元电路消除了TFET正向偏置现象，并且传输管晶体管中没有正偏漏电流，因此，随着驱动电压的增加，即使在0.9V时，存储单元的静态功耗也不会增加太多。与OA-6T单元相比，本文提出的单元结构在0.3V工作电压下静态功耗至少降低了4个数量级，在0.6V工作电压下静态功耗至少降低6个数量级。
由于本发明提供的Pro-12T单元电路具有不对称特性，当单元保持“0”或保持“1”时静态功耗不同。这是因为在单元保持在“0”的保持状态下，QB为“1”，QB的静态漏电流具有两个电荷泄漏放电路径。一个电荷泄漏放电路径通过NTFET晶体管N4到地，另一个路径通过NTFET晶体管N5和N6到地。当单元保持“1”时，QB为“0”，高电平节点Q的电荷泄漏放电仅通过NTFET晶体管N3的一条路径到地。故单元在保持“0”状态时的静态功耗比单元在保持“1”状态时的静态功耗大。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (1)
1.一种具有超低功耗和高写裕度的12T TFET SRAM单元电路，其特征在于，包括：八个NTFET晶体管和四个PTFET晶体管；八个NTFET晶体管依次记为N1～N8，四个PTFET晶体管依次记为P1～P4；其中：
VDD和NTFET晶体管N1的漏极电连接，同时VDD也与PTFET晶体管P1及PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极，与NTFET晶体管N3的漏极、PTFET晶体管P2的栅极、NTFET晶体管N4及NTFET晶体管N8的栅极电连接；
PTFET晶体管P2的漏极，与PTFET晶体管P3及PTFET晶体管P4的漏极、以及NTFET晶体管N4及NTFET晶体管N5的漏极电连接；
PTFET晶体管P3的源极，与PTFET晶体管P4的源极、PTFET晶体管P1的栅极、NTFET晶体管N2的源极、以及NTFET晶体管N3的栅极电连接；
NTFET晶体管N1的源极与NTFET晶体管N2的漏极电连接；
NTFET晶体管N5的源极与NTFET晶体管N6的漏极电连接；
NTFET晶体管N7的源极与NTFET晶体管N8的漏极电连接；
NTFET晶体管N3、NTFET晶体管N4、NTFET晶体管N6及NTFET晶体管N8的源极与GND电连接；
位线WL与NTFET晶体管N1即NTFET晶体管N6的栅极、以及PTFET晶体管P4的栅极电连接；位线WLA连接NTFET晶体管N2的栅极以及PTFET晶体管P3的栅极；位线WLB连接NTFET晶体管N5的栅极；读字线WR连接NTFET晶体管N7的栅极；读位线RBL连接NTFET晶体管N7的漏极；
在保持状态下，WL与WLA和WLB为低电平，NTFET晶体管N1、N2、N5及N6处于关闭状态，PTFET晶体管P3和P4开启；
写操作：假设进行写0操作，此时WL与WLA置为高电平，同时WLB保持原状态即低电平；此时，NTFET晶体管N1与N2打开，PTFET晶体管P3与P4关闭，VDD通过NTFET晶体管N1与N2给Q2点充电，使得Q2点电压为高电平，由PTFET晶体管P1和NTFET晶体管N3组成的反相器翻转为0，Q点翻转后会反馈给由PTFET晶体管P2和NTFET晶体管N4组成的反相器使得QB翻转；当完成写操作后，WL，WLA置为低电平，PTFET晶体管P3、P4打开，两个反相器恢复锁存状态，保证了单元的稳定性；当进行写“1”操作时，假设Q为0，QB为1，写1操作时将WL与WLB置为高电平，WLA保持原状态0，传输管NTFET晶体管N5、N6开启，QB通过N5、N6放电为低电平，WLA为低电平，此时PTFET晶体管P3是开启的，Q2通过PTFET晶体管P3与NTFET晶体管N5、N6放电至低电平，使得P1、N3组成的反相器翻转为1，从而完成写1操作；
读操作：假设单元存储点Q存储的数据为1，当进行读操作时，首先将RBL预充为高电平，WL、WLA、WLB保持原状态0，将待读单元所在的读位线WR置为高电平；Q点电压为1，故NTFET晶体管N8开启，同时WR为高电平，故NTFET晶体管N7也处于开启状态，RBL通过N7、N8放电至低电平，SRAM阵列中的灵敏放大器检测到RBL电平的变化实现对SRAM单元存储数据的读取。
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- 2018-12-10 CN CN201811505310.3A patent/CN109658960B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102394103A (zh) * | 2011-11-18 | 2012-03-28 | 中国科学院声学研究所 | 一种单端位线写入电路 |
| CN104299644A (zh) * | 2014-10-24 | 2015-01-21 | 安徽大学 | 一种同时提高读噪声容限和写裕度的新型12管sram单元电路 |
| CN108922572A (zh) * | 2018-06-12 | 2018-11-30 | 电子科技大学 | 一种具有高稳定性和低静态功耗的sram存储单元电路 |
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Non-Patent Citations (1)
| Title |
|---|
| 一种适用于小尺寸工艺的SRAM单元设计;王媛媛;王子欧;张立军;;苏州大学学报(工科版)(第03期);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
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