CN111128271A - 一种rhpd-12t抗辐照sram存储单元电路 - Google Patents

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Abstract

本发明公开了一种RHPD‑12T抗辐照SRAM存储单元电路，包括十个NMOS晶体管和两个PMOS晶体管，内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制。该电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗。

Description

一种RHPD-12T抗辐照SRAM存储单元电路
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种极性辐射加固设计(RadiationHardend by Polar Desigh，RHPD)-12T抗辐照SRAM存储单元电路。
背景技术
随着集成电路技术不断演进，器件特征尺寸不断缩小，单粒子效应(Single EventEffect，缩写为SEE)对空间环境中电子芯片的运行构成了较大的威胁，这使得集成电路抗辐照加固技术的发展需求越来越迫切。单粒子翻转(Single Event Upset，缩写为SEU)是SEE的一种形式，它属于软错误，非破坏性的，当空间中重离子入射到半导体材料上时，会在器件材料中淀积大量的电子空穴对，这些过量电荷将被器件的电极收集，导致存储器单元的数据发生错误进而使得电路节点的逻辑状态发生异常改变，从而导致集成电路系统发生软错误。
静态随机存取存储器(Static Random Access Memory，缩写为SRAM)由于每比特灵敏度较高，节点电容较低，同时SRAM阵列模块在芯片中占据的面积最大，因此其在空间环境中受到SEE效应的影响概率最大，并且在深亚微米集成电路中，受电荷共享效应的影响，一次粒子入射会干扰更多的晶体管，进而增大了SRAM的软错误率，而现有技术中缺乏有效的针对单粒子翻转的解决方案。
发明内容
本发明的目的是提供一种RHPD-12T抗辐照SRAM存储单元电路，该电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗，并提高存储单元抗单粒子翻转SEU的能力。
本发明的目的是通过以下技术方案实现的：
一种RHPD-12T抗辐照SRAM存储单元电路，所述电路包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：
内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；
外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；
外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；
外围存储节点S0和S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；
内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：
所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据。
由上述本发明提供的技术方案可以看出，上述电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗，并提高存储单元抗单粒子翻转SEU的能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的RHPD-12T抗辐照SRAM存储单元电路的结构示意图；
图2为本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路的时序波形图；
图3为本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在高频(2GHz)工作条件下的写操作仿真示意图；
图4为本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真示意图；
图5为现有技术电路和本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在不同供电电压、不同工作频率下的写能力比较示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的RHPD-12T抗辐照SRAM存储单元电路的结构示意图，所述电路主要包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：
内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；
外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；
外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固，且外围存储节点S0与S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；
内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：
所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据，因此该设计大大提高了单元的数据写入速度，同时由于写入速度的大提高从而使电路的功耗降低。
具体实现中，如图1所示，在所述电路中，四个传输晶体管的连接关系具体为：
位线BL与NMOS晶体管N10与N8的源极电连接，位线BLN与NMOS晶体管N7与N9的源极电连接；
字线WL与NMOS晶体管N7～N10的栅极电连接；
NMOS晶体管N10的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N9的漏极与PMOS晶体管P1的漏极电连接。
另外，其他晶体管的连接关系具体为：
PMOS晶体管P1的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N4的漏极电连接；
PMOS晶体管P2的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的漏极电连接；
NMOS晶体管N1的漏极与NMOS晶体管N5的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N4的漏极电连接；
NMOS晶体管N2的漏极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N3的漏极电连接；
NMOS晶体管N3的漏极与PMOS晶体管P1的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N1的漏极电连接；
NMOS晶体管N4的漏极与PMOS晶体管P2的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N2的漏极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N1的漏极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N2的漏极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N5的漏极电连接；
电源VDD与PMOS晶体管P1、P2，NMOS晶体管N1、N2的源极电连接；
NMOS晶体管N3、N4、N5、N6的源极接地。
本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路的工作过程具体为：
所述电路在保持阶段时，位线BL和BLN都预充到高电平，字线WL为低电平，所述电路内部保持初始状态，电路不工作；
所述电路在读数据阶段时，位线BL和BLN都预充到高电平，字线WL为高电平，PMOS晶体管N7～N10打开；如果单元电路存储的数据为‘0’，那么位线BLN通过PMOS晶体管N4和N5向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果单元电路存储的数据为‘1’，那么位线BL通过PMOS晶体管N3和N6向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；
所述电路在写入数据阶段时，字线WL为高电平，如果位线BL为高电平，位线BLN为低电平，那么通过PMOS晶体管N10和N8分别向存储节点Q和S1写‘1’；如果位线BL为低电平，位线BLN为高电平，那么通过PMOS晶体管N10和N8分别向存储节点Q和S1写‘0’。
当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路节点S0和S1均由NMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点NMOS管，在节点仅产生“1-0”的电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得外部节点S0和S1有效避免发生翻转；同时S0和S1节点数据的稳定保证了内部节点Q和QB可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高，如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响。
由此可见，本发明实施例提供的RHPD-12T抗辐照SRAM存储单元电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗，并提高存储单元抗单粒子翻转SEU的能力。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合附图将本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路的性能，与现有技术电路进行对比，具体包括：
(1)如图2所示为本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路的时序波形图，由图2可以看出：在1.2V电源电压、TT工艺角、25℃的仿真条件下，瞬态仿真的结果显示，RHPD-12T电路写入数据的速度很快。
(2)如下表1所示为现有技术电路和本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路的电路面积、读写时间和功耗仿真对比(仿真条件为：Corner：TT；Temperature：25℃；VDD：1.2V)：
表1
Figure BDA0002335803850000051
从上述表1中可以看出：较于现有技术电路，RHPD-12T电路面积与We-quatro单元大小相近，略高于10T单元，读操作时间略低于10T单元，但写操作时间均好于其他五个单元电路，同时功耗也低于其他电路单元。
(3)如图3所示为本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在高频(2GHz)工作条件下的写操作仿真示意图，仿真条件为：VDD：1.2V，可以看出：该电路在高频工作条件下也可以实现较好的写操作能力。
(4)如图4所示为本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真示意图，仿真条件为：VDD：1.2V，从图中可以看出：该电路可以实现所有的单节点翻转恢复，并能实现节点对Q-QB，S0-S1的自恢复，借助版图优化技术，可实现所有的双节点翻转恢复，具有较好的单节点和多节点翻转免疫特性。
(5)如图5所示为现有技术电路和本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在不同供电电压、不同工作频率下的写能力比较示意图，仿真条件为：VDD：0.6V、1.2V；字线信号频率为200MHz、2GHz。从图中可以看出：QUATRO与10T单元电路的写能力稳定性要弱于其他电路单元，而本发明实施例所提供的RHPD-12T抗辐照SRAM存储单元电路在低供电电压(0.6V)下也具有较好的写能力。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种RHPD-12T抗辐照SRAM存储单元电路，其特征在于，所述电路包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：
内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；
外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；
外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；
外围存储节点S0和S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；
内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：
所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据。
2.根据权利要求1所述RHPD-12T抗辐照SRAM存储单元电路，其特征在于，在所述电路中，四个传输晶体管的连接关系具体为：
位线BL与NMOS晶体管N10与N8的源极电连接，位线BLN与NMOS晶体管N7与N9的源极电连接；
字线WL与NMOS晶体管N7～N10的栅极电连接；
NMOS晶体管N10的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N9的漏极与PMOS晶体管P1的漏极电连接。
3.根据权利要求1所述RHPD-12T抗辐照SRAM存储单元电路，其特征在于，在所述电路中：
PMOS晶体管P1的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N4的漏极电连接；
PMOS晶体管P2的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的漏极电连接；
NMOS晶体管N1的漏极与NMOS晶体管N5的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N4的漏极电连接；
NMOS晶体管N2的漏极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N3的漏极电连接；
NMOS晶体管N3的漏极与PMOS晶体管P1的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N1的漏极电连接；
NMOS晶体管N4的漏极与PMOS晶体管P2的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N2的漏极电连接；
NMOS晶体管N5的漏极与NMOS晶体管N1的漏极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N2的漏极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N5的漏极电连接；
电源VDD与PMOS晶体管P1、P2，NMOS晶体管N1、N2的源极电连接；
NMOS晶体管N3、N4、N5、N6的源极接地。
4.根据权利要求1所述RHPD-12T抗辐照SRAM存储单元电路，其特征在于，
所述电路在保持阶段时，位线BL和BLN都预充到高电平，字线WL为低电平，所述电路内部保持初始状态，电路不工作；
所述电路在读数据阶段时，位线BL和BLN都预充到高电平，字线WL为高电平，PMOS晶体管N7～N10打开；如果单元电路存储的数据为‘0’，那么位线BLN通过PMOS晶体管N4和N5向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果单元电路存储的数据为‘1’，那么位线BL通过PMOS晶体管N3和N6向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；
所述电路在写入数据阶段时，字线WL为高电平，如果位线BL为高电平，位线BLN为低电平，那么通过PMOS晶体管N10和N8分别向存储节点Q和S1写‘1’；如果位线BL为低电平，位线BLN为高电平，那么通过PMOS晶体管N10和N8分别向存储节点Q和S1写‘0’。
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